JPH04245652A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH04245652A
JPH04245652A JP3010586A JP1058691A JPH04245652A JP H04245652 A JPH04245652 A JP H04245652A JP 3010586 A JP3010586 A JP 3010586A JP 1058691 A JP1058691 A JP 1058691A JP H04245652 A JPH04245652 A JP H04245652A
Authority
JP
Japan
Prior art keywords
metal
layer
substrate
semiconductor device
back surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3010586A
Other languages
English (en)
Other versions
JP2984068B2 (ja
Inventor
Hiroshi Akasaki
赤崎　博
Kanji Otsuka
寛治 大塚
Tetsuya Hayashida
哲哉 林田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
Priority to JP3010586A priority Critical patent/JP2984068B2/ja
Priority to US07/810,313 priority patent/US5217922A/en
Publication of JPH04245652A publication Critical patent/JPH04245652A/ja
Application granted granted Critical
Publication of JP2984068B2 publication Critical patent/JP2984068B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01025—Manganese [Mn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/166—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147—Assembling terminal to base
    • Y10T29/49149—Assembling terminal to base by metal fusion bonding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Die Bonding (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関するも
のであり、特に、半導体素子基板の裏面をろう材等で固
着する構造の半導体装置接合用メタライゼーション、お
よびその製造方法に適用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】半導体素子裏面を固着する半導体装置と
しては、半導体チップの主面に形成されたＣＣＢ（Ｃｏ
ｎｔｒｏｌｌｅｄ　Ｃｏｌｌａｐｓｅ　Ｂｏｎｄｉｎｇ
）バンプ電極を介して直接回路基板にフェイスダウンボ
ンディングし、チップ裏面と密着するようにキャップに
て封止した構造のチップキャリアがある。
【０００３】このチップキャリアは、例えば特開昭６３
−３１０１３９号公報に記載されているように、半導体
チップの裏面から直接放熱するために、裏面とキャップ
との間に半田等のろう材からなる熱伝導部を形成し、気
密封止した構造とされている。半導体チップ裏面には、
半田との濡れ性を良くするために、チップ裏面側からＡ
ｕ膜、Ｃｒ膜、Ｃｕ膜、Ａｕ膜を順次メッキしたメタラ
イズ層が形成されている。チップキャリアは、日本金属
学会会報第２３巻第１２号（１９８４）Ｐ１００４〜Ｐ
１００６に記載されているフリップチップボンディング
技術を用いて組み立てられる。まず、蒸着、微細加工技
術等を用いて半導体集積回路を形成したＳｉウェハのＡ
ｌ電極上に、Ｃｒ／Ｃｕ／Ａｕの薄膜電極（ＢＬＭ膜）
を形成する。次に、Ｓｉウェハ裏面に、Ａｕ／Ｃｒ／Ｃ
ｕ／Ａｕ膜からなるメタライズ層を形成する。更に、前
記ＢＬＭ膜上に半田を供給し、窒素雰囲気中で加熱溶融
して（ウェットバック工程）半田バンプを形成したのち
、個々のチップに切断する。そして、電極等が形成され
た回路基板上に、半導体チップをフェイスダウンボンデ
ィングし、加熱溶融（マウント＆リフロー工程）した後
、半導体チップ裏面および回路基板の封止部に半田を供
給し、チップ裏面と密着するようにキャップを載置し、
気密封止することによって組み立てられる。
【０００４】
【発明が解決しようとする課題】上記従来技術のように
、チップ裏面のメタライズ層にＡｕ／Ｃｒ／Ｃｕ／Ａｕ
模を用いた場合、以下のような問題点が生じることが本
発明者によって見い出された。
【０００５】バンプ電極形成、フリップチップ実装工程
では、半田のリフローのための熱処理工程を必要とする
為、（Ｉ）　　ＣｕがＡｕ膜の中へ拡散しやすく、Ａｕ
膜が薄いとその表面にＣｕが拡散して酸化膜が形成され
る。これは半田との接着性が悪く、安定した密着性が得
られない。また、放熱効率が低下する。
【０００６】（ＩＩ）　　上記（Ｉ）の対策のためにＡ
ｕ膜を厚く形成すると、半田中のＳｎと残ったＡｕとが
反応してＡｕ−Ｓｎ合金層を形成する。この合金層の生
成により、本来Ｃｕと反応すべきＳｎが、トラップされ
てしまうため、半田の濡れが低下する。また、この合金
層は、かたい為、熱応力が集中することによって脆性破
断し易くなる。
【０００７】（ＩＩＩ）　　Ａｕ膜を厚くすると高価で
ある。
【０００８】また、シンタリング工程を省くために、Ｃ
ｒやＴｉ等を第一層としたメタライゼーションが考えら
れるが、この場合、低温プロセスでの密着性が悪いので
剥離を生じやすいという問題がある。
【０００９】本発明の目的は、ＢＬＭ膜や半導体素子等
に熱的ダメージを与えることなくシリコン基板裏面との
良好な密着性が得られ、更にソルダビリティーに優れた
メタライゼーション構造を提供することにある。
【００１０】本発明の他の目的は、安価で信頼性の高い
半導体装置を提供することにある。
【００１１】本発明の他の目的は、メタライズ層の熱的
劣化を防止し、半田との濡れ性を向上させる技術を提供
することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１４】（１）単結晶シリコンからなる半導体基板
の裏面をろう材等の接着剤にて固着する構造の半導体装
置において、基板裏面の接合部は、基板側からＡｕ中に
拡散しにくい金属シリサイド、バリアメタル、Ａｕから
なるメタライズ層が形成された構造である。
【００１５】（２）　　半導体チップが実装された回路
基板を、前記半導体チップの裏面と密着するようにキャ
ップにて気密封止した半導体装置において、前記チップ
裏面のメタライゼーションを、メタルシリサイド、バリ
アメタル、酸化防止金属により構成し、チップとキャッ
プ間には接着層を介在させたチップキャリア。
【００１６】（３）　　単結晶シリコンからなる半導体
基板の主面に電極下地金属層を形成する工程と、基板裏
面にメタルシリサイド、バリアメタル、Ａｕ層のメタラ
イゼーションを施こす工程と、前記電極下地金属層上に
半田を供給し、ウェットバックすることによって基板主
面に電極を形成する半導体チップの製造方法において、
前記メタルシリサイド層は、ウェットバックと同時工程
で形成される。
【００１７】（４）　　半導体チップを実装するための
実装基板上に、上記（３）で製造された半導体チップの
主面電極側を載せ、熱処理する工程と、前記メタライズ
層上に半田を供給し、これと密着するようにキャップに
て封止する工程によって形成される半導体装置の製造方
法において、メタルシリサイド層は、前記半導体チップ
を実装基板にマウントする際の熱処理と同時工程で形成
される。
【００１８】
【作用】シリコンからなる半導体基板裏面のメタライズ
層を基板側から、金属シリサイド、バリアメタル、Ａｕ
によって構成し、この金属シリサイドを既存熱処理工程
の熱履歴により形成することにより、ＢＬＭ膜や半導体
素子等の特性の熱的ダメージによる劣化を防止するとと
もに、半導体基板裏面の接着性を向上させ、信頼性の高
い半導体装置を提供できる。
【００１９】また、バリアメタル層を、表面の酸化防止
金属層に拡散しにくい金属で構成する為、この層を薄膜
化できる。従って、材料コストを低減できる。
【００２０】更に、メタルシリサイド層の形成をウェッ
トバックあるいはマウント＆リフロー等の既存の熱処理
工程で形成できるので組立工程の工間を短縮できる。
【００２１】
【実施例】以下、本発明を実施例を用いて説明する。
【００２２】〔実施例Ｉ〕図１は、本発明のメタライゼ
ーション構造を用いた半導体装置（チップキャリア）で
、実装基板２のチップ搭載面上に半導体基板（半導体チ
ップ）１をフェイスダウンで搭載し、封止用キャップ３
を接合部材６にて気密封止したものである。
【００２３】前記半導体装置の実装基板２は、例えばム
ライトで形成され、図示しないが、多層配線構造で構造
される。実装基板２のチップ搭載面上には、電極１１Ａ
が複数配置され、ペレット搭載面の裏面には電極１１Ｂ
が複数配置される。この電極１１Ａ、１１Ｂの夫々は前
記多層配線構造の配線および終端抵抗を介して電気的に
接続される。
【００２４】前記半導体チップ１は、例えば単結晶珪素
基板で形成され、その素子形成面１２（図１において、
バンプ電極４が形成されている面）に論理回路等が搭載
されている。半導体チップ１の素子形成面側には複数個
の外部端子が配列され、この外部端子上にはバンプ電極
４の濡れ性を確保する為の下地金属膜１４が形成されて
いる。
【００２５】前記実装基板２の電極１１Ａと半導体チッ
プ１の下地金属膜１４の夫々の間には、例えば１〜４ｗ
ｔ程度のＳｎを含有するＳｎ〜Ｐｂ半田（融点約３２０
〜３３０℃）からなるバンプ電極４が介在している。
【００２６】前記封止用キャップ３は、断面がコの字形
状をしており、前記実装基板２とで半導体チップ１を気
密封止している。この封止用キャップ３は熱伝導性の良
好かつ半導体チップ１と熱膨張率が、ほぼ等しい、例え
ばＡｌＮ（窒化アルミニウム）で構成されている。
【００２７】前記封止用キャップ３のキャビティ内部側
は熱伝導用充填層１０を介して半導体チップ１の素子形
成面１２と対向する裏面１３に接続されている。この熱
伝導用充填層１０は、半導体チップ１に搭載された論理
回路の動作で発生する熱を封止用キャップ３に高い効率
で伝導できる。熱伝導用充填層１０は前記バンプ電極４
に比べて融点が低い半田材料、例えば１０ｗｔ％程度の
Ｓｎを含有するＳｎ−Ｐｂ半田（融点約３００〜３１０
℃）、あるいは２．５ｗｔ％程度のＡｇを含有するＰｂ
−Ａｇ半田、で形成される。封止用キャップ３と充填層
１０との間には、例えばＴｉ／Ｎｉ／Ａｕからなるメタ
ライズ層５が形成されている。前記充填層１０と半導体
チップ１の裏面には、例えばＮｉ−Ｓｉ／Ｎｉ／Ａｕか
らなるメタライズ層９Ａが形成されている。
【００２８】前記封止用キャップ３は、半導体チップ１
の周囲において、接合部材６により実装基板２に接着さ
れている。封止用キャップ３と接合部材６間には、例え
ばＴｉ／Ｎｉ／Ａｎからなるメタライズ層５が形成され
ている。また、実装基板２と接合部材６間には、例えば
Ｗ／Ｎｉ／Ａｕからなるメタライズ層７が形成されてい
る。
【００２９】次に、本発明のメタライゼーション構造の
１つであるメタライズ層９Ａの形成方法を、図２（Ａ）
〜（Ｆ）を用いて説明する。
【００３０】図２（Ａ）において、まず表面１２の論理
回路及び電極加工を終えたウェハ状の半導体基板１が所
望の厚さになるように裏面１３を機械的に研削し、その
面を化学的清浄処理した後、真空系へ導入する。
【００３１】次に、電極（外部端子）上に例えばＣｒ／
Ｃｕ／Ａｕからなる下地金属膜（ＢＬＭ膜：Ｂａｌｌ　
Ｌｉｍｉｔｉｎｇ　Ｍｅｔａｌｉｚａｔｉｏｎ）１４を
形成する。（図２（Ｂ））図２（Ｃ）において、反転さ
せたウェハの裏面１３に真空蒸着あるいはスパッタによ
りバリアメタル層１５、酸化防止金属層１６を順次形成
する。バリアメタル層１５は、半田の濡れ性が良く、し
かも半田／Ｓｉの拡散バリアとなり得る金属、例えばＮ
ｉ、Ｐｄ、Ｐｔ等からなる。本実施例においてこのバリ
アメタル層１５は低温でＳｉとシリサイドを形成し得る
金属である。酸化防止金属層１６は、バイアメタル層１
５表面の酸化を防止するもので、例えばＡｕ、Ａｇ、Ｐ
ｔ等からなる。
【００３２】次に、図２（Ｄ）に示すように、バンプ電
極４、メタルシリサイド層１７を形成する。ウェハ裏面
処理後、再びウェハを反転させ下地金属膜１４上にリフ
トオフプロセスにより半田を供給し、約３５０℃の雰囲
気中で半田のウェットバックを行って球状のバンプ電極
４を形成する。メタルシリサイド層１７は、ウェットバ
ック工程で同時に形成される。ななわち、ウェットバッ
ク時の熱により半導体基板１のＳｉと、バリアメタル層
１５の金属との固相反応により、低温でメタルシリサイ
ド層１７は形成される。メタルシリサイド層１７の形成
に必要な温度は各金属によって異なるが、本実施例では
、ＮｉおよびＰｔの場合２００℃以上でＮｉ２Ｓｉまた
はＰｔ２Ｓｉに、Ｐｄの場合１００℃以上でＰｄ２Ｓｉ
となる。また、メタルシリサイド層１７は横方向に均一
性を保ちながら深さ方向に形成され、例えば単結晶Ｓｉ
−Ｎｉ系の場合、２００〜３５０℃で形成されるＮｉ２
Ｓｉの生成膜厚（ｌ）と時間（ｔ）との関係は、ｌ∝ｔ
１／２なる拡散律速則に従う。尚、各メタライズ膜厚は
、Ｎｉが１０００〜１００００Å、Ａｕが１０００〜５
０００Å、Ｎｉ２Ｓｉ５００〜２０００Å程度である。
【００３３】バンプ電極４及び基板裏面処理されたウェ
ハは、ダイシング工程を経て個々の半導体チップとされ
る。
【００３４】各半導体チップ１は、図２（Ｅ）に示され
るように、配線および電極１１Ａが形成された実装基板
２上にフェイスダウンボンディング法により機械的かつ
電気的に接続されて実装される。すなわち、半導体チッ
プ１は実装基板２上の電極１１Ａ上に半導体チップ１の
バンプ電極４を位置合わせして整合した後、加熱炉等か
らなる適当な加熱手段によって約３４０〜３５０℃程度
に加熱、半田バンプ４を溶融一体化して実装される。 （マウント＆リフロー工程）これにより実装基板２の配
線と半導体チップ１の主面に形成された論理回路とは、
バンプ電極４を介して入出力可能に接続される。
【００３５】一方、この工程は前述したウエットバック
工程とほぼ同温度であるので、バリアメタル層１５の金
属がシリサイド化する。すなわち、ウェットバック工程
で形成されたメタルシリサイド層１７をさらにマウント
＆リフロー工程の熱処理によって、メタルシリサイド層
１７の膜厚を、密着性を得るために必要な厚さとするこ
とができる。
【００３６】図２（Ａ）〜（Ｅ）の工程による半導体チ
ップ１裏面のメタライズ層９Ａ形成および実装基板２へ
の実装終了後、図２（Ｆ）に示すように、キャップ３に
て封止する。
【００３７】まず、実装基板２の周辺にキャップ３接着
領域として形成されたメタライズ層７上には接合部材６
、例えば１０ｗｔ％Ｓｎ−Ｐｂまたは２．５ｗｔ％Ａｇ
−Ｐｂ等からなる半田を、半導体チップ１裏面メタライ
ズ層９Ａ上には、熱伝導用充填層１０となる例えば１０
ｗｔ％Ｓｎ−Ｐｂまたは２．５ｗｔ％Ａｇ−Ｐｂ等から
なる半田を介在させて、コの字状のキャップ３を半導体
チップ１を内部に含むように設置する。封止用キャップ
３の接着領域と接合部材６間、およびキャップ３と熱伝
導用充填層１０間は、例えばＴｉ／Ｎｉ／Ａｕからなる
接合用メタライズ層５が形成されている。この後、所定
の荷重を加えながら、接合部材６および熱伝導用充填層
１０の夫々が溶融するまで熱処理（３００〜３１０℃）
を施こす。　　前記熱処理が終了すると、図１及び図２
（Ｆ）に示す、実装基板２、封止用キャップ３の夫々で
形成されるキャビティ内部に半導体チップ１が封止され
た半導体装置が完成する。
【００３８】このように、実装基板２のチップ搭載面上
にフェイスダウン方式で半導体チップ１が実装され、こ
の半導体チップ１が前記実装基板２及び封止用キャップ
３で形成されるキャビティ内に気密封止される半導体装
置において、前記半導体チップ１の裏面の接合部に、メ
タルシリサイド層１７を低温で形成し、かつ、半田／Ｓ
ｉの拡散を防ぐ材料からなるバリアメタル層１５、表面
の酸化を防止する酸化防止金属層１６からなるメタライ
ズ層９Ａが形成され、半田８を介して前記封止用キャッ
プ３に固着される。この構成により、半導体チップ裏面
１３とキャップ３との密着性および放熱効率を向上させ
ることができる。
【００３９】また、バリアメタル層１５は、表面の酸化
防止金属層１６へ拡散しにくい金属で構成される為、こ
の層を薄膜化できる。従って、半田の濡れを向上できる
と共にリフロー後に前記金属層１６と半田８中に残った
Ａｕとが反応してＡｕ−Ｓｎからなるかたい合金層を形
成を減少できるので、応力集中による破断、すなわち半
田の機械的特性の劣化を減少させることができる。それ
に伴い、材料コストを低減できる。
【００４０】更に、本実施例による半導体基板１の裏面
メタライズ層９Ａのうち、メタルシリサイド層１７を、
前述のバンプ電極４を形成する際のウェットバック工程
（図２（Ｄ））の熱処理時に同時に形成する。あるいは
、半導体チップ１を実装基板２に搭載する際のマウント
＆リフロー工程（図２（Ｅ））の熱処理時に同時に形成
することができるので、組立工程の工間を短縮できる。
【００４１】〔実施例ＩＩ〕図３（Ａ）〜（Ｃ）は、本
発明の他のメタライゼーション構造を半導体基板裏面に
形成する方法を示すものである。
【００４２】図３（Ｃ）において、半導体基板１の裏面
１３に形成されたメタライズ層９Ｂには、バリアメタル
層１５と酸化防止金属層１６との間に、それらを構成す
る金属どうしの混合物からなる混合メタル層１８が形成
されている。
【００４３】図３（Ａ）において、まず、実施例Ｉと同
様の半導体基板１表面１２の電極形成、裏面１３の処理
を終えた後、図３（Ｂ）に示すように、蒸着あるいはス
パッタにより半導体基板１の裏面１２側から、例えばＮ
ｉ、Ｐｄ、Ｐｔ等からなるバリアメタル層１５、混合メ
タル層１８、Ａｕ、Ａｇ、Ｐｔ等からなる酸化防止金属
層１６を順次形成する。前記混合メタル層１８は、前記
バリアメタル層１５の金属と前記酸化防止金属層１６の
金属を同時蒸着、あるいは両金属からなる合金ターゲッ
トを用いたスパッタにより形成する。この混合メタル層
１８の膜厚は例えば１０００Å〜５０００Åである。
【００４４】次に、図３（Ｃ）示すように、半導体基板
１とバリアメタル層１５間にメタルシリサイド層１７を
形成する。このメタルシリサイド層１７は実施例Ｉと同
様、バンプ電極形成時のウェットバック工程、あるいは
半導体チップ１実装時のマウント＆リフロー工程におけ
る、約３５０℃の熱処理工程で形成される。
【００４５】本実施例ＩＩに示した混合メタル層１８を
用いたメタライゼーション構造は、半導体チップ１と封
止用キャップ３を接続する熱伝導用充填層１０をＳｎを
含まない半田、例えばＰｂ−Ａｇ系半田にて構成する場
合に有効である。すなわち、接合の際にバリアメタル層
１５との金属間化合物生成反応に寄与するＳｎを含んで
いない為、最上層の酸化防止金属層１６が接合に寄与す
ることとなる。従って、前記混合メタル層１８は酸化防
止金属層１６が接合により消費された後の中間媒体層と
して機能する。
【００４６】〔変形例Ｉ〕実施例ＩおよびＩＩに示した
半導体基板裏面メタライゼーション構造の他の製造方法
を、図４（Ａ）〜（Ｅ）を用いて説明する。
【００４７】これは、バリアメタル層１５を形成する際
に加える基板加熱を利用して、チャンバー内にてメタル
シリサイド層１７を形成する方法である。
【００４８】図４（Ａ）においてまず、実施例Ｉと同様
の半導体基板１表面に電極形成、裏面１３処理をする。 その後、図４（Ｂ）において、基板加熱温度をシリサイ
ド形成温度以上、例えばＮｉおよびＰｔでは２００℃以
上、Ｐｄの場合は１００℃以上とし、後にバリアメタル
層を形成する金属を蒸着あるいはスパッタにより形成し
、同時にシリサイド化を行う。すなわち、実施例Ｉおよ
びＩＩとは異なり、バリアメタル層形成前にメタルシリ
サイド層１７を形成する。
【００４９】メタルシリサイド層１７形成終了後、基板
加熱温度を各金属のシリサイド形成温度以下に設定する
。そして、先に形成したメタルシリサイド層１７上に、
蒸着あるいはスパッタにより、図４（Ｃ）に示すような
所定の膜厚（例えば１０００〜１００００Å）のバリア
メタル層１５を形成する。
【００５０】バリアメタル層１５形成後、図４（Ｄ）に
示すようにその表面にＡｕ、ＡｇＰｔ等からなる金属を
蒸着することによって、実施例Ｉと同構造のメタルシリ
サイド層１７、バリアメタル層１５、酸化防止金属１６
からなるメタライズ層９Ａを形成する。
【００５１】一方、バリアメタル層１５形成後、図４（
Ｅ）に示すように、その表面にバリアメタル層１５の金
属と、後に最上層となる酸化防止用金属とからなる混合
メタル層１８、酸化防止金属層１６を順次形成すること
によって、実施例ＩＩと同構造のメタルシリサイド層１
７、バリアメタル層１５、混合メタル層１８および酸化
防止金属１６からなるメタライズ層９Ｂを形成する。
【００５２】バリアメタル層１５形成前にメタルシリサ
イド層１７を形成する本方法によれば、シリサイド化の
制御が容易となる。また、メタルシリサイド層１７の膜
厚を最適とすることができるので、信頼性の高いチップ
キャリアを提供することができる。
【００５３】さらに本方法は、ウェットバックあるいは
マウント＆リフロー工程等の熱工程を必要としない半導
体装置の製造に適用してもよい。
【００５４】〔変形例ＩＩ〕実施例ＩおよびＩＩに示し
た半導体基板裏面メタライゼーション構造の他の製造方
法について、図５（Ａ）〜（Ｅ）を用いて説明する。
【００５５】図５（Ａ）に示すように、実施例Ｉと同様
に半導体基板１の表面１２に図示しない電極形成、裏面
１３の処理をする。その後、図５（Ｂ）に示すように、
比較的シリサイド化温度の高いＦｅ、Ｃｏ、Ｍｎ等の金
属を蒸着あるいはスパッタを行い、バリアメタル層１５
を形成した後、例えばランプアニーリング、レーザーア
ニーリング等、局部的に熱する表層アニーリング１９処
理を所定時間施こすことによって、図５（Ｃ）に示すよ
うに、所望厚さ（例えば５００〜２０００Å）のメタル
シリサイド層１７を形成する。アニールの温度は各金属
によって異なるが、Ｆｅの場合４５０℃以上でＦｅＳｉ
あるいはＦｅＳｉ２　に、Ｃｏは３５０℃以上でＣｏ２
Ｓｉ、ＣｏＳｉあるいはＣｏＳｉ２に、Ｍｎは４００℃
以上でＭｎＳｉ２となる。
【００５６】バリアメタル層１５、メタルシリサイド層
１７形成後、図５（Ｄ）に示すように、その表面にＡｕ
、Ａｇ、Ｐｔ等からなる金属を蒸着することによって、
実施例Ｉと同構造のメタルシリサイド層１７、バリアメ
タル層１５、酸化防止金属層１６からなるメタライズ層
９Ａを形成する。
【００５７】一方、バリアメタル層１５メタルシリサイ
ド層１７形成後、図５（Ｅ）に示すように、その表面に
バリアメタル層１５、を構成する金属と、後に最上層と
なる酸化防止用金属とからなる混合メタル層１８、酸化
防止金属層１６を順次形成することによって、実施例Ｉ
Ｉと同構造のメタルシリサイド層１７、バリアメタル層
１５、混合メタル層１８および酸化防止金属層１６から
なるメタライズ層９Ｂを形成する。
【００５８】メタルシリサイド層１７を表層アニーリン
グ１９によって形成する本方法によれば、シリサイド化
温度の比較的高い金属（例えばＦｅ、Ｃｏ、Ｍｎ等）を
バリアメタル層として使用できるので、例えばガラス封
止型の半導体パッケージ等、後の組立工程におけるバリ
アメタル層１５の耐熱性を向上することができる。 〔変形例ＩＩＩ〕実施例ＩおよびＩＩに示した半導体基
板裏面メタライゼーション構造の他の製造方法について
、図６（Ａ）〜（Ｅ）を用いて説明する。
【００５９】図６（Ａ）において、まずウェハ状の半導
体基板１の裏面１３を機械的あるいは化学的処理を施こ
す。次いで、図６（Ｂ）に示すように裏面１３上に蒸着
またはスパッタにより、後にシリサイド層となる未シリ
サイド化金属層２０を形成する。この金属層２０は、例
えばシリサイド生成温度が高い金属（約５００℃以上）
Ｗ、Ｍｏ、Ｔａ等からなる。その後、半導体基板１をそ
の表面１２に論理回路あるいは電極等を形成する、ウェ
ハプロセスへ導入する。ウェハプロセスにおいては、ソ
ース、ドレイン等を形成する拡散工程、半導体基板１主
面に形成された素子間を電気的に接続する配線工程によ
って、前記基板１の表面処理が施こされる。このウェハ
プロセスでは、拡散工程が約８００〜１２００℃程度、
配線工程が約４００〜４７５℃程度に熱せられる。従っ
て、図６（Ｃ）に示すように半導体基板１裏面１３に形
成された未シリサイド化金属層２０は、前記拡散工程で
同時にシリサイド化し、メタルシリサイド層１７を形成
する。ＷおよびＴａの場合６５０℃以上でＷＳｉ２、Ｔ
ａＳｉ２にＭｏの場合５２５℃以上でＭｏＳｉ２となる
。
【００６０】このように、メタルシリサイド層１７はウ
ェハプロセスの初期工程で形成される一方、メタルシリ
サイド層１７が形成された半導体基板１の裏面１３はそ
の後のウェハプロセスにおいて様々な汚染を受ける。そ
のため、ウェハプロセス後、前記裏面１３をエッチバッ
クして清浄面を出す。
【００６１】図４（Ｄ）示すように、例えばＷ、Ｔａ、
Ｍｏ等からなるバリアメタル層１５、例えばＡｕ、Ａｇ
、Ｐｔ等からなる酸化防止金属層１６を順次形成するこ
とによって、実施例Ｉと同構造のメタライズ層９Ａが得
られる。
【００６２】一方、図４（Ｅ）に示すように、前記バリ
アメタル層１５と酸化防止金属層１６間に、例えばＷ、
ＴａあるいはＭｏとＡｕ、ＡｇあるいはＰｔとからなる
混合メタル層１８を形成することによって、実施例ＩＩ
と同構造のメタルシリサイド層９Ｂが得られる。
【００６３】本方法は主にＰｂ−Ｓｎ系の半田を充填層
として用いる場合について述べたが、Ｐｂ−Ｓｎ系の半
田を用いない場合、つまりＳｎ−Ａｇ系（例えば９６．
５ｗｔ％Ｓｎ−３．５ｗｔ％Ａｇ）半田、Ｐｂ−Ａｇ系
（例えば９７．５ｗｔ％Ｐｂ−２．５ｗｔ％Ａｇ）半田
、あるいはＡｕ−Ｓｎ系（例えば８０ｗｔ％Ａｕ−２０
ｗｔ％Ｓｎ）半田等を充填層として用いる場合は、表層
の酸化防止金属層１６を接着層として使用する為、前記
バリアメタル層１５を必要としない。すなわち、メタル
シリサイド層１７と酸化防止金属層１６、あるいはメタ
ルシリサイド層１７、混合メタル層１８、酸化防止金属
層１６からなるメタライズ層を半導体基板１裏面１３に
形成する。
【００６４】高温でシリサイド化する（すなわち熱に対
して安定な）金属を用いて接着する為、種々のパッケー
ジング方式に対応可能な半導体チップを提供できる。
【００６５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００６６】例えば、バリアメタル層１５にＮｉ等の強
磁性体金属を用いると、スパッタ方式の場合、デポジシ
ョンレート（成膜速度）の低下による膜質の低下が懸念
される。そこでターゲットをＣｕを含んだＮｉ（例えば
２８ａｔｏｍｉｃ％Ｃｕを含有）を用いても良い。この
場合半導体基板１の裏面メタライズ層は、メタルシリサ
イド層（Ｎｉ２Ｓｉ）、Ｎｉ−Ｃｕ（２８ａｔｏｍｉｃ
％）のバリアメタル層（１０００〜５０００Å）Ａｕの
酸化防止金属層（１０００〜３０００Å）からなる。
【００６７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００６８】シリコンからなる半導体基板裏面のメタラ
イズ層を基板側から、金属シリサイド、バリアメタル、
Ａｕによって構成し、この金属シリサイドを既存熱処理
工程の熱履歴により形成することにより、ＢＬＭ膜や半
導体素子等の特性の熱的ダメージによる劣化を防止する
とともに、半導体基板裏面の接着性を向上させ、信頼性
の高い半導体装置を提供できる。
【００６９】また、バリアメタル層を、表面の酸化防止
金属層に拡散しにくい金属で構成する為、この層を薄膜
化できる。従って、材料コストを低減できる。
【００７０】更に、メタルシリサイド層の形成をウエッ
トバックあるいはマウント＆リフロー等の既存の熱処理
工程で形成できるので、組立の工間短縮できる。
【図面の簡単な説明】
【図１】本発明の実施例Ｉに示すメタライゼーション構
造を用いた半導体装置の断面図である。
【図２】図１の半導体装置の製造方法を示す主要工程断
面図である。
【図３】本発明の実施例ＩＩに示す他のメタライゼーシ
ョン構造とその製造方法を示す主要工程断面図である。
【図４】実施例ＩおよびＩＩに示したメタライゼーショ
ン構造の他の製造方法を示す主要工程断面図である。
【図５】実施例ＩおよびＩＩに示したメタライゼーショ
ン構造のうち、バリアメタル層に比較的高温でシリサイ
ド化する金属を用いた場合の製造方法を示す主要工程断
面図である。
【図６】実施例ＩおよびＩＩに示したメタライゼーショ
ン構造のうち、バリアメタル層に高温でシリサイド化す
る金属を用いた場合の製造方法を示す主要工程断面図で
ある。
【符号の説明】
１…半導体基板（半導体チップ）、２…実装基板、３…
封止用キャップ、４…バンプ電極、５…メタライズ層、
６…接合部材、７…メタライズ層、８…半田、９Ａ、９
Ｂ…メタライズ層、１０…熱伝導用充填層、１１Ａ，１
１Ｂ…電極、１２…半導体基板表面、１３…半導体基板
裏面、１４…下地金属層、１５…バリアメタル層、１６
…酸化防止金属層、１７…メタルシリサイド層、１８…
混合メタル層、１９…アニーリング、２０…未シリサイ
ド化金属層。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】主面に論理回路及び複数の電極が形成され
    たシリコンからなる半導体基板の裏面に、半田等からな
    る充填層を介して他方の基板を密着した半導体装置にお
    いて、前記裏面に、基板側からメタルシリサイド、バリ
    アメタル、酸化防止用金属によって構成されるメタライ
    ズ層を介在させたことを特徴とする半導体装置。
  2. 【請求項２】前記半導体基板は、前記電極上に形成され
    た突起電極を介して実装基板に搭載され、前記他方の基
    板からなる封止体によって気密封止されていることを特
    徴とする第１項記載の半導体装置。
  3. 【請求項３】前記酸化防止用金属は、Ａｕ、Ａｇ、Ｐｔ
    のうちの１つであることを特徴とする第１項記載の半導
    体装置。
  4. 【請求項４】前記バリアメタルは、Ｎｉ、Ｐｔ、Ｐｄ、
    Ｆｅ、Ｃｏ、Ｍｎ、Ｗ、Ｍｏ、Ｔａのうちの１つである
    ことを特徴とする第１項記載の半導体装置。
  5. 【請求項５】前記メタルシリサイドは、前記バリアメタ
    ルのシリサイドからなることを特徴とする第１項および
    第２項記載の半導体装置。
  6. 【請求項６】主面に論理回路及び複数の突起電極が形成
    され、裏面にはメタルシリサイド、バリアメタル、酸化
    防止用金属からなるメタライズ層が形成された半導体基
    板の前記裏面に、充填層を介して他方の基板を密着した
    半導体装置の製造方法であって、前記突起電極と前記メ
    タルシリサイドを同時に形成することを特徴とする半導
    体装置の製造方法。
  7. 【請求項７】主面に論理回路及び複数の突起電極が形成
    され、裏面には少なくとも２つの金属からなる金属層が
    形成された半導体基板を実装基板に前記突起電極を介し
    て搭載し、前記裏面に充填層を介して封止体にて気密封
    止した半導体装置の製造方法であって、前記実装基板へ
    の搭載する工程と、前記裏面と金属層との間にメタルシ
    リサイドを形成する工程を同時に行なうこと特徴とする
    半導体装置の製造方法。
  8. 【請求項８】主面に論理回路及び複数の電極が形成され
    、裏面にはメタルシリサイド、バリアメタル、酸化防止
    用金属からなるメタライズ層が形成された半導体基板の
    前記裏面に、充填層を介して他方の基板を密着した半導
    体装置の製造方法であって、前記メタルシリサイドは少
    なくとも前記裏面を選択的に加熱することによって形成
    することを特徴とする半導体装置の製造方法。
JP3010586A 1991-01-31 1991-01-31 半導体装置の製造方法 Expired - Fee Related JP2984068B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP3010586A JP2984068B2 (ja) 1991-01-31 1991-01-31 半導体装置の製造方法
US07/810,313 US5217922A (en) 1991-01-31 1991-12-19 Method for forming a silicide layer and barrier layer on a semiconductor device rear surface

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3010586A JP2984068B2 (ja) 1991-01-31 1991-01-31 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH04245652A true JPH04245652A (ja) 1992-09-02
JP2984068B2 JP2984068B2 (ja) 1999-11-29

Family

ID=11754351

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3010586A Expired - Fee Related JP2984068B2 (ja) 1991-01-31 1991-01-31 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US5217922A (ja)
JP (1) JP2984068B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006339354A (ja) * 2005-06-01 2006-12-14 Tdk Corp 半導体ｉｃ及びその製造方法、並びに、半導体ｉｃ内蔵モジュール及びその製造方法
US8299607B2 (en) 2010-05-17 2012-10-30 Fujitsi Semiconductor Limited Semiconductor device

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5474458A (en) * 1993-07-13 1995-12-12 Fujitsu Limited Interconnect carriers having high-density vertical connectors and methods for making the same
JP2713165B2 (ja) * 1994-05-19 1998-02-16 日本電気株式会社 半導体装置の製造方法
US5612256A (en) * 1995-02-10 1997-03-18 Micron Display Technology, Inc. Multi-layer electrical interconnection structures and fabrication methods
US5573171A (en) * 1995-02-16 1996-11-12 Trw Inc. Method of thin film patterning by reflow
US5736456A (en) * 1996-03-07 1998-04-07 Micron Technology, Inc. Method of forming conductive bumps on die for flip chip applications
JPH1013007A (ja) * 1996-03-29 1998-01-16 Ngk Spark Plug Co Ltd 半田バンプを有する配線基板及びその製造方法及び平坦化治具
US5903058A (en) * 1996-07-17 1999-05-11 Micron Technology, Inc. Conductive bumps on die for flip chip application
US5877042A (en) * 1996-08-28 1999-03-02 Motorola, Inc. Glass/Metal package and method for producing the same
US6111313A (en) * 1998-01-12 2000-08-29 Lsi Logic Corporation Integrated circuit package having a stiffener dimensioned to receive heat transferred laterally from the integrated circuit
US6133634A (en) 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
KR20000039587A (ko) * 1998-12-15 2000-07-05 윤종용 반도체 패키지 및 그 조립방법
JP3714088B2 (ja) * 1999-02-18 2005-11-09 株式会社村田製作所 電子部品及びその製造方法
JP3428488B2 (ja) * 1999-04-12 2003-07-22 株式会社村田製作所 電子部品の製造方法
US6544880B1 (en) 1999-06-14 2003-04-08 Micron Technology, Inc. Method of improving copper interconnects of semiconductor devices for bonding
JP2001237585A (ja) * 2000-02-22 2001-08-31 Murata Mfg Co Ltd 電子部品及びその製造方法
US6624522B2 (en) * 2000-04-04 2003-09-23 International Rectifier Corporation Chip scale surface mounted device and process of manufacture
US6930397B2 (en) 2001-03-28 2005-08-16 International Rectifier Corporation Surface mounted package with die bottom spaced from support board
US7119447B2 (en) 2001-03-28 2006-10-10 International Rectifier Corporation Direct fet device for high frequency application
JP3743302B2 (ja) * 2001-04-25 2006-02-08 株式会社村田製作所 電子部品及び電子部品の基板電極形成方法
US7476964B2 (en) * 2001-06-18 2009-01-13 International Rectifier Corporation High voltage semiconductor device housing with increased clearance between housing can and die for improved flux flushing
US6582990B2 (en) 2001-08-24 2003-06-24 International Rectifier Corporation Wafer level underfill and interconnect process
US6784540B2 (en) 2001-10-10 2004-08-31 International Rectifier Corp. Semiconductor device package with improved cooling
US7579697B2 (en) 2002-07-15 2009-08-25 International Rectifier Corporation Arrangement for high frequency application
US7397137B2 (en) * 2002-07-15 2008-07-08 International Rectifier Corporation Direct FET device for high frequency application
JP2004064052A (ja) * 2002-07-27 2004-02-26 Samsung Electro Mech Co Ltd ノイズ遮蔽型積層基板とその製造方法
TW567598B (en) * 2002-11-13 2003-12-21 Advanced Semiconductor Eng Flip chip semiconductor package
US6841865B2 (en) * 2002-11-22 2005-01-11 International Rectifier Corporation Semiconductor device having clips for connecting to external elements
US20050269677A1 (en) * 2004-05-28 2005-12-08 Martin Standing Preparation of front contact for surface mounting
US7524701B2 (en) * 2005-04-20 2009-04-28 International Rectifier Corporation Chip-scale package
US7230333B2 (en) 2005-04-21 2007-06-12 International Rectifier Corporation Semiconductor package
TWI365516B (en) 2005-04-22 2012-06-01 Int Rectifier Corp Chip-scale package
WO2007066401A1 (ja) * 2005-12-08 2007-06-14 Fujitsu Limited 電子部品の製造方法および熱伝導部材の製造方法並びに電子部品用熱伝導部材の実装方法
JP4795883B2 (ja) * 2006-07-21 2011-10-19 株式会社日立ハイテクノロジーズ パターン検査・計測装置
FR2913145B1 (fr) * 2007-02-22 2009-05-15 Stmicroelectronics Crolles Sas Assemblage de deux parties de circuit electronique integre
US7468886B2 (en) * 2007-03-05 2008-12-23 International Business Machines Corporation Method and structure to improve thermal dissipation from semiconductor devices
US20110031596A1 (en) * 2009-08-05 2011-02-10 Gruenhagen Mike D Nickel-titanum soldering layers in semiconductor devices
DE102010042543B4 (de) 2010-06-30 2017-06-29 Vectron International Gmbh Metallisierung für Hohlraumgehäuse und nicht-magnetisches hermetisch dichtes Hohlraumgehäuse
IT1402530B1 (it) * 2010-10-25 2013-09-13 St Microelectronics Srl Circuiti integrati con retro-metallizzazione e relativo metodo di produzione.
US8378490B2 (en) 2011-03-15 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor apparatus including a metal alloy between a first contact and a second contact
JP6036083B2 (ja) * 2012-09-21 2016-11-30 株式会社ソシオネクスト 半導体装置及びその製造方法並びに電子装置及びその製造方法
WO2018097409A1 (ko) * 2016-11-28 2018-05-31 주식회사 네패스 절연 프레임을 이용하여 제조된 반도체 패키지 및 이의 제조방법
DE102018207651B4 (de) * 2018-05-16 2024-07-04 Infineon Technologies Ag Halbleitervorrichtungen mit einer metallsilicidschicht und verfahren zu ihrer herstellung

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56148836A (en) * 1980-04-18 1981-11-18 Mitsubishi Electric Corp Forming method for back electrode of semiconductor wafer
JPS62249429A (ja) * 1986-04-23 1987-10-30 Hitachi Ltd 半導体装置
JPS63175450A (ja) * 1987-01-16 1988-07-19 Hitachi Ltd 気密封止型半導体装置
JP2538922B2 (ja) * 1987-06-12 1996-10-02 株式会社日立製作所 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006339354A (ja) * 2005-06-01 2006-12-14 Tdk Corp 半導体ｉｃ及びその製造方法、並びに、半導体ｉｃ内蔵モジュール及びその製造方法
US8299607B2 (en) 2010-05-17 2012-10-30 Fujitsi Semiconductor Limited Semiconductor device
US8933560B2 (en) 2010-05-17 2015-01-13 Fujitsu Semiconductor Limited Semiconductor device
US9472482B2 (en) 2010-05-17 2016-10-18 Socionext Inc. Semiconductor device

Also Published As

Publication number Publication date
JP2984068B2 (ja) 1999-11-29
US5217922A (en) 1993-06-08

Similar Documents

Publication Publication Date Title
JPH04245652A (ja) 半導体装置の製造方法
US7485495B2 (en) Integrated heat spreader with intermetallic layer and method for making
US7009289B2 (en) Fluxless die-to-heat spreader bonding using thermal interface material
EP0253691B1 (en) Silicon die bonding process
US8084861B2 (en) Connection structure semiconductor chip and electronic component including the connection structure and methods for producing the connection structure
US5391514A (en) Low temperature ternary C4 flip chip bonding method
JP2983486B2 (ja) ろう材料層を有する半導体基体
TW200933838A (en) Integrated circuit device incorporating metallurigacal bond to enhance thermal conduction to a heat sink
US8324115B2 (en) Semiconductor chip, semiconductor device and methods for producing the same
JPH1084003A (ja) 半導体メタリゼイションシステムを形成する方法およびその構造
KR20000068717A (ko) 후면에 금속층을 갖는 반도체 바디
US6376910B1 (en) Solder-on back metal for semiconductor die
JP2001110957A (ja) パワー半導体モジュールの製造方法
JP3971456B2 (ja) 装着ＳｉＣダイ及びＳｉＣ用ダイ装着方法
US20070231954A1 (en) Gold/silicon eutectic die bonding method
WO2007034791A1 (ja) 半田層及びこれを用いた放熱基板並びにその製造方法
JP2002373960A (ja) 素子接合用基板及びその製造方法
US6534792B1 (en) Microelectronic device structure with metallic interlayer between substrate and die
JPH07142518A (ja) リードフレームならびに半導体チップおよびそれを用いた半導体装置
JP2888385B2 (ja) 受発光素子アレイのフリップチップ接続構造
JPH02186645A (ja) 集積回路用の真空式ダイ取り付け方法
JPS61181136A (ja) ダイボンデイング方法
JPS6286895A (ja) 電子部品のはんだ付け方法
JPH0483366A (ja) 半導体集積回路装置およびその製造方法
JPH038371A (ja) 半導体装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990824

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070924

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080924

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080924

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090924

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090924

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100924

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees