JP2984068B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するものであり、特に、半導体素子基板の裏面をろ
う材等で固着するメタライゼーション構造の半導体装置
の製造方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体素子裏面を固着する半導体装置と
しては、半導体チップの主面に形成されたＣＣＢ（Cont
rolled Collapse Bonding）バンプ電極を介して直接回
路基板にフェイスダウンボンディングし、チップ裏面と
密着するようにキャップにて封止した構造のチップキャ
リアがある。
【０００３】このチップキャリアは、例えば特開昭６３
−３１０１３９号公報に記載されているように、半導体
チップの裏面から直接放熱するために、裏面とキャップ
との間に半田等のろう材からなる熱伝導部を形成し、気
密封止した構造とされている。半導体チップ裏面には、
半田との濡れ性を良くするために、チップ裏面側からＡ
ｕ膜、Ｃｒ膜、Ｃｕ膜、Ａｕ膜を順次メッキしたメタラ
イズ層が形成されている。チップキャリアは、日本金属
学会会報第２３巻第１２号（１９８４）Ｐ１００４〜Ｐ
１００６に記載されているフリップチップボンディング
技術を用いて組み立てられる。まず、蒸着、微細加工技
術等を用いて半導体集積回路を形成したＳｉウェハのＡ
ｌ電極上に、Ｃｒ／Ｃｕ／Ａｕの薄膜電極（ＢＬＭ膜）
を形成する。次に、Ｓｉウェハ裏面に、Ａｕ／Ｃｒ／Ｃ
ｕ／Ａｕ膜からなるメタライズ層を形成する。更に、前
記ＢＬＭ膜上に半田を供給し、窒素雰囲気中で加熱溶融
して（ウェットバック工程）半田バンプを形成したの
ち、個々のチップに切断する。そして、電極等が形成さ
れた回路基板上に、半導体チップをフェイスダウンボン
ディングし、加熱溶融（マウント＆リフロー工程）した
後、半導体チップ裏面および回路基板の封止部に半田を
供給し、チップ裏面と密着するようにキャップを載置
し、気密封止することによって組み立てられる。
【０００４】
【発明が解決しようとする課題】上記従来技術のよう
に、チップ裏面のメタライズ層にＡｕ／Ｃｒ／Ｃｕ／Ａ
ｕ模を用いた場合、以下のような問題点が生じることが
本発明者によって見い出された。
【０００５】バンプ電極形成、フリップチップ実装工程
では、半田のリフローのための熱処理工程を必要とする
為、（Ｉ） ＣｕがＡｕ膜の中へ拡散しやすく、Ａｕ膜
が薄いとその表面にＣｕが拡散して酸化膜が形成され
る。これは半田との接着性が悪く、安定した密着性が得
られない。また、放熱効率が低下する。
【０００６】(II) 上記（Ｉ）の対策のためにＡｕ膜を
厚く形成すると、半田中のＳｎと残ったＡｕとが反応し
てＡｕ−Ｓｎ合金層を形成する。この合金層の生成によ
り、本来Ｃｕと反応すべきＳｎが、トラップされてしま
うため、半田の濡れが低下する。また、この合金層は、
かたい為、熱応力が集中することによって脆性破断し易
くなる。
【０００７】(III) Ａｕ膜を厚くすると高価である。
【０００８】また、シンタリング工程を省くために、Ｃ
ｒやＴｉ等を第一層としたメタライゼーションが考えら
れるが、この場合、低温プロセスでの密着性が悪いので
剥離を生じやすいという問題がある。
【０００９】本発明の目的は、ＢＬＭ膜や半導体素子等
に熱的ダメージを与えることなくシリコン基板裏面との
良好な密着性が得られ、更にソルダビリティーに優れた
メタライゼーション構造を有する半導体装置の製造方法
を提供することにある。
【００１０】本発明の他の目的は、安価で信頼性の高い
半導体装置の製造方法を提供することにある。
【００１１】本発明の他の目的は、メタライズ層の熱的
劣化を防止し、半田との濡れ性を向上させる技術を提供
することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１４】
【００１５】
【００１６】本発明の半導体装置の製造方法は、主面に
論理回路及び複数の突起電極が形成され、裏面にはメタ
ルシリサイド、バリアメタル、酸化防止用金属からなる
メタライズ層が形成された半導体基板の前記裏面に、充
填層を介して他方の基板を密着した半導体装置の製造方
法であって、前記突起電極と前記メタルシリサイドを同
時に形成するものである。
【００１７】また、本発明の他の半導体装置の製造方法
は、主面に論理回路及び複数の突起電極が形成され、裏
面には少なくとも２つの金属からなる金属層が形成され
た半導体基板を実装基板に前記突起電極を介して搭載
し、前記裏面に充填層を介して封止体にて気密封止した
半導体装置の製造方法であって、前記半導体基板を前記
実装基板に搭載する工程と、前記裏面と金属層との間に
メタルシリサイドを形成する工程を同時に行なうもので
ある。さらに、本発明の半導体装置の製造方法は、主面
に論理回路及び複数の電極が形成され、裏面にはメタル
シリサイド、バリアメタル、酸化防止用金属からなるメ
タライズ層が形成された半導体基板の前記裏面に、充填
層を介して他方の基板を密着した半導体装置の製造方法
であって、前記メタルシリサイドは少なくとも前記裏面
を選択的に加熱することによって形成するものである。
【００１８】
【作用】シリコンからなる半導体基板裏面のメタライズ
層を基板側から、金属シリサイド、バリアメタル、Ａｕ
によって構成し、この金属シリサイドを既存熱処理工程
の熱履歴により形成することにより、ＢＬＭ膜や半導体
素子等の特性の熱的ダメージによる劣化を防止するとと
もに、半導体基板裏面の接着性を向上させ、信頼性の高
い半導体装置を提供できる。
【００１９】また、バリアメタル層を、表面の酸化防止
金属層に拡散しにくい金属で構成する為、この層を薄膜
化できる。従って、材料コストを低減できる。
【００２０】更に、メタルシリサイド層の形成をウェッ
トバックあるいはマウント＆リフロー等の既存の熱処理
工程で形成できるので組立工程の工間を短縮できる。
【００２１】
【実施例】以下、本発明を実施例を用いて説明する。
【００２２】〔実施例Ｉ〕図１は、本発明のメタライゼ
ーション構造を用いた半導体装置（チップキャリア）
で、実装基板２のチップ搭載面上に半導体基板（半導体
チップ）１をフェイスダウンで搭載し、封止用キャップ
３を接合部材６にて気密封止したものである。
【００２３】前記半導体装置の実装基板２は、例えばム
ライトで形成され、図示しないが、多層配線構造で構造
される。実装基板２のチップ搭載面上には、電極１１Ａ
が複数配置され、ペレット搭載面の裏面には電極１１Ｂ
が複数配置される。この電極１１Ａ、１１Ｂの夫々は前
記多層配線構造の配線および終端抵抗を介して電気的に
接続される。
【００２４】前記半導体チップ１は、例えば単結晶珪素
基板で形成され、その素子形成面１２（図１において、
バンプ電極４が形成されている面）に論理回路等が搭載
されている。半導体チップ１の素子形成面側には複数個
の外部端子が配列され、この外部端子上にはバンプ電極
４の濡れ性を確保する為の下地金属膜１４が形成されて
いる。
【００２５】前記実装基板２の電極１１Ａと半導体チッ
プ１の下地金属膜１４の夫々の間には、例えば１〜４ｗ
ｔ程度のＳｎを含有するＳｎ〜Ｐｂ半田（融点約３２０
〜３３０℃）からなるバンプ電極４が介在している。
【００２６】前記封止用キャップ３は、断面がコの字形
状をしており、前記実装基板２とで半導体チップ１を気
密封止している。この封止用キャップ３は熱伝導性の良
好かつ半導体チップ１と熱膨張率が、ほぼ等しい、例え
ばＡｌＮ（窒化アルミニウム）で構成されている。
【００２７】前記封止用キャップ３のキャビティ内部側
は熱伝導用充填層１０を介して半導体チップ１の素子形
成面１２と対向する裏面１３に接続されている。この熱
伝導用充填層１０は、半導体チップ１に搭載された論理
回路の動作で発生する熱を封止用キャップ３に高い効率
で伝導できる。熱伝導用充填層１０は前記バンプ電極４
に比べて融点が低い半田材料、例えば１０ｗｔ％程度の
Ｓｎを含有するＳｎ−Ｐｂ半田（融点約３００〜３１０
℃）、あるいは２.５ｗｔ％程度のＡｇを含有するＰｂ
−Ａｇ半田、で形成される。封止用キャップ３と充填層
１０との間には、例えばＴｉ／Ｎｉ／Ａｕからなるメタ
ライズ層５が形成されている。前記充填層１０と半導体
チップ１の裏面には、例えばＮｉ−Ｓｉ／Ｎｉ／Ａｕか
らなるメタライズ層９Ａが形成されている。
【００２８】前記封止用キャップ３は、半導体チップ１
の周囲において、接合部材６により実装基板２に接着さ
れている。封止用キャップ３と接合部材６間には、例え
ばＴｉ／Ｎｉ／Ａｎからなるメタライズ層５が形成され
ている。また、実装基板２と接合部材６間には、例えば
Ｗ／Ｎｉ／Ａｕからなるメタライズ層７が形成されてい
る。
【００２９】次に、本発明のメタライゼーション構造の
１つであるメタライズ層９Ａの形成方法を、図２（Ａ）
〜（Ｆ）を用いて説明する。
【００３０】図２（Ａ）において、まず表面１２の論理
回路及び電極加工を終えたウェハ状の半導体基板１が所
望の厚さになるように裏面１３を機械的に研削し、その
面を化学的清浄処理した後、真空系へ導入する。
【００３１】次に、電極（外部端子）上に例えばＣｒ／
Ｃｕ／Ａｕからなる下地金属膜（ＢＬＭ膜：Ball Limit
ing Metalization）１４を形成する。（図２（Ｂ））図
２（Ｃ）において、反転させたウェハの裏面１３に真空
蒸着あるいはスパッタによりバリアメタル層１５、酸化
防止金属層１６を順次形成する。バリアメタル層１５
は、半田の濡れ性が良く、しかも半田／Ｓｉの拡散バリ
アとなり得る金属、例えばＮｉ、Ｐｄ、Ｐｔ等からな
る。本実施例においてこのバリアメタル層１５は低温で
Ｓｉとシリサイドを形成し得る金属である。酸化防止金
属層１６は、バイアメタル層１５表面の酸化を防止する
もので、例えばＡｕ、Ａｇ、Ｐｔ等からなる。
【００３２】次に、図２（Ｄ）に示すように、バンプ電
極４、メタルシリサイド層１７を形成する。ウェハ裏面
処理後、再びウェハを反転させ下地金属膜１４上にリフ
トオフプロセスにより半田を供給し、約３５０℃の雰囲
気中で半田のウェットバックを行って球状のバンプ電極
４を形成する。メタルシリサイド層１７は、ウェットバ
ック工程で同時に形成される。ななわち、ウェットバッ
ク時の熱により半導体基板１のＳｉと、バリアメタル層
１５の金属との固相反応により、低温でメタルシリサイ
ド層１７は形成される。メタルシリサイド層１７の形成
に必要な温度は各金属によって異なるが、本実施例で
は、ＮｉおよびＰｔの場合２００℃以上でＮｉ2Ｓｉま
たはＰｔ2Ｓｉに、Ｐｄの場合１００℃以上でＰｄ2Ｓｉ
となる。また、メタルシリサイド層１７は横方向に均一
性を保ちながら深さ方向に形成され、例えば単結晶Ｓｉ
-Ｎｉ系の場合、２００〜３５０℃で形成されるＮｉ2Ｓ
ｉの生成膜厚（ｌ）と時間（ｔ）との関係は、ｌ∝t１/
２なる拡散律速則に従う。尚、各メタライズ膜厚は、Ｎ
ｉが１０００〜１００００Å、Ａｕが１０００〜５００
０Å、Ｎｉ2Ｓｉ５００〜２０００Å程度である。
【００３３】バンプ電極４及び基板裏面処理されたウェ
ハは、ダイシング工程を経て個々の半導体チップとされ
る。
【００３４】各半導体チップ１は、図２（Ｅ）に示され
るように、配線および電極１１Ａが形成された実装基板
２上にフェイスダウンボンディング法により機械的かつ
電気的に接続されて実装される。すなわち、半導体チッ
プ１は実装基板２上の電極１１Ａ上に半導体チップ１の
バンプ電極４を位置合わせして整合した後、加熱炉等か
らなる適当な加熱手段によって約３４０〜３５０℃程度
に加熱、半田バンプ４を溶融一体化して実装される。
（マウント＆リフロー工程）これにより実装基板２の配
線と半導体チップ１の主面に形成された論理回路とは、
バンプ電極４を介して入出力可能に接続される。
【００３５】一方、この工程は前述したウエットバック
工程とほぼ同温度であるので、バリアメタル層１５の金
属がシリサイド化する。すなわち、ウェットバック工程
で形成されたメタルシリサイド層１７をさらにマウント
＆リフロー工程の熱処理によって、メタルシリサイド層
１７の膜厚を、密着性を得るために必要な厚さとするこ
とができる。
【００３６】図２（Ａ）〜（Ｅ）の工程による半導体チ
ップ１裏面のメタライズ層９Ａ形成および実装基板２へ
の実装終了後、図２（Ｆ）に示すように、キャップ３に
て封止する。
【００３７】まず、実装基板２の周辺にキャップ３接着
領域として形成されたメタライズ層７上には接合部材
６、例えば１０ｗｔ％Ｓｎ−Ｐｂまたは２.５ｗｔ％Ａ
ｇ−Ｐｂ等からなる半田を、半導体チップ１裏面メタラ
イズ層９Ａ上には、熱伝導用充填層１０となる例えば１
０ｗｔ％Ｓｎ−Ｐｂまたは２.５ｗｔ％Ａｇ−Ｐｂ等か
らなる半田を介在させて、コの字状のキャップ３を半導
体チップ１を内部に含むように設置する。封止用キャッ
プ３の接着領域と接合部材６間、およびキャップ３と熱
伝導用充填層１０間は、例えばＴｉ／Ｎｉ／Ａｕからな
る接合用メタライズ層５が形成されている。この後、所
定の荷重を加えながら、接合部材６および熱伝導用充填
層１０の夫々が溶融するまで熱処理（３００〜３１０
℃）を施こす。 前記熱処理が終了すると、図１及び図
２（Ｆ）に示す、実装基板２、封止用キャップ３の夫々
で形成されるキャビティ内部に半導体チップ１が封止さ
れた半導体装置が完成する。
【００３８】このように、実装基板２のチップ搭載面上
にフェイスダウン方式で半導体チップ１が実装され、こ
の半導体チップ１が前記実装基板２及び封止用キャップ
３で形成されるキャビティ内に気密封止される半導体装
置において、前記半導体チップ１の裏面の接合部に、メ
タルシリサイド層１７を低温で形成し、かつ、半田／Ｓ
ｉの拡散を防ぐ材料からなるバリアメタル層１５、表面
の酸化を防止する酸化防止金属層１６からなるメタライ
ズ層９Ａが形成され、半田８を介して前記封止用キャッ
プ３に固着される。この構成により、半導体チップ裏面
１３とキャップ３との密着性および放熱効率を向上させ
ることができる。
【００３９】また、バリアメタル層１５は、表面の酸化
防止金属層１６へ拡散しにくい金属で構成される為、こ
の層を薄膜化できる。従って、半田の濡れを向上できる
と共にリフロー後に前記金属層１６と半田８中に残った
Ａｕとが反応してＡｕ−Ｓｎからなるかたい合金層を形
成を減少できるので、応力集中による破断、すなわち半
田の機械的特性の劣化を減少させることができる。それ
に伴い、材料コストを低減できる。
【００４０】更に、本実施例による半導体基板１の裏面
メタライズ層９Ａのうち、メタルシリサイド層１７を、
前述のバンプ電極４を形成する際のウェットバック工程
（図２（Ｄ））の熱処理時に同時に形成する。あるい
は、半導体チップ１を実装基板２に搭載する際のマウン
ト＆リフロー工程（図２（Ｅ））の熱処理時に同時に形
成することができるので、組立工程の工間を短縮でき
る。
【００４１】〔実施例II〕図３（Ａ）〜（Ｃ）は、本発
明の他のメタライゼーション構造を半導体基板裏面に形
成する方法を示すものである。
【００４２】図３（Ｃ）において、半導体基板１の裏面
１３に形成されたメタライズ層９Ｂには、バリアメタル
層１５と酸化防止金属層１６との間に、それらを構成す
る金属どうしの混合物からなる混合メタル層１８が形成
されている。
【００４３】図３（Ａ）において、まず、実施例Ｉと同
様の半導体基板１表面１２の電極形成、裏面１３の処理
を終えた後、図３（Ｂ）に示すように、蒸着あるいはス
パッタにより半導体基板１の裏面１２側から、例えばＮ
ｉ、Ｐｄ、Ｐｔ等からなるバリアメタル層１５、混合メ
タル層１８、Ａｕ、Ａｇ、Ｐｔ等からなる酸化防止金属
層１６を順次形成する。前記混合メタル層１８は、前記
バリアメタル層１５の金属と前記酸化防止金属層１６の
金属を同時蒸着、あるいは両金属からなる合金ターゲッ
トを用いたスパッタにより形成する。この混合メタル層
１８の膜厚は例えば１０００Å〜５０００Åである。
【００４４】次に、図３（Ｃ）示すように、半導体基板
１とバリアメタル層１５間にメタルシリサイド層１７を
形成する。このメタルシリサイド層１７は実施例Ｉと同
様、バンプ電極形成時のウェットバック工程、あるいは
半導体チップ１実装時のマウント＆リフロー工程におけ
る、約３５０℃の熱処理工程で形成される。
【００４５】本実施例IIに示した混合メタル層１８を用
いたメタライゼーション構造は、半導体チップ１と封止
用キャップ３を接続する熱伝導用充填層１０をＳｎを含
まない半田、例えばＰｂ−Ａｇ系半田にて構成する場合
に有効である。すなわち、接合の際にバリアメタル層１
５との金属間化合物生成反応に寄与するＳｎを含んでい
ない為、最上層の酸化防止金属層１６が接合に寄与する
こととなる。従って、前記混合メタル層１８は酸化防止
金属層１６が接合により消費された後の中間媒体層とし
て機能する。
【００４６】〔変形例Ｉ〕実施例ＩおよびIIに示した半
導体基板裏面メタライゼーション構造の他の製造方法
を、図４（Ａ）〜（Ｅ）を用いて説明する。
【００４７】これは、バリアメタル層１５を形成する際
に加える基板加熱を利用して、チャンバー内にてメタル
シリサイド層１７を形成する方法である。
【００４８】図４（Ａ）においてまず、実施例Ｉと同様
の半導体基板１表面に電極形成、裏面１３処理をする。
その後、図４（Ｂ）において、基板加熱温度をシリサイ
ド形成温度以上、例えばＮｉおよびＰｔでは２００℃以
上、Ｐｄの場合は１００℃以上とし、後にバリアメタル
層を形成する金属を蒸着あるいはスパッタにより形成
し、同時にシリサイド化を行う。すなわち、実施例Ｉお
よびIIとは異なり、バリアメタル層形成前にメタルシリ
サイド層１７を形成する。
【００４９】メタルシリサイド層１７形成終了後、基板
加熱温度を各金属のシリサイド形成温度以下に設定す
る。そして、先に形成したメタルシリサイド層１７上
に、蒸着あるいはスパッタにより、図４（Ｃ）に示すよ
うな所定の膜厚（例えば１０００〜１００００Å）のバ
リアメタル層１５を形成する。
【００５０】バリアメタル層１５の形成後、図４（Ｄ）
に示すようにその表面にＡｕ、Ａｇ、Ｐｔ等からなる金
属を蒸着することによって、実施例Ｉと同構造のメタル
シリサイド層１７、バリアメタル層１５、酸化防止金属
１６からなるメタライズ層９Ａを形成する。
【００５１】一方、バリアメタル層１５形成後、図４
（Ｅ）に示すように、その表面にバリアメタル層１５の
金属と、後に最上層となる酸化防止用金属とからなる混
合メタル層１８、酸化防止金属層１６を順次形成するこ
とによって、実施例IIと同構造のメタルシリサイド層１
７、バリアメタル層１５、混合メタル層１８および酸化
防止金属１６からなるメタライズ層９Ｂを形成する。
【００５２】バリアメタル層１５形成前にメタルシリサ
イド層１７を形成する本方法によれば、シリサイド化の
制御が容易となる。また、メタルシリサイド層１７の膜
厚を最適とすることができるので、信頼性の高いチップ
キャリアを提供することができる。
【００５３】さらに本方法は、ウェットバックあるいは
マウント＆リフロー工程等の熱工程を必要としない半導
体装置の製造に適用してもよい。
【００５４】〔変形例II〕実施例ＩおよびIIに示した半
導体基板裏面メタライゼーション構造の他の製造方法に
ついて、図５（Ａ）〜（Ｅ）を用いて説明する。
【００５５】図５（Ａ）に示すように、実施例Ｉと同様
に半導体基板１の表面１２に図示しない電極形成、裏面
１３の処理をする。その後、図５（Ｂ）に示すように、
比較的シリサイド化温度の高いＦｅ、Ｃｏ、Ｍｎ等の金
属を蒸着あるいはスパッタを行い、バリアメタル層１５
を形成した後、例えばランプアニーリング、レーザーア
ニーリング等、局部的に熱する表層アニーリング１９処
理を所定時間施こすことによって、図５（Ｃ）に示すよ
うに、所望厚さ（例えば５００〜２０００Å）のメタル
シリサイド層１７を形成する。アニールの温度は各金属
によって異なるが、Ｆｅの場合４５０℃以上でＦｅＳｉ
あるいはＦｅＳｉ2 に、Ｃｏは３５０℃以上でＣｏ2Ｓ
ｉ、ＣｏＳｉあるいはＣｏＳｉ2に、Ｍｎは４００℃以
上でＭｎＳｉ2となる。
【００５６】バリアメタル層１５、メタルシリサイド層
１７形成後、図５（Ｄ）に示すように、その表面にＡ
ｕ、Ａｇ、Ｐｔ等からなる金属を蒸着することによっ
て、実施例Ｉと同構造のメタルシリサイド層１７、バリ
アメタル層１５、酸化防止金属層１６からなるメタライ
ズ層９Ａを形成する。
【００５７】一方、バリアメタル層１５メタルシリサイ
ド層１７形成後、図５（Ｅ）に示すように、その表面に
バリアメタル層１５、を構成する金属と、後に最上層と
なる酸化防止用金属とからなる混合メタル層１８、酸化
防止金属層１６を順次形成することによって、実施例II
と同構造のメタルシリサイド層１７、バリアメタル層１
５、混合メタル層１８および酸化防止金属層１６からな
るメタライズ層９Ｂを形成する。
【００５８】メタルシリサイド層１７を表層アニーリン
グ１９によって形成する本方法によれば、シリサイド化
温度の比較的高い金属（例えばＦｅ、Ｃｏ、Ｍｎ等）を
バリアメタル層として使用できるので、例えばガラス封
止型の半導体パッケージ等、後の組立工程におけるバリ
アメタル層１５の耐熱性を向上することができる。 〔変形例III〕実施例ＩおよびIIに示した半導体基板裏
面メタライゼーション構造の他の製造方法について、図
６（Ａ）〜（Ｅ）を用いて説明する。
【００５９】図６（Ａ）において、まずウェハ状の半導
体基板１の裏面１３を機械的あるいは化学的処理を施こ
す。次いで、図６（Ｂ）に示すように裏面１３上に蒸着
またはスパッタにより、後にシリサイド層となる未シリ
サイド化金属層２０を形成する。この金属層２０は、例
えばシリサイド生成温度が高い金属（約５００℃以上）
Ｗ、Ｍｏ、Ｔａ等からなる。その後、半導体基板１をそ
の表面１２に論理回路あるいは電極等を形成する、ウェ
ハプロセスへ導入する。ウェハプロセスにおいては、ソ
ース、ドレイン等を形成する拡散工程、半導体基板１主
面に形成された素子間を電気的に接続する配線工程によ
って、前記基板１の表面処理が施こされる。このウェハ
プロセスでは、拡散工程が約８００〜１２００℃程度、
配線工程が約４００〜４７５℃程度に熱せられる。従っ
て、図６（Ｃ）に示すように半導体基板１裏面１３に形
成された未シリサイド化金属層２０は、前記拡散工程で
同時にシリサイド化し、メタルシリサイド層１７を形成
する。ＷおよびＴａの場合６５０℃以上でＷＳｉ2、Ｔａ
Ｓｉ2にＭｏの場合５２５℃以上でＭｏＳｉ2となる。
【００６０】このように、メタルシリサイド層１７はウ
ェハプロセスの初期工程で形成される一方、メタルシリ
サイド層１７が形成された半導体基板１の裏面１３はそ
の後のウェハプロセスにおいて様々な汚染を受ける。そ
のため、ウェハプロセス後、前記裏面１３をエッチバッ
クして清浄面を出す。
【００６１】図４（Ｄ）示すように、例えばＷ、Ｔａ、
Ｍｏ等からなるバリアメタル層１５、例えばＡｕ、Ａ
ｇ、Ｐｔ等からなる酸化防止金属層１６を順次形成する
ことによって、実施例Ｉと同構造のメタライズ層９Ａが
得られる。
【００６２】一方、図４（Ｅ）に示すように、前記バリ
アメタル層１５と酸化防止金属層１６間に、例えばＷ、
ＴａあるいはＭｏとＡｕ、ＡｇあるいはＰｔとからなる
混合メタル層１８を形成することによって、実施例IIと
同構造のメタルシリサイド層９Ｂが得られる。
【００６３】本方法は主にＰｂ−Ｓｎ系の半田を充填層
として用いる場合について述べたが、Ｐｂ−Ｓｎ系の半
田を用いない場合、つまりＳｎ−Ａｇ系（例えば９６．
５ｗｔ％Ｓｎ−３．５ｗｔ％Ａｇ）半田、Ｐｂ−Ａｇ系
（例えば９７．５ｗｔ％Ｐｂ−２．５ｗｔ％Ａｇ）半
田、あるいはＡｕ−Ｓｎ系（例えば８０ｗｔ％Ａｕ−２
０ｗｔ％Ｓｎ）半田等を充填層として用いる場合は、表
層の酸化防止金属層１６を接着層として使用する為、前
記バリアメタル層１５を必要としない。すなわち、メタ
ルシリサイド層１７と酸化防止金属層１６、あるいはメ
タルシリサイド層１７、混合メタル層１８、酸化防止金
属層１６からなるメタライズ層を半導体基板１裏面１３
に形成する。
【００６４】高温でシリサイド化する（すなわち熱に対
して安定な）金属を用いて接着する為、種々のパッケー
ジング方式に対応可能な半導体チップを提供できる。
【００６５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００６６】例えば、バリアメタル層１５にＮｉ等の強
磁性体金属を用いると、スパッタ方式の場合、デポジシ
ョンレート（成膜速度）の低下による膜質の低下が懸念
される。そこでターゲットをＣｕを含んだＮｉ（例えば
２８atomic％Ｃｕを含有）を用いても良い。この場合半
導体基板１の裏面メタライズ層は、メタルシリサイド層
（Ｎｉ2Ｓｉ）、Ｎｉ−Ｃｕ（２８atomic％）のバリア
メタル層（１０００〜５０００Å）Ａｕの酸化防止金属
層（１０００〜３０００Å）からなる。
【００６７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００６８】シリコンからなる半導体基板裏面のメタラ
イズ層を基板側から、金属シリサイド、バリアメタル、
Ａｕによって構成し、この金属シリサイドを既存熱処理
工程の熱履歴により形成することにより、ＢＬＭ膜や半
導体素子等の特性の熱的ダメージによる劣化を防止する
とともに、半導体基板裏面の接着性を向上させ、信頼性
の高い半導体装置を提供できる。
【００６９】また、バリアメタル層を、表面の酸化防止
金属層に拡散しにくい金属で構成する為、この層を薄膜
化できる。従って、材料コストを低減できる。
【００７０】更に、メタルシリサイド層の形成をウエッ
トバックあるいはマウント＆リフロー等の既存の熱処理
工程で形成できるので、組立の工間短縮できる。
【図面の簡単な説明】
【図１】本発明の実施例Ｉに示すメタライゼーション構
造を用いた半導体装置の断面図である。
【図２】図１の半導体装置の製造方法を示す主要工程断
面図である。
【図３】本発明の実施例IIに示す他のメタライゼーショ
ン構造とその製造方法を示す主要工程断面図である。
【図４】実施例ＩおよびIIに示したメタライゼーション
構造の他の製造方法を示す主要工程断面図である。
【図５】実施例ＩおよびIIに示したメタライゼーション
構造のうち、バリアメタル層に比較的高温でシリサイド
化する金属を用いた場合の製造方法を示す主要工程断面
図である。
【図６】実施例ＩおよびIIに示したメタライゼーション
構造のうち、バリアメタル層に高温でシリサイド化する
金属を用いた場合の製造方法を示す主要工程断面図であ
る。
【符号の説明】
１…半導体基板（半導体チップ）、２…実装基板、３…
封止用キャップ、４…バンプ電極、５…メタライズ層、
６…接合部材、７…メタライズ層、８…半田、９Ａ、９
Ｂ…メタライズ層、１０…熱伝導用充填層、１１Ａ，１
１Ｂ…電極、１２…半導体基板表面、１３…半導体基板
裏面、１４…下地金属層、１５…バリアメタル層、１６
…酸化防止金属層、１７…メタルシリサイド層、１８…
混合メタル層、１９…アニーリング、２０…未シリサイ
ド化金属層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林田 哲哉 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 昭63−310139（ＪＰ，Ａ) 特開 平３−8371（ＪＰ，Ａ) 特開 昭56−18463（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/52 H01L 21/60 311

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 主面に論理回路及び複数の突起電極が形
    成され、裏面にはメタルシリサイド、バリアメタル、酸
    化防止用金属からなるメタライズ層が形成された半導体
    基板の前記裏面に、充填層を介して他方の基板を密着し
    た半導体装置の製造方法であって、前記突起電極と前記
    メタルシリサイドを同時に形成することを特徴とする半
    導体装置の製造方法。
  2. 【請求項２】 主面に論理回路及び複数の突起電極が形
    成され、裏面には少なくとも２つの金属からなる金属層
    が形成された半導体基板を実装基板に前記突起電極を介
    して搭載し、前記裏面に充填層を介して封止体にて気密
    封止した半導体装置の製造方法であって、前記半導体基
    板を前記実装基板に搭載する工程と、前記裏面と金属層
    との間にメタルシリサイドを形成する工程を同時に行な
    うことを特徴とする半導体装置の製造方法。
  3. 【請求項３】 主面に論理回路及び複数の電極が形成さ
    れ、裏面にはメタルシリサイド、バリアメタル、酸化防
    止用金属からなるメタライズ層が形成された半導体基板
    の前記裏面に、充填層を介して他方の基板を密着した半
    導体装置の製造方法であって、前記メタルシリサイドは
    少なくとも前記裏面を選択的に加熱することによって形
    成することを特徴とする半導体装置の製造方法。
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