JP2538922B2 - 半導体装置 - Google Patents
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- JP2538922B2 JP2538922B2 JP62146397A JP14639787A JP2538922B2 JP 2538922 B2 JP2538922 B2 JP 2538922B2 JP 62146397 A JP62146397 A JP 62146397A JP 14639787 A JP14639787 A JP 14639787A JP 2538922 B2 JP2538922 B2 JP 2538922B2
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- wiring
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- semiconductor chip
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- Wire Bonding (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関するものであり、特に、バ
ンプ電極を用いた半導体装置に適用して有効な技術に関
するものである。
ンプ電極を用いた半導体装置に適用して有効な技術に関
するものである。
バンプ電極を有する半導体チップは、特願昭61−9203
2号に記載されているように、例えばマイクロチップキ
ャリアによって封止される。このマイクロチップキャリ
アを搭載基板上に複数個配置することにより、高密度実
装を行っている。ここで、前記実装基板上の配線から半
導体チップの入力端子（例えばバンプ電極）までの信号
配線の特性抵抗と、半導体チップに構成されている回路
を前記入力端子から見たときの抵抗とのマッチングが取
れていないと、信号が半導体チップに入る部分で反射さ
れる。そこで、それらのマッチングを取るために、前記
マイクロチップキャリア内に抵抗素子を設け、これを半
導体チップの入力端子例えばバンプ電極に接続すること
がある。
2号に記載されているように、例えばマイクロチップキ
ャリアによって封止される。このマイクロチップキャリ
アを搭載基板上に複数個配置することにより、高密度実
装を行っている。ここで、前記実装基板上の配線から半
導体チップの入力端子（例えばバンプ電極）までの信号
配線の特性抵抗と、半導体チップに構成されている回路
を前記入力端子から見たときの抵抗とのマッチングが取
れていないと、信号が半導体チップに入る部分で反射さ
れる。そこで、それらのマッチングを取るために、前記
マイクロチップキャリア内に抵抗素子を設け、これを半
導体チップの入力端子例えばバンプ電極に接続すること
がある。
前記のように、抵抗素子を設けることにより、信号の
反射を妨げるものの、抵抗素子を設けるための空間を必
要とするため、マイクロチップキャリアが大きくなり実
装密度が低下することを本発明者は見出した。
反射を妨げるものの、抵抗素子を設けるための空間を必
要とするため、マイクロチップキャリアが大きくなり実
装密度が低下することを本発明者は見出した。
本発明の目的は、半導体装置の実装密度を高めること
にある。
にある。
本発明の他の目的は、半導体装置の封止技術の向上を
図ることにある。
図ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、半導体チップがバンプ電極を通してキャリ
アの配線層に接続し、その配線層内に抵抗素子を設ける
ものである。
アの配線層に接続し、その配線層内に抵抗素子を設ける
ものである。
また、前記半導体チップをキャリアとキャップで封止
する半導体装置の製造方法であって、チャンバ内の圧力
を所定値まで減圧した後、前記チャンバ内の圧力及び加
熱温度を抑制しながら上昇させて前記封止を行うもので
ある。
する半導体装置の製造方法であって、チャンバ内の圧力
を所定値まで減圧した後、前記チャンバ内の圧力及び加
熱温度を抑制しながら上昇させて前記封止を行うもので
ある。
上述した手段によれば、抵抗素子が配線層の内に設け
られるので、抵抗素子を設けるための空間が不要とな
り、半導体装置の実装密度を高めることができる。
られるので、抵抗素子を設けるための空間が不要とな
り、半導体装置の実装密度を高めることができる。
また、キャビティの内部の気圧とキャビティの外部の
気圧の平衡を保った状態で封止がなされるので、キャビ
ティ内の空気あるいはガスの吹き出しによるブローホー
ルの発生を防止して、封止技術の向上を図ることができ
る。
気圧の平衡を保った状態で封止がなされるので、キャビ
ティ内の空気あるいはガスの吹き出しによるブローホー
ルの発生を防止して、封止技術の向上を図ることができ
る。
以下、本発明の実施例Ｉを図面を用いて説明する。
第１図は、半導体チップを封止したマイクロチップキ
ャリアの断面図である。
ャリアの断面図である。
第１図において、１は例えば単結晶シリコンからなる
半導体チップであり、その主面すなわち後述するバンプ
電極２が設けられる面に、例えばバイポーラトランジス
タ、抵抗素子を形成することにより、例えば、特開昭59
−153330号公報に示されているようなECL（Emitter Cou
pled Logic）回路、あるいはNTL（Non Threshold Logi
c）回路等によって種々の論理回路を構成している。ま
た、論理回路領域の一部にROM（Read Only Memory）あ
るいはRAM（Random Access Memory）を構成することも
ある。この半導体チップ１は、超高速メイン・フレーム
・コンピュータのCPU（Central Processing Unit）を構
成するために用いられ、消費電力は、例えば30ワット程
度である。半導体チップ１は、例えばPbが98重量％、Sn
が２重量％の半田からなるバンプ電極２によってキャリ
ア3A上の多層配線層４に接続している。バンプ電極２
は、半導体チップ１の主面すなわちトランジスタ等の素
子が形成されている面のほぼ全域に設けられている。キ
ャリア3Aは、厚膜印刷焼成技術によって形成したムライ
ト等のセラミックからなり、その内部に例えばＷ（タン
グステン）からなる内部配線９を有している。内部配線
９で多層配線層４の中の配線と、キャリア3Aの下面の半
田からなるバンプ電極５を接続している。バンプ電極５
は、例えばSnとAgの合金でできており、キャリア3Aの下
面のほぼ全面に配置されている。バンプ電極５同志の間
隔は、バンプ電極２のそれより広くなっている。半導体
チップ１は、例えば窒化アルミナ合金（AlN）あるいは
カーバイト（SiC）等からなるキャップ3Bを半田８でキ
ャリア3Aに接着させることにより封止している。半田８
は、PbとSn及び５重量％程度のAgを含んだものからなっ
ている。半導体チップ１の裏面すなわちバンプ電極２を
形成している方の面と反対側の面は、例えばPbとSn及び
５重量％程度のAgを含ませた半田７によってキャップ3B
に接着させることにより、動作時に発生する熱を放熱す
るようにしている。ここで、バンプ電極２の融点は、32
0℃程度であり、半田７及び８の融点は292℃程度であ
る。このように、キャップ3Bと半導体チップ１の接着及
びキャップ3Bとキャリア3Aの接着にバンプ電極２より融
点の低い半田７、８を用いることにより、半導体チップ
１の封止時にバンプ電極２が再溶融しないようにしてい
る。なお、半田７、８としては、例えばSnを30重量％程
度含ませることによって252℃程度の低融点にしたもの
を用いてもよい。キャリア3A、キャップ3B、多層配線層
４、バンプ電極５、半田８、内部配線９とでマイクロチ
ップキャリア３を構成している。引出し線の先端の矢印
は、マイクロチップキャリア３全体を示していることを
意味している。
半導体チップであり、その主面すなわち後述するバンプ
電極２が設けられる面に、例えばバイポーラトランジス
タ、抵抗素子を形成することにより、例えば、特開昭59
−153330号公報に示されているようなECL（Emitter Cou
pled Logic）回路、あるいはNTL（Non Threshold Logi
c）回路等によって種々の論理回路を構成している。ま
た、論理回路領域の一部にROM（Read Only Memory）あ
るいはRAM（Random Access Memory）を構成することも
ある。この半導体チップ１は、超高速メイン・フレーム
・コンピュータのCPU（Central Processing Unit）を構
成するために用いられ、消費電力は、例えば30ワット程
度である。半導体チップ１は、例えばPbが98重量％、Sn
が２重量％の半田からなるバンプ電極２によってキャリ
ア3A上の多層配線層４に接続している。バンプ電極２
は、半導体チップ１の主面すなわちトランジスタ等の素
子が形成されている面のほぼ全域に設けられている。キ
ャリア3Aは、厚膜印刷焼成技術によって形成したムライ
ト等のセラミックからなり、その内部に例えばＷ（タン
グステン）からなる内部配線９を有している。内部配線
９で多層配線層４の中の配線と、キャリア3Aの下面の半
田からなるバンプ電極５を接続している。バンプ電極５
は、例えばSnとAgの合金でできており、キャリア3Aの下
面のほぼ全面に配置されている。バンプ電極５同志の間
隔は、バンプ電極２のそれより広くなっている。半導体
チップ１は、例えば窒化アルミナ合金（AlN）あるいは
カーバイト（SiC）等からなるキャップ3Bを半田８でキ
ャリア3Aに接着させることにより封止している。半田８
は、PbとSn及び５重量％程度のAgを含んだものからなっ
ている。半導体チップ１の裏面すなわちバンプ電極２を
形成している方の面と反対側の面は、例えばPbとSn及び
５重量％程度のAgを含ませた半田７によってキャップ3B
に接着させることにより、動作時に発生する熱を放熱す
るようにしている。ここで、バンプ電極２の融点は、32
0℃程度であり、半田７及び８の融点は292℃程度であ
る。このように、キャップ3Bと半導体チップ１の接着及
びキャップ3Bとキャリア3Aの接着にバンプ電極２より融
点の低い半田７、８を用いることにより、半導体チップ
１の封止時にバンプ電極２が再溶融しないようにしてい
る。なお、半田７、８としては、例えばSnを30重量％程
度含ませることによって252℃程度の低融点にしたもの
を用いてもよい。キャリア3A、キャップ3B、多層配線層
４、バンプ電極５、半田８、内部配線９とでマイクロチ
ップキャリア３を構成している。引出し線の先端の矢印
は、マイクロチップキャリア３全体を示していることを
意味している。
第２図に、前記多層配線層４の構成の一例を示す。
第２図において、キャリア3Aの上に第１層目のポリイ
ミド膜10を形成し、この上に例えば蒸着によって第１層
目のアルミニウム配線11を形成している。配線11は、ポ
リイミド膜10を選択的に除去してなる接続孔14を通して
内部配線９に接続している。配線11の上には第２層目の
ポリイミド膜12が形成してあり、この上に例えばスパッ
タによるCrとSiとＯ（酸素）の化合物からなる抵抗素子
Ｒを形成している。抵抗素子Ｒは、第２層目の導体層で
あり、この周囲を第３層目のポリイミド膜13が覆ってい
る。ポリイミド膜13は、抵抗素子Ｒの近傍のみに設けら
れ、これから第２層目のポリイミド膜12の一部が露出し
ている。ポリイミド膜12、13の上に、例えば蒸着による
第２層目（導体膜としては第３層目）のアルミニウム配
線16が延在している。抵抗素子Ｒの一端は、接続孔17、
配線16、接続孔15、配線11を通して内部配線９に接続し
ている。抵抗素子Ｒの前記と異る他端は、その抵抗素子
Ｒをバンプ電極２に接続するための配線16が接続孔17を
通して接続している。配線16は第４層目のポリイミド膜
18によって覆れている。ポリイミド膜18は、所定の配線
16の上部では選択的に除去されて開口19を形成してお
り、この開口19から露出している配線16にバンプ電極２
の下地金属膜20が接続している。下地金属層20は、例え
ば蒸着によってCr膜を形成し、このCr膜をパターニング
した後、Niをメッキしさらにその上にAuをメッキして形
成したものである。下地金属膜20の上にバンプ電極２が
接続されている。
ミド膜10を形成し、この上に例えば蒸着によって第１層
目のアルミニウム配線11を形成している。配線11は、ポ
リイミド膜10を選択的に除去してなる接続孔14を通して
内部配線９に接続している。配線11の上には第２層目の
ポリイミド膜12が形成してあり、この上に例えばスパッ
タによるCrとSiとＯ（酸素）の化合物からなる抵抗素子
Ｒを形成している。抵抗素子Ｒは、第２層目の導体層で
あり、この周囲を第３層目のポリイミド膜13が覆ってい
る。ポリイミド膜13は、抵抗素子Ｒの近傍のみに設けら
れ、これから第２層目のポリイミド膜12の一部が露出し
ている。ポリイミド膜12、13の上に、例えば蒸着による
第２層目（導体膜としては第３層目）のアルミニウム配
線16が延在している。抵抗素子Ｒの一端は、接続孔17、
配線16、接続孔15、配線11を通して内部配線９に接続し
ている。抵抗素子Ｒの前記と異る他端は、その抵抗素子
Ｒをバンプ電極２に接続するための配線16が接続孔17を
通して接続している。配線16は第４層目のポリイミド膜
18によって覆れている。ポリイミド膜18は、所定の配線
16の上部では選択的に除去されて開口19を形成してお
り、この開口19から露出している配線16にバンプ電極２
の下地金属膜20が接続している。下地金属層20は、例え
ば蒸着によってCr膜を形成し、このCr膜をパターニング
した後、Niをメッキしさらにその上にAuをメッキして形
成したものである。下地金属膜20の上にバンプ電極２が
接続されている。
抵抗素子Ｒは、全てのバンプ電極２に対して設けられ
ているものではなく、抵抗素子Ｒが接続されていないバ
ンプ電極２もあれば、抵抗素子Ｒが接続されるバンプ電
極２もある。１個の抵抗素子Ｒは、１個のバンプ電極２
に接続している。
ているものではなく、抵抗素子Ｒが接続されていないバ
ンプ電極２もあれば、抵抗素子Ｒが接続されるバンプ電
極２もある。１個の抵抗素子Ｒは、１個のバンプ電極２
に接続している。
前記抵抗素子Ｒを設けることにより、半導体チップ１
に構成されている回路と、後述する搭載基板６及びキャ
リア3A上の配線（以下、伝送線路という）の特性抵抗と
のマツチングを取るようにして、信号が半導体チップ１
に入力される際に反射を起さないようにしている。抵抗
素子Ｒを設けなくとも、伝送線路とのマッチングが取れ
る回路には抵抗素子Ｒは設けられない。
に構成されている回路と、後述する搭載基板６及びキャ
リア3A上の配線（以下、伝送線路という）の特性抵抗と
のマツチングを取るようにして、信号が半導体チップ１
に入力される際に反射を起さないようにしている。抵抗
素子Ｒを設けなくとも、伝送線路とのマッチングが取れ
る回路には抵抗素子Ｒは設けられない。
なお、多層配線層４は、ポリイミド膜とアルミニウム
膜を交互に積層することにより、例えば４層〜６層のア
ルミニウム配線を形成するようにしてもよい。抵抗素子
Ｒは、アルミニウム配線と別に形成されるので、前記４
層〜６層のうちのいずれかの層の間、つまり１層目と２
層目のアルミニウム配線の間、２層目と３層目のアルミ
ニウム配線の間等のように設ければよい。抵抗素子Ｒ
は、第２図に示したポリイミド膜13のように、その上及
び周囲のみを覆うポリイミド膜によってアルミニウム配
線から絶縁する。
膜を交互に積層することにより、例えば４層〜６層のア
ルミニウム配線を形成するようにしてもよい。抵抗素子
Ｒは、アルミニウム配線と別に形成されるので、前記４
層〜６層のうちのいずれかの層の間、つまり１層目と２
層目のアルミニウム配線の間、２層目と３層目のアルミ
ニウム配線の間等のように設ければよい。抵抗素子Ｒ
は、第２図に示したポリイミド膜13のように、その上及
び周囲のみを覆うポリイミド膜によってアルミニウム配
線から絶縁する。
一方、半導体チップ１では、その表面が選択的な熱酸
化によるフィールド絶縁膜LOCOSによって覆れている。
このフィールド絶縁膜LOCOSの上に例えば酸化シリコン
膜からなる第１層目の層間絶縁膜21が形成されている。
絶縁膜21は、例えばバイポーラトランジスタの多結晶シ
リコン膜からなるエミッタ電極を覆っている。絶縁膜21
の上に例えばスパッタによる第１層目のアルミニウム膜
からなる配線22が延在している。配線22の上を第２層目
の層間絶縁膜23が覆い、これを選択的に除去して接続孔
24を形成している。この接続孔24を通して例えばスパッ
タによる第２層目のアルミニウム膜からなる配線25が配
線22に接続している。なお、配線25の上にさらに絶縁膜
を介在させて第３層目のアルミニウム配線、さらにその
上に絶縁膜を介在させて第４層目のアルミニウム配線を
設けるようにしてもよい。前記第２層目の配線25の上
を、例えば下から酸化シリコン膜、リンシリケートガラ
ス（PSG）膜、窒化シリコン膜を積層して構成した最後
保護膜26が覆っている。配線25の所定部の上で最終保護
膜26を選択的に除去して開口27を形成し、この開口27か
ら露出している配線25の表面に下地金属膜28を接続して
いる。下地金属膜28は、例えばクロムを蒸着させてパタ
ーニングした後、NiをメッキしさらにAuをメッキして形
成したものである。下地金属膜28の上にバンプ電極２が
形成される。
化によるフィールド絶縁膜LOCOSによって覆れている。
このフィールド絶縁膜LOCOSの上に例えば酸化シリコン
膜からなる第１層目の層間絶縁膜21が形成されている。
絶縁膜21は、例えばバイポーラトランジスタの多結晶シ
リコン膜からなるエミッタ電極を覆っている。絶縁膜21
の上に例えばスパッタによる第１層目のアルミニウム膜
からなる配線22が延在している。配線22の上を第２層目
の層間絶縁膜23が覆い、これを選択的に除去して接続孔
24を形成している。この接続孔24を通して例えばスパッ
タによる第２層目のアルミニウム膜からなる配線25が配
線22に接続している。なお、配線25の上にさらに絶縁膜
を介在させて第３層目のアルミニウム配線、さらにその
上に絶縁膜を介在させて第４層目のアルミニウム配線を
設けるようにしてもよい。前記第２層目の配線25の上
を、例えば下から酸化シリコン膜、リンシリケートガラ
ス（PSG）膜、窒化シリコン膜を積層して構成した最後
保護膜26が覆っている。配線25の所定部の上で最終保護
膜26を選択的に除去して開口27を形成し、この開口27か
ら露出している配線25の表面に下地金属膜28を接続して
いる。下地金属膜28は、例えばクロムを蒸着させてパタ
ーニングした後、NiをメッキしさらにAuをメッキして形
成したものである。下地金属膜28の上にバンプ電極２が
形成される。
次に、第３図に半田７の付近の断面を示す。
第３図において、半導体チップ１の裏面に下から例え
ばAu膜31、Cr膜32、Cu膜33、Au膜34を順次メッキし、こ
のAu膜34の上に半田７を形成している。一方、キャップ
3Bにおいては、その表面に例えばTi膜29を蒸着で形成
し、この上にNi膜30をメッキしている。なお、Ni膜30の
上にさらにAuメッキを施してもよい。
ばAu膜31、Cr膜32、Cu膜33、Au膜34を順次メッキし、こ
のAu膜34の上に半田７を形成している。一方、キャップ
3Bにおいては、その表面に例えばTi膜29を蒸着で形成
し、この上にNi膜30をメッキしている。なお、Ni膜30の
上にさらにAuメッキを施してもよい。
次に、半田８の付近のキャリア3A及びキャップ3Bの断
面を示す。
面を示す。
第４図に示すように、キャリア3Aの半田８が設けられ
る部分にＷ膜35を焼結によって形成している。Ｗ膜35
は、キャリア3Aの周辺部にリング状に形成されている。
この上にNi膜36をメッキしている。Ni膜36の上にさらに
Au膜37をメッキによって形成している。半田８はAu膜37
の上に形成される。一方、キャップ3Bでは、Ti膜29が例
えば蒸着によって形成され、この上にNi膜30をメッキし
ている。なお、Ni膜30の上にさらにAuメッキしてもよ
い。
る部分にＷ膜35を焼結によって形成している。Ｗ膜35
は、キャリア3Aの周辺部にリング状に形成されている。
この上にNi膜36をメッキしている。Ni膜36の上にさらに
Au膜37をメッキによって形成している。半田８はAu膜37
の上に形成される。一方、キャップ3Bでは、Ti膜29が例
えば蒸着によって形成され、この上にNi膜30をメッキし
ている。なお、Ni膜30の上にさらにAuメッキしてもよ
い。
次に、複数のマイクロチップキャリア３を搭載基板６
に搭載した状態を第５図に示し、それらのマイクロチッ
プキャリア３をキャップ39で封止したときの断面を第６
図に示す。
に搭載した状態を第５図に示し、それらのマイクロチッ
プキャリア３をキャップ39で封止したときの断面を第６
図に示す。
第５図に示すように、マイクロチップキャリア３は、
例えば厚膜印刷焼成技術によって形成したムライト等の
セラミックからなる搭載基板６に複数搭載される。搭載
基板６は、図示していないが、その内部に複数層の配線
を延在させており、これが下面の、例えば42アロイに金
メッキを施したピン387に接続している。
例えば厚膜印刷焼成技術によって形成したムライト等の
セラミックからなる搭載基板６に複数搭載される。搭載
基板６は、図示していないが、その内部に複数層の配線
を延在させており、これが下面の、例えば42アロイに金
メッキを施したピン387に接続している。
第６図に示すように、搭載基板６には例えばCuとMoの
合金からなるキャップ39が半田41によって接着される。
半田41は、例えばPbを60重量％、Snを40重量％程度含ん
だものである。キャップ39の内面には、キャップ39と一
体に形成された上部放熱フィン39Aが設けられている。
上部フィン39Aは櫛歯状に形成されており、マイクロチ
ップキャリア３の上面に接して設けられる下部放熱フィ
ン40と嵌合するように形成してある。下部放熱フィン40
は、例えばアルミ合金（ジュラルミン）からなり、マイ
クロチップキャリア３の上面すなわちバンプ電極５が設
けられている側の面と反対側の面に載置されているだけ
であり、固定されてはいない。キャップ39は、下面を除
いた箱状つまり上面と四側面を有する形状に形成されて
おり、四側面の全下面は半田41で搭載基板６に接着され
る。搭載基板６とキャップ39とで囲まれた空間42には、
例えばHeガスが充填される。キャップ39の上面には熱伝
導グリース50によって冷却ブロック43が取り付けられ、
それの水路に冷却水44を流して半導体チップ１を冷却す
る。
合金からなるキャップ39が半田41によって接着される。
半田41は、例えばPbを60重量％、Snを40重量％程度含ん
だものである。キャップ39の内面には、キャップ39と一
体に形成された上部放熱フィン39Aが設けられている。
上部フィン39Aは櫛歯状に形成されており、マイクロチ
ップキャリア３の上面に接して設けられる下部放熱フィ
ン40と嵌合するように形成してある。下部放熱フィン40
は、例えばアルミ合金（ジュラルミン）からなり、マイ
クロチップキャリア３の上面すなわちバンプ電極５が設
けられている側の面と反対側の面に載置されているだけ
であり、固定されてはいない。キャップ39は、下面を除
いた箱状つまり上面と四側面を有する形状に形成されて
おり、四側面の全下面は半田41で搭載基板６に接着され
る。搭載基板６とキャップ39とで囲まれた空間42には、
例えばHeガスが充填される。キャップ39の上面には熱伝
導グリース50によって冷却ブロック43が取り付けられ、
それの水路に冷却水44を流して半導体チップ１を冷却す
る。
バンプ電極５は、第７図に示すように、マイクロチッ
プキャリア３のキャリア3Aの表面の下地金属膜52及び搭
載基板６の表面の下地金属膜52に接続されている。キャ
リア3Aの下地金属膜52は、内部配線９に接続し、搭載基
板６の下地金属膜52は例えばＷからなる内部配線51に接
続している。それぞれの下地金属膜52は、例えばNiを蒸
着で形成した後、その上にAuメッキを施したものであ
る。搭載基板６は、図示していないプリント基板の配線
端子である穴にピン38を挿入することにより実装され
る。
プキャリア３のキャリア3Aの表面の下地金属膜52及び搭
載基板６の表面の下地金属膜52に接続されている。キャ
リア3Aの下地金属膜52は、内部配線９に接続し、搭載基
板６の下地金属膜52は例えばＷからなる内部配線51に接
続している。それぞれの下地金属膜52は、例えばNiを蒸
着で形成した後、その上にAuメッキを施したものであ
る。搭載基板６は、図示していないプリント基板の配線
端子である穴にピン38を挿入することにより実装され
る。
第２図に示した多層配線層４において、半導体チップ
１と搭載基板６及びキャリア3A上の配線とのマッチング
を取るため、第２図に示した抵抗素子Ｒの他に、第８図
及びそのＡ−Ａ切断線における断面図である第９図に示
した容量素子を設けるようにしてもよい。
１と搭載基板６及びキャリア3A上の配線とのマッチング
を取るため、第２図に示した抵抗素子Ｒの他に、第８図
及びそのＡ−Ａ切断線における断面図である第９図に示
した容量素子を設けるようにしてもよい。
第８図及び第９図において、容量素子は、第１層目の
配線11の一部に幅の広い部分11Aを形成し、この部分11A
と重なるように、第２層目の配線16の一部に幅の広い部
分16Aを形成し、これら２つの部分11Aと16Aとで容量素
子を構成する。
配線11の一部に幅の広い部分11Aを形成し、この部分11A
と重なるように、第２層目の配線16の一部に幅の広い部
分16Aを形成し、これら２つの部分11Aと16Aとで容量素
子を構成する。
ここで、搭載基板６から半導体チップ１までの信号の
伝送特性を説明する。
伝送特性を説明する。
第10図は、搭載基板６から半導体チップ１までの信号
の伝送特性を説明するための図である。
の伝送特性を説明するための図である。
第10図において、Z1は搭載基板６のピン38から配線5
1、下地金属膜52、バンプ電極５までのインピーダンス
を等価的に示した同軸線路、Z2はマイクロチップキャリ
ア３のバンプ電極５から下地金属膜52、配線９、アルミ
ニウム配線11、16及び抵抗素子Ｒのキャリア3A側の端部
までのインピーダンスを等価的に示した同軸線路、Ｃは
抵抗素子Ｒの半導体チップ１側の一端から半導体チップ
１の方を見たときの配線容量である。この容量Ｃは、前
記抵抗素子Ｒの半導体チップ１側の端部から半導体チッ
プ１の入口すなわちバンプ電極２までの配線容量が極め
て小さいので、実質的に半導体チップ１の回路の容量と
なる。INは伝送線路の入力端子となる搭載基板６のピン
38である。
1、下地金属膜52、バンプ電極５までのインピーダンス
を等価的に示した同軸線路、Z2はマイクロチップキャリ
ア３のバンプ電極５から下地金属膜52、配線９、アルミ
ニウム配線11、16及び抵抗素子Ｒのキャリア3A側の端部
までのインピーダンスを等価的に示した同軸線路、Ｃは
抵抗素子Ｒの半導体チップ１側の一端から半導体チップ
１の方を見たときの配線容量である。この容量Ｃは、前
記抵抗素子Ｒの半導体チップ１側の端部から半導体チッ
プ１の入口すなわちバンプ電極２までの配線容量が極め
て小さいので、実質的に半導体チップ１の回路の容量と
なる。INは伝送線路の入力端子となる搭載基板６のピン
38である。
前記回路モデルの下の（ａ）の段に抵抗素子Ｒを接続
しないときの出力波形を示し、（ｂ）の段に抵抗素子Ｒ
を接続することによりマッチングを取ったときの出力波
形を示している。（ａ）及び（ｂ）において、INは前記
回路モデルの入力端子に入力されるパルス波形であり、
OUT−1,OUT−2,OUTは容量Ｃに現れる出力波形を示して
いる。
しないときの出力波形を示し、（ｂ）の段に抵抗素子Ｒ
を接続することによりマッチングを取ったときの出力波
形を示している。（ａ）及び（ｂ）において、INは前記
回路モデルの入力端子に入力されるパルス波形であり、
OUT−1,OUT−2,OUTは容量Ｃに現れる出力波形を示して
いる。
（ａ）の段に示したように、抵抗素子Ｒを接続してい
ないと伝送線路とのマッチングが取れないので半導体チ
ップ１の入力部、例えばバンプ電極２で反射が起り、容
量Ｃに加る波形が、出力波形OUT−１あるいは出力波形O
UT−２のように大きなノイズを含んだものとなる。
ないと伝送線路とのマッチングが取れないので半導体チ
ップ１の入力部、例えばバンプ電極２で反射が起り、容
量Ｃに加る波形が、出力波形OUT−１あるいは出力波形O
UT−２のように大きなノイズを含んだものとなる。
（ｂ）の段に示したように、抵抗素子Ｒによって伝送
線路とのマッチングを取った回路では反射を生じないの
で、出力波形OUTのようにほぼ入力波形INと等しくな
る。
線路とのマッチングを取った回路では反射を生じないの
で、出力波形OUTのようにほぼ入力波形INと等しくな
る。
次に、半導体チップ１をマイクロチップキャリア３で
封止するときの加熱温度の温度制御について説明する。
封止するときの加熱温度の温度制御について説明する。
第11図は、加熱温度とチャンバ内圧力の関係を示した
グラフである。第11図には２つのグラフが示してある
が、上のグラフがチャンバ内圧力を示し、下のグラフが
加熱温度を示している。
グラフである。第11図には２つのグラフが示してある
が、上のグラフがチャンバ内圧力を示し、下のグラフが
加熱温度を示している。
封止に先立って、半導体チップ１は既にキャリア3Aに
接続されている（第１図参照）。このキャリア3Aの上に
キャップ3Bを載置し、これらを加熱装置のチャンバ内に
セットする。この時点では、キャップ3Bはキャリア3Aに
接着されていない。
接続されている（第１図参照）。このキャリア3Aの上に
キャップ3Bを載置し、これらを加熱装置のチャンバ内に
セットする。この時点では、キャップ3Bはキャリア3Aに
接着されていない。
加熱するに先立って、排気期間ａにおいてチャンバ内
を0.5Torr以下に減圧する。この期間ａでは半田７、８
が溶融する以前なので、キャリア3Aとキャップ3Bで囲ま
れた室（キャビティ）とチャンバ内圧力は等しくなる。
この状態で、チャンバ内の温度を室温T0（例えば20〜25
℃）から除々に加熱していく。
を0.5Torr以下に減圧する。この期間ａでは半田７、８
が溶融する以前なので、キャリア3Aとキャップ3Bで囲ま
れた室（キャビティ）とチャンバ内圧力は等しくなる。
この状態で、チャンバ内の温度を室温T0（例えば20〜25
℃）から除々に加熱していく。
次に、ガス導入期間ｂで、チャンバ内にN2、H2、He、
Ar等のガスを導入する。ガス圧はチャンバ内圧力が１気
圧を越えないようにする。前記期間ａでキャビティ内の
圧力を低下してあるので、キャビティ内にもガスが導入
される。そして、チャンバ内の加熱温度を半田７、８の
融点より少し低い温度T1まで上昇させる。半田７、８の
融点は、例えば292℃程度あるいは252℃程度である。な
お、前記温度T1を仮封止温度と称することにする。
Ar等のガスを導入する。ガス圧はチャンバ内圧力が１気
圧を越えないようにする。前記期間ａでキャビティ内の
圧力を低下してあるので、キャビティ内にもガスが導入
される。そして、チャンバ内の加熱温度を半田７、８の
融点より少し低い温度T1まで上昇させる。半田７、８の
融点は、例えば292℃程度あるいは252℃程度である。な
お、前記温度T1を仮封止温度と称することにする。
次に、封止期間ｃにおいて、温度Ｔとチャンバ内圧力
Ｐの関系が次式（１）を保つようにして、温度Ｔ及び圧
力Ｐを上昇させる。
Ｐの関系が次式（１）を保つようにして、温度Ｔ及び圧
力Ｐを上昇させる。
P1/T1＝P2/T2 ……（１） T1……仮封止温度 P1……温度T1のときのチャンバ内圧力 T2……封止温度 P2……温度T2のときのチャンバ内圧力 上記の関係を保つことにより、キャビティの内部のガ
ス圧と外部のガス圧の平衡が保たれるので、第12図に示
すようなブローホール53が生じない。
ス圧と外部のガス圧の平衡が保たれるので、第12図に示
すようなブローホール53が生じない。
また、ブローホール53が生じないので、キャップ3Bの
半田８が接着する部分の幅を狭くできる。
半田８が接着する部分の幅を狭くできる。
また、仮封止温度T1におけるチャンバ内圧力P1から、
封止温度T2におけるチャンバ内圧力P2までを階段状に上
昇させることにより、圧力の制御を行い易くしている。
また、室温T0から上昇させてきたチャンバ内温度Ｔを、
仮封止温度T1において一時停めることにより、圧力上昇
の開始点を明確にしている。
封止温度T2におけるチャンバ内圧力P2までを階段状に上
昇させることにより、圧力の制御を行い易くしている。
また、室温T0から上昇させてきたチャンバ内温度Ｔを、
仮封止温度T1において一時停めることにより、圧力上昇
の開始点を明確にしている。
封止温度T2に達したとき、半田７、８が溶融してキャ
ップ3Bと半導体チップ１を接着するとともに、キャップ
3Bが隙間を生じることなくキャリア3Aに接着して半導体
チップ１を封止する。この封止時の圧力P2は、大気圧よ
り低い値とする。
ップ3Bと半導体チップ１を接着するとともに、キャップ
3Bが隙間を生じることなくキャリア3Aに接着して半導体
チップ１を封止する。この封止時の圧力P2は、大気圧よ
り低い値とする。
次に、冷却期間ｄであるが、これは圧力P2を保った状
態で冷却することにより、まだ固っていない半田７、８
が極端に押つぶされるのを防止する。なお、期間ｄにお
けるP/Tが、 P/T＝P2/T2 となるように、圧力Ｐを下げながらチャンバ内温度Ｔを
降下するようにしてもよい。冷却後、チャンバからマイ
クロチップキャリアを取り出す。キャビティ内の圧力
は、大気圧より低くなっている。
態で冷却することにより、まだ固っていない半田７、８
が極端に押つぶされるのを防止する。なお、期間ｄにお
けるP/Tが、 P/T＝P2/T2 となるように、圧力Ｐを下げながらチャンバ内温度Ｔを
降下するようにしてもよい。冷却後、チャンバからマイ
クロチップキャリアを取り出す。キャビティ内の圧力
は、大気圧より低くなっている。
前記のように、キャビティ内の圧力を制御して封止す
ることにより、第13図に示すキャップ3Bの周辺部分
（Ｉ）の熱膨張系数と、キャップ3Bの中央部（II）の熱
膨張系数を制御できる。
ることにより、第13図に示すキャップ3Bの周辺部分
（Ｉ）の熱膨張系数と、キャップ3Bの中央部（II）の熱
膨張系数を制御できる。
第13図において、（ａ）図は封止後、冷却以前のマイ
クロチップキャリア３の断面を示し、（ｂ）図は冷却
後、大気中へ取り出した状態でのマイクロチップキャリ
ア３の断面を示している。
クロチップキャリア３の断面を示し、（ｂ）図は冷却
後、大気中へ取り出した状態でのマイクロチップキャリ
ア３の断面を示している。
ここで、前記マイクロチップキャリア３の周辺部分
（Ｉ）とは、キャップ3Bの縁部ｌから、この縁部ｌと半
田８の間に設けられているTi膜29とNi膜30の積層金属膜
（第４図参照）、半田８、Au膜37、Ni膜36、Ｗ膜35まで
を含めた間の部分である。また、前記中央部（II）と
は、キャップ3Bと半田７の間に形成してあるTi膜29とNi
膜30の下地金属膜（第３図参照）から、半田７、半導体
チップ１、バンプ電極２、多層配線層４までを含めた間
の部分である。
（Ｉ）とは、キャップ3Bの縁部ｌから、この縁部ｌと半
田８の間に設けられているTi膜29とNi膜30の積層金属膜
（第４図参照）、半田８、Au膜37、Ni膜36、Ｗ膜35まで
を含めた間の部分である。また、前記中央部（II）と
は、キャップ3Bと半田７の間に形成してあるTi膜29とNi
膜30の下地金属膜（第３図参照）から、半田７、半導体
チップ１、バンプ電極２、多層配線層４までを含めた間
の部分である。
マイクロチップキャリア３を冷却するとキャビティ内
の気圧が低下する。このため、マイクロチップキャリア
３をチャンバ外へ取り出すと、第８図に示したように、
キャップ3Bがキャリア3Aに押し付けられ、半田７、８、
バンプ電極２のそれぞれの厚さが薄くなる。これによ
り、半導体チップ１の動作時の熱を効率よく放熱でき
る。また、キャップ3Bが押し付けられる圧力が、キャビ
ティ内の減圧の程度に依存するので、周辺部Ｉと中央部
IIの高さを制御できる。これは、周辺部Ｉと中央部IIの
熱膨張系数を制御してほぼ等しくできることを意味して
いる。
の気圧が低下する。このため、マイクロチップキャリア
３をチャンバ外へ取り出すと、第８図に示したように、
キャップ3Bがキャリア3Aに押し付けられ、半田７、８、
バンプ電極２のそれぞれの厚さが薄くなる。これによ
り、半導体チップ１の動作時の熱を効率よく放熱でき
る。また、キャップ3Bが押し付けられる圧力が、キャビ
ティ内の減圧の程度に依存するので、周辺部Ｉと中央部
IIの高さを制御できる。これは、周辺部Ｉと中央部IIの
熱膨張系数を制御してほぼ等しくできることを意味して
いる。
次に、第２図に示した多層配線層４の製造工程を説明
する。
する。
第14図乃至第22図は、多層配線層４の製造工程におけ
る断面図である。
る断面図である。
第14図に示すように、キャリア3A上にポリイミド膜10
を塗布した後、焼き固めを行う。次に、ポリイミド膜10
の内部配線９の上の部分をエッチングして接続孔14を形
成する。
を塗布した後、焼き固めを行う。次に、ポリイミド膜10
の内部配線９の上の部分をエッチングして接続孔14を形
成する。
次に、第15図に示すように、ポリイミド膜10上に例え
ば蒸着によってアルミニウム膜11を形成し、これをパタ
ーニングして配線11を形成する。
ば蒸着によってアルミニウム膜11を形成し、これをパタ
ーニングして配線11を形成する。
次に、第16図に示すように、ポリイミド膜12を塗布し
焼き固めた後、このポリイミド膜12の上に例えばスパッ
タによってCrとSiとＯの化合物膜を形成し、これをパタ
ーニングして抵抗素子Ｒを形成する。
焼き固めた後、このポリイミド膜12の上に例えばスパッ
タによってCrとSiとＯの化合物膜を形成し、これをパタ
ーニングして抵抗素子Ｒを形成する。
次に、第17図に示すように、キャリア3A上の全面に第
３層目のポリイミド膜13を塗布し、焼き固めを行う。
３層目のポリイミド膜13を塗布し、焼き固めを行う。
次に、第18図に示すように、ポリイミド膜13上にレジ
スト膜からなるマスク53を形成し、ポリイミド膜13をエ
ッチングして接続孔17を形成するとともにパターニング
する。ポリイミド膜13が抵抗素子Ｒの近辺のみに残され
る。この後、レジスト膜からなるマスク53を除去する。
スト膜からなるマスク53を形成し、ポリイミド膜13をエ
ッチングして接続孔17を形成するとともにパターニング
する。ポリイミド膜13が抵抗素子Ｒの近辺のみに残され
る。この後、レジスト膜からなるマスク53を除去する。
次に、第19図に示すように、キャリア3A上にレジスト
膜からなるマスク54を形成し、第２層目のポリイミド膜
12をエッチングして配線11の上に接続孔15を形成する。
エッチングの後、マスク54を除去する。
膜からなるマスク54を形成し、第２層目のポリイミド膜
12をエッチングして配線11の上に接続孔15を形成する。
エッチングの後、マスク54を除去する。
次に、第20図に示すように、キャリア3A上の全面に例
えば蒸着によってアルミニウム膜を形成し、これをパタ
ーニングして配線16を形成する。
えば蒸着によってアルミニウム膜を形成し、これをパタ
ーニングして配線16を形成する。
次に、第21図に示すように、キャリア3A上の全面に第
４層目のポリイミド膜18を塗布し、焼き固めを行った
後、所定の配線16の上の部分を除去して開口19を形成す
る。次に、下地金属膜20を形成するため、キャリア3A上
の全面に例えば蒸着によってCr膜を形成し、これをパタ
ーニングした後、このCr膜の上にNiをメッキしさらにAu
をメッキして下地金属膜20を形成する。
４層目のポリイミド膜18を塗布し、焼き固めを行った
後、所定の配線16の上の部分を除去して開口19を形成す
る。次に、下地金属膜20を形成するため、キャリア3A上
の全面に例えば蒸着によってCr膜を形成し、これをパタ
ーニングした後、このCr膜の上にNiをメッキしさらにAu
をメッキして下地金属膜20を形成する。
次に、第22図に示すように、キャリア3A上に、下地金
属膜20を露出するパターンのレジストからなるマスク55
を形成する。次に、蒸着によって全面に半田２を形成す
る。下地金属膜20に被着している半田2Aが、後にバンプ
電極２となるものであり、マスク膜55の上の半田2Bから
分離されている。リフトオフ形成である。次に、レジス
ト膜55を除去するとともに、その上の半田2Bを除去した
後、半田2Aのウエットバックを行ってバンプ電極２を形
成する。バンプ電極２は、球状に形成される。
属膜20を露出するパターンのレジストからなるマスク55
を形成する。次に、蒸着によって全面に半田２を形成す
る。下地金属膜20に被着している半田2Aが、後にバンプ
電極２となるものであり、マスク膜55の上の半田2Bから
分離されている。リフトオフ形成である。次に、レジス
ト膜55を除去するとともに、その上の半田2Bを除去した
後、半田2Aのウエットバックを行ってバンプ電極２を形
成する。バンプ電極２は、球状に形成される。
このように、多層配線層４は、リソグラフィによって
形成するので、厚膜印刷焼成技術より高精度で接続孔1
4、15、17、配線11、16、下地金属膜20、抵抗素子Ｒ、
開口19等をパターニングできる。
形成するので、厚膜印刷焼成技術より高精度で接続孔1
4、15、17、配線11、16、下地金属膜20、抵抗素子Ｒ、
開口19等をパターニングできる。
以上、本実施例Ｉにより、以下の効果を得ることがで
きる。
きる。
（１）半導体チップ１に至るまでの伝送線路と半導体チ
ップ１の回路とのマッチングを取るための抵抗素子Ｒを
多層配線層４の内部に構成していることにより、抵抗素
子Ｒを配置するための領域を実質的に不要にできるの
で、マイクロチップキャリア３の小型化を図ることがで
きる。これは、バンプ電極２の数が多くなればなるほ
ど、大きな効果を呈することを意味する。
ップ１の回路とのマッチングを取るための抵抗素子Ｒを
多層配線層４の内部に構成していることにより、抵抗素
子Ｒを配置するための領域を実質的に不要にできるの
で、マイクロチップキャリア３の小型化を図ることがで
きる。これは、バンプ電極２の数が多くなればなるほ
ど、大きな効果を呈することを意味する。
（２）抵抗素子Ｒが多層配線層４の内部すなわち半導体
チップ１に極めて近い位置に設けられるので、マッチン
グの精度を高めることができる。
チップ１に極めて近い位置に設けられるので、マッチン
グの精度を高めることができる。
（３）半導体チップ１のキャップ3Bによる封止を、加熱
温度とチャンバ内圧力を制御しながら行うことにより、
キャビティ内のガスが吹き出すことによるブローホール
の発生が防止されるので、封止技術の向上を図ることが
できる。
温度とチャンバ内圧力を制御しながら行うことにより、
キャビティ内のガスが吹き出すことによるブローホール
の発生が防止されるので、封止技術の向上を図ることが
できる。
（４）キャビティ内の圧力を制御して大気圧より低くし
て、キャップ3Bをキャリア3Aに押し付けるようにしたこ
とにより、キャップ3Bを半導体チップ１に接着するため
の半田７の厚さが薄くなるので、放熱効果を高めること
ができる。
て、キャップ3Bをキャリア3Aに押し付けるようにしたこ
とにより、キャップ3Bを半導体チップ１に接着するため
の半田７の厚さが薄くなるので、放熱効果を高めること
ができる。
（５）キャビティ内の圧力を制御して大気圧より低くす
ることにより、キャップ3Bとキャリア3Aを接着するため
の半田８、半導体チップ１をキャップ3Bに接着するため
の半田７及びバンプ電極２のそれぞれの高さ又は厚さが
制御されるので、マイクロチップキャリア３の周辺部分
と中央部分すなわち多層配線層４から半導体チップ１上
の半田７までの熱膨張系数をほぼ等しくできる。
ることにより、キャップ3Bとキャリア3Aを接着するため
の半田８、半導体チップ１をキャップ3Bに接着するため
の半田７及びバンプ電極２のそれぞれの高さ又は厚さが
制御されるので、マイクロチップキャリア３の周辺部分
と中央部分すなわち多層配線層４から半導体チップ１上
の半田７までの熱膨張系数をほぼ等しくできる。
（６）半導体チップ１をキャリア3Aに搭載していること
により、キャリア3Aのバンプ電極５の間隔が半導体チッ
プ１のバンプ電極２の間隔より広いので、マイクロチッ
プキャリア３でバーンインテストを行うことができる。
により、キャリア3Aのバンプ電極５の間隔が半導体チッ
プ１のバンプ電極２の間隔より広いので、マイクロチッ
プキャリア３でバーンインテストを行うことができる。
第23図は、本発明の実施例IIの半導体装置の断面図で
ある。
ある。
実施例IIの半導体装置は、キャリア3Aの上に搭載され
た半導体チップ１の主面をレジン57で封止したものであ
る。また、半導体チップ１の裏面すなわちバンプ電極２
を設けた面と反対側の面にAlNセラミックスやSiCからな
る放熱板56を取り付けたものである。
た半導体チップ１の主面をレジン57で封止したものであ
る。また、半導体チップ１の裏面すなわちバンプ電極２
を設けた面と反対側の面にAlNセラミックスやSiCからな
る放熱板56を取り付けたものである。
レジン57は、半導体チップ１のバンプ電極２が設けら
れている主面を覆って設けられ、バンプ電極２の間にも
充填されているが、半導体チップ１の側面のほとんどの
部分及び裏面は覆わないようになっている。
れている主面を覆って設けられ、バンプ電極２の間にも
充填されているが、半導体チップ１の側面のほとんどの
部分及び裏面は覆わないようになっている。
放熱板56は、半導体チップ１より大きな面積を有し、
半田７で接着することにより、効率よく放熱するように
している。なお、半田７と放熱板56の間には、例えば蒸
着で形成したTi膜の上にNi膜をメッキしてある。Niメッ
キ膜の上にさらにAu膜をメッキしてもよい。半田７と半
導体チップ１の間には、Au膜、Cr膜、Auを積層した３層
膜が形成してある。放熱板56の上には、実施例Ｉと同様
に、下部放熱フィン40が接して設けられる。また、キャ
リア3Aは搭載基板６に搭載される。
半田７で接着することにより、効率よく放熱するように
している。なお、半田７と放熱板56の間には、例えば蒸
着で形成したTi膜の上にNi膜をメッキしてある。Niメッ
キ膜の上にさらにAu膜をメッキしてもよい。半田７と半
導体チップ１の間には、Au膜、Cr膜、Auを積層した３層
膜が形成してある。放熱板56の上には、実施例Ｉと同様
に、下部放熱フィン40が接して設けられる。また、キャ
リア3Aは搭載基板６に搭載される。
レジン57は、第24図に示した（ａ）、（ｂ）、（ｃ）
の順序で形成することにより、バンプ電極２の間に充填
される。
の順序で形成することにより、バンプ電極２の間に充填
される。
まず、（ａ）のように、キャリア3Aの半導体チップ１
の周辺にレジン57を滴下、塗布する。この後チャンバ内
に挿納し、所定温度まで加熱する。
の周辺にレジン57を滴下、塗布する。この後チャンバ内
に挿納し、所定温度まで加熱する。
次に、（ｂ）のように、チャンバ内を10-2Torr程度ま
で減圧する。この減圧によってレジン57は、半導体チッ
プ１の下に少し入り込む。
で減圧する。この減圧によってレジン57は、半導体チッ
プ１の下に少し入り込む。
次に、（ｃ）のように、チャンバ内の圧力を大気圧に
戻すとレジン57が半導体チップ１の下部全域に押込まれ
る。
戻すとレジン57が半導体チップ１の下部全域に押込まれ
る。
以上、本実施例IIによれば、実施例Ｉの効果に加え、
さらに以下の効果を得ることができる。
さらに以下の効果を得ることができる。
（１）半導体チップ１の主面をレジン57で封止している
ことにより、レジン57の熱膨張系数が半田バンプ２とほ
ぼ等しいので、半田バンプ２の接続の信頼性を高めるこ
とができる。また、半導体チップ１の主面の汚染を防ぐ
ことができる。
ことにより、レジン57の熱膨張系数が半田バンプ２とほ
ぼ等しいので、半田バンプ２の接続の信頼性を高めるこ
とができる。また、半導体チップ１の主面の汚染を防ぐ
ことができる。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
半導体チップがバンプ電極を通してキャリアの配線層
に接続され、その配線層内に信号の反射を防ぐための抵
抗素子を設けたことにより、抵抗素子を設けるための空
間が実質的に不要になるので、半導体装置の実装密度を
高めることができる。
に接続され、その配線層内に信号の反射を防ぐための抵
抗素子を設けたことにより、抵抗素子を設けるための空
間が実質的に不要になるので、半導体装置の実装密度を
高めることができる。
また、半導体チップをキャップとキャリアで封止する
製造方法であって、チャンバ内の圧力を所定値まで減圧
した後、前記チャンバ内の圧力及び加熱温度を制御しな
がら上昇させて封止を行うことにより、キャビティの内
部の気圧と外部の気圧の平衡を保った状態で封止がなさ
れるので、キャビティ内の空気あるいはガスの吹き出し
によるブローホールの発生を防止して、封止技術の向上
を図ることができる。
製造方法であって、チャンバ内の圧力を所定値まで減圧
した後、前記チャンバ内の圧力及び加熱温度を制御しな
がら上昇させて封止を行うことにより、キャビティの内
部の気圧と外部の気圧の平衡を保った状態で封止がなさ
れるので、キャビティ内の空気あるいはガスの吹き出し
によるブローホールの発生を防止して、封止技術の向上
を図ることができる。
第１図は、半導体チップを封止したマイクロチップキャ
リアの断面図である。 第２図は、チップキャリア上の多層配線層の断面図、 第３図は、半田で接着された半導体チップとキャップの
断面図、 第４図は、キャリア及びキャップの周辺部分の断面を示
した断面図、 第５図は、複数のマイクロチップキャリアを搭載した搭
載基板の斜視図 第６図は、キャリアに搭載されたマイクロチップキャリ
アをキャップで封止したときの断面図、 第７図は、マイクロチップキャリアと搭載基板の接続部
分の拡大図、 第８図は、多層配線層の中に構成することができるコン
デンサの平面図、 第９図は、第８図のコンデンサのＡ−Ａ切断線における
断面図、 第10図は、搭載基板から半導体チップまでの信号の伝送
特性を説明するための図、 第11図は、加熱温度とチャンバ内圧力の関係を示したグ
ラフ、 第12図は、半導体チップを封止したマイクロチップキャ
リアをキャップを取った状態で示した平面図、 第13図は、マイクロチップキャリアの周辺部と中央部の
熱膨張系数が調整できることを説明するためのマイクロ
チップキャリアの一部欠き断面図、 第14図乃至第22図は、多層配線の製造工程における断面
図である。 第23図は、本発明の実施例IIの半導体装置の断面図、 第24図は、半導体チップのレジンで封止するときの順序
を説明するための図である。 図中、１……半導体チップ、２、５……バンプ電極、３
……マイクロチップキャリア、3A……キャリア、3B、39
……キャップ、４……多層配線層、７、８、41……半
田、９、11、16、22、25、51……配線、10、12、13、18
……ポリイミド膜、Ｒ……抵抗素子、14、15、17、24…
…接続孔、19、27……開口、20、28、29、30、31、32、
33、34、35、36、37、52……下地金属膜、21、23、26…
…絶縁膜、６……搭載基板、38……接続ピン、39A、40
……放熱フィン、42……空間、43……冷却ブロック、44
……冷却水、50……熱伝導グリース、Z1…搭載基板の配
線インピーダンス、Z2……キャリアの配線インピーダン
ス、Ｃ……半導体チップの容量。
リアの断面図である。 第２図は、チップキャリア上の多層配線層の断面図、 第３図は、半田で接着された半導体チップとキャップの
断面図、 第４図は、キャリア及びキャップの周辺部分の断面を示
した断面図、 第５図は、複数のマイクロチップキャリアを搭載した搭
載基板の斜視図 第６図は、キャリアに搭載されたマイクロチップキャリ
アをキャップで封止したときの断面図、 第７図は、マイクロチップキャリアと搭載基板の接続部
分の拡大図、 第８図は、多層配線層の中に構成することができるコン
デンサの平面図、 第９図は、第８図のコンデンサのＡ−Ａ切断線における
断面図、 第10図は、搭載基板から半導体チップまでの信号の伝送
特性を説明するための図、 第11図は、加熱温度とチャンバ内圧力の関係を示したグ
ラフ、 第12図は、半導体チップを封止したマイクロチップキャ
リアをキャップを取った状態で示した平面図、 第13図は、マイクロチップキャリアの周辺部と中央部の
熱膨張系数が調整できることを説明するためのマイクロ
チップキャリアの一部欠き断面図、 第14図乃至第22図は、多層配線の製造工程における断面
図である。 第23図は、本発明の実施例IIの半導体装置の断面図、 第24図は、半導体チップのレジンで封止するときの順序
を説明するための図である。 図中、１……半導体チップ、２、５……バンプ電極、３
……マイクロチップキャリア、3A……キャリア、3B、39
……キャップ、４……多層配線層、７、８、41……半
田、９、11、16、22、25、51……配線、10、12、13、18
……ポリイミド膜、Ｒ……抵抗素子、14、15、17、24…
…接続孔、19、27……開口、20、28、29、30、31、32、
33、34、35、36、37、52……下地金属膜、21、23、26…
…絶縁膜、６……搭載基板、38……接続ピン、39A、40
……放熱フィン、42……空間、43……冷却ブロック、44
……冷却水、50……熱伝導グリース、Z1…搭載基板の配
線インピーダンス、Z2……キャリアの配線インピーダン
ス、Ｃ……半導体チップの容量。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹中 隆次 秦野市堀山下１番地 株式会社日立製作 所神奈川工場内 (72)発明者 大黒 崇弘 土浦市神立町502番地 株式会社日立製 作所機械研究所内 (72)発明者 曽我 太佐男 日立市久慈町4026番地 株式会社日立製 作所日立研究所内 (72)発明者 山田 健雄 青梅市今井2326番地 株式会社日立製作 所デバイス開発センタ内 (72)発明者 斉藤 俊哉 青梅市今井2326番地 株式会社日立製作 所デバイス開発センタ内 (56)参考文献 特開 昭58−17645（ＪＰ，Ａ) 特開 昭59−94441（ＪＰ，Ａ) 特開 昭61−125066（ＪＰ，Ａ)
Claims (5)
- 【請求項１】キャリアにバンプ電極を介して半導体チッ
プを搭載した半導体装置であって、前記キャリアに、絶
縁膜と配線とを交互に積層して構成した配線層を設け、 この配線層の配線と前記半導体チップ内の回路とを前記
バンプ電極によって接続し、 前記配線層内に前記配線と接続した抵抗素子を設け、 前記キャリアの上に前記半導体チップを封止するキャッ
プを設け、 このキャップは、前記半導体チップのバンプ電極より融
点の低い半田で前記キャリアに接着されるとともに、前
記半導体チップの裏面に接着されていることを特徴とす
る半導体装置。 - 【請求項２】前記配線層の絶縁膜がポリイミド膜である
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。 - 【請求項３】前記抵抗素子がCr、Si、Ｏの化合物からな
ることを特徴とする特許請求の範囲第１項又は第２項記
載の半導体装置。 - 【請求項４】キャリアにバンプ電極を介して半導体チッ
プを搭載した半導体装置を複数個基板に搭載する半導体
装置であって、 前記基板に、絶縁膜と配線とを交互に積層して構成した
配線層を設け、 この配線層の配線と前記複数の半導体装置の半導体チッ
プ内の回路とを前記キャリアのバンプ電極によって接続
し、 前記複数の半導体装置の上にこれらを封止するキャップ
を設け、この複数の半導体装置を封止するキャップの内
面に設けた放熱フィンと 前記複数の半導体装置の上に設けた放熱フィンとを嵌合
し、さらに前記キャップの上面を冷却水によって冷却す
ることを特徴とする半導体装置。 - 【請求項５】前記複数の半導体装置を封止するキャップ
によって囲まれた空間にはHeガスが充填されていること
を特徴とする特許請求の範囲第４項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146397A JP2538922B2 (ja) | 1987-06-12 | 1987-06-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146397A JP2538922B2 (ja) | 1987-06-12 | 1987-06-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63310139A JPS63310139A (ja) | 1988-12-19 |
| JP2538922B2 true JP2538922B2 (ja) | 1996-10-02 |
Family
ID=15406778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62146397A Expired - Lifetime JP2538922B2 (ja) | 1987-06-12 | 1987-06-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2538922B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200037970A (ko) * | 2018-10-02 | 2020-04-10 | 엘지이노텍 주식회사 | 회로 기판 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5090609A (en) * | 1989-04-28 | 1992-02-25 | Hitachi, Ltd. | Method of bonding metals, and method and apparatus for producing semiconductor integrated circuit device using said method of bonding metals |
| JP2984068B2 (ja) * | 1991-01-31 | 1999-11-29 | 株式会社日立製作所 | 半導体装置の製造方法 |
| US5219794A (en) * | 1991-03-14 | 1993-06-15 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of fabricating same |
| JPH05102262A (ja) * | 1991-10-03 | 1993-04-23 | Hitachi Ltd | 半導体装置及びそれを実装した実装装置 |
| JPH0878472A (ja) * | 1994-09-05 | 1996-03-22 | Hitachi Cable Ltd | 半導体装置用基体および半導体装置 |
| US7061093B2 (en) | 2001-09-07 | 2006-06-13 | Ricoh Company, Ltd. | Semiconductor device and voltage regulator |
| JP4824228B2 (ja) * | 2001-09-07 | 2011-11-30 | 株式会社リコー | 半導体装置 |
| KR101007958B1 (ko) * | 2006-02-24 | 2011-01-14 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
| JP4887948B2 (ja) * | 2006-07-10 | 2012-02-29 | セイコーエプソン株式会社 | 半導体装置及び半導体モジュール |
| KR101107659B1 (ko) * | 2010-02-05 | 2012-01-20 | 주식회사 하이닉스반도체 | 반도체 패키지 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994441A (ja) * | 1982-11-19 | 1984-05-31 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPS61125066A (ja) * | 1984-11-22 | 1986-06-12 | Hitachi Ltd | 半導体装置 |
| JPS62265732A (ja) * | 1986-05-13 | 1987-11-18 | Nec Corp | 混成集積回路装置 |
| JPS63263754A (ja) * | 1987-04-22 | 1988-10-31 | Hitachi Ltd | 半導体装置 |
-
1987
- 1987-06-12 JP JP62146397A patent/JP2538922B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200037970A (ko) * | 2018-10-02 | 2020-04-10 | 엘지이노텍 주식회사 | 회로 기판 |
| KR102628424B1 (ko) * | 2018-10-02 | 2024-01-23 | 엘지이노텍 주식회사 | 회로 기판 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63310139A (ja) | 1988-12-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |