JP2005217444A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 パッケージサイズがチップサイズに近く、応力吸収層とは別に、熱ストレスを効果的に吸収することができる半導体装置である。半導体装置150は、電極158を有する半導体チップと、半導体チップの上に設けられる応力緩和層としての樹脂層152と、電極158から樹脂層152の上にかけて形成される配線154と、樹脂層152の上方で配線154に形成されるハンダボール157と、を有し、樹脂層152は表面に窪み部152aを有するように形成され、配線154は窪み部152aの上を通って形成される。
【選択図】 図14
Description
前記電極の少なくとも一部を避けて前記ウエーハに第1の応力緩和層を設ける工程と、
前記電極から前記第1の応力緩和層の上にかけて第1の導通部を形成する工程と、
前記第1の応力緩和層の上方で前記第1の導通部に接続される外部電極を形成する工程と、
前記ウエーハを個々の個片に切断する工程と、
を有し、
前記第1の応力緩和層を設ける工程及び前記第1の導通部を形成する工程の少なくともいずれか一方の工程にて、応力緩和を増長させる構造を形成する。
前記第2の導通部が形成された前記第2の応力緩和層の上に、第3の応力緩和層及び第3の導通部を設け、
前記第2の導通部を線状に形成し、前記第1及び第3の導通部を、前記第2の導通部よりも大きな平面的拡がりを有するように面状に形成してもよい。
前記半導体チップの上にて前記電極の少なくとも一部を避けるように設けられる第1の応力緩和層と、
前記電極から前記第1の応力緩和層の上にかけて形成される第1の導通部と、
前記第1の応力緩和層の上方に位置する前記第1の導通部に形成される外部電極と、
を有し、
前記第1の応力緩和層は表面に窪み部を有するように形成され、前記第1の導通部は前記窪み部の上を通って形成される。
前記第2の導通部が形成された前記第2の応力緩和層の上に設けられる第3の応力緩和層及び第3の導通部と、
を有し、
前記第2の導通部は線状に形成され、前記第1及び第3の導通部は、前記第2の導通部よりも大きな平面的拡がりを有するように面状に形成されてもよい。
図5は、本発明の前提となる半導体装置を示す平面図である。この半導体装置は、いわゆるCSPに分類されるもので、半導体チップ1の電極12から、能動面1aの中央方向に配線3が形成され、各配線3には外部電極5が設けられている。全ての外部電極5は、応力緩和層7の上に設けられているので、回路基板(図示せず)に実装されたときの応力の緩和を図ることができる。また、外部電極5の上には、保護膜としてソルダレジスト層8が形成されている。
配線3<電極12
となっているが、
電極12≦配線3
とすることが好ましい。特に、
電極12<配線3
となる場合には、配線3の抵抗値が小さくなるばかりか、強度が増すので断線が防止される。
図6A〜図7Cは、第2の前提技術に係る半導体装置の製造方法を説明する図である。本技術は、第1の前提技術と比べて、図3A以降の工程において異なり、図2Eまでの工程は第1の前提技術と同様である。したがって、図6Aに示すウエーハ110、電極112、樹脂層114、クローム(Cr)層116、銅(Cu)層120、レジスト層122及び台座124は、図2Eに示すウエーハ10、電極12、樹脂層14、クローム(Cr)層16、銅(Cu)層20、レジスト層22及び台座124と同様であり、製造方法も図1A〜図2Eに示すものと同様のため、説明を省略する。
図8A〜図9Dは、第3の前提技術に係る半導体装置の製造方法を説明する図である。
図10は、第4の前提技術に係る半導体装置の製造方法を説明する図である。
図11A〜図12Cは、第5の前提技術に係る半導体装置の製造方法を説明する図である。
図13A〜図13Dは、第6の前提技術に係る半導体装置の製造方法を説明する図である。本技術では応力緩和層にポリイミド板を選択した。ポリイミドはヤング率が低く応力緩和層として好適な部材であるからである。なおそのほかにも例えばプラスチック板やガラスエポキシ系等の複合板を用いてもよい。この場合、実装基板と同材料を用いると熱膨張係数に差がなくなり好ましい。特に今日では実装基板としてプラスチック基板が多いため、プラスチック板を応力緩和層に用いることは有効である。
本発明は、上記技術をさらに改良すべくなされたもので、以下、本発明の好適な実施の形態について図面を参照して説明する。
次に、図15に示す半導体装置190は、アルミパッド192と、応力緩和層194の上に設けられたハンダボール196と、を接続する配線200に特徴を有する。配線200は、第1の前提技術等にて選択した配線材料のうちいずれのものを用いても良い。この配線200は、じゃばら部200aを有する。じゃばら部200aは、図14Dに示すように、配線の中が空洞(スリット)になっている状態であり、通常の配線をはさんで複数のじゃばら部200aが連続形成される。このじゃばら部200aは、屈曲する配線184よりも応力吸収性に優れている。このじゃばら部200aを有することで、半導体チップ上で配線200にクラックが生じたり、アルミパッド192やその他の能動素子へのダメージがなくなり、半導体装置としての信頼性が向上する。また、じゃばら部200aは、一本の配線に設けられるため、応力吸収構造のためのスペースは微細なもので足りる。これによって、CSPのカテゴリーを逸脱しないように、半導体装置の小型化を維持しつつ、設計の自由度を向上することができる。なお、本実施形態において、じゃばら部200aは平面方向に対しての例であるが、これを厚み方向に設けても良い。
図16〜図20は、本発明に係る第3実施形態を示す図である。図16は、本実施形態に係る半導体装置の断面を示す図である。この半導体装置300は、半導体チップ302上に複数層(4層)構造を有し、表面がソルダレジスト350にて保護されるものである。なお、本実施形態においても、他の実施形態及び前提技術について説明した材料や製造方法などを適用することができる。
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施形態は、半導体装置に本発明を適用したが、能動部品か受動部品かを問わず、種々の面実装用の電子部品に本発明を適用することができる。
Claims (21)
- 電極の形成されたウエーハを用意する工程と、
前記電極の少なくとも一部を避けて前記ウエーハに第1の応力緩和層を設ける工程と、
前記電極から前記第1の応力緩和層の上にかけて第1の導通部を形成する工程と、
前記第1の応力緩和層の上方で前記第1の導通部に接続される外部電極を形成する工程と、
前記ウエーハを個々の個片に切断する工程と、
を有し、
前記第1の応力緩和層を設ける工程及び前記第1の導通部を形成する工程の少なくともいずれか一方の工程にて、応力緩和を増長させる構造を形成する半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記応力緩和を増長させる構造として、前記第1の応力緩和層の表面に窪み部を形成し、前記第1の導通部を前記窪み部の上を通るように形成する半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記応力緩和を増長する構造として、前記第1の導通部を形成する工程において、前記第1の導通部を前記第1の応力緩和層上における平面方向に屈曲形成する半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記窪み部に位置する前記第1の導通部上に弾性体を充填する工程を含む半導体装置の製造方法。 - 請求項1から請求項4のいずれかに記載の半導体装置の製造方法において、
前記第1の導通部が形成された前記第1の応力緩和層の上に、第2の応力緩和層及び前記第1の導通部に接続される第2の導通部を設ける工程を含む半導体装置の製造方法。 - 請求項5記載の半導体装置の製造方法において、
前記第1の導通部及び前記第2の導通部のうちの少なくとも1つを、厚みよりも大きい平面的拡がりを有する面状に形成する半導体装置の製造方法。 - 請求項1から請求項4のいずれかに記載の半導体装置の製造方法において、
前記第1の導通部が形成された前記第1の応力緩和層の上に、第2の応力緩和層及び第2の導通部を設け、
前記第2の導通部が形成された前記第2の応力緩和層の上に、第3の応力緩和層及び第3の導通部を設け、
前記第2の導通部を線状に形成し、前記第1及び第3の導通部を、前記第2の導通部よりも大きな平面的拡がりを有するように面状に形成する半導体装置の製造方法。 - 請求項1から請求項4のいずれかに記載の半導体装置の製造方法において、
前記第1の導通部を挟むように並行に、接地電位とされる一対の配線を形成する半導体装置の製造方法。 - 電極を有する半導体チップと、
前記半導体チップの上にて前記電極の少なくとも一部を避けるように設けられる第1の応力緩和層と、
前記電極から前記第1の応力緩和層の上にかけて形成される第1の導通部と、
前記第1の応力緩和層の上方に位置する前記第1の導通部に形成される外部電極と、
を有し、
前記第1の応力緩和層は表面に窪み部を有するように形成され、前記第1の導通部は前記窪み部の上を通って形成される半導体装置。 - 請求項9記載の半導体装置において、
前記窪み部に位置する前記第1の導通部上において、窪み内を充填するように弾性体が設けられてなる半導体装置。 - 請求項9記載の半導体装置において、
前記第1の導通部は、前記第1の応力緩和層上で屈曲して形成される半導体装置。 - 請求項11記載の半導体装置において、
前記第1の導通部は、じゃばら状に形成される半導体装置。 - 請求項9記載の半導体装置において、
前記第1の導通部が形成された前記第1の応力緩和層の上に、第2の応力緩和層及び前記第1の導通部に接続される第2の導通部を有する半導体装置。 - 請求項13記載の半導体装置において、
前記第1の導通部及び前記第2の導通部からなる2つの導通部のうちの一方は線状をなし、他方は前記線状の導通部よりも広い平面的拡がりを有する面状に形成される半導体装置。 - 請求項14記載の半導体装置において、
前記面状の導通部は接地電位とされ、前記線状の導通部には信号が入力される半導体装置。 - 請求項9記載の半導体装置において、
前記第1の導通部が形成された前記第1の応力緩和層の上に設けられる第2の応力緩和層及び第2の導通部と、
前記第2の導通部が形成された前記第2の応力緩和層の上に設けられる第3の応力緩和層及び第3の導通部と、
を有し、
前記第2の導通部は線状に形成され、前記第1及び第3の導通部は、前記第2の導通部よりも大きな平面的拡がりを有するように面状に形成される半導体装置。 - 請求項9記載の半導体装置において、
前記第1の導通部を挟むように並行に形成され、接地電位とされる一対の配線を有する半導体装置。 - 請求項9記載の半導体装置において、
前記半導体チップの前記電極を有する面とは反対側面に、保護膜を有する半導体装置。 - 請求項9記載の半導体装置において、
前記半導体チップの前記電極を有する面とは反対側面に、放熱器を有する半導体装置。 - 請求項9から請求項19のいずれかに記載の半導体装置が実装された回路基板。
- 請求項20記載の回路基板を有する電子機器。
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Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33904596 | 1996-12-04 | ||
JP35688096 | 1996-12-26 | ||
JP2005118528A JP2005217444A (ja) | 1996-12-04 | 2005-04-15 | 半導体装置及びその製造方法 |
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---|---|---|---|
JP52348998A Division JP3981710B2 (ja) | 1996-12-04 | 1997-12-04 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008221665A Division JP5445732B2 (ja) | 1996-12-04 | 2008-08-29 | 半導体装置及びその製造方法 |
Publications (1)
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---|---|
JP2005217444A true JP2005217444A (ja) | 2005-08-11 |
Family
ID=34916002
Family Applications (1)
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---|---|---|---|
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---|---|---|---|---|
JP2007242866A (ja) * | 2006-03-08 | 2007-09-20 | Yamaha Corp | 半導体装置及びその製造方法 |
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2005
- 2005-04-15 JP JP2005118528A patent/JP2005217444A/ja not_active Withdrawn
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