KR101007958B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은, 기판 상에 반도체 소자와 다른 전자 부품이 설치되어 있으며, 또한 반도체 소자와 열적으로 접속되는 리드를 갖은 반도체 장치에 관한 것이며, 패키지 기판과, 반도체 소자와, 패키지 기판에 반도체 소자와 함께 탑재되는 칩 부품과, 패키지 기판과 대향하도록 설치되며 반도체 소자의 열을 방열하는 리드와, 반도체 소자와 리드를 열적으로 접속하는 열접속 부재를 갖는 반도체 장치로서, 열접속 부재로서 땜납을 이용하며, 또한, 가열 시에 용융 유출된 열접속 부재가 칩 부품에 부착하는 것을 방지하는 부착 방지 시트를 칩 부품과 이격하여 설치한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 기판 상에 반도체 소자와 다른 전자 부품이 설치되어 있으며, 또한 반도체 소자와 열적으로 접속되는 리드를 갖는 반도체 장치에 관한 것이다.
도 1은 종래의 일례인 반도체 장치(1)를 도시하고 있다. 이 반도체 장치(1)는 패키지 기판(3)의 상면에 반도체 소자(2)와 함께 칩 부품(4)을 설치한 구성으로 되어 있다. 이 칩 부품(4)은 예컨대 표면 단자형 캐패시터이다.
또, 패키지 기판(3)의 상면에는 반도체 소자(2) 및 칩 부품(4)을 덮도록 리드(5)가 설치되어 있다. 이 리드(5)는 열접속 부재(7)를 통해 반도체 소자(2)와 열적으로 접속된 구성으로 되어 있다. 반도체 소자(2)에서 발생한 열은 열접속 부재(7)를 통해 리드(5)에서 방열된다. 또, 패키지 기판(3)의 배면에는 외부 접속 단자가 되는 복수의 땜납 볼(6)이 설치되어 있다.
여기서 열접속 부재(7)에 주목하면, 종래에는 열접속 부재(7)로서 절연성을 갖은 수지가 일반적으로 이용되고 있었다. 그러나, 최근의 반도체 소자(2)의 고밀도화에 따라 반도체 소자(2)에서 발생하는 열이 증대하며, 수지로 이루어지는 열접속 부재(7)에서는 열전도성이 충분하지 않아, 반도체 소자(2)를 유효하게 방열할 수 없다고 하는 문제점이 생겼다.
그래서, 절연성 수지 대신에, 이것보다 열전도성이 양호한 금속 재료로 이루어지는 열접속 부재(7)가 이용되고 있다. 이 금속 재료로서는 구체적으로는 땜납이 이용되고 있다.
그러나, 열접속 부재(7)를 구성하는 금속 재료로서 땜납을 이용한 경우, 외부 접속 단자인 땜납 볼(6)도 땜납으로 이루어지기 때문에, 반도체 장치(1)를 실장할 때에 가열하면, 땜납 볼(6)과 함께 열접속 부재(7)도 용융해 버린다. 열접속 부재(7)가 용융하면, 열접속 부재(7)는 리드(5)의 내면을 따라 유출되며, 그 일부는 도 1의 화살표와 같이 낙하하여 칩 부품(4)에 부착하는 현상이 발생하였다. 이와 같이, 칩 부품(4)에 열접속 부재(7)가 부착하면, 칩 부품(4)에서 전기적인 쇼트가 발생하며 반도체 장치(1)가 적정하게 동작하지 않게 되어 버린다.
그래서, 열접속 부재(7)가 용융 유동하여 리드(5)로부터 낙하하여도 칩 부품(4)에 영향을 주지 않는 방법으로서, 칩 부품(4)을 밀봉 수지(9)로 밀봉하는 방법(특허문헌 1에 개시되어 있는 방법)이 제안되어 있다. 도 2a는 칩 부품(4)을 밀봉 수지(9)로 밀봉한 상태를 확대하여 도시한 도면이다.
이 방법에 따르면, 열접속 부재(7)가 낙하하여도, 칩 부품(4)은 밀봉 수지(9)에 의해 보호되어 있기 때문에, 열접속 부재(7)에 의해 칩 부품(4)에 전기적인 쇼트가 발생하는 것을 방지할 수 있다.
[특허문헌 1] 일본 특허 공개 소화 제60-242647호 공보
그런데, 칩 부품(4)(예컨대, 표면 단자형 캐패시터)은 그 표면에 일반적으로 복수의 땜납 설치부(8)가 설치되어 있다. 이 땜납 설치부(8)는 패키지 기판(3)에 납땜되는 부위이며, 이 납땜에 의해 칩 부품(4)은 패키지 기판(3)에 실장된다. 그리고, 이 땜납 설치부(8)도 상기 반도체 장치(1)의 실장 시에 가열이 행해졌을 때에, 땜납 볼(6) 및 열접속 부재(7)와 같이 용융하는 것이다.
그러나, 칩 부품(4)[땜납 설치부(8)]이 밀봉 수지(9)에 의해 밀봉된 구성이면, 땜납 설치부(8)에서 용융된 땜납은 그 유로가 절단된 상태가 된다. 또, 땜납은 가열됨으로써 팽창하여 체적이 커진다.
이 때문에, 땜납 설치부(8)에서 용융된 땜납은 땜납 설치부(8)와 밀봉 수지(9)의 계면에 흐르게 되며, 땜납 설치부(8)와 밀봉 수지(9)의 밀착성이 약한 부분에서는 도 2b의 화살표(A)에서 나타내는 바와 같이 땜납 설치부(8) 사이에서 전기적인 쇼트가 발생하여 버린다. 따라서, 밀봉 수지(9)를 마련된 경우에는 열접속 부재(7)에 의한 전기적인 쇼트는 방지할 수 있지만, 밀봉 수지(9) 내에서 전기적인 쇼트가 발생하여 버린다고 하는 문제점이 있었다.
본 발명은 전술한 종래 기술의 문제를 해결하는, 개량된 유용한 반도체 장치를 제공하는 것을 총괄적인 목적으로 한다.
본 발명의 보다 상세한 목적은 열접속 부재를 금속 재료로 하여도 장치 내부에서 전기적인 쇼트의 발생을 방지하는 것이다.
이 목적을 달성하기 위해, 본 발명은, 기판과, 상기 기판에 탑재되는 반도체 소자와, 상기 기판에 상기 반도체 소자와 함께 탑재되는 전자 부품과, 상기 기판과 대향하도록 설치되며 상기 반도체 소자의 열을 방열하는 방열 부재와, 상기 방열 부재와 상기 반도체 소자를 열적으로 접속하는 열접속 부재를 갖는 반도체 장치로서, 상기 열접속 부재로서 금속 재료를 이용하며, 또한, 가열 시에 용융 유출된 상기 금속 재료가 상기 전자 부품에 부착하는 것을 방지하는 부착 방지 수단을 상기 전자 부품과 이격하도록 배치한 것을 특징으로 한다.
상기 발명에 따르면, 열접속 부재로서 금속 재료를 이용함으로써, 방열 부재와 반도체 소자 사이의 열전도를 양호한 것으로 할 수 있다. 또, 반도체 장치의 실장 시간 등의 가열에 의해 열접속 부재(금속 재료)가 용융하였다고 해도, 부착 방지 수단에 의해, 용융하여 유출된 금속 재료가 전자 부품에 부착하는 것을 방지할 수 있다. 또, 부착 방지 수단이 전자 부품과 이격하여 배치되어 있기 때문에, 상기 전자 부품과 기판을 접합하는 접합 부재(예컨대, 땜납)에 의해 전자 부품 상에서 전기적인 쇼트가 발생하는 것을 방지할 수 있다.
또, 상기 발명에서, 상기 금속 재료로서 땜납을 이용하는 구성으로 하여도 된다.
이 구성에 있어서, 금속 재료로서 땜납을 이용함으로써, 방열 부재와 반도체 소자를 납땜 처리에 의해 열적으로 접속할 수 있기 때문에, 간단한 처리로 방열 부재와 반도체 소자를 열적으로 접속하는 것이 가능하게 된다.
또한, 상기 발명에서, 상기 부착 방지 수단을, 상기 전자 부품을 덮는 시트형 피복 부재로 한 구성으로 하여도 된다.
이 구성으로 함으로써, 간단한 구성으로 전자 부품에 금속 부재(열접속 부재)가 도달하는 것을 방지할 수 있으며, 시트형 피복 부재는 얇기 때문에 이것을 설치하여도 반도체 장치의 대형화[특히, 고배화(高背化)]를 방지할 수 있다.
또, 상기 피복 부재는 일단이 상기 기판에 고정되며 타단이 자유단으로 된 구성으로 하여도 된다. 또, 상기 피복 부재는 양단이 상기 기판에 고정된 구성으로 하여도 된다. 또한, 상기 피복 부재를 폴리이미드로 이루어지는 구성으로 하여도 된다.
또, 상기 발명에서, 상기 부착 방지 수단은 상기 방열 부재의 상기 열접속 부재와 열접합하는 위치의 외주 위치에서, 또한 적어도 상기 전자 부품과 대향하는 위치에 설치되며, 상기 열접속 부재의 용융 시에 있어서, 상기 열접속 부재의 상기 방열 부재 상의 유동을 저지하는 구성으로 하여도 된다.
이 구성으로 함으로써, 반도체 장치의 실장 시간 등의 가열에 의해 금속 재료가 용융하였다고 해도, 이 금속 재료의 흐름은 부착 방지 수단에 의해 저지되며, 전자 부품과 대향하는 위치까지 흐르는 일은 없다. 이 때문에, 열접속 부재가 용융하였다고 해도, 이것이 전자 부품에 부착하는 것을 방지할 수 있다. 또, 부착 방지 수단이 전자 부품과 이격하여 배치되어 있기 때문에, 상기 전자 부품과 기판을 접합하는 접합 부재(예컨대, 땜납)에 의해 전자 부품 상에서 전기적인 쇼트가 발생하는 것을 방지할 수 있다.
또, 상기 발명에서, 상기 부착 방지 수단으로서 수지 시트를 이용할 수 있다. 또, 상기 방열 부재의 상기 열접속 부재와 열접합하는 면에 금도금을 행하여도 된다.
[효과]
전술한 바와 같은 본 발명에 따르면, 방열 부재와 반도체 소자 사이의 열전도를 양호하게 할 수 있으며, 또 용융하여 유출된 금속 재료가 전자 부품에 부착하는 것을 방지할 수 있고, 또한 전자 부품과 기판을 접합하는 접합 부재에 의해 전자 부품 상에서 전기적인 쇼트가 발생하는 것을 방지할 수 있다.
도 1은 종래의 일례인 반도체 장치의 단면도이다.
도 2a는 칩 부품을 밀봉 수지로 밀봉한 구성을 도시하는 도면이다.
도 2b는 종래 발생한 문제점을 설명하기 위한 도면이다.
도 3은 본 발명의 제1 실시예인 반도체 장치의 단면도이다.
도 4는 제1 실시예의 제1 변형예인 반도체 장치의 단면도이다.
도 5는 제1 실시예의 제2 변형예인 반도체 장치의 단면도이다.
도 6은 본 발명의 제2 실시예인 반도체 장치의 단면도이다.
도 7은 도 6에서의 열접합 부재 근방을 확대하여 도시하는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10A∼10D: 반도체 장치
12: 반도체 소자
13: 패키지 기판
14: 칩 부품
15: 리드
17: 열접속 부재
20A∼20D: 부착 방지 시트
22: 금도금막
다음에, 본 발명을 실시하기 위한 최량의 형태에 대해서 도면과 함께 설명한다.
도 3은 본 발명의 제1 실시예인 반도체 장치(10A)를 도시하고 있다. 반도체 장치(10A)는 대략적으로, 반도체 소자(12), 패키지 기판(13), 칩 부품(14), 리드(15), 열접속 부재(17) 및 부착 방지 시트(20A) 등에 의해 구성되어 있다.
반도체 소자(12)는 고밀도화된 소자이며, 발열량도 큰 것이다. 이 반도체 소자(12)는 패키지 기판(13)에 플립 칩 실장되어 있다. 구체적으로는, 반도체 소자(12)의 주면(主面)에는 땜납 범프(18)가 설치되어 있으며, 이 땜납 범프(18)를 패키지 기판(13)의 표면에 형성되어 있는 본딩 패드(도시하지 않음)에 접합함으로써, 반도체 소자(12)는 패키지 기판(13)에 실장된다. 또, 반도체 소자(12)와 패키지 기판(13) 사이에는 땜납 범프(18)를 보강하기 위해 언더필 수지(underfill resin)(19)가 마련된다.
패키지 기판(13)은 예컨대 다층 프린트 배선 기판이며, 그 상면에는 상기 반도체 소자(12)와 함께, 칩 부품(14), 리드(15) 및 부착 방지 시트(20A)가 설치되어 있다. 또, 패키지 기판(13)의 배면에는 외부 접속 단자가 되는 땜납 볼(16)이 설치되어 있다. 반도체 소자(12)와 땜납 볼(16)은 패키지 기판(13)에 설치된 층간 배선 등에 의해 전기적으로 접속된다.
칩 부품(14)은 예컨대 표면 단자형 캐패시터 등의 전자 부품이며, 반도체 소자(12)의 외주 위치에 설치되어 있다. 이 칩 부품(14)은 도 2a에 도시한 칩 부품(4)과 동일한 구성이며, 따라서 반도체 소자(12)에 실장하기 위해 땜납 설치부가 설치되어 있다.
리드(15)는 열전도성이 높은 금속 재료로 형성되어 있으며, 방열 부재로서 기능하는 것이다. 이 리드(15)는 예컨대 접착제를 이용하여 패키지 기판(13)에 고정된다. 또, 리드(15)는 패키지 기판(13)의 상면의 대략 전체를 덮는 캡형 형상으로 되어 있다. 따라서, 리드(15)가 패키지 기판(13)에 고정된 상태에서, 반도체 소자(12) 및 칩 부품(14)은 리드(15) 내에 밀봉된 상태가 된다.
열접속 부재(17)는 반도체 소자(12)와 리드(15) 사이에 설치되어 있다. 이 열접속 부재(17)는 반도체 소자(12)와 리드(15)를 열적으로 접속하는 것이며, 열전도성이 양호한 금속 재료가 이용되고 있다. 본 실시예에서는 열접속 부재(17)를 구성하는 금속 재료로서 땜납을 이용하고 있다. 이와 같이, 열접속 부재(17)를 구성하는 금속 재료로서 땜납을 이용함으로써, 반도체 소자(12)와 리드(15)를 납땜 처리에 의해 열적으로 접속할 수 있기 때문에, 간단한 처리로 반도체 소자(12)와 리드(15)를 열적으로 접속할 수 있다.
상기한 바와 같이, 반도체 소자(12)와 리드(15)를 열전도성이 높은 열접속 부재(17)로 열적으로 접속함으로써, 반도체 소자(12)에서 발생하는 열을 효율적으로 리드(15)에 열전도시켜 방열할 수 있다. 그러나, 열접속 부재(17)로서 땜납을 이용한 경우, 실장 시의 가열에 의해 땜납 볼(16)과 함께 열접속 부재(17)도 용융하여 리드(15)의 내면을 따라 유출되고, 그 일부는 낙하하여 칩 부품(14)에 부착할 우려가 있는 것은 전술한 대로이다.
그래서 반도체 장치(10A)는 가열 시에 용융 유출된 열접속 부재(17)(땜납)가 칩 부품(14)에 부착하는 것을 방지하는 부착 방지 수단을 설치한 구성으로 하고 있다. 본 실시예에서는 이 부착 방지 수단으로서 부착 방지 시트(20A)를 설치한 구성으로 하고 있다. 이 부착 방지 시트(20A)는 폴리이미드 등의 수지제 시트이며, 대략 역 L자형으로 절곡된 형상으로 되어 있다. 또, 부착 방지 시트(20A)의 일단은 접착 등에 의해 패키지 기판(13)에 고정되어 있으며, 타단은 자유단으로 된 구성으로 되어 있다. 또, 부착 방지 시트(20A)가 패키지 기판(13)에 고정되는 위치는 칩 부품(14)의 설치 위치에 대하여 반도체 소자(12)에 가까운 위치에 설정되어 있다. 이 부착 방지 시트(20A)는 칩 부품(14)과 이격하면서, 또한 적어도 칩 부품(14)의 상면 전면을 덮도록 구성되어 있다.
상기 구성의 부착 방지 시트(20A)를 설치함으로써, 열접속 부재(17)로서 땜납을 이용하여도, 실장 시간 등의 가열 시에 열접속 부재(17)가 용융하여 리드(15)로부터 칩 부품(14) 상에 낙하하여도, 낙하된 열접속 부재(17)는 부착 방지 시트(20A)에 의해 받아져, 칩 부품(14)에 부착하는 것을 방지할 수 있다.
또, 부착 방지 시트(20A)는 칩 부품(14)과 이격하여 배치되어 있다. 이 때문에, 도 2a를 이용하여 설명한 칩 부품(4)을 밀봉 수지(9)로 완전히 밀봉하는 구성과 달리, 가열에 의해 칩 부품(14)의 땜납 설치부가 용융하면서 체적이 팽창하였다 고 해도, 인접하는 땜납 설치부 사이에서 전기적인 쇼트가 발생하는 것을 방지할 수 있다.
따라서, 본 실시예에 따른 반도체 장치(10A)에 의하면, 열접속 부재(17)에 기인한 전기적인 쇼트 및 땜납 설치부에 기인한 전기적인 쇼트 모두 유효하게 방지할 수 있기 때문에, 반도체 장치(10A)의 신뢰성을 높일 수 있다. 또, 부착 방지 수단으로서 시트형 부착 방지 시트(20A)를 이용함으로써, 간단한 구성으로 칩 부품(14)에 열접속 부재(17)가 부착하는 것을 방지할 수 있다.
또, 시트형 부착 방지 시트(20A)는 얇기 때문에 이것을 설치하여도 반도체 장치(10A)의 대형화(특히 고배화)를 방지할 수 있다. 또한, 부착 방지 시트(20A)는 일단만이 패키지 기판(13)에 고정되어 있기 때문에, 접착제의 사용량을 적게 할 수 있다.
도 4는 상기 제1 실시예에 따른 반도체 장치(10A)의 제1 변형예를 도시하고 있으며, 또 도 5는 반도체 장치(10A)의 제2 변형예를 도시하고 있다. 또한, 도 4 및 도 5에서, 도 3에 도시한 구성과 동일한 구성에 대해서는 동일 부호를 붙여 그 설명을 생략한다. 또, 후술하는 제2 실시예의 설명에 이용하는 도 6 및 도 7에서도 마찬가지로 한다.
상기 제1 실시예에 따른 반도체 장치(10A)는 부착 방지 시트(20A)의 일단측만을 패키지 기판(13)에 고정한 구성으로 하였다. 이에 대하여, 도 4에 도시하는 제1 변형예에 따른 반도체 장치(10B)는 부착 방지 시트(20B)의 양단을 패키지 기판(13)에 고정한 구성으로 한 것이다. 이 구성으로 함으로써, 제1 실시예에 비해서 부착 방지 시트(20B)를 패키지 기판(13)에 의해 강고하게 고정할 수 있다. 따라서, 용융된 열접속 부재(17)가 다량 낙하한 경우에서도, 전기적인 쇼트가 발생하는 것을 방지할 수 있다.
또, 도 5에 도시하는 제2 변형예에 따른 반도체 장치(10C)는 부착 방지 시트(20C)를 패키지 기판(13)에 세워진 지주(21)로 지지하는 구성으로 하며, 반도체 소자(12)의 설치 위치와 대응하는 부위에 개구를 형성한 것을 특징으로 한다. 이 구성으로 함으로써, 부착 방지 시트(20C)는 상기 반도체 장치(10A, 10B)에 비해서, 패키지 기판(13) 상의 넓은 범위를 덮는 것이 된다. 이 때문에, 1장의 부착 방지 시트(20C)에 의해, 칩 부품(14)과 함께 패키지 기판(13)에 설치되어 있는 다른 전자 부품(23)에 대해서도 열접속 부재(17)의 부착을 방지하는 것이 가능하게 된다.
다음에, 본 발명의 제2 실시예에 따른 반도체 장치(10D)에 대해서 설명한다.
도 6 및 도 7은 제2 실시예인 반도체 장치(10D)를 도시하고 있다. 본 실시예에서는 부착 방지 수단으로서 리드(15)에 부착 방지 시트(20D)를 설치한 것을 특징으로 한다.
이 부착 방지 시트(20D)는 제1 실시예와 마찬가지로 시트형 폴리이미드 수지로 형성되어 있다. 또, 부착 방지 시트(20D)는 리드(15)의 내면에 접착 등에 의해 고정된다. 이와 같이, 부착 방지 시트(20D)를 리드(15)의 내면에 설치함으로써, 본 실시예에서도 부착 방지 시트(20D)는 칩 부품(14)과 이격된 구성이 된다. 또한, 부착 방지 시트(20D)의 리드(15)에의 설치 위치는 리드(15)가 열접속 부재(17)와 열접합하는 영역의 외주 위치에서, 또한, 적어도 칩 부품(14)과 대향하는 위치를 포 함하는 영역에 설정되어 있다.
상기한 바와 같이, 열접속 부재(17)는 실장 시에 가열되어 용융될 가능성이 있다. 또, 열접속 부재(17)는 리드(15)의 내면에 납땜에 의해 장착되기 때문에, 리드(15)의 내면에는 땜납으로 이루어지는 열접속 부재(17)와의 접합성(소위, 젖음성)을 높이기 위해 금도금막(22)이 형성되어 있다(도 7 참조). 이 금도금막(22)을 설치함으로써, 리드(15)에 대한 열접속 부재(17)의 형성성은 양호해지지만, 실장 시의 가열에 의해 열접속 부재(17)가 용융된 경우에는, 젖음성이 높은 금도금막(22)에 의해 열접속 부재(17)는 리드(15)의 내면에 용이하게 흘러 버린다.
그러나, 본 실시예에 따른 반도체 장치(10D)는 리드(15)의 내면, 즉 금도금막(22)의 상부에 부착 방지 시트(20D)를 설치함으로써, 열접속 부재(17)의 리드(15)의 내면에서의 흐름은 부착 방지 시트(20D)에 의해 저지된다. 즉, 부착 방지 시트(20D)는 용융된 열접속 부재(17)의 흐름을 저지하는 댐 부재로서 기능한다. 도 7은 열접속 부재(17)의 흐름이 부착 방지 시트(20D)에 의해 저지된 상태를 도시하고 있다.
이와 같이, 본 실시예에서도 열접속 부재(17)가 칩 부품(14)에 낙하하는 것을 방지할 수 있다. 또, 부착 방지 시트(20D)는 칩 부품(14)의 상부까지 넓게 설치되어 있기 때문에, 많은 열접속 부재(17)가 용융하여 일부 부착 방지 시트(20D)의 상부까지 진행하여도, 이것이 칩 부품(14)의 상부까지 흐르는 것을 방지할 수 있다.
또한, 제2 실시예에서는 부착 방지 수단으로서 리드(15)에 부착 방지 시 트(20D)를 고정한 구성으로 하였지만, 이 구성을 변형하여 솔더 레지스트를 리드(15)에 도포하는 구성으로 하여도 동일한 효과를 실현할 수 있다.

Claims (9)

  1. 기판과,
    그 기판에 탑재되는 반도체 소자와,
    상기 기판에 상기 반도체 소자와 함께 탑재되는 전자 부품과,
    상기 기판과 대향하도록 설치되며 상기 반도체 소자의 열을 방열하는 방열 부재와,
    그 방열 부재와 상기 반도체 소자를 열적으로 접속하는 열접속 부재
    를 갖는 반도체 장치에 있어서,
    상기 열접속 부재로서 금속 재료를 이용하며,
    가열 시에 용융 유출된 상기 금속 재료가 상기 전자 부품에 부착하는 것을 방지하는 부착 방지 수단을 상기 전자 부품과 이격하도록 배치한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 금속 재료로서 땜납을 이용한 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 부착 방지 수단은 상기 전자 부품을 덮는 시트형 피복 부재인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 부착 방지 수단은 상기 방열 부재의 상기 열접속 부재와 열접합하는 위치의 외주 위치에서, 또한 적어도 상기 전자 부품과 대향하는 위치에 설치되며, 상기 열접속 부재의 용융 시에, 그 열접속 부재의 상기 방열 부재 상의 유동을 저지하는 구성인 것을 특징으로 하는 반도체 장치.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5153316B2 (ja) * 2007-12-21 2013-02-27 新光電気工業株式会社 半導体パッケージ用放熱板およびそのめっき方法
CA2783542C (en) * 2009-12-14 2015-10-13 Hdt Robotics, Inc. One motor finger mechanism
JP5573645B2 (ja) * 2010-12-15 2014-08-20 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
JP2013115083A (ja) * 2011-11-25 2013-06-10 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP5861580B2 (ja) * 2012-07-09 2016-02-16 株式会社ソシオネクスト 半導体装置及び半導体装置製造方法
CN103117275B (zh) * 2013-01-31 2015-08-19 华为技术有限公司 一种芯片封装结构及芯片封装方法
CN109755197A (zh) * 2019-01-14 2019-05-14 苏州通富超威半导体有限公司 封装结构及其形成方法
JP7342367B2 (ja) * 2019-01-28 2023-09-12 株式会社デンソー 電子制御装置
JP7311540B2 (ja) * 2019-02-04 2023-07-19 株式会社ソニー・インタラクティブエンタテインメント 電子機器、半導体装置、絶縁シート、及び半導体装置の製造方法
CN110416097B (zh) * 2019-06-12 2021-05-11 苏州通富超威半导体有限公司 防止铟金属溢出的封装结构及封装方法
JP7242824B1 (ja) 2021-12-16 2023-03-20 レノボ・シンガポール・プライベート・リミテッド 放熱構造および電子機器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010091916A (ko) * 2000-03-17 2001-10-23 가나이 쓰토무 반도체 장치 및 그 제조방법
US20040026777A1 (en) 2002-08-08 2004-02-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60242647A (ja) 1984-05-16 1985-12-02 Mitsubishi Electric Corp 混成集積回路の実装方法
JP2538922B2 (ja) * 1987-06-12 1996-10-02 株式会社日立製作所 半導体装置
JPH0279451A (ja) * 1988-09-14 1990-03-20 Hitachi Ltd 半導体装置およびその製造方法
US6313521B1 (en) * 1998-11-04 2001-11-06 Nec Corporation Semiconductor device and method of manufacturing the same
JP2001308215A (ja) * 2000-04-24 2001-11-02 Ngk Spark Plug Co Ltd 半導体装置
US6773963B2 (en) * 2002-01-16 2004-08-10 Intel Corporation Apparatus and method for containing excess thermal interface material
US6992891B2 (en) * 2003-04-02 2006-01-31 Intel Corporation Metal ball attachment of heat dissipation devices
JP2005228811A (ja) * 2004-02-10 2005-08-25 Renesas Technology Corp 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010091916A (ko) * 2000-03-17 2001-10-23 가나이 쓰토무 반도체 장치 및 그 제조방법
US20040026777A1 (en) 2002-08-08 2004-02-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device

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CN101379612B (zh) 2014-07-09

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