KR20000068717A - 후면에 금속층을 갖는 반도체 바디 - Google Patents

후면에 금속층을 갖는 반도체 바디 Download PDF

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게르노트 모이크
베르너 슈테파너
안드레아스 메츨러
마르틴 마취취
헤르베르트 마숴
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칼 하인쯔 호르닝어
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Abstract

본 발명은 후면에 금속층을 갖는 반도체 바디에 관한 것이다. 베이스 물질에 대한 접착성을 저하시키지 않고 반도체 웨이퍼의 변형을 현저히 감소시키기 위해서, 납땜 전에 실리콘으로부터 베이스 플레이트 방향으로 알루미늄층 및 티타늄으로 이루어진 확산 차단층을 제공하는 새로운 후면 금속층 시스템이 제안된다. 티타늄층에는 티타늄 질화물층이 삽입된다. 왜냐 하면, 상기 티타늄 질화물층이 발생하는 웨이퍼 변형의 대부분을 보상할 수 있기 때문이다. 알루미늄층과 실리콘 반도체 바디 사이의 저항 콘택을 개선하기 위해 통상적인 열처리는 바람직하게 반도체 바디의 완전한 금속층 데포지션 후에 실행되는 것이 아니라 실리콘 반도체 바디 상에서의 얇은 알루미늄층의 데포지션 후에 실행된다.

Description

후면에 금속층을 갖는 반도체 바디 {SEMICONDUCTOR WITH METAL COATING ON ITS REAR SURFACE}
이러한 반도체 바디는 반도체 소자, 특히 시장에서 대량으로 존재하는 파워 반도체 소자에 내장된다. 일련의 금속층은 일반적으로 실리콘-반도체 바디 상에 위치하는 알루미늄층을 포함한다. 알루미늄층은 실리콘 상에 우수하게 접착되며 특히 p-도핑된 실리콘으로 완전한 저항 콘택을 형성한다. 알루미늄층 상에는 선행 기술에 따라 확산 차단층이 놓이며, 상기 확산 차단층은 대부분 티타늄 또는 크롬으로 이루어지고 접착제 및 확산 차단층 상에 위치하는 추가 금속층, 일반적으로 니켈층과 알루미늄층 사이의 후면 배리어로 사용된다.
한편으로 개별 금속층과 다른 한편으로 실리콘 반도체 바디 사이의 상이한 열팽창 계수 때문에 심한 역학적 스트레스가 유발된다. 특히 얇은 반도체 바디, 즉 250 ㎛보다 작은 두께를 갖는 반도체 바디에서 심한 웨이퍼 변형, 즉 1000 ㎛보다 큰 웨이퍼 변형이 생긴다.
그 결과 웨이퍼의 "핸들링"이 어려워지고, Kasetten-포지셔닝 에러가 증가되고 웨이퍼 가공 시 파열 위험이 증가된다.
지금까지는, 니켈층의 두께를 가능한 최소화하여 납땜이 충분한 접착성을 갖도록 함으로써 상기 문제를 해결하려 하였다. 그러나 감소된 니켈층의 두께, 즉 약 1 ㎛의 층두께에도 불구하고 제조 과정에서 계속해서 전술한 문제를 유발하는 700 내지 2000 ㎛의 웨이퍼 변형이 생겼다.
특히 점점 얇아지는 반도체 바디, 즉 약 100 ㎛의 두께를 갖는 반도체 바디를 얻기 위한 목적의 측면에서 전술한 문제를 해결하는 금속층 데포지션 공정에 대한 필요성이 제기 되었다. 이러한 반도체 바디는 특히 수직 조립 방식의 파워 전기장 효과 트랜지스터(power field effect transistor) 및 IGBT에 필요하다.
본 발명은 일련의 금속층을 통해 금속 베이스 플레이트와 납땜될 수 있는, 실리콘 반도체 바디에 관한 것이며, 상기 일련의 금속층은 납땜 전에 실리콘으로부터 베이스 플레이트 방향으로 알루미늄층 및 확산 차단층을 포함한다.
도 1은 납땜 전 금속층열을 도시하며,
도 2는 알루미늄층과 티타늄층의 특성이 도 1의 특성과 일치하는 다른 금속층 시스템을 도시한다.
따라서 본 발명의 목적은, 베이스 물질에 대한 접착 강도를 저하시키지 않으면서 웨이퍼 변형이 현저히 감소되도록 실리콘 반도체 바디에 금속층을 제공하는 것이다.
DE 38 23 347 A1호에는 높은 전류 용량에 대한 반도체 소자 및 반도체 바디의 콘택층 구성이 설명된다. 이 경우 금속층은 알루미늄으로 이루어진 제 1 층, 접착층으로서 그리고 알루미늄을 위한 확산 베리어로서 크롬 또는 티타늄으로 이루어진 제 2 층, 니켈로 이루어진 납땜 가능한 제 3 층 및 금 또는 백금으로 이루어진 최종 보호층 또는 니켈 및 구리로 이루어진 각각의 부분층을 갖는 납땜 가능한 층으로 이루어지며, 이 경우 구리는 동시에 가장 외부에 있는 층이거나 금 또는 백금으로 덮힐 수 있다.
IEEE TRANSACTIONS ON ELECTRON DEVICES, 1986, Vol. ED-33, No.3, Pages 402-408에는 다단계 전극 구조 및 티타늄 질화물 확산 베리어를 갖는 실리콘-파워 트랜지스터가 설명된다. 티타늄 질화물-확산 차단층은 티타늄-티타늄 질화물-티타늄층열로서 금으로 이루어진 전극 접속부와 실리콘 기판 사이에 적층된다. 그 결과 접속의 높은 신뢰성 및 긴 수명이 얻어지며 금-실리콘 반응이 억제된다.
본 발명의 목적은, 확산 차단층으로서 티타늄층이 제공되고, 상기 티타늄층에 티타늄 질화물층이 삽입되는 것에 의해 달성된다.
놀랍게도, 확산 베리어층으로 사용되는 티타늄층에 티타늄 질화물층을 삽입함으로써, 발생하는 웨이퍼 변형의 대부분이 보상될 수 있다는 것이 보여졌다.
통상적으로, 이렇게 처리된 확산 차단층 상에 니켈층이 제공되고, 상기 니켈층 상에 접착제층의 데포지션 하에서 아니면 접착제층 없이 산화 방지층, 바람직하게 은층(silber layer)이 제공된다.
본 발명의 대안적인 실시예에서 바람직하게 주석 또는 납 또는 갈륨으로 이루어 납땜 재료층이 티타늄층 상에 직접 데포짓된다. 이러한 방식으로 반도체 바디가 약 250℃ 이상의 온도로의 열처리에 의해, 개별 납땜 재료층이 니켈층과 납땜될 필요 없이 베이스 플레이트 상에 직접 납땜된다. 그러면 추가 납땜재 및 용매제의 첨가는 생략될 수 있다.
그 결과 형성된 납땜층은 거의 변형이 없어서 매우 경미한 기판 뒤틀림만이 생긴다.
본 발명에 따른 실리콘 반도체 바디는 통상적으로 하기의 방법으로 제조된다. 본 발명에 따른 방법은 하기의 단계를 포함한다:
a) 반도체 바디 상에 알루미늄층을 데포짓하는 단계;
b) 알루미늄층 상에 티타늄층을 데포짓하는 단계;
c) 티타늄층 상에 타타늄 질화물층을 데포짓하는 단계;
d) 티타늄 질화물층 상에 티타늄층을 재차 데포짓하는 단계.
반도체 바디 상에 우선 얇은 알루미늄층이 제공되고 이렇게 처리된 반도체 바디가 그 다음 바람직하게 약 350℃에서 열처리됨으로써 매우 우수한 후면 금속층이 얻어진다. 성공적인 열처리 후 제 1 알루미늄층 상에 추가 알루미늄층이 도포짓된다.
티타늄층에 삽입된 티타늄 질화물층의 작용은 알루미늄 코팅 공정 및 알루미늄 코팅된 반도체 바디의 "인-시투-열처리"의 2개 부분에 의해 매우 안정된다. 금속층 데포지션 공정의 끝으로부터 알루미늄 코팅 공정으로 열처리 단계를 이전함으로써 티타늄 질화물층의 우수한 특성이 지속적으로 유지되는 것으로 나타났다.
금속층 데포지션 공정의 끝에서 열처리 단계가 실행되면 티타늄 질화물층의 우수한 특성이 부정적으로 영향을 받는다. 즉, 최악의 경우 티타늄 질화물층의 스트레스 보상 특성의 약 50%가 손실된다.
금속층 데포지션의 끝으로부터 알루미늄 코팅 공정으로 열처리 단계를 이전함으로써 전체 금속층 데포지션 공정의 손상이 발생하지 않는다. 왜냐 하면 열처리 단계가 알루미늄과 실리콘 사이의 매우 우수한 콘택을 제조하는 데 사용되기 때문이다.
통상적으로 금속층 전체는 본 발명에 따른 방법에서 진공으로 금속화된다.
d) 단계의 실행 후, 의도한 방식에 따라 티타늄층 상에 니켈층이 데포짓되고, 산화 방지층이 후속으로 데포짓된다. 산화 방지층의 데포지션과 니켈층의 데포지션 사이에, 역시 티타늄으로 이루어질 수 있는 접착제층의 데포지션이 조건적으로 이루어질 수 있다.
그러나 대안적인 실시예에서는 d) 단계에서 직접 주석, 납 또는 갈륨으로 이루어진 납땜 재료층이 제공될 수 있다.
금속층 전체는 통상적으로 진공으로 금속화된다.
도 1은 납땜 전 금속층열을 도시한다. 금속층열은 실리콘-반도체 바디(1) 상에서 진공 금속화되는 알루미늄층(3)을 포함한다. 알루미늄층(3)은 실리콘 상에 우수하게 접착되고 특히 p-도핑된 실리콘으로 완전한 저항 콘택을 형성한다. 알루미늄층(3)은 약 30 nm 두께의 제 1 알루미늄층(3a) 및 약 70 nm 두께의 알루미늄층(3b)으로 이루어진다. 알루미늄층 (3a)의 데포지션과 알루미늄층 (3b)의 데포지션 사이에서 코팅된 실리콘 반도체 바디(1)가 약 350℃의 온도로 10분 내지 90분 동안 열처리된다. 실리콘-바도체 바디(1)의 상기 "인-시투-열처리"에 의해 알루미늄층(3a)이 실리콘 상에 매우 우수하게 접착된다.
알루미늄층(3) 상에 티타늄층(4)이 위치하며, 상기 티타늄층(4)은 티타늄층(4) 상에 위치하는 니켈층(5)과 알루미늄층(3) 사이의 접착제 및 확산 차단막으로 사용된다.
티타늄층(4)은 약 30 nm 두께의 제 1 티타늄층(4a) 및 역시 약 30 nm 두께의 제 2 티타늄층(4b)으로 이루어진다. 제 1 티타늄층(4a)과 제 2 티타늄층(4b) 사이에 약 40 nm 두께의 티타늄 질화물층(5)이 위치한다. 티타늄 질화물층(5)은 상이한 열팽창 계수에 의해 생기는 웨이퍼 변형의 대부분을 보상한다.
티타늄층(4b) 상에는 약 1000 nm 두께의 니켈층(6)이 제공된다. 상기 니켈층(6)은 여기에 도시된 실시예에서, 바람직하게 구리로 이루어진 금속 베이스 플레이트(2)와 납땜에 사용된다. 상기 니켈층(6) 상에는 다시 티타늄으로 이루어진 접착제층(7)이 제공되며, 상기 접착제층(7)은 이 때 약 4 nm의 두께를 갖는다. 그러나 접착제층(7)은 다른 금속, 특히 크롬으로 이루어질 수 있다. 접착제층(7) 사에 귀금속으로 이루어진 산화 방지층(8)이 제공되고, 도시된 실시예에서 산화 방지층(8) 은으로 이루어진다. 그러나 팔라듐, 금 또는 다른 귀금속의 사용이 고려될 수 있다. 접착제층(7)은 도시된 은층이 니켈층(6)으로부터 분리되는 것을 저지한다.
납땜 과정에서 산화 방지층(8)과 금속 베이스 플레이트(2) 사이에 납땜 물질(9)이 제공됨으로써, 니켈과 구리 사이의 납땜 과정에서 금속 접속이 생긴다.
도 2에는 알루미늄층(3)과 티타늄층(5)의 특성이 도 1의 특성과 일치하는 다른 금속층 시스템이 도시된다. 알루미늄층(3) 및 티타늄층(5), 특히 알루미늄층(3)의 "인-시투-열처리" 및 티타늄층(6)의 삽입 및 작용에 대한 논의는 여기서는 다루어지지 않으며 명세서 앞부분에서 참조된다.
도 1의 금속층과 반대로 여기서는 티타늄층(5b) 상에 니켈층이 데포짓되지 않고 주석으로 이루어진 납땜 물질층(10)이 직접 제공된다. 여기에서 도시된 주석층은 1000 내지 3000 nm의 두께를 갖는다. 약 2700 nm의 두께가 매우 바람직한 것으로 입증되었다.
이렇게 금속층이 데포짓된 실리콘-반도체 바디(1)는 일반적으로 구리로 이루어진 금속 베이스 플레이트(2) 상에 압축되고, 실리콘-반도체 바디(1)는 약 300℃의 온도로 보호 가스 분위기 하에서 또는 진공 상태에서 금속 베이스 플레이트(2)와 접속되며, 티타늄층(5b), 납땜 물질층(10) 그리고 약 450℃의 온도까지 안정적인 베이스 플레이트(2) 사이의 금속 접속이 생긴다.
본 발명에 따른 방법 및 본 발명에 따른 금속층 데포지션에 의해 기술적으로, 실리콘-반도체 기판의 두께, 특히 수직 조립 방식의 파워 트랜지스터 또는 IGBT용으로 제공되는 실리콘-반도체 기판의 두께를 추가로 감소시키는 것이 가능하며, 이것은 파워 트랜지스터 또는 IGBT의 전도 특성의 향상을 가져온다.
본 발명에 의해, 베이스 물질 상의 접착 강도를 손상시키는 것 없이 웨이퍼 변형이 현저히 감소되도록 실리콘 반도체 바디가 금속층으로 데포짓된다.

Claims (11)

  1. 금속 베이스 플레이트(2)와 납땜 될 수 있고, 납땜 전에 실리콘으로부터 베이스 플레이트(2) 방향으로 볼때 알루미늄층(3) 및 확산 차단층을 포함하는, 실리콘 반도체 바디(1)에 있어서, 확산 차단층으로 티타늄층(4)이 제공되고, 상기 티타늄층(4)에 티타늄 질화물층(5)이 삽입되는 것을 특징으로 하는 반도체 바디.
  2. 제 1항에 있어서, 티타늄층(4) 상에 니켈층(6)이 제공되는 것을 특징으로 하는 반도체 바디.
  3. 제 2항에 있어서, 니켈층(6) 상에 산화 방지층(8)이 제공되는 것을 특징으로 하는 반도체 바디.
  4. 제 3항에 있어서, 니켈층(6)과 산화 방지층(8) 사이에 접착제층(7)이 제공되는 것을 특징으로 하는 반도체 바디.
  5. 제 1항에 있어서, 티타늄층(4) 상에 납땜 물질층(10)이 제공되는 것을 특징으로 하는 반도체 바디.
  6. 제 5항에 있어서, 납땜 물질층(10)으로 주석층 또는 납층 또는 갈륨층이 제공되는 것을 특징으로 하는 반도체 바디.
  7. 금속 베이스 플레이트(2)와 납땜 가능한, 제 1항에 따른 실리콘 반도체 바디(1)의 제조 방법에 있어서,
    a) 반도체 바디(1) 상에 알루미늄층(3)을 데포짓하는 단계;
    b) 알루미늄층(3) 상에 티타늄층(4a)을 데포짓하는 단계;
    c) 티타늄층(4a) 상에 티타늄 질화물층(5)을 데포짓하는 단계;
    d) 티타늄 질화물층(5) 상에 티타늄층(4b)을 데포짓하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  8. 제 7항에 있어서,
    e) 티타늄층(4b) 상에 니켈층(6)을 데포짓하는 단계; 및
    f) 니켈층(6) 상에 산화 방지층(8)을 데포짓하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8항에 있어서,
    g) e)단계와 f)단계 사이에서 접착제층(7)을 니켈층(6) 상에 데포짓하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 7항에 있어서,
    e') 티타늄층(4b) 상에 납땜 물질층(10)을 데포짓하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 7항 내지 제 10항 중 어느 한 항에 있어서,
    a1) 반도체 바디(1) 상에 얇은 알루미늄층(3a)을 제공하는 단계; 및
    a2) 이렇게 처리된 반도체 바디(1)를 열처리하는 단계; 그리고
    a3) 그 다음, 알루미늄층(3a) 상에 추가 알루미늄층(3b)을 데포짓하는 단계를 포함하는 것을 특징으로 하는 방법.
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