JP6455335B2 - 半導体装置 - Google Patents

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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
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Description

本発明は、半導体装置に関する。
従来、例えば、特開２００７−５３６８号公報に開示されているように、ＩＧＢＴあるいはパワーＭＯＳＦＥＴなどの電力用半導体装置について研究開発が行われている。この公報にかかる半導体装置は、シリコン等で形成された半導体基板上に、ＡｌＳｉ層、Ｎｉ層、および半田層がこの順に積層されたものである。半田層を設けるためには半田濡れ性の良好なＮｉ層が必要である。Ｎｉめっきを行う目的でＡｌＳｉなどのＡｌ系の層が設けられており、具体的にはこの公報の例えば段落０００７などでＡｌ系の層の必要性について言及されている。
特開２００７−５３６８号公報
電力を扱うパワー半導体素子はその動作に伴う発熱量が多く、発熱により半導体層表面に積層された電極が熱膨張する。温度変化に伴って電極および半導体層の積層構造にストレスがかかると、半導体層表面あるいは電極にクラックが生ずるおそれがあった。上記従来の技術のように互いに線膨張係数の異なる異種金属を積層した電極でも熱膨張に伴って各層の間にストレスがかかるが、上記公報ではこのような熱ストレスに伴うクラックの問題については検討されていない。従来の半導体装置は熱ストレスの観点から改善されるべき問題があった。
本発明は、上述のような課題を解決するためになされたもので、半導体層に熱ストレスに伴うクラックが発生することを抑制した半導体装置を提供することを目的とする。
本発明にかかる半導体装置は、半導体層と、前記半導体層の表面に積層され、ＡｌＣｕ又はＡｌＳｉＣｕで形成された第１電極層と、前記第１電極層に積層され、Ｃｕで形成された第２電極層と、を備え、前記半導体層の表面において平面視で前記第１電極層を囲うガードリングが設けられ、前記平面視で、前記第１電極層が前記第２電極層の周縁よりも外側まで設けられたものである。
上記の半導体装置によれば、半導体層の上に機械的強度の低い材料で形成した第２電極層を設けることで、熱ストレス発生時に第１電極層でクラックが発生することを抑制できる。これにより、第１電極層を介して半導体層にクラックが伝達されるのを抑制することができる。
本発明の実施の形態１にかかるパワー半導体モジュールを示す模式的な平面図である。 本発明の実施の形態１にかかるパワー半導体モジュールを示す模式的な断面図である。 本発明の実施の形態１にかかる半導体装置を示す模式的な平面図である。 本発明の実施の形態１にかかる半導体装置を示す模式的な断面図である。 本発明の実施の形態１にかかる他の半導体装置を示す模式的な平面図である。 本発明の実施の形態１にかかる他の半導体装置を示す模式的な断面図である。 本発明の実施の形態１の変形例にかかる半導体装置を示す模式的な断面図である。 本発明の実施の形態１の変形例にかかる半導体装置を示す模式的な断面図である。 本発明の実施の形態２にかかる半導体装置を示す模式的な平面図である。 本発明の実施の形態２にかかる半導体装置を示す模式的な断面図である。 本発明の実施の形態２にかかる他の半導体装置を示す模式的な平面図である。 本発明の実施の形態２にかかる他の半導体装置を示す模式的な断面図である。 本発明の実施の形態２の変形例にかかる半導体装置を示す模式的な断面図である。 本発明の実施の形態の他の変形例にかかる他の半導体装置を示す模式的な断面図である。 本発明の実施の形態の他の変形例にかかる他の半導体装置を示す模式的な断面図である。 本発明の実施の形態の他の変形例にかかる他の半導体装置を示す模式的な断面図である。 本発明の実施の形態の他の変形例にかかる他の半導体装置を示す模式的な断面図である。 本発明の実施の形態の他の変形例にかかる他の半導体装置を示す模式的な断面図である。
実施の形態１．
図１は、本発明の実施の形態１にかかるパワー半導体モジュール１０を示す模式的な平面図である。図１は、モールド樹脂４０を透視してパワー半導体モジュール１０の内部構造を図示したものである。図２は、パワー半導体モジュール１０を示す模式的な断面図である。図２は、図１のＡ−Ａ線に沿うパワー半導体モジュール１０の断面図である。
パワー半導体モジュール１０は、放熱板２０と、放熱板２０の上に設けられた半導体装置１００および半導体装置１５０と、半導体装置１００および半導体装置１５０の上に半田付けされたリードフレーム１２と、半導体装置１００のゲート電極パッド１４２とワイヤ１６で接続されたリードフレーム１４と、リードフレーム１２、１４の端部を露出させつつ上記構成を覆うモールド樹脂４０とを備えている。実施の形態１では一例として半導体装置１００はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であり半導体装置１５０はダイオードである。放熱板２０は、一例として金属板２３の上に絶縁層２２および電極パターン２１が設けられたものであり、電極パターン２１が半導体装置１００、１５０と半田付けされる。また、図１および図２では省略しているが、半導体装置１００の裏面（コレクタ）が電極パターン２１と接続され、この電極パターン２１とワイヤ等で接続する他のリードフレームが更に設けられていてもよい。図１および図２に模式的に示したパワー半導体モジュール１０の構造は一例であり、半導体装置１００、１５０の個数および電気的接続、リードフレームの位置及び個数などは各種公知の装置形状に変形することができる。実施の形態１にかかるパワー半導体モジュール１０はモールド樹脂４０で被覆されたいわゆるトランスファーモールドパッケージ構造であるが、本発明はこれに限られず、樹脂性ケース内に半導体装置１００、１５０を絶縁回路基板などとともに収納し、ケース外に突出する端子などを設けたパワー半導体モジュールであってもよい。半導体装置１００、１５０とリードフレーム１２との間は半田層１３０を介して接合され、半導体装置１００、１５０と放熱板２０との間は半田３０を介して接合されている。
図３は、本発明の実施の形態１にかかる半導体装置１００を示す模式的な平面図である。図４は、半導体装置１００を示す模式的な断面図であり、図３のＢ−Ｂ線に沿って半導体装置１００を切断した切断面を示す。半導体装置１００は、トレンチゲート電極１０４を有するＩＧＢＴである。半導体装置１００は、半導体チップ１０２と、半導体チップ１０２の表面に設けられたゲート電極パッド１４２およびエミッタ電極１２０と、半導体チップ１０２の裏面に設けられたコレクタ電極１４０とを備えている。実施の形態１では、一例として、半導体チップ１０２を構成する半導体基板材料が炭化ケイ素（ＳｉＣ）である場合を説明するが、後述するようにシリコン（Ｓｉ）あるいはＳｉＣ以外の他のワイドバンドギャップ半導体を用いても良い。
半導体チップ１０２は、ＳｉＣからなるｎ−型のドリフト層１０３と、ドリフト層１０３の上方に積層されたｎ＋型の電荷蓄積層１０７と、電荷蓄積層１０７の上方に積層されたｐ型ベース層１０８と、ゲート絶縁膜１０５を挟みつつｐ型ベース層１０８および電荷蓄積層１０７を貫通してドリフト層１０３に達するポリシリコンからなるトレンチゲート電極１０４と、ゲート絶縁膜１０５を挟みつつトレンチゲート電極１０４の両脇に設けられたｎ＋型のエミッタ層１０６と、トレンチゲート電極１０４の上方に設けられたゲート酸化膜１０９と、を備えている。ゲート酸化膜１０９およびエミッタ層１０６を覆うように、エミッタ電極１２０が設けられている。半導体チップ１０２は、その裏面側に、ドリフト層１０３の下方に積層されたｎ＋型のバッファ層１１０と、バッファ層１１０の下方に設けられたｐ＋型のコレクタ層１１１と、を備えている。コレクタ層１１１の裏面に、コレクタ電極１４０が設けられている。
半導体チップ１０２における、トレンチゲート電極１０４およびエミッタ層１０６等を形成した領域（すなわちセル領域）の外側には、ガードリング１１２が設けられている。ガードリング１１２のさらに外側には、チャネルストッパ１１３が設けられている。チャネルストッパ１１３およびガードリング１１２は、エミッタ層１０６とは絶縁されている。半導体チップ１０２の裏面に設けられたコレクタ電極１４０は半導体チップ１０２の裏面のほぼ全面を覆う。エミッタ電極１２０は、半導体チップ１０２の平面視でコレクタ電極１４０よりも一回り小さく形成されている。
なお、本実施の形態では好ましい形態の一つとして電荷蓄積層１０７を設けているが、電荷蓄積層１０７を有さないＩＧＢＴであってもよい。
エミッタ電極１２０は、第１電極層１２１、第２電極層１２２、および第３電極層１２３を備える。第１電極層１２１、第２電極層１２２、および第３電極層１２３は、この順番でエミッタ層１０６の上に積層されている。第３電極層１２３には、さらに半田層１３０が積層されている。図２に示すように、この半田層１３０を介して第３電極層１２３がリードフレーム１２に半田付けされる。図３の平面図に示すように、半導体チップ１０２の平面視で、ガードリング１１２が第１電極層１２１を囲うように設けられている。さらに、実施の形態１では、好ましい形態として、半導体チップ１０２の平面視で、第２電極層１２２の周縁が第３電極層１２３の周縁を囲うように、第２電極層１２２が第３電極層１２３の外側まで設けられている。第１電極層１２１および第２電極層１２２はガードリング１１２の内側に形成され、第３電極層１２３および半田層１３０は第２電極層１２２よりも一回り小さく形成されている。
なお、図４に記載したエミッタ電極１２０の断面図において、各電極層の厚さなどは現実の層厚の大小関係および寸法比を限定するものではない。これは以下に示す他の半導体装置の断面図においても同様である。
第１電極層１２１は、半導体チップ１０２の表面においてエミッタ層１０６およびゲート酸化膜１０９を覆う。第１電極層１２１は、半導体チップ１０２を構成する半導体とは異なる線膨張係数を有する第１の導電性材料で形成されている。実施の形態１では、第１電極層１２１を形成する第１の導電性材料は、ＡｌＳｉを主成分としている。第２電極層１２２は、第１電極層１２１に積層され、第２の導電性材料で形成されている。第２の導電性材料は、第１の導電性材料と異なる線膨張係数を有し、且つ第１の導電性材料よりも機械的強度が低い。第３電極層１２３は、第２電極層１２２に積層され、第３の導電性材料で形成されている。第３の導電性材料は、第１の導電性材料と異なる線膨張係数を有し、且つ半田濡れ性が第１電極層１２１よりも高い。半田濡れ性の高い金属としてはＮｉなどが代表的であり、実施の形態１においても第３の導電性材料はＮｉを主成分とする層、すなわち純Ｎｉ又はＮｉ合金の層とする。
ここで、第１電極層１２１を構成する第１導電性材料の機械的強度を、便宜上「強度Ｓｔ１」と記載し、第２電極層１２２を構成する第２導電性材料の機械的強度を、便宜上「強度Ｓｔ２」と記載し、第３電極層１２３を構成する第３導電性材料の機械的強度を、便宜上「強度Ｓｔ３」と記載し、半田層１３０を構成する半田材料の機械的強度を、便宜上「強度Ｓｔ４」と記載する。実施の形態１では少なくともＳｔ１＞Ｓｔ２という関係が成立するように各層の導電性材料を選定する。Ｓｔ１＞Ｓｔ２＞Ｓｔ３という関係が成立するように材料を選定してもよく、あるいはＳｔ１＞Ｓｔ３＞Ｓｔ２という関係が成立するように材料を選定してもよい。さらに、Ｓｔ１、Ｓｔ３、およびＳｔ４＞Ｓｔ２の関係、すなわち強度Ｓｔ１〜Ｓｔ４の中で強度Ｓｔ２が最も機械的強度が低くされていてもよい。機械的強度が低い第２電極層１２２を設けているので、熱衝撃が発生した場合には第２電極層１２２にその熱衝撃が集中する。第２電極層１２２が衝撃を負担することで、もしクラックが発生したときでも第２電極層１２２で止めることができる。その結果、第１電極層１２１の下層にあるＩＧＢＴセル領域にクラックが進展することを防止できる。また、第１電極層１２１をクラックから保護することもできる。
「機械的強度」について説明すると、２つの異なる材料を比較したとき、基本的には、複数の材料のうち引張強度（Ｎ／ｍｍ２）の高い材料のほうが機械的強度が高いものとする。引張強度が同じだけれども、他の数値（耐力あるいは硬度）が違うという場合には、さらに硬度および耐力（Ｎ／ｍｍ２）を指標にすることができる。硬度（硬さ）は、様々な硬さ試験があり、ブリネル硬さ、ビッカース硬さ、ロックウェル硬さ、あるいはショアー硬さなどがあるが、いずれにしろ同じ試験で計測した値同士を比較して大小関係を判断すればよい。耐力については各材料の例えば０．２％耐力の数値を比較して判断しても良い。もし複数の材料で引張強度が同じであれば、より硬度の高い材料のほうが機械的強度が高いものとする。さらに、複数の材料で引張強度および硬度が同じであれば、より耐力の高い材料のほうが機械的強度が高いものとする。このように、引張り強度＞硬度＞耐力という優先順位で機械的強度の大小関係を決めることができる。なお、金属材料の機械的強度についてバルクで計測した典型的な数値が公開されているので、それらのバルク強度値を参考にして材料の機械的強度を比較してもよい。
上記説明した「機械的強度」の大小関係を前提としてさらに具体的に説明すると、第１の導電性材料がＡｌＳｉであってもよく、これに対して第２の導電性材料は純アルミニウムであってもよく第１の導電性材料よりも機械的強度の低いアルミニウム合金であってもよい。さらにこの第１の導電性材料はＳｉの比率が１％より高いＡｌＳｉであってもよい。つまり、第１電極層１２１は、ＡｌにＳｉが添加され、Ｓｉの比率が１％より高いＡｌＳｉである。熱衝撃で発生するクラックによるデバイスの破壊を防ぐことができ、第１電極層１２１の耐力が増すことでより信頼性が増すという効果がある。具体的な数値範囲としては例えばＳｉの比率が１〜２％であるＡｌＳｉを用いてもよい。また、他の変形として、第１の導電性材料をＳｉの比率が１％より大きくかつＣｕを含むＡｌＳｉＣｕとしてもよく、これに対して第２の導電性材料を純アルミニウム又はアルミニウム合金であってもよい。具体的な数値範囲としては例えばＳｉの比率が１〜２％であるＡｌＳｉＣｕを用いてもよい。熱衝撃で発生するクラックによるデバイスの破壊を防ぐことができ、第１電極層１２１の耐力が増すことでより信頼性が増すという効果がある。第２の導電性材料として用いる純アルミニウムとして例えば成分の９９％以上がＡｌで構成された各種の材料を用いても良く、９９．９％以上のいわゆる高純度アルミニウムを用いても良い。なお、他の変形として、第１の導電性材料および第２の導電性材料をともにＡｌＳｉとして、第１電極層１２１および第２電極層１２２を複数のＡｌＳｉ層が積層された構造としてもよい。この場合には、第１の導電性材料のＳｉ比率よりも第２の導電性材料のＳｉ比率を少なくして第２電極層１２２の機械的強度を第１電極層１２１よりも低くできる。
熱衝撃が発生した場合のデバイスの破壊を防ぎ、長寿命化および高信頼性が達成された半導体装置１００が提供される。また、パワー半導体モジュール１０が高温動作など熱的により苛酷な環境下で使用されたとしても、半導体装置１００を搭載したことで高い信頼性を得ることができる。
図５は、本発明の実施の形態１にかかる他の半導体装置１５０を示す模式的な平面図である。図６は、半導体装置１５０を示す模式的な断面図である。半導体装置１５０はダイオードであり、図３および図４の半導体装置１００とは異なる構成の半導体チップ１５２を備えている。半導体装置１５０は、半導体チップ１５２、カソード電極１５６、およびアノード電極１５１を備えている。アノード電極１５１はエミッタ電極１２０と同様の形状および積層構造を有し、カソード電極１５６はコレクタ電極１４０と同じ形状および材料を有する。半導体チップ１５２は、ｎ−型のＳｉＣからなるドリフト層１５５と、ドリフト層１５５の表面に設けられたｐ＋層であるアノード層１５４と、ドリフト層１５５の裏面に設けられたｎ＋層であるカソード層１５３とを備えている。アノード層１５４の周囲には、半導体装置１００と同様にガードリング１１２およびチャネルストッパ１１３が設けられている。アノード層１５４には、アノード電極１５１が積層されている。アノード電極１５１は、エミッタ電極１２０と同様に第１電極層１２１、第２電極層１２２、および第３電極層１２３がこの順に積層されたものであり、エミッタ電極１２０との区別のために異なる符号を付したものである。
図７は、本発明の実施の形態１の変形例にかかる半導体装置１６０を示す模式的な断面図である。エミッタ電極１２０がエミッタ電極１６１に置換されている点を除いては、半導体装置１００と同様の構成を備える。エミッタ電極１６１は、エミッタ電極１２０にバリアメタル層１２４が挿入されたものである。バリアメタル層１２４は、第１電極層１２１と第２電極層１２２との間に挿入され、少なくとも第２の導電性材料より機械的強度が高い導電性材料からなる。具体的には、バリアメタル層１２４の材料は、Ｔｉ（チタン）又はＴｉ合金である。第２電極層１２２で発生したクラックが第１電極層１２１へ伸展することを防ぐために、バリアメタル層１２４には機械的強度の高い材料が使用されている。これにより、バリアメタル層１２４がバリアメタルとしての機能を果たしつつ、第２電極層１２２に発生したクラックが第１電極層１２１およびその下層のＩＧＢＴセル領域へ伸展することが防止される。
図８は、本発明の実施の形態１の変形例にかかる半導体装置１８０を示す模式的な断面図である。アノード電極１５１がアノード電極１８１に置換された点を除き、半導体装置１５０と同様の構成を備える。アノード電極１８１は、アノード電極１５１における第１電極層１２１と第２電極層１２２との間にバリアメタル層１２４が挿入されたものである。
半導体装置１００およびパワー半導体モジュール１０の製造方法の一例を説明する。この例ではスパッタリング法を使用して電極を形成する。まず、不純物注入によるウェル層形成、トレンチ形成、ゲート絶縁膜およびポリシリコン埋め込みによるトレンチゲート形成などを行った半導体チップ１０２を準備する。スパッタ装置のチャンバ内に半導体チップ１０２を配置し、成膜したい金属材料をターゲットに用いて、スパッタリングによりエミッタ電極１２０を形成する。第１電極層１２１の製膜は例えばＡｌＳｉのターゲットを用い、第２電極層１２２の製膜は例えば純アルミニウムのターゲットを用い、かつ第３電極層１２３の製膜は例えばＮｉのターゲットを用いるように、各ターゲットを適宜準備して切替えて使用すればよい。各電極層の材料および組成を変更する場合には、ターゲットを変えればよい。半導体装置１５０の製造方法についても半導体チップ１５２を準備してスパッタリングによりアノード電極１５１を形成すればよい。また、図７および図８に示す変形例では、さらにバリアメタル層１２４のためにＴｉなどのターゲットを準備し、このターゲットを用いて第１電極層１２１の形成工程と第２電極層１２２の形成工程との間でスパッタリングを行えばよい。ゲート電極パッド１４２、コレクタ電極１４０およびカソード電極１５６の製造方法については特に限定しないが、同様にスパッタリングで形成しても良い。電極を形成した後に、半導体装置１００、１５０を放熱板２０に半田３０を介して実装するとともに、半導体装置１００、１５０とリードフレーム１２を半田層１３０で接合する。半導体装置１００のゲート電極パッド１４２とリードフレーム１４とをワイヤ１６で接続し、モールド樹脂４０で被覆する。
実施の形態１では、半田が濡れ広がることでガードリング１１２とエミッタ電極１２０とがショートしてしまわないように、第３電極層１２３を第２電極層１２２よりも一回り小さく形成して半田が濡れるエリアを限定している。リードフレーム１２を半田で接合する場合、裏面側のコレクタ電極１４０に比べ表面側のエミッタ電極１２０には応力が集中しやすい。その結果、熱衝撃によるクラックが裏面電極よりも表面電極で問題となりやすい。しかしながら、この点については、実施の形態１では第２電極層１２２を設けていることでクラック対策が施されている。
実施の形態２．
実施の形態２にかかるパワー半導体モジュールは、半導体装置１００、１５０を半導体装置２００、２５０にそれぞれ置換した点を除き、実施の形態１にかかるパワー半導体モジュール１０と同じ形状および構造を備えている。したがって、以下の説明では実施の形態１と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１との相違点を中心に説明し、共通事項は説明を簡略化ないしは省略する。
図９は、本発明の実施の形態２にかかる半導体装置２００を示す模式的な平面図である。図１０は、半導体装置２００を示す模式的な断面図である。図１０は、図９のＣ−Ｃ線に沿って半導体装置２００を切断した断面を示す。実施の形態２にかかる半導体装置２００は、エミッタ電極１２０をエミッタ電極２２０に置換した点を除き、実施の形態１にかかる半導体装置１００と同じ構成を備えている。したがって、以下の説明では実施の形態１と同一または相当する構成については同一の符号を付して説明を行うとともに、実施の形態１との相違点を中心に説明し、共通事項は説明を簡略化ないしは省略する。
実施の形態１においては、エミッタ電極１２０が第１〜３電極層１２１〜１２３を含む３層構造であり、材料は前述したように例えばＡｌＳｉ、純Ａｌ、およびＮｉが用いられている。互いに線膨張係数が異なる多数の層が重なっていると、各材料の熱膨張率の差によって応力が発生し、クラックが発生しやすい。そこで、実施の形態２にかかる半導体装置２００では、３層構造ではなく、２層構造のエミッタ電極２２０を設けている。エミッタ電極２２０は、ＡｌＣｕで構成された第１電極層２２１およびＣｕで構成された第２電極層２２２を積層したものである。半田層１３０が積層されるべき第２電極層２２２に、半田付けが可能であるＣｕが使用されている。なお、第２電極層２２２は、実施の形態１における第３電極層１２３と同様に下側に設けた他の電極層よりも一回り小さく形成されている。このため、図９に示すように、第１電極層２２１の外周部が、半田層１３０の縁から一回り大きく出張っている。
ここで、第１電極層２２１を構成する導電性材料の機械的強度をＳｔ２１と記載し、第２電極層２２２を構成する導電性材料の機械的強度をＳｔ２２と記載し、半田層１３０の材料の機械的強度をＳｔ４と記載する。この場合、少なくともＳｔ２１＞Ｓｔ２２となるように、第１電極層２２１を構成するＡｌＣｕの組成が調整されている。なお、多くの場合、半田の機械的強度はＣｕなどと比べて低いので、Ｓｔ２１＞Ｓｔ２２＞Ｓｔ４の関係が成立することが多い。なお、製造方法については、ターゲットにＡｌＣｕおよびＣｕをそれぞれ用いて実施の形態１と同様にスパッタリングを行えばよいので説明は省略する。
第１電極層２２１の材料はＣｕの比率が１％より高いＡｌＣｕであってもよく、Ｃｕ比率の範囲は、例えば１％〜２％などとしてもよい。第１電極層２２１の材料は、ＡｌＣｕの代わりにＡｌＳｉＣｕであってもよく、具体的にはＳｉの比率が１％より高いＡｌＳｉＣｕであってもよく、さらにＳｉ比率の範囲は例えば１％〜２％などとしてもよい。
図１１は、本発明の実施の形態２の変形例にかかる半導体装置２５０を示す模式的な平面図である。図１２は、半導体装置２５０を示す模式的な断面図である。半導体装置２５０はダイオードであり、実施の形態１にかかる半導体装置１５０のアノード電極１５１をアノード電極２５１に置換したものである。アノード電極２５１は、上記のエミッタ電極２２０と同様に、第１電極層２２１および第２電極層２２２を積層した構造を備えている。
上述した実施の形態２におけるエミッタ電極２２０およびアノード電極２５１の変形例として、第１電極層２２１と第２電極層２２２との間に、第２電極層２２２よりも機械的強度が高い材料からなるバリアメタル層２２４をさらに備えてもよい。バリアメタル層２２４の材料は、Ｔａ（タンタル）又はＴａ合金であってもよい。図１３は、本発明の実施の形態の他の変形例にかかる半導体装置２６０を示す模式的な断面図である。半導体装置２６０は、バリアメタル層２２４が挿入されたエミッタ電極２６１を備える点以外は、上述した半導体装置２００と同様の構成を備える。
更に他の変形例として、上述した実施の形態２におけるエミッタ電極２２０およびアノード電極２５１において、第１電極層２２１と第２電極層２２２の間に、図示しない「他の電極層」をさらに備えていてもよい。他の電極層の材料は、第１電極層２２１の材料と異なる線膨張係数を有し、第１電極層２２１よりも機械的強度の低いものを用いる。第１電極層２２１および他の電極層が、ＡｌＣｕ又はＡｌＳｉＣｕのうち同じ組成の材料で形成されていてもよく、この場合は他の電極層の材料が含むＣｕの比率を第１電極層２２１よりも少なくしてもよい。このようにすることで、他の電極層の機械的強度をＳｔ２３とした場合に、Ｓｔ２１＞Ｓｔ２３という関係が成立するようにしても良く、Ｓｔ２１＞Ｓｔ２２＞Ｓｔ２３という関係が成立するようにしてもよい。
なお、上述した実施の形態１および実施の形態２では、本発明にかかる半導体装置を実施する形態として、トレンチゲート電極１０４を有するＩＧＢＴ、およびダイオードを例示した。しかしながら本発明はこれ以外の半導体デバイスにも適用できる。
図１４は、本発明の実施の形態の他の変形例にかかる半導体装置３００を示す模式的な断面図である。半導体装置３００は、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。平面視構造については実施の形態１の図３等と同様のため、平面図は省略する。半導体装置３００と半導体装置１００の違いは、半導体チップ３０２と半導体チップ１０２に形成された素子構造の違いにある。半導体チップ３０２は、コレクタ層１１１および電荷蓄積層１０７を含んでいない点と、バッファ層１１０の代わりにドレイン層３１０を含んでいる点を除いて、基本的には半導体チップ１０２と同様の構成を有している。ＩＧＢＴの要素とＭＯＳＦＥＴの要素との一般的な対応付けに倣って、ＩＧＢＴにおけるエミッタ層１０６、エミッタ電極１２０およびコレクタ電極１４０が、ＭＯＳＦＥＴでは「ソース層１０６」、「ソース電極１２０」および「ドレイン電極１４０」に読み替えられる。ゲート絶縁膜１０５を酸化膜以外としてもよく、この変形を施した場合には半導体装置３００はＭＩＳＦＥＴと称される。さらに、実施の形態１、２で述べた各種変形を適用することもできる。
図１５は、本発明の実施の形態の他の変形例にかかる半導体装置４００を示す模式的な断面図である。半導体装置４００は、トレンチゲートではなく、プレーナゲートを有するＭＯＳＦＥＴである。プレーナゲートは、ゲート絶縁膜４０５およびゲート電極４０４からなる。半導体装置４００は、ｎ型のドリフト層１０３、ｎ＋型のドレイン層４１１、およびドレイン電極４４０を備えている。図１５に示すように、半導体装置４００は、複数のｎ＋型のソース層４０６、複数のｐ型のボディ層４０８、および複数のソース電極４２０を備えており、これらはプレーナゲートの両脇に設けられている。ソース電極４２０は、実施の形態１のエミッタ電極１２０等と同様に第１〜３電極層１２１〜１２３を備えている。平面視構造については実施の形態１の図３等と同様と考えればよいので、平面図は省略する。図１６は、本発明の実施の形態の他の変形例にかかる半導体装置４５０を示す模式的な断面図である。半導体装置４５０は半導体装置４００におけるソース電極４２０をソース電極４５１に置換したものである。ソース電極４５１は、実施の形態２にかかるエミッタ電極２２０と同様の構造を備えている。なお、ゲート絶縁膜１０５に酸化膜以外の絶縁膜を用いてＭＩＳＦＥＴに変形してもよい。また、半導体装置４００においてドレイン電極４４０とドレイン層４１１との間にコレクタ層１１１が追加されることで、ＩＧＢＴへの変形も可能である。さらに、ソース電極４２０、４５１について実施の形態１、２で述べた各種変形を適用することもできる。
図１７は、本発明の実施の形態の他の変形例にかかる半導体装置５００を示す模式的な断面図である。半導体装置５００は、サイリスタである。半導体装置５００は、ＳｉＣ等で形成されたｐ型半導体層５１１、ｎ型半導体層５１２、ｐ型半導体層５１３、およびｎ型半導体層５１４を備えている。これらの半導体層の表面と裏面にアノード電極１５１およびカソード電極１５６がそれぞれ設けられ、さらにゲート電極５０４がｐ型半導体層５１３に接続されている。アノード電極１５１は、実施の形態１におけるアノード電極１５１と同じ構造である。図１６に示す半導体装置５００の変形例として、アノード電極１５１を実施の形態２にかかるアノード電極２５１に置換することで図１８に示す半導体装置５５０が提供されてもよい。さらに、アノード電極１５１、２５１について実施の形態１、２で述べた各種変形を適用することもできる。
近年では、シリコン（Ｓｉ）よりもバンドギャップが大きい半導体（所謂ワイドバンドギャップ半導体）が半導体デバイスに適用されるようになっている。実施の形態１、実施の形態２および上記の他の変形例では、半導体材料をワイドバンドギャップ半導体の一つであるＳｉＣとしたが、本発明はこれに限られるものではない。ＳｉＣ以外のワイドバンドギャップ半導体であってもよく、具体的には窒化ガリウム系材料（ＧａＮ）あるいはダイヤモンドであってもよい。Ｓｉ半導体デバイスに比べて、ワイドバンドギャップ半導体デバイスは高温動作が可能なので、より厳しい高温条件で使用される可能性が高い。このように熱衝撃に起因するクラック対策の必要性がＳｉよりも高いので、ワイドバンドギャップ半導体を使用する場合には上述した各実施の形態によるクラック対策がより一層有効である。また、半導体材料としてワイドバンドギャップ半導体ではなくＳｉを用いることももちろん可能である。
なお、上記説明した各実施の形態およびその変形例にかかる半導体装置１００〜５００において、上記例示の導電型とは逆の導電型を各層に採用することも可能である。なお、エミッタ電極１２０、２２０、アノード電極１５１、２５１およびこれらの変形例と同様の構造を、コレクタ電極１４０およびカソード電極１５６に適用しても良い。また、上述した実施の形態１、２にかかるパワー半導体モジュール１０では、ＩＧＢＴである半導体装置１００、２００のエミッタ電極１２０、２２０とダイオードである半導体装置１５０、２５０のアノード電極１５１、２５１とを、同様の積層構造（つまり各層が同じ材料）とした。しかしながら本発明はこれに限られるものではない。例えば、実施の形態１の半導体装置１００と実施の形態２の半導体装置２５０を組み合わせてパワー半導体モジュール１０を構成してもよく、実施の形態２の半導体装置２００と実施の形態１の半導体装置１５０を組み合わせてパワー半導体モジュール１０を構成してもよく、パワー半導体モジュール１０が備える複数個の半導体装置で互いに異なる電極材料が用いられても良い。
１０ パワー半導体モジュール、１２、１４ リードフレーム、１６ ワイヤ、２０ 放熱板、２１ 電極パターン、２２ 絶縁層、２３ 金属板、３０ 半田、４０ モールド樹脂、１００、１５０、１６０、１８０、２００、２５０、２６０、３００、４００、４５０、５００、５５０ 半導体装置、１０２、１５２、３０２ 半導体チップ、１０３、１５５ ドリフト層、１０４ トレンチゲート電極、１０５、４０５ ゲート絶縁膜、１０６ エミッタ層、１０７ 電荷蓄積層、１０８ ベース層、１０９ ゲート酸化膜、１１０ バッファ層、１１１ コレクタ層、１１２ ガードリング、１１３ チャネルストッパ、１２０、１６１、２２０、２６１、 エミッタ電極、１２１、２２１ 第１電極層、１２２、２２２ 第２電極層、１２３ 第３電極層、１２４、２２４ バリアメタル層、１３０ 半田層、１４０ コレクタ電極、１４２ ゲート電極パッド、１５１、１８１、２５１ アノード電極、１５３ カソード層、１５４ アノード層、１５６ カソード電極、３１０ ドレイン層、４０４、５０４ ゲート電極、４０６ ソース層、４０８ ボディ層、４１１ ドレイン層、４２０ ソース電極、４４０ ドレイン電極、５１１、５１３ ｐ型半導体層、５１２、５１４ ｎ型半導体層

Claims (7)

  1. 半導体層と、
    前記半導体層の表面に積層され、ＡｌＣｕ又はＡｌＳｉＣｕで形成された第１電極層と、
    前記第１電極層に積層され、Ｃｕで形成された第２電極層と、
    を備え、
    前記半導体層の表面において平面視で前記第１電極層を囲うガードリングが設けられ、
    前記平面視で、前記第１電極層が前記第２電極層の周縁よりも外側まで設けられた半導体装置。
  2. 前記第１電極層の材料は、Ｃｕの比率が１％より高いＡｌＣｕである請求項１に記載の半導体装置。
  3. 前記第１電極層の材料が、Ｓｉの比率が１％より高いＡｌＳｉＣｕである請求項１に記載の半導体装置。
  4. 前記第１電極層と前記第２電極層との間に、前記第２電極層よりも機械的強度が高い材料からなるバリアメタル層をさらに備える請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記バリアメタル層の材料は、Ｔａ又はＴａ合金である請求項４に記載の半導体装置。
  6. 前記第２電極層に積層された半田層と、
    前記半田層により前記第２電極層に半田付けされたリードフレームと、
    を備える請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記半導体層の材料がワイドバンドギャップ半導体である請求項１〜６のいずれか１項に記載の半導体装置。
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