JP6179538B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6179538B2
JP6179538B2 JP2015042155A JP2015042155A JP6179538B2 JP 6179538 B2 JP6179538 B2 JP 6179538B2 JP 2015042155 A JP2015042155 A JP 2015042155A JP 2015042155 A JP2015042155 A JP 2015042155A JP 6179538 B2 JP6179538 B2 JP 6179538B2
Authority
JP
Japan
Prior art keywords
substrate
semiconductor substrate
solder
density
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015042155A
Other languages
English (en)
Other versions
JP2016162948A (ja
Inventor
友彦 佐藤
友彦 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to JP2015042155A priority Critical patent/JP6179538B2/ja
Priority to US15/059,860 priority patent/US9607961B2/en
Publication of JP2016162948A publication Critical patent/JP2016162948A/ja
Application granted granted Critical
Publication of JP6179538B2 publication Critical patent/JP6179538B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02233—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body not in direct contact with the bonding area
    • H01L2224/02245—Flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05016—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29034—Disposition the layer connector covering only portions of the surface to be connected
    • H01L2224/29036—Disposition the layer connector covering only portions of the surface to be connected covering only the central area of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H01L2224/32058—Shape in side view being non uniform along the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting the layer connector during or after the bonding process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本明細書で開示する技術は、半導体装置に関する。
特許文献１に開示されている半導体装置は、半導体基板と、半導体基板の表面に形成されている表面電極と、表面電極の表面にはんだ層を介して固定されている金属部材を備えている。はんだ層は、半導体基板の表面に沿う方向において金属部材の端部より内側に位置しているはんだ内側部と、金属部材の端部より外側に位置しているはんだ外側部を備えている。
特開２００８−０９１６１８号公報
特許文献１の半導体装置では、金属部材の端部より内側に位置しているはんだ内側部の形は整っているが、金属部材の端部より外側に位置しているはんだ外側部の形は、金属部材の端部から露出しているので整っていない。具体的には、はんだ外側部の表面が表面電極の表面に対して傾いている。これによって、はんだ層が熱によって膨張／収縮したときに、形状の不正によって、はんだ外側部の歪みがはんだ内側部の歪みより大きくなる。したがって、半導体装置が動作したときに生じる半導体基板の発熱によってはんだ層が加熱されると、はんだ外側部がはんだ内側部より歪んではんだ外側部にクラックが発生することがある。半導体基板の発熱は、半導体装置がオンになっているときにキャリアが半導体基板を流れることに起因している。そこで本明細書は、はんだ外側部が加熱されることを抑制できる技術を開示する。
本明細書に開示する半導体装置は、半導体基板と、半導体基板の表面に形成されている表面電極と、表面電極の表面にはんだ層を介して固定されている金属部材を備えている。はんだ層は、半導体基板の表面に沿う方向において金属部材の端部より内側に位置しているはんだ内側部と、金属部材の端部より外側に位置しているはんだ外側部を備えている。半導体基板は、はんだ内側部の下方に位置している基板内側部と、はんだ外側部の下方に位置している基板外側部を備えている。基板外側部から表面電極に流れるキャリアの密度が、基板内側部から表面電極に流れるキャリアの密度より小さい。
このような構成によれば、基板外側部から表面電極に流れるキャリアの密度が、基板内側部から表面電極に流れるキャリアの密度より小さいので、半導体装置がオンになり、半導体装置の動作によって半導体基板が発熱するときに、基板外側部での発熱が基板内側部での発熱より小さくなる。基板外側部を流れるキャリアの密度を抑制することによって、基板外側部の発熱を抑制している。これにより、基板外側部の温度上昇を抑制できるので、基板外側部の上方に位置しているはんだ外側部が加熱されることを抑制できる。そのため、はんだ層にクラックが生じることを抑制できる。
第１実施例に係る半導体装置の側面図である。 第１実施例に係る半導体装置の平面図である。 図１の要部IIIの断面図である。 第２実施例に係る半導体装置の要部の断面図である。 第３実施例に係る半導体装置の要部の断面図である。 第４実施例に係る半導体装置の要部の断面図である。 第５実施例に係る半導体装置の要部の断面図である。 他の実施例に係る半導体装置の要部の断面図である。
［第１実施例］
図１に示すように、第１実施例に係る半導体装置１は、半導体基板２０と、半導体基板２０の表面２３の一部に形成されている表面電極５と、半導体基板２０の表面２３の他の一部に形成されている表面絶縁膜７と、半導体基板２０の裏面２４に形成されている裏面電極６を備えている。また、半導体装置１は、表面電極５の表面５１にはんだ層４０を介して固定されている金属部材５０を備えている。
金属部材５０は、板状に形成されており、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）などの導電性及び熱伝導性を有する金属から形成されている。金属部材５０は、はんだ層４０の上に配置されている。図２に示すように、金属部材５０は、平面視において四角形状に形成されている。金属部材５０は、外部端子（図示省略）に電気的に接続されている。
はんだ層４０は、例えば錫（Ｓｎ）、銀（Ａｇ）、銅（Ｃｕ）を主成分として含む合金から形成されている。はんだ層４０は、導電性及び熱伝導性を有している。図１に示すように、はんだ層４０は、金属部材５０と表面電極５の間に配置されている。金属部材５０と表面電極５の間にはんだ材料が充填されることによってはんだ層４０が形成されている。図２に示すように、はんだ層４０は、平面視において四角形状に形成されている。平面視におけるはんだ層４０の面積は、金属部材５０の面積より大きい。はんだ層４０の端部４５は、金属部材５０の端部５５より外側に位置している。
図３に示すように、はんだ層４０は、金属部材５０と表面電極５を接合している。はんだ層４０は、接合膜６０を介して表面電極５の表面５１に固定されている。接合膜６０は、例えばニッケル（Ｎｉ）や銅（Ｃｕ）から形成されている。接合膜６０は、はんだ層４０と表面電極５の間に配置されている。
はんだ層４０は、はんだ内側部４１とはんだ外側部４２を備えている。はんだ外側部４２は、フィレットと呼ばれることもある。はんだ内側部４１とはんだ外側部４２は、一体的に形成されている。半導体基板２０の表面２３に沿う方向（ｘ方向）において、はんだ内側部４１は、金属部材５０の端部５５より内側に位置している。半導体基板２０の表面２３に沿う方向（ｘ方向）において、はんだ外側部４２は、金属部材５０の端部５５より外側に位置している。金属部材５０の端部５５を通って半導体基板２０の深さ方向（ｚ方向）に延びる境界を内側境界９１とすると、はんだ内側部４１は、内側境界９１より内側に形成されている。また、はんだ層４０の端部４５を通って半導体基板２０の深さ方向（ｚ方向）に延びる境界を外側境界９２とすると、はんだ外側部４２は、内側境界９１と外側境界９２の間に形成されている。金属部材５０がはんだ内側部４１の上方に位置している。はんだ外側部４２の上方には金属部材５０が存在しない。はんだ外側部４２は、金属部材５０から露出している。はんだ外側部４２の表面４２１は、半導体基板２０の表面２３に対して傾いている。はんだ外側部４２の表面４２１は、外部に露出している。
表面電極５と裏面電極６は、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）等の金属から形成されている。表面絶縁膜７は、例えば酸化シリコン（ＳｉＯ２）から形成されている。表面電極５は、半導体基板２０の表面２３を覆っている。裏面電極６は、半導体基板２０の裏面２４を覆っている。表面絶縁膜７は、はんだ層４０の端部４５より外側に形成されている。
半導体基板２０は、例えばシリコン（Ｓｉ）や炭化ケイ素（ＳｉＣ）から形成されている。図２に示すように、半導体基板２０は、平面視において四角形状に形成されている。平面視における半導体基板２０の面積は、はんだ層４０の面積より大きい。半導体基板２０の端部２５は、はんだ層４０の端部４５より外側に位置している。平面視における半導体基板２０の面積は、金属部材５０の面積より大きい。半導体基板２０の端部２５は、金属部材５０の端部５５より外側に位置している。
図３に示すように、半導体基板２０は、基板内側部２１と基板外側部２２を備えている。基板内側部２１と基板外側部２２は、一体的に形成されている。半導体基板２０の表面２３に沿う方向において、基板内側部２１は、金属部材５０の端部５５より内側に位置している。半導体基板２０の表面２３に沿う方向において、基板外側部２２は、金属部材５０の端部５５より外側に位置している。基板内側部２１は、内側境界９１より内側に形成されている。基板外側部２２は、内側境界９１と外側境界９２の間に形成されている。金属部材５０が基板内側部２１の上方に位置している。基板外側部２２の上方には金属部材５０が存在しない。基板内側部２１の表面と基板外側部２２の表面は、表面電極５によって覆われている。基板内側部２１の裏面と基板外側部２２の裏面は、裏面電極６によって覆われている。
基板内側部２１は、はんだ内側部４１の下方に位置している。基板外側部２２は、はんだ外側部４２の下方に位置している。半導体基板２０の深さ方向において、はんだ内側部４１と基板内側部２１が並んでいる。半導体基板２０の深さ方向において、はんだ外側部４２と基板外側部２２が並んでいる。
半導体基板２０には、半導体素子が形成されている。本実施例では、半導体基板２０に縦型のＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成されている。具体的には、半導体基板２０には、複数のゲートトレンチ３０が形成されている。また、半導体基板２０には、裏面２４側から表面２３に向かって順に、コレクタ領域１３、ドリフト領域１５、ボディ領域１２が形成されている。また、半導体基板２０には、エミッタ領域１１とコンタクト領域１４が形成されている。また、半導体基板２０には、ＦＬＲ領域１７が形成されている。
ゲートトレンチ３０は、半導体基板２０の表面２３から裏面２４側に（ｚ方向に）延びている。ゲートトレンチ３０は、半導体基板２０の表面２３からエミッタ領域１１とボディ領域１２を貫通してドリフト領域１５に達する位置まで延びている。複数のゲートトレンチ３０は、等間隔で形成されている。ゲートトレンチ３０は、半導体基板２０の基板内側部２１と基板外側部２２のそれぞれに形成されている。ゲートトレンチ３０の内部には、ゲート電極３２とゲート絶縁膜３１が形成されている。
ゲート電極３２は、例えばアルミニウムやポリシリコンから形成されている。ゲート電極３２は、ゲートトレンチ３０の内部に収容されている。ゲート電極３２は、ゲート絶縁膜３１より内側に収容されている。ゲート電極３２の上に層間絶縁膜３３が配置されている。層間絶縁膜３３は、ゲート電極３２と表面電極５を絶縁している。
ゲート絶縁膜３１は、例えば酸化シリコン（ＳｉＯ２）から形成されている。ゲート絶縁膜３１は、ゲートトレンチ３０の内面に形成されている。ゲート絶縁膜３１は、ゲート電極３２と半導体基板２０の間に配置されている。ゲート絶縁膜３１は、ゲート電極３２と半導体基板２０を絶縁している。
コレクタ領域１３は、ｎ型の領域である。コレクタ領域１３は、不純物濃度が高い。コレクタ領域１３は、ドリフト領域１５の裏面側に形成されている。コレクタ領域１３は、半導体基板２０の基板内側部２１と基板外側部２２に形成されている。コレクタ領域１３は、半導体基板２０の裏面２４に露出する範囲に形成されている。コレクタ領域１３は、裏面電極６にオーミック接触する。
ドリフト領域１５は、ｎ型の領域である。ドリフト領域１５は、コレクタ領域１３より不純物濃度が低い。ドリフト領域１５は、コレクタ領域１３の表面側に形成されている。ドリフト領域１５は、ボディ領域１２とコレクタ領域１３の間に形成されている。ドリフト領域１５は、半導体基板２０の基板内側部２１と基板外側部２２に形成されている。
ボディ領域１２は、ｐ型の領域である。ボディ領域１２は、不純物濃度が低い。ボディ領域１２は、ドリフト領域１５の表面側であって、ゲートトレンチ３０に接する範囲に形成されている。ボディ領域１２は、半導体基板２０の基板内側部２１と基板外側部２２に形成されている。ゲート電極３２がオン電位になると、ゲートトレンチ３０に接するボディ領域１２にチャネルが形成される。
エミッタ領域１１は、ｎ型の領域である。エミッタ領域１１は、不純物濃度が高い。エミッタ領域１１は、ボディ領域１２の表面側であって、ゲートトレンチ３０に接する範囲に形成されている。エミッタ領域１１は、半導体基板２０の表面２３に露出する範囲に島状に形成されている。本実施例では、複数のエミッタ領域１１が、基板内側部２１に形成されている。基板外側部２２にはエミッタ領域１１が形成されていない。よって、基板外側部２２におけるエミッタ領域１１の密度が、基板内側部２１におけるエミッタ領域１１の密度より小さい。エミッタ領域１１は、表面電極５にオーミック接触する。
コンタクト領域１４は、ｐ型の領域である。コンタクト領域１４は、ボディ領域１２より不純物濃度が高い。コンタクト領域１４は、ボディ領域１２の表面側であって、隣接するエミッタ領域１１の間の位置に形成されている。コンタクト領域１４は、エミッタ領域１１の横に形成されている。コンタクト領域１４は、半導体基板２０の表面２３に露出する範囲に島状に形成されている。本実施例では、コンタクト領域１４は、半導体基板２０の基板内側部２１に形成されている。基板外側部２２にはコンタクト領域１４が形成されていない。コンタクト領域１４は、表面電極５にオーミック接触する。
ＦＬＲ領域１７は、ｐ型の領域である。ＦＬＲ領域１７は、不純物濃度が高い。ＦＬＲ領域１７は、ドリフト領域１５の表面側に形成されている。ＦＬＲ領域１７は、半導体基板２０の表面２３に露出する範囲に形成されている。ＦＬＲ領域１７は、半導体基板２０の基板外側部２２より外側に形成されている。
上記の構成を備える半導体装置１を使用するときは、表面電極５と裏面電極６の間に裏面電極６がプラスとなる電圧を印加する。また、ゲート電極３２にオン電位（ボディ領域１２にチャネルが形成されるのに必要な電位以上の電位）を印加する。ゲート電極３２にオン電位を印加すると、ゲートトレンチ３０に接する範囲のボディ領域１２にチャネルが形成される。これにより、ＩＧＢＴがオンになる。そうすると、電子が、表面電極５から、エミッタ領域１１、ボディ領域１２に形成されたチャネル、ドリフト領域１５、及び、コレクタ領域１３を介して、裏面電極６に流れる。また、正孔が、裏面電極６から、コレクタ領域１３、ドリフト領域１５、ボディ領域１２、及び、コンタクト領域１４を介して、表面電極５に流れる。よって、裏面電極６から表面電極５に電流が流れる。このとき、本実施例では半導体基板２の基板外側部２２にエミッタ領域１１が形成されていないので、基板外側部２２から表面電極５にはキャリアが流れない。
上記の説明から明らかなように、上記の半導体装置１では、はんだ層４０が、半導体基板２０の表面２３に沿う方向において金属部材５０の端部５５より内側に位置しているはんだ内側部４１と、金属部材５０の端部５５より外側に位置しているはんだ外側部４２を備えている。また、半導体基板２０が、はんだ内側部４１の下方に位置している基板内側部２１と、はんだ外側部４２の下方に位置している基板外側部２２を備えている。また、基板外側部２２におけるエミッタ領域１１の密度が、基板内側部２１におけるエミッタ領域１１の密度より小さい。これによって、半導体装置１がオンのときに基板外側部２２から表面電極５に流れるキャリアの密度が、基板内側部２１から表面電極５に流れるキャリアの密度より小さくなる。なお、キャリアが流れない場合もキャリアの密度が小さい概念に含まれる。
このような構成によれば、基板外側部２２から表面電極５に流れるキャリアの密度が、基板内側部２１から表面電極５に流れるキャリアの密度より小さいので、半導体装置１の作動によって半導体基板２０が発熱するときに、基板外側部２２での発熱が基板内側部２１での発熱より小さくなる。半導体基板２０の発熱は、半導体装置１がオンになっているときにキャリアが半導体基板２０を流れることに起因している。基板外側部２２での発熱が基板内側部２１での発熱より小さいことによって、基板外側部２２の温度上昇を抑制できるので、基板外側部２２の上方に位置しているはんだ外側部４２が加熱されることを抑制できる。そのため、はんだ外側部４２の歪みを抑制でき、はんだ外側部４２にクラックが発生することを抑制できる。
本明細書に開示するキャリアの密度は、実効キャリア密度に相当している。実効キャリア密度は、実効キャリア量をキャリアが流れる部分の面積で除した値に相当する。実効キャリア量とは、チャネル部を移動するキャリア量を評価する指標であり、典型的には、チャネル部の面積と、そのチャネル部に形成される反転キャリア量（ゲート電極にオン電位を印加した際にトレンチ側壁に形成されるボディ層とは異なる極性のキャリア）を乗算することによって算出される。
なお、本明細書に開示するキャリアの密度は、半導体装置１がオンになっているときに流れるキャリアの密度であり、半導体装置１がターンオフしたときに流れるキャリアの密度ではない。
以上、一実施例について説明したが、具体的な態様は上記実施例に限定されるものではない。以下の説明において、上記の説明における構成と同様の構成については同一の符号を付して説明を省略する。
［第２実施例］
上記実施例では、半導体基板２０の基板外側部２２にエミッタ領域１１が形成されていなかったが、この構成に限定されるものではない。第２実施例では、図４に示すように、半導体基板２０の基板外側部２２に複数のエミッタ領域１１が形成されている。基板外側部２２に形成されている複数のゲートトレンチ３０のうち一部のゲートトレンチ３０に接する範囲にエミッタ領域１１が形成されている。基板外側部２２に形成されている他の一部のゲートトレンチ３０に接する範囲には、エミッタ領域１１が形成されていない。よって、基板外側部２２におけるエミッタ領域１１の密度が、基板内側部２１におけるエミッタ領域１１の密度より小さい。図４に示す断面図において、基板外側部２２における単位面積あたりのエミッタ領域１１の数が、基板内側部２１における単位面積あたりのエミッタ領域１１の数より多い。
半導体基板２０に複数のエミッタ領域１１を形成するときは、複数の開口を有するマスクによって半導体基板２０の表面２３を覆い、複数の開口を通して半導体基板２０に不純物を注入する。基板外側部２２と基板内側部２１におけるエミッタ領域１１の密度が異なる半導体基板２０を製造する場合は、基板外側部２２と基板内側部２１における開口の密度が異なるマスクを用いる。このように、開口の密度が異なるマスクを用いるだけで基板外側部２２と基板内側部２１におけるエミッタ領域１１の密度が異なる半導体基板２０を製造できるので、製造コストと手間を軽減することができる。また、半導体基板２０の基板外側部２２に複数のゲートトレンチ３０が形成されているので、基板外側部２２で電界集中が生じることを抑制できる。
基板外側部２２におけるエミッタ領域１１の密度と、基板内側部２１におけるエミッタ領域１１の密度の比較は、単位面積あたりのエミッタ領域１１の数による比較だけでなく、単位面積あたりのエミッタ領域１１の面積による比較であってもよい。
［第３実施例］
上記実施例では、半導体基板２０の基板外側部２２におけるエミッタ領域１１の密度が、基板内側部２１におけるエミッタ領域１１の密度より小さい構成であった。これによって、基板外側部２２から表面電極５に流れるキャリアの密度が、基板内側部２１から表面電極５に流れるキャリアの密度より小さくなっていた。しかしながら、基板外側部２２と基板内側部２１のキャリアの密度が異なる構成は、この構成に限定されるものではない。第３実施例では、図５に示すように、半導体基板２０の基板外側部２２におけるゲートトレンチ３０の密度が、基板内側部２１におけるゲートトレンチ３０の密度より小さい。図５に示す断面図において、基板外側部２２における単位面積あたりのゲートトレンチ３０の数が、基板内側部２１における単位面積あたりのゲートトレンチ３０の数より少ない。図５に示す例では、基板外側部２２に１つのゲートトレンチ３０のみが形成されているが、この構成に限定されるものではなく、基板外側部２２に複数のゲートトレンチ３０が形成されていてもよい。基板外側部２２に複数のゲートトレンチ３０が形成されている場合は、基板外側部２２に形成されているゲートトレンチ３０とゲートトレンチ３０の間隔が、基板内側部２１に形成されているゲートトレンチ３０とゲートトレンチ３０の間隔より大きい。
基板外側部２２と基板内側部２１におけるゲートトレンチ３０の密度が異なる構成は、上記の構成に限定されるものではなく、基板外側部２２にゲートトレンチ３０が形成されていなくてもよい。これによって、半導体装置１がオンのときに、基板外側部２２から表面電極５に流れるキャリアの密度が、基板内側部２１から表面電極５に流れるキャリアの密度より小さくなる。このような構成によれば、基板内側部２１と基板外側部２２でゲートトレンチ３０の密度が異なることにより、基板外側部２２での電界集中を緩和することができる。
［第４実施例］
基板外側部２２と基板内側部２１のキャリアの密度が異なる構成は、上記実施例に限定されるものではない。第４実施例では、図６に示すように、半導体基板２０の基板外側部２２におけるボディ領域１２が、基板内側部２１におけるボディ領域１２より半導体基板２０の浅い位置まで形成されている。（基板内側部２１におけるボディ領域１２が、基板外側部２２におけるボディ領域１２より半導体基板２０の深い位置まで形成されている。）基板内側部２１におけるボディ領域１２と基板外側部２２におけるボディ領域１２の間に段差が形成されている。基板内側部２１におけるボディ領域１２の下端が、基板外側部２２におけるボディ領域１２の下端より下方に突出している。これによって、ドリフト領域１５からボディ領域１２に流れる正孔が、基板外側部２２におけるボディ領域１２より基板内側部２１におけるボディ領域１２に流れやすくなる。そのため、半導体装置１がオンのときに、基板外側部２２から表面電極５に流れるキャリアの密度が、基板内側部２１から表面電極５に流れるキャリアの密度より小さくなる。これにより、半導体装置１のスイッチング耐量が高まる。
［第５実施例］
第５実施例では、図７に示すように、半導体基板２０の基板外側部２２にコレクタ領域１３が形成されていない。基板内側部２１のみにコレクタ領域１３が形成されている。コレクタ領域１３は、金属部材５０の端部５５より内側に形成されている。これによって、半導体基板２０の基板外側部２２におけるコレクタ領域１３の密度が、基板内側部２１におけるコレクタ領域１３の密度より小さい。そのため、半導体装置１がオンのときに、基板外側部２２から表面電極５に流れるキャリアの密度が、基板内側部２１から表面電極５に流れるキャリアの密度より小さくなる。あるいは、この構成に限定されるものではなく、基板外側部２２の一部にコレクタ領域１３が形成されていてもよい。
このような構成によれば、基板外側部２２におけるコレクタ領域１３の密度が小さいので、半導体装置１がオンのときに、基板外側部２２のコレクタ領域１３から半導体基板２０に流れる正孔の密度が小さくなり、半導体装置１のスイッチング耐量が高まる。
［他の実施例］
上記実施例では、半導体基板２０に形成されている半導体素子としてＩＧＢＴについて説明したが、この構成に限定されるものではない。他の実施例では、図８に示すように、半導体素子としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いてもよい。また、上記各実施例において、基板外側部２２より外側の半導体基板２０の構成は特に限定されるものではない。すなわち、外側境界９２より外側における構成は特に限定されるものではない。また、金属部材５０は、例えば、外部端子に接続されるリードフレームや、リードフレームと半導体基板２０の間に配置されるスペーサー等であってもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
以下に本明細書が開示する技術要素の一例について説明する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものである。
１．半導体基板の表面から深さ方向に延びる複数のゲートトレンチが半導体基板に形成されていてもよい。基板外側部におけるゲートトレンチの密度が、基板内側部におけるゲートトレンチの密度より小さくてもよい。
２．半導体基板の表面に露出する範囲に複数のエミッタ領域が形成されていてもよい。基板外側部におけるエミッタ領域の密度が、基板内側部におけるエミッタ領域の密度より小さくてもよい。
３．半導体基板の裏面に露出する範囲にコレクタ領域が形成されていてもよい。基板外側部におけるコレクタ領域の密度が、基板内側部におけるコレクタ領域の密度より小さくてもよい。
４．半導体基板の深さ方向に延びるボディ領域がゲートトレンチに接する範囲に形成されていてもよい。基板内側部におけるボディ領域が、基板外側部におけるボディ領域より半導体基板の深い位置まで形成されていてもよい。
１ ：半導体装置
５ ：表面電極
６ ：裏面電極
７ ：表面絶縁膜
１１ ：エミッタ領域
１２ ：ボディ領域
１３ ：コレクタ領域
１４ ：コンタクト領域
１５ ：ドリフト領域
１７ ：ＦＬＲ領域
２０ ：半導体基板
２１ ：基板内側部
２２ ：基板外側部
２３ ：表面
２４ ：裏面
２５ ：端部
３０ ：ゲートトレンチ
３１ ：ゲート絶縁膜
３２ ：ゲート電極
３３ ：層間絶縁膜
４０ ：はんだ層
４１ ：はんだ内側部
４２ ：はんだ外側部
４５ ：端部
５０ ：金属部材
５１ ：表面
５５ ：端部
６０ ：接合膜
９１ ：内側境界
９２ ：外側境界
４２１ ：表面

Claims (4)

  1. 半導体基板と、
    前記半導体基板の表面に形成されている表面電極と、
    前記表面電極の表面にはんだ層を介して固定されている金属部材を備え、
    前記はんだ層は、前記半導体基板の表面に沿う方向において前記金属部材の端部より内側に位置しているはんだ内側部と、前記金属部材の端部より外側に位置しているはんだ外側部を備え、
    前記半導体基板は、前記はんだ内側部の下方に位置している基板内側部と、前記はんだ外側部の下方に位置している基板外側部を備え、
    前記基板外側部から前記表面電極に流れるキャリアの密度が、前記基板内側部から前記表面電極に流れるキャリアの密度より小さく、
    前記半導体基板の裏面に露出する範囲にコレクタ領域が形成されており、
    前記基板外側部における前記コレクタ領域の密度が、前記基板内側部における前記コレクタ領域の密度より小さい、半導体装置。
  2. 前記半導体基板の表面から深さ方向に延びる複数のゲートトレンチが前記半導体基板に形成されており、
    前記基板外側部における前記ゲートトレンチの密度が、前記基板内側部における前記ゲートトレンチの密度より小さい、請求項１に記載の半導体装置。
  3. 前記半導体基板の表面に露出する範囲にエミッタ領域が形成されており、
    前記基板外側部における前記エミッタ領域の密度が、前記基板内側部における前記エミッタ領域の密度より小さい、請求項１又は２に記載の半導体装置。
  4. 半導体基板と、
    前記半導体基板の表面に形成されている表面電極と、
    前記表面電極の表面にはんだ層を介して固定されている金属部材を備え、
    前記はんだ層は、前記半導体基板の表面に沿う方向において前記金属部材の端部より内側に位置しているはんだ内側部と、前記金属部材の端部より外側に位置しているはんだ外側部を備え、
    前記半導体基板は、前記はんだ内側部の下方に位置している基板内側部と、前記はんだ外側部の下方に位置している基板外側部を備え、
    前記基板外側部から前記表面電極に流れるキャリアの密度が、前記基板内側部から前記表面電極に流れるキャリアの密度より小さく、
    前記半導体基板の表面から深さ方向に延びる複数のゲートトレンチが前記半導体基板に形成されており、
    前記半導体基板の深さ方向に延びるボディ領域が前記ゲートトレンチに接する範囲に形成されており、
    前記基板外側部におけるボディ領域が、前記基板内側部におけるボディ領域より前記半導体基板の浅い位置まで形成されている、半導体装置。
JP2015042155A 2015-03-04 2015-03-04 半導体装置 Active JP6179538B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015042155A JP6179538B2 (ja) 2015-03-04 2015-03-04 半導体装置
US15/059,860 US9607961B2 (en) 2015-03-04 2016-03-03 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015042155A JP6179538B2 (ja) 2015-03-04 2015-03-04 半導体装置

Publications (2)

Publication Number Publication Date
JP2016162948A JP2016162948A (ja) 2016-09-05
JP6179538B2 true JP6179538B2 (ja) 2017-08-16

Family

ID=56847224

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015042155A Active JP6179538B2 (ja) 2015-03-04 2015-03-04 半導体装置

Country Status (2)

Country Link
US (1) US9607961B2 (ja)
JP (1) JP6179538B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6455335B2 (ja) * 2015-06-23 2019-01-23 三菱電機株式会社 半導体装置
JP6278048B2 (ja) * 2016-02-19 2018-02-14 トヨタ自動車株式会社 半導体装置
JP6825298B2 (ja) * 2016-10-19 2021-02-03 トヨタ自動車株式会社 半導体装置
US11387156B2 (en) * 2018-07-11 2022-07-12 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device including a resin covering a silicon carbide semiconductor chip
JP7232743B2 (ja) * 2019-10-24 2023-03-03 株式会社 日立パワーデバイス 半導体装置及びそれを用いた整流素子、オルタネータ

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7193326B2 (en) 2003-06-23 2007-03-20 Denso Corporation Mold type semiconductor device
JP4171355B2 (ja) 2003-06-23 2008-10-22 株式会社デンソー モールド型パワーデバイス
JP4984485B2 (ja) * 2005-10-17 2012-07-25 富士電機株式会社 半導体装置
DE102005053487B4 (de) * 2005-11-09 2011-06-09 Infineon Technologies Ag Leistungs-IGBT mit erhöhter Robustheit
JP5168870B2 (ja) 2006-10-02 2013-03-27 株式会社デンソー 半導体装置
JP5605095B2 (ja) * 2010-08-31 2014-10-15 三菱電機株式会社 半導体装置
JP6070532B2 (ja) * 2013-12-20 2017-02-01 トヨタ自動車株式会社 半導体装置

Also Published As

Publication number Publication date
JP2016162948A (ja) 2016-09-05
US9607961B2 (en) 2017-03-28
US20160260678A1 (en) 2016-09-08

Similar Documents

Publication Publication Date Title
KR101840967B1 (ko) 반도체 장치
JP6179538B2 (ja) 半導体装置
JP5644793B2 (ja) 半導体装置
JP2010232335A (ja) 絶縁ゲートバイポーラトランジスタ
WO2014125584A1 (ja) 半導体装置
JP6169985B2 (ja) 半導体装置
JP7114901B2 (ja) 半導体装置
JP5741069B2 (ja) 半導体装置
JP2016096307A (ja) 半導体装置
JP7484093B2 (ja) 半導体装置
JP2019096732A (ja) 半導体装置
JP4857590B2 (ja) 半導体素子
JP6588774B2 (ja) 半導体装置
JP2016062975A (ja) 半導体装置およびその製造方法
JP7204544B2 (ja) 半導体装置
JP6299658B2 (ja) 絶縁ゲート型スイッチング素子
JP2008227240A (ja) 半導体装置とその製造方法
JP6852541B2 (ja) 半導体装置
JP2013069871A (ja) 半導体装置
US20150221641A1 (en) Semiconductor device
JP2017045874A (ja) 半導体装置
JP6411929B2 (ja) Ｍｏｓｆｅｔ
JP2021034699A (ja) 半導体装置
JP7302469B2 (ja) 半導体装置
JP6158036B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161227

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170620

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170703

R151 Written notification of patent or utility model registration

Ref document number: 6179538

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250