JP6852541B2 - 半導体装置 - Google Patents

Description

本明細書は、ラッチアップの発生を防止すべく改善されたＩＧＢＴ（Insulated Gate Bipolar Transistor）を開示する。

特許文献１に、ＩＧＢＴとダイオードの機能を合わせ持つ半導体装置（ＲＣ−ＩＧＢＴ Reverse Conducting−Insulated Gate Bipolar Transistor）が開示されている。この半導体装置は、半導体基板と、半導体基板の表面に配置されている表面電極と、半導体基板の裏面に配置されている裏面電極を備えている。半導体基板の裏面側には、ｐ型のコレクタ領域と、ｎ型のカソード領域が形成されている。コレクタ領域とカソード領域の表面側には、ｎ型のドリフト層が形成され、ドリフト層の表面側には、ｎ型のバリア層が形成され、バリア層の表面側にはｐ型のボディ兼アノード層が形成されている。半導体基板の表面からボディ兼アノード層とバリア層を貫通してドリフト層に達しているゲートトレンチとダミートレンチとが形成されている。ゲートトレンチ内には、半導体基板から絶縁されたゲート電極が配置されており、ダミートレンチ内には、ゲート電極と半導体基板の双方から絶縁されたダミー電極が配置されている。ゲートトレンチとダミートレンチから離間した位置において半導体基板の表面からバリア層に達しているｎ型のピラー領域が形成されている。ボディ兼アノード層の表面側には、エミッタ領域とコンタクト領域が形成されている。エミッタ領域は、表面電極とゲートトレンチに接する位置に形成されており、コンタクト領域はエミッタ領域が形成されていない範囲に形成されている。ダミートレンチにはコンタクト領域が接している。

上記の半導体装置では、表面電極と裏面電極の間に、並列に接続されたＩＧＢＴとダイオードが形成されている。

裏面電極の電位が表面電極の電位より高い状態では、ダイオードに電流が流れない。この状態でゲート電極に閾値以上の電位を印加すると、絶縁膜を介してゲート電極に対向する範囲のボディ兼アノード層にチャネルが形成される。これにより、ＩＧＢＴがオンし、裏面電極から表面電極に向かって電流が流れる。即ち、裏面電極から、コレクタ領域、ドリフト層、バリア層、ボディ兼アノード層、コンタクト領域を経由して、表面電極に向かってホールが移動する。なお、バリア層の存在によって、ドリフト層に滞留するホールの密度が上昇し、電導度変調現象を活発化する。即ち、ＩＧＢＴのオン電圧が低下する。

特開２０１６−８２０９７号公報

ゲート電極の電位を閾値未満に低下させると、チャネルが消失し、ＩＧＢＴがターンオフする。ターンオフの際には、ドリフト領域に蓄積されていたホールが表面電極に向かって排出される。その際に、ボディ兼アノード層を通過したホールが、エミッタ領域に流入する現象（ラッチアップ）が生じることがあり、ラッチアップが生じるとＩＧＢＴが制御不能となってしまう。

本明細書は、ラッチアップの発生を防止すべく改善されたＲＣ−ＩＧＢＴを開示する。

本明細書が開示する半導体装置は、半導体基板と、半導体基板の表面に配置されている表面電極と、半導体基板の裏面に配置されている裏面電極を備えている。半導体基板内には、半導体基板の裏面に臨む範囲に形成されているとともに裏面電極に接しているｐ型のコレクタ領域と、コレクタ領域が形成されていない範囲の裏面に臨む範囲に形成されているとともに裏面電極に接しているｎ型のカソード領域と、コレクタ領域とカソード領域の表面側に位置しているとともにカソード領域よりｎ型不純物濃度が薄いｎ型のドリフト層と、ドリフト層の表面側に位置しているとともにドリフト層よりｎ型不純物濃度が濃いｎ型のバリア層と、バリア層の表面側に位置しているｐ型のボディ兼アノード層と、半導体基板の表面からボディ兼アノード層とバリア層を貫通してドリフト層に達しているゲートトレンチとダミートレンチと、ゲートトレンチ内に充填されているとともにゲートトレンチの内面を覆うゲート絶縁膜によって半導体基板から絶縁されているゲート電極と、ダミートレンチ内に充填されているとともにダミートレンチの内面を覆うダミー絶縁膜によって半導体基板から絶縁されているダミー電極と、ゲートトレンチとダミートレンチから離間した位置において半導体基板の表面からバリア層に達しているｎ型のピラー領域と、ボディ兼アノード層の表面側に位置しているとともに半導体基板の表面とゲートトレンチの側面に臨む範囲に形成されており、表面電極に接しているｎ型のエミッタ領域と、ボディ兼アノード層の表面側に位置しているとともに半導体基板の表面とダミートレンチの側面に臨む範囲に形成されているｐ型不純物の高濃度領域と、ボディ兼アノード層の表面側に位置しているとともにピラー領域とエミッタ領域と高濃度領域が形成されていない範囲の半導体基板の表面に臨む範囲に形成されているｐ型のコンタクト領域が存在している。ピラー領域とエミッタ領域と高濃度領域とコンタクト領域は表面電極に接しており、コンタクト領域はボディ兼アノード層よりｐ型不純物濃度が濃く、高濃度領域はコンタクト領域よりｐ型不純物濃度が更に濃い。
高濃度領域は、ダミートレンチの側面に臨む範囲の少なくとも一部に形成されていればよく、ダミートレンチの側面に臨む全範囲に広がっている必要はない。

この半導体装置では、ダミートレンチの側面に臨む位置に、コンタクト領域よりｐ型不純物濃度が濃い高濃度領域が形成されている。ＩＧＢＴのターンオフ時にボディ兼アノード層を通過したホールは、コンタクト領域よりもｐ型不純物濃度が濃い高濃度領域を通過して表面電極に排出される。コンタクト領域に向かうホールが減少し、ホールがエミッタに流入する可能性を低くする。ラッチアップが生じにくくなりなる。ターンオフ時には、過渡的に、ゲート電極の電位が高くてダミー電極の電位が低い状態が得られ、ボディ兼アノード層を通過するホールは、ゲート電極よりもダミー電極に近い位置を移動しやすい。ホールが移動しやすいダミー電極側にｐ型不純物濃度が濃い高濃度領域を形成すると、上記の電位差による効果と相俟って、ラッチアップの発生を効果的に抑制する。

第１実施例の半導体装置１０の縦断面図（図２のＩ−Ｉ線における断面図）。 半導体装置１０の表面１２ａにおけるゲートトレンチ１４とダミートレンチ１５と高濃度領域３２ｃとピラー領域３５の配置を示す平面図。 図１に対応する断面と半導体基板１２の表面１２ａを同時に示す半導体装置１０の斜視図。 ホールの通過経路を説明するための図。 半導体装置１０の一部分の等価回路図。 第２実施例の半導体装置の表面１２ａにおけるゲートトレンチ１４とダミートレンチ１５と高濃度領域１３２とピラー領域３５の配置を示す平面図。 第３実施例の半導体装置の表面１２ａにおけるゲートトレンチ１４とダミートレンチ１５と高濃度領域２３２とピラー領域３５の配置を示す平面図。

（第１実施例）
図１〜５に示す実施形態に係る半導体装置１０は、ＩＧＢＴとダイオードを備えるＲＣ−ＩＧＢＴである。半導体装置１０は、Ｓｉにより構成された半導体基板１２を有する。なお、図１〜４において、ｚ方向は半導体基板１２の厚み方向であり、ｘ方向は半導体基板１２の表面１２ａに平行な一方向であり、ｙ方向はｚ方向とｘ方向に直交する方向である。半導体基板１２の表面１２ａには、表面電極２２が形成されている。半導体基板１２の裏面１２ｂには、裏面電極２６が形成されている。

図２に示すように、半導体基板１２の表面１２ａに、複数の格子型ゲートトレンチ１４と、複数のダミートレンチ１５が形成されている。なお、図２では、図の見易さのため、格子型ゲートトレンチ１４を斜線ハッチングで示し、ダミートレンチ１５をドットハッチングで示している。またｐ型の高濃度領域３２ｃを二重ハッチングで示している。各格子型ゲートトレンチ１４は、ｙ方向に直線状に伸びる２本の第１ゲートトレンチ１４ａと、ｘ方向に直線状に伸びる複数本の第２ゲートトレンチ１４ｂを有している。第１ゲートトレンチ１４ａは２本で１組である。１組を構成する２本の第１ゲートトレンチ１４ａは、ｘ方向に間隔を開けて配置されており、互いに略平行に伸びている。第２ゲートトレンチ１４ｂは、１組を構成する２本の第１ゲートトレンチ１４ａの間に複数形成されている。各第２ゲートトレンチ１４ｂは、１組を構成する２本の第１ゲートトレンチ１４ａを互いに接続している。すなわち、１つの格子型ゲートトレンチ１４は、表面１２ａにおいて、梯子状の形状を有している。図１、３に示すように、格子型ゲートトレンチ１４は、半導体基板１２の表面１２ａからｚ方向（下方向）に伸びている。なお、以下では、第１ゲートトレンチ１４ａと第２ゲートトレンチ１４ｂによって囲まれた範囲内の半導体領域を、セル領域６０と呼ぶ。また、以下では、格子型ゲートトレンチ１４とダミートレンチ１５の間に位置する半導体領域を、外部領域６２と呼ぶ。

図２に示すように、ダミートレンチ１５は、ｙ方向に直線状に伸びている。すなわち、ダミートレンチ１５は、第１ゲートトレンチ１４ａと略平行に伸びている。図１、３に示すように、ダミートレンチ１５は、半導体基板１２の表面１２ａからｚ方向（下方向）に伸びている。半導体基板１２の表面１２ａにおいて、ｘ方向に沿って、格子型ゲートトレンチ１４とダミートレンチ１５が交互に配置されている。すなわち、２つの格子型ゲートトレンチ１４の間に１つのダミートレンチ１５が配置されている。また、２つのダミートレンチ１５の間に１つの格子型ゲートトレンチ１４が配置されている。

図１に示すように、格子型ゲートトレンチ１４の内面は、ゲート絶縁膜１６によって覆われている。格子型ゲートトレンチ１４内には、ゲート電極１８が充填されている。ゲート電極１８は、ゲート絶縁膜１６によって半導体基板１２から絶縁されている。ゲート電極１８の上面は、層間絶縁膜２０によって覆われている。ゲート電極１８は、層間絶縁膜２０によって表面電極２２から絶縁されている。ゲート電極１８は、図示しない位置でゲート配線を介してゲートパッドに接続されている。ゲート電極１８の電位は、ゲートパッドを介して制御される。

図１に示すように、ダミートレンチ１５の内面は、ダミー絶縁膜５６によって覆われている。ダミートレンチ１５内には、ダミー電極５８が充填されている。ダミートレンチ１５内においては、ダミー電極５８は、ダミー絶縁膜５６によって半導体基板１２から絶縁されている。ダミー電極５８の上面は、層間絶縁膜２０によって覆われている。ダミー電極５８は、層間絶縁膜２０によって表面電極２２から絶縁されている。但し、ダミー電極５８は、図示しない位置で表面電極２２に接続されている。またダミー電極５８は、ゲート電極１８に接続されていない。すなわち、ダミー電極５８は、ゲート電極１８に対して何れの位置においても導通しておらず、ゲート電極１８から電気的に分離されている。

図１、３に示すように、半導体基板１２の内部には、エミッタ領域３０、高濃度領域３２ｃ、コンタクト領域３２ａ、ボディ兼アノード層３２ｂ、バリア層３４、ピラー領域３５、ドリフト層３８、コレクタ領域４０及びカソード領域４２が形成されている。

エミッタ領域３０は、ｎ型の半導体領域である。図４に示すように、エミッタ領域３０は、セル領域６０内と外部領域６２内に形成されている。エミッタ領域３０は、半導体基板１２の表面１２ａに露出している。エミッタ領域３０は、表面電極２２に対してオーミック接触している。エミッタ領域３０は、ゲート絶縁膜１６の側面に接触している。セル領域６０内では、エミッタ領域３０は、格子型ゲートトレンチ１４に沿って環状に形成されている。また、外部領域６２内では、エミッタ領域３０は、第１ゲートトレンチ１４ａに沿って直線状に形成されている。エミッタ領域３０は、半導体基板１２の表面１２ａと格子型ゲートトレンチ１４の側壁の双方に面する範囲に形成されている。

ボディ兼アノード層３２ｂは、ｐ型の半導体領域であり、図３に示すように、セル領域６０内と外部領域６２内に形成されている。ボディ兼アノード層３２ｂは、ダイオードのアノード領域であり、ＩＧＢＴのボディ領域（チャネルが形成される領域）である。ボディ兼アノード層３２ｂは、エミッタ領域３０、コンタクト領域３２ａ及び高濃度領域３２ｃの裏面側に形成されおり、これらに接している。セル領域６０内のボディ兼アノード層３２ｂは、エミッタ領域３０の裏面側でゲート絶縁膜１６に接している。また、外部領域６２内のボディ兼アノード層３２ｂは、エミッタ領域３０の裏面側でゲート絶縁膜１６に接している。また、外部領域６２内のボディ兼アノード層３２ｂは、高濃度領域３２ｃの裏面側でダミー絶縁膜５６にも接している。

高濃度領域３２ｃは、ボディ兼アノード層３２ｂの表面側に位置している。高濃度領域３２ｃは、ダミー絶縁膜５６の側面に接する位置において半導体基板１２の表面１２ａに露出している。高濃度領域３２ｃは、表面電極２２に対してオーミック接触している。高濃度領域３２ｃは、コンタクト領域３２ａ及びボディ兼アノード層３２ｂよりもｐ型の不純物濃度が濃い。

コンタクト領域３２ａは、エミッタ領域３０に隣接する位置において半導体基板１２の表面１２ａに露出している。コンタクト領域３２ａは、ボディ兼アノード層３２ｂよりもｐ型の不純物濃度が濃い。コンタクト領域３２ａは、表面電極２２に対してオーミック接触している。セル領域６０内では、コンタクト領域３２ａは、エミッタ領域３０に沿って環状に形成されている。外部領域６２内では、コンタクト領域３２ａは、エミッタ領域３０に隣接する位置に形成されている。コンタクト領域３２ａは、ボディ兼アノード層３２ｂに導通している。コンタクト領域３２ａは、ピラー領域３５、エミッタ領域３０、高濃度領域３２ｃが形成されていない範囲に形成されている。

バリア層３４は、ｎ型の半導体領域である。図３に示すように、バリア層３４は、セル領域６０内と外部領域６２内に形成されている。バリア層３４は、ボディ兼アノード層３２ｂの裏面側に形成されており、ボディ兼アノード層３２ｂに接している。バリア層３４は、ボディ兼アノード層３２ｂの裏面側においてｘ方向及びｙ方向に沿って平面状に伸びている。バリア層３４は、ボディ兼アノード層３２ｂによってエミッタ領域３０から分離されている。セル領域６０内のバリア層３４は、ボディ兼アノード層３２ｂの裏面側でゲート絶縁膜１６に接している。また、外部領域６２内のバリア層３４は、ボディ兼アノード層３２ｂの裏面側でゲート絶縁膜１６に接している。また、外部領域６２内のバリア層３４は、ボディ兼アノード層３２ｂの裏面側でダミー絶縁膜５６にも接している。

ピラー領域３５は、ｎ型の半導体領域である。図３に示すように、ピラー領域３５は、セル領域６０内と外部領域６２内に形成されている。ピラー領域３５は、半導体基板１２の表面１２ａからｚ方向（半導体基板１２の厚み方向）に伸びており、バリア層３４に達している。ピラー領域３５の上端部は、半導体基板１２の表面１２ａに露出しており、表面電極２２に対してショットキー接触している。ピラー領域３５の下端部は、バリア層３４と繋がっている。ピラー領域３５は、ゲート絶縁膜１６からとダミー絶縁膜５６の双方から離れた位置に形成されている。すなわち、セル領域６０内のピラー領域３５は、セル領域６０の中央に形成されており、ゲート絶縁膜１６から離間している。外部領域６２内のピラー領域３５は、ボディ兼アノード層３２ｂによって囲まれた位置に形成されており、ゲート絶縁膜１６からもダミー絶縁膜５６からも離間している。

ドリフト層３８は、ｎ型の半導体領域である。ドリフト層３８のｎ型不純物濃度は、バリア層３４のｎ型不純物濃度よりも薄い。図３に示すように、ドリフト層３８は、複数のセル領域６０の下側の位置、及び複数の外部領域６２の下側の位置に跨って形成されている。ドリフト層３８は、バリア層３４の裏面側に接している。ドリフト層３８は、バリア層３４の裏面側で、ゲート絶縁膜１６及びダミー絶縁膜５６に接している。ドリフト層３８は、バリア層３４によってボディ兼アノード層３２ｂから分離されている。ゲートトレンチ１４とダミートレンチ１５は、半導体基板１２の表面１２ａからボディ兼アノード層３２ｂとバリア層３４を貫通してドリフト層３８に達している。

コレクタ領域４０は、ｐ型の半導体領域である。図３に示すように、コレクタ領域４０は、ドリフト層３８の裏面側に形成されており、ドリフト層３８に接している。コレクタ領域４０は、半導体基板１２の裏面１２ｂに露出している。コレクタ領域４０は、裏面電極２６に対してオーミック接触している。コレクタ領域４０は、外部領域６２の下部とセル領域６０の下部に形成されている。

カソード領域４２は、ｎ型の半導体領域である。カソード領域４２は、ドリフト層３８、バリア層３４、及びピラー領域３５のｎ型不純物濃度よりも高いｎ型不純物濃度を有する。図３に示すように、カソード領域４２は、ドリフト層３８の裏面側に形成されており、ドリフト層３８に接している。カソード領域４２は、コレクタ領域４０に隣接する位置で、半導体基板１２の裏面１２ｂに露出している。カソード領域４２は、裏面電極２６に対してオーミック接触している。カソード領域４２はセル領域６０の下部に複数形成されている。

セル領域６０には、エミッタ領域３０、ボディ兼アノード層３２ｂ及びバリア層３４によって、スイッチング構造が形成されている。セル領域６０内のスイッチング構造と、ドリフト層３８、コレクタ領域４０、ゲート電極１８及びゲート絶縁膜１６等によって、表面電極２２と裏面電極２６の間に接続されたＩＧＢＴが形成されている。また、外部領域６２内にも、エミッタ領域３０、ボディ兼アノード層３２ｂ及びバリア層３４によって、スイッチング構造が形成されている。外部領域６２内のスイッチング構造と、ドリフト層３８、コレクタ領域４０、ゲート電極１８及びゲート絶縁膜１６等によって、表面電極２２と裏面電極２６の間に接続されたＩＧＢＴが形成されている。ＩＧＢＴが動作する際には、表面電極２２はＩＧＢＴのエミッタ電極として機能し、裏面電極２６はＩＧＢＴのコレクタ電極として機能する。

また、半導体基板１２には、セル領域６０内のｐ型のボディ兼アノード層３２ｂ、セル領域６０内のｎ型のバリア層３４、ｎ型のドリフト層３８、及びｎ型のカソード領域４２によって、表面電極２２と裏面電極２６の間に接続されたｐｎダイオードが形成されている。また、半導体基板１２には、外部領域６２内のｐ型のボディ兼アノード層３２ｂ、外部領域６２内のｎ型のバリア層３４、ｎ型のドリフト層３８、及びｎ型のカソード領域４２によって、表面電極２２と裏面電極２６の間に接続されたｐｎダイオードが形成されている。ｐｎダイオードが動作する際には、表面電極２２はｐｎダイオードのアノード電極として機能し、裏面電極２６はｐｎダイオードのカソード電極として機能する。

また、上述したように、ピラー領域３５は、表面電極２２に対してショットキー接触している。半導体基板１２には、セル領域６０内のピラー領域３５、セル領域６０内のバリア層３４、ドリフト層３８及びカソード領域４２によって、表面電極２２と裏面電極２６の間に接続されたＳＢＤ（Schottky Barrier Diode）が形成されている。また、半導体基板１２には、外部領域６２内のピラー領域３５、外部領域６２内のバリア層３４、ドリフト層３８及びカソード領域４２によって、表面電極２２と裏面電極２６の間に接続されたＳＢＤが形成されている。ＳＢＤが動作する際には、表面電極２２はＳＢＤのアノードとして機能し、裏面電極２６はＳＢＤのカソードとして機能する。つまり、表面電極２２と裏面電極２６の間にｐｎダイオードとＳＢＤが並列に接続されている。

ｐｎダイオードとＳＢＤの動作について説明する。表面電極２２と裏面電極２６の間に表面電極２２が高電位となる電圧（順電圧）が印加され、その電位差が所定値を超えると
ｐｎダイオードとＳＢＤがオンする。以下では、表面電極２２の電位を、裏面電極２６と同等の電位から徐々に上昇させる場合について考える。表面電極２２の電位を上昇させると、ピラー領域３５と表面電極２２との界面のショットキー接触部が導通する。すなわち、ＳＢＤがオンする。すると、裏面電極２６から、ドリフト層３８、バリア層３４及びピラー領域３５を経由して、表面電極２２に向かって電子が流れる。ＳＢＤがオンすると、バリア層３４の電位が表面電極２２の電位に近い電位となる。このため、ボディ兼アノード層３２ｂとバリア層３４の境界のｐｎ接合に電位差が生じ難くなる。このため、その後に表面電極２２の電位を上昇させても、しばらくの間は、ｐｎダイオードはオンしない。表面電極２２の電位をさらに上昇させると、ＳＢＤに流れる電流が増加する。ＳＢＤに流れる電流が増えるほど、表面電極２２とバリア層３４の間の電位差が大きくなり、ボディ兼アノード層３２ｂとバリア層３４の境界のｐｎ接合に生じる電位差も大きくなる。したがって、表面電極２２の電位を所定の電位以上に上昇させると、ｐｎダイオードがオンする。すなわち、表面電極２２から、コンタクト領域３２ａ、ボディ兼アノード層３２ｂ、バリア層３４、ドリフト層３８及びカソード領域４２を経由して裏面電極２６に向かってホールが流れる。また、裏面電極２６から、カソード領域４２、ドリフト層３８、バリア層３４、ボディ兼アノード層３２ｂ、コンタクト領域３２ａを経由して表面電極２２に向かって電子が流れる。このように、半導体装置１０では、表面電極２２の電位が上昇する際に、ＳＢＤが先にオンすることで、ｐｎダイオードがオンするタイミングが遅れる。これによって、ボディ兼アノード層３２ｂからドリフト層３８にホールが流入することが抑制される。

ｐｎダイオードがオンした後に、表面電極２２と裏面電極２６の間に逆電圧（表面電極２２が低電位となる電圧）を印加すると、ｐｎダイオードが逆回復動作を行う。すなわち、ｐｎダイオードがオンしている際には、ドリフト層３８内にホールが存在している。逆電圧が印加されると、ドリフト層３８内のホールが、ボディ兼アノード層３２ｂとコンタクト領域３２ａを通って表面電極２２に排出される。このホールの流れによって、ｐｎダイオードに瞬間的に逆電流が発生する。しかしながら、半導体装置１０では、ｐｎダイオードがオンする際に、上記の通り、ＳＢＤによってボディ兼アノード層３２ｂからドリフト層３８にホールが流入することが抑制される。このため、ｐｎダイオードが逆回復動作を行う際において、ドリフト層３８内に存在するホールが少ない。このため、ｐｎダイオードの逆回復動作時に生じる逆電流も小さい。このように、半導体装置１０では、ｐｎダイオードの逆回復動作時に生じる逆電流が抑制される。

次いで、ＩＧＢＴの動作について説明する。裏面電極２６に表面電極２２よりも高い電位が印加された状態でゲート電極１８に閾値以上の電位を印加すると、ゲート絶縁膜１６近傍のボディ兼アノード層３２ｂにチャネルが形成される。すると、表面電極２２から、エミッタ領域３０、ボディ兼アノード層３２ｂのチャネル、バリア層３４、ドリフト層３８及びコレクタ領域４０を経由して、裏面電極２６に向かって電子が流れる。また、裏面電極２６から、コレクタ領域４０、ドリフト層３８、バリア層３４、ボディ兼アノード層３２ｂ、コンタクト領域３２ａと高濃度領域３２ｃを経由して、表面電極２２に向かってホールが流れる。すなわち、ＩＧＢＴがオンして、裏面電極２６から表面電極２２に向かって電流が流れる。

図１において矢印Ｘ１で示すように、ＩＧＢＴがオンしているときにドリフト層３８内を流れるホールは、第１ゲートトレンチ１４ａ及びダミートレンチ１５の両側に流れる。このため、セル領域６０のドリフト層３８（図１において破線で示される領域３８ａ）と外部領域６２のドリフト層３８（図１において破線で示される領域３８ｂ）にホールが集まる。すると、領域３８ａ、３８ｂで電気抵抗が低くなる。以下では、トレンチを避けて流れるホールが集まることでドリフト層３８の抵抗が低くなることを、キャリア蓄積効果と呼ぶ。領域３８ａ、３８ｂでキャリア蓄積効果が得られるので、電子が領域３８ａ、３８ｂを低損失で通過することが可能となる。また、図示省略しているが、ドリフト層３８内を流れるホールは、Ｙ方向に沿った断面において、第２ゲートトレンチ１４ｂを避けて流れる。セル領域６０の下部の領域３８ａでは、第２ゲートトレンチ１４ｂによってもキャリア蓄積効果が得られる。すなわち、セル領域６０の下部の領域３８ａでは、図１の矢印Ｘ１に示すようにｘ方向においてもホールが集中すると共に、ｙ方向においてもホールが集中する。このため、セル領域６０の下部の領域３８ａの電気抵抗が極めて低くなる。このように、第１ゲートトレンチ１４ａと第２ゲートトレンチ１４ｂによって囲まれているセル領域６０の下部の領域３８ａでは、高いキャリア蓄積効果が得られる。したがって、ＩＧＢＴのオン電圧は低い。

ＩＧＢＴがオンしている状態では、ゲート電極１８に正電位が印加されており、ダミー電極５８には電位が加えられていない。そのため、図４の細い矢印Ｘ２と太い矢印Ｘ３で示されるように、ＩＧＢＴがオンしている状態では、ホールは、ゲートトレンチ１４の近傍よりも、ダミートレンチ１５の近傍を通過しやすい。しかしながら、ダミートレンチ１５に接して範囲に高濃度領域３２ｃが形成されていない場合（従来技術）は、半導体基板の表面とダミートレンチ１５の側面に接している範囲が高抵抗となり、図４に示す現象が明瞭化されない。それに対して、実施例の構造では、半導体基板の表面とダミートレンチ１５の側面に接している範囲に高濃度領域３２ｃが形成されており、低抵抗となっていることから、図４に示す現象が顕著となる。すなわち、ホールは、コンタクト領域３２ａよりも高濃度領域３２ｃに向けて流れやすい。ＩＧＢＴがオンしている状態では、コンタクト領域３２ａにホールが流入しづらく、コンタクト領域３２ａに隣接するエミッタ領域３０にホールが流入しにくい。

ゲート電極１８の電位を閾値未満に低下させると、チャネルが消失し、ＩＧＢＴがオフする。ゲート電極１８の電位が閾値未満に低下してから電流が完全に停止するまでの間、ドリフト層３８に蓄積されているホールが表面電極２２に向かって流れ続ける。ＩＧＢＴのターンオフ時には、過渡的に、ゲート電極１８の電位がダミー電極５８の電位より高い状態が持続する。従って、図４に示した現象、すなわち、ホールは、ゲートトレンチ１４の近傍よりも、ダミートレンチ１５の近傍を移動しやすいという現象が持続する。ゲート電極とダミー電極の電位差に加えて、ＩＧＢＴ１０では、ダミートレンチ１５に接する位置に高濃度領域３２ｃが配置されているために、ホールは、ゲートトレンチ１４の近傍に位置するコンタクト領域３２ａよりダミートレンチ１５の近傍に位置する高濃度領域３２ｃを通過しやすい（図４参照）。図５には、半導体基板１２内におけるホールの通過経路の等価回路図が示されている。ゲートトレンチ１４側のボディ兼アノード層３２ｂ及びバリア層３４の抵抗値と、ダミートレンチ１５側のボディ兼アノード層３２ｂ及びバリア層３４の抵抗値との差は、それほど大きくない。しかし、高濃度領域３２ｃの抵抗値は、コンタクト領域３２ａの抵抗値よりも顕著に小さい。即ち、図５には、ホールが、ゲートトレンチ１４の近傍のコンタクト領域３２ａよりもダミートレンチ１５の近傍の高濃度領域３２ｃを通過しやすいことが示されている。即ち、ＩＧＢＴがターンオフする状態でも、ｎ型のエミッタ領域３０にホールが流入しにくい。これにより、ホールがエミッタ領域３０に流入してラッチアップが生じることが抑制される。

（第２実施例）
第１実施例とは異なる点を説明する。本実施例の半導体装置では、図６に示されるように、高濃度領域３２ｃに代えて高濃度領域１３２が形成されている。高濃度領域１３２は、高濃度領域３２ｃとは異なり、ｙ方向全体に亘って形成されているのではなく、ｙ方向における一部のみに形成されている。即ち、ダミートレンチ１５は、高濃度領域１３２に接している領域と、高濃度領域１３２に接していない領域を備える。本実施例でも、ゲートトレンチ１４の近傍のコンタクト領域３２ａよりもダミートレンチ１５の近傍の高濃度領域１３２をホールが通過しやすいので、ラッチアップが生じることが抑制される。

（第３実施例）
第１実施例とは異なる点を説明する。本実施例の半導体装置では、図７に示されるように、高濃度領域３２ｃに代えて高濃度領域２３２が形成されている。高濃度領域２３２は、高濃度領域３２ｃとは異なり、ｘ方向の幅が一定ではない。具体的には、高濃度領域２３２は、ｘ方向の幅が広い領域と、ｘ方向の幅が狭い領域を備える。即ち、ダミートレンチ１５は、ｘ方向の幅が広い高濃度領域２３２に接している領域と、ｘ方向の幅が狭い高濃度領域２３２に接している領域を備える。本実施例でも、ゲートトレンチ１４の近傍のコンタクト領域３２ａよりもダミートレンチ１５の近傍の高濃度領域２３２をホールが通過しやすいので、ラッチアップが生じることが抑制される。

なお、上述した各実施形態の半導体装置では、第２ゲートトレンチ１４ｂが省略されていてもよい。即ち、ゲートトレンチは、格子型でなくても、例えば、ｙ方向に延びる直線型であってもよい。また、格子型ゲートトレンチ１４とダミートレンチ１５が１つずつ交互に配置されていなくてもよく、例えば、２つのダミートレンチ１５の間に、複数のゲートトレンチ１４が配置されていてもよい。一般的には、少なくとも１個のゲートトレンチ１４と少なくとも１個のダミートレンチ１５が配置されていればよい。

また、上述した実施形態の半導体装置１０では、ダミー電極５８が表面電極２２に接続されていた。しかしながら、ダミー電極５８が表面電極２２から電気的に分離されていてもよい。すなわち、ダミー電極５８の電位が、表面電極２２の電位に固定されておらず、浮遊電位とされていてもよい。

また、実施形態の半導体装置１０では、ピラー領域３５が表面電極２２に対してショットキー接触していた。しかしながら、ピラー領域３５が表面電極２２に対してオーミック接触していてもよい。このような構成では、ピラー領域３５、バリア層３４、ドリフト層３８及びカソード領域４２により構成される電流経路が、ＳＢＤではなく、表面電極２２と裏面電極２６の間に接続された抵抗として機能する。この場合でも、表面電極２２の電位が上昇する際に、抵抗として機能する電流経路に電流が流れ、その後にｐｎダイオードがオンするので、ｐｎダイオードがオンするタイミングを遅らせることができる。

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：半導体装置
１２：半導体基板
１４：格子型ゲートトレンチ
１４ａ：第１ゲートトレンチ
１４ｂ：第２ゲートトレンチ
１５：ダミートレンチ
２２：表面電極
２６：裏面電極
３０：エミッタ領域
３２ａ：コンタクト領域
３２ｂ：ボディ兼アノード層
３２ｃ、１３２、２３２：高濃度領域
３４：バリア層
３５：ピラー領域
３８：ドリフト層
４０：コレクタ領域
４２：カソード領域
６０：セル領域
６２：外部領域

Claims (3)

1. 半導体基板と、前記半導体基板の表面に配置されている表面電極と、前記半導体基板の裏面に配置されている裏面電極を備えており、
   前記半導体基板内に、
   前記半導体基板の裏面に臨む範囲に形成されているとともに前記裏面電極に接しているｐ型のコレクタ領域と、
   前記コレクタ領域が形成されていない範囲の前記裏面に臨む範囲に形成されているとともに前記裏面電極に接しているｎ型のカソード領域と、
   前記コレクタ領域と前記カソード領域の表面側に位置しているとともに前記カソード領域よりｎ型不純物濃度が薄いｎ型のドリフト層と、
   前記ドリフト層の表面側に位置しているとともに前記ドリフト層よりｎ型不純物濃度が濃いｎ型のバリア層と、
   前記バリア層の表面側に位置しているｐ型のボディ兼アノード層と、
   前記半導体基板の表面から前記ボディ兼アノード層と前記バリア層を貫通して前記ドリフト層に達しているゲートトレンチとダミートレンチと、
   前記ゲートトレンチ内に充填されており、前記ゲートトレンチの内面を覆うゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極と、
   前記ダミートレンチ内に充填されており、前記ダミートレンチの内面を覆うダミー絶縁膜によって前記半導体基板から絶縁されているダミー電極と、
   前記ゲートトレンチと前記ダミートレンチから離間した位置において、前記半導体基板の表面から前記バリア層に達しているとともに前記表面電極に接しているｎ型のピラー領域と、
   前記ボディ兼アノード層の表面側に位置しているとともに前記半導体基板の表面と前記ゲートトレンチの側面に臨む範囲に形成されており、前記表面電極に接しているｎ型のエミッタ領域と、
   前記ボディ兼アノード層の表面側に位置しているとともに前記半導体基板の表面と前記ダミートレンチの側面に臨む範囲に形成されており、前記表面電極に接しているｐ型不純物の高濃度領域と、
   前記ボディ兼アノード層の表面側に位置しているとともに前記ピラー領域と前記エミッタ領域と前記高濃度領域が形成されていない範囲の前記半導体基板の表面に臨む範囲に形成されており、前記ボディ兼アノード層よりｐ型不純物濃度が濃く、前記表面電極に接しているｐ型のコンタクト領域を備えており、
   前記ダミー電極が前記表面電極に接続されており、
   前記エミッタ領域、前記高濃度領域、及び、前記コンタクト領域が、前記ゲートトレンチと前記ダミートレンチの間に配置されており、
   前記コンタクト領域が前記エミッタ領域に隣接しており、
   前記高濃度領域のｐ型不純物濃度が前記コンタクト領域より濃いことを特徴とする半導体装置。
2. 前記ゲートトレンチと前記ダミートレンチが前記コレクタ領域の表面側に配置されている、請求項１の半導体装置。
3. 前記ドリフト層が前記バリア層に接している請求項１または２の半導体装置。

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