JP2022073525A - 半導体装置及び半導体モジュール - Google Patents

半導体装置及び半導体モジュール Download PDF

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    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate

Abstract

【課題】損失を低減できる半導体装置及び半導体モジュールを提供する。【解決手段】実施形態によれば、半導体装置は、半導体装置は、第１電極、第２電極、第３電極、第４電極、半導体部材、第１絶縁部材及び第２絶縁部材を含む。半導体部材は、第２電極と第１電極との間に設けられる。第１半導体部材は、第１～第７半導体領域を含む。第４半導体領域は、第１不純物濃度、第１キャリア濃度、及び、半導体部材の体積に対する第４半導体領域の体積の第１体積比を有する。第７半導体領域は、第１不純物濃度よりも高い第２導電形の第２不純物濃度、第１キャリア濃度よりも高い第２導電形の第２キャリア濃度、及び、第１体積比よりも高い第２体積比の少なくともいずれかを有する。第２体積比は、半導体部材の体積に対する第７半導体領域の体積比である。【選択図】図１

Description

本発明の実施形態は、半導体装置及び半導体モジュールに関する。
例えば、トランジスタなどの半導体装置において、損失の低減が望まれる。
特許第４９８０７４３号公報
本発明の実施形態は、損失を低減できる半導体装置及び半導体モジュールを提供する。
本発明の実施形態によれば、半導体装置は、第１電極、第２電極、第３電極、第４電極、半導体部材、第１絶縁部材及び第２絶縁部材を含む。前記第２電極から前記第１電極への方向は、第１方向に沿う。前記半導体部材は、前記第１方向において前記第２電極と前記第１電極との間に設けられる。前記第１半導体部材は、第１導電形の第１半導体領域と、前記第１半導体領域と前記第１電極との間に設けられた第２導電形の第２半導体領域と、前記第２半導体領域と前記第１電極との間に設けられた前記第１導電形の第３半導体領域と、前記第２半導体領域と前記第１電極との間に設けられた前記第２導電形の第４半導体領域と、前記第１半導体領域と前記第２電極との間に設けられた前記第２導電形の第５半導体領域と、前記第５半導体領域と前記第２電極との間に設けられた前記第１導電形の第６半導体領域と、前記第５半導体領域と前記第２電極との間に設けられた前記第２導電形の第７半導体領域と、を含む。前記第４半導体領域は、前記第２導電形の第１不純物濃度、前記第２導電形の第１キャリア濃度、及び、前記半導体部材の体積に対する前記第４半導体領域の体積の第１体積比を有する。前記第７半導体領域は、前記第１不純物濃度よりも高い前記第２導電形の第２不純物濃度、前記第１キャリア濃度よりも高い前記第２導電形の第２キャリア濃度、及び、前記第１体積比よりも高い第２体積比の少なくともいずれかを有する。前記第２体積比は、前記半導体部材の前記体積に対する前記第７半導体領域の体積比である。前記第３電極の一部から前記第２半導体領域への第２方向は、前記第１方向と交差する。前記第３半導体領域の少なくとも一部は、前記第２方向において前記第３電極の一部と前記第４半導体領域との間の第１位置、及び、前記第２方向において前記第３電極の前記一部と前記第２半導体領域の一部と、の間の第２位置の少なくともいずれかにある。前記第４電極の一部から前記第５半導体領域への第３方向は、前記第１方向と交差する。前記第６半導体領域の少なくとも一部は、前記第３方向において前記第４電極の一部と前記第７半導体領域との間の第３位置、及び、前記第３方向において前記第４電極の前記一部と前記第５半導体領域の一部と、の間の第４位置の少なくともいずれかにある。前記第１絶縁部材の少なくとも一部は、前記第３電極と前記半導体部材との間にある。前記第２絶縁部材の少なくとも一部は、前記第４電極と前記半導体部材との間にある。
図１（ａ）～図１（ｃ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図２（ａ）～図２（ｃ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図３は、半導体装置における特性を例示するグラフ図である。 図４は、半導体装置における特性を例示するグラフ図である。 図５は、半導体装置における特性を例示するグラフ図である。 図６（ａ）～図６（ｃ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図７（ａ）～図７（ｃ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図８（ａ）～図８（ｃ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図９（ａ）～図９（ｃ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図１０（ａ）～図１０（ｃ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図１１は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図１２は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図１３は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図１４は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図１５は、第２実施形態に係る半導体モジュールを例示する模式図である。 図１６（ａ）及び図１６（ｂ）は、第２実施形態に係る半導体モジュールの動作を例示する模式図である。 図１７は、半導体装置における特性を例示するグラフ図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１（ａ）～図１（ｃ）、及び、図２（ａ）～図２（ｃ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１（ｂ）は、図１（ａ）のＡ１－Ａ２線断面図である。図１（ｃ）は、図１（ａ）のＡ３－Ａ４線断面図である。図２（ｂ）は、図２（ａ）のＡ１－Ａ２線断面図である。図２（ｃ）は、図２（ａ）のＡ３－Ａ４線断面図である。
図１（ａ）に示すように、実施形態に係る半導体装置１１０は、第１電極５１、第２電極５２、第３電極５３、第４電極５４、半導体部材１０、第１絶縁部材４１、及び、第２絶縁部材４２を含む。
第２電極５２から第１電極５１への方向は、第１方向に沿う。第１方向をＺ軸方向とする。第１方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
半導体部材１０は、第１方向（Ｚ軸方向）において、第２電極５２と第１電極５１との間に設けられる。半導体部材１０は、第１導電形の第１半導体領域１１と、第２導電形の第２半導体領域１２と、第１導電形の第３半導体領域１３と、第２導電形の第４半導体領域１４と、第２導電形の第５半導体領域１５と、第１導電形の第６半導体領域１６と、第２導電形の第７半導体領域１７と、を含む。
例えば、第１導電形はｎ形であり第２導電形はｐ形である。実施形態において、第１導電形がｐ形で第２導電形がｎ形でも良い。以下の例では、第１導電形はｎ形であり第２導電形はｐ形である。
第１半導体領域１１は、第２電極５２と第１電極５１との間にある。第２半導体領域１２は、第１半導体領域１１と第１電極５１との間に設けられる。第３半導体領域１３は、第２半導体領域１２と第１電極５１との間に設けられる。第４半導体領域１４は、第２半導体領域１２と第１電極５１との間に設けられる。この例では、第３半導体領域１３から第４半導体領域１４への方向は、Ｚ軸方向と交差する。例えば、第３半導体領域１３から第４半導体領域１４への方向は、Ｘ軸方向に沿う。
第５半導体領域１５は、第１半導体領域１１と第２電極５２との間に設けられる。第６半導体領域１６は、第５半導体領域１５と第２電極５２との間に設けられる。第７半導体領域１７は、第５半導体領域１５と第２電極５２との間に設けられる。この例では、第６半導体領域１６から第７半導体領域１７への方向は、Ｚ軸方向と交差する。例えば、第６半導体領域１６から第７半導体領域１７への方向は、Ｘ軸方向に沿う。
この例では、半導体部材１０は、第８半導体領域１８及び第９半導体領域１９を含む。第８半導体領域１８は、第１半導体領域１１と第２半導体領域１２との間に設けられる。第８半導体領域１８は、第１導電形である。第９半導体領域１９は、第１半導体領域１１と第５半導体領域１５との間に設けられる。第９半導体領域１９は、第１導電形である。
第３電極５３の一部から第２半導体領域１２への第２方向は、第１方向と交差する。第２方向は、例えば、Ｘ軸方向である。この例では、第３半導体領域１３の少なくとも一部は、第２方向（例えばＸ軸方向）において、第３電極５３の一部と第４半導体領域１４との間にある。
第４電極５４の一部から第５半導体領域１５への第３方向は、第１方向と交差する。この例では、第３方向は、第３方向（Ｘ軸方向）に沿っている。第４電極５４から第５半導体領域１５への方向は、例えば、第３方向（例えばＸ軸方向）に沿う。この例では、第６半導体領域１６の少なくとも一部は、第３方向（例えばＸ軸方向）において、第４電極５４の一部と第７半導体領域１７との間にある。この例では、第３方向は、第２方向に沿う。
第１半導体領域１１の一部１１ｐの第１方向（Ｚ軸方向）における位置は、第４電極５４の第１方向における位置と、第３電極５３の第１方向に置ける位置と、の間にある。この例では、第３電極５３及び第４電極５４は、第２電極５２と第１電極５１との間にある。この例では、第１半導体領域１１の一部１１ｐは、第１方向（Ｚ軸方向）において、第４電極５４と第３電極５３との間にある。
第１絶縁部材４１の少なくとも一部は、第３電極５３と半導体部材１０との間にある。第１絶縁部材４１の一部は、第３電極５３と第１電極５１との間に設けられても良い。
第２絶縁部材４２の少なくとも一部は、第４電極５４と半導体部材１０との間にある。第２絶縁部材４２の一部は、第４電極５４と第２電極５２との間に設けられても良い。
半導体装置１１０において、以下の第１動作と第２動作とが実施可能である。第１動作において、第１電極５１と第２電極５３との間に流れる電流は、第３電極５３の電位により制御できる。第３電極５３の電位は、例えば、第１電極５１の電位を基準とする電位である。第１動作において、電流は、第２電極５２から第１電極５１への向きに流れる。第２動作において、第４電極５４を高電位にすることで、第１電極５１から第１電極５１への向きに電流が流れる。半導体装置１１０は、例えば、ＲＣ－ＩＧＢＴ（Reverse- Conducting Insulated Gate Bipolar Transistor）である。第１動作は、例えば、ＩＧＢＴ動作に対応する。第２動作は、例えば、ダイオード動作に対応する。第１電極５１は、例えば、エミッタ電極である。第２電極５２は、例えば、コレクタ電極である。第３電極５３は、例えば、ゲート電極である。第４電極５４は、例えば、制御電極である。第１動作及び第２動作が繰り返して実施されて良い。
図２（ａ）に示すように、第２電極５２と第３電極５３との間の第１方向（Ｚ軸方向）に沿う距離を第１距離ｄ１とする。第２電極５２と第２半導体領域１２との間の第１方向に沿う距離を第２距離ｄ２とする。第１距離ｄ１は、第２距離ｄ２よりも短い。
図２（ａ）に示すように、第１電極５１と第４電極５４との間の第１方向（Ｚ軸方向）に沿う距離を第３距離ｄ３とする。第１電極５１と第５半導体領域１５との間の第１方向に沿う距離を第４距離ｄ４とする。第３距離ｄ３は、第４距離よりも短い。
例えば、第３電極５３の下端は、第１半導体領域１１の上端よりも下にある。例えば、第４電極５４の上端は、第１半導体領域１１の下端よりも上にある。
この例では、第３半導体領域１３から第４半導体領域１４への方向は、第１方向（Ｚ軸方向）と交差する。第３半導体領域１３から第４半導体領域１４への方向は、例えば、第２方向（例えばＸ軸方向）に沿う。第６半導体領域１６から第７半導体領域１７への方向は、第１方向（Ｚ軸方向）と交差する。第６半導体領域１６から第７半導体領域１７への方向は、例えば、第２方向（例えばＸ軸方向）に沿う。
この例では、第３半導体領域１３の少なくとも一部は、第３電極５３の一部と、第４半導体領域１４との間にある。第６半導体領域１６の少なくとも一部は、第４電極５４の一部と、第７半導体領域１７との間にある。
第３半導体領域１３及び第４半導体領域１４は、第１電極５１と電気的に接続される。第６半導体領域１６及び第７半導体領域１７は、第２電極５２と電気的に接続される。
例えば、第４半導体領域１４の第２導電形のキャリア濃度（例えば、第１キャリア濃度）は、第２半導体領域１２における第２導電形のキャリア濃度よりも高い。これにより、第１電極５１との接続の電気抵抗が低くなる。例えば、コレクタ－エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低くできる。
例えば、第７半導体領域１７の第２導電形のキャリア濃度（例えば、第２キャリア濃度）は、第５半導体領域１５における第２導電形のキャリア濃度よりも高い。これにより、第２電極５２との接続の電気抵抗が低くなる。例えば、コレクタ－エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低くできる。
例えば、第３半導体領域１３における第１導電形のキャリア濃度は、第１半導体領域１１における第１導電形のキャリア濃度よりも高い。これにより、第１電極５１との接続の電気抵抗が低くなる。例えば、コレクタ－エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低くできる。
例えば、第６半導体領域１６における第１導電形のキャリア濃度は、第１半導体領域１１における第１導電形のキャリア濃度よりも高い。これにより、第２電極５２との接続の電気抵抗が低くなる。例えば、コレクタ－エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低くできる。
例えば、第８半導体領域１８における第１導電形の不純物濃度は、第１半導体領域における第１導電形の不純物濃度よりも高い。例えば、第９半導体領域１９における第１導電形の不純物濃度は、第１半導体領域１１における第１導電形の不純物濃度よりも高い。
例えば、第１半導体領域１１は、ｎ－領域、または、ｎ領域である。第３半導体領域１３及び第６半導体領域１６は、例えば、ｎ＋＋領域である。第８半導体領域１８及び第９半導体領域１９は、例えば、ｎ＋領域である。
例えば、第２半導体領域１２及び第５半導体領域１５は、例えば、ｐ領域である。例えば、第４半導体領域１４、例えば、ｐ＋領域などで良い。第７半導体領域１７は、例えば、ｐ＋＋領域などでよい。
実施形態の１つの例において、第４半導体領域１４における第２導電形のキャリア濃度は、第７半導体領域１７における第２導電形のキャリア濃度とは異なる。以下に説明するように、実施形態において、第４半導体領域１４と第７半導体領域１７との間において、導電特性及び形状の少なくとも異なる。
例えば、第４半導体領域１４は、第２導電形の第１不純物濃度を有する。第４半導体領域１４は、第２導電形の第１キャリア濃度を有する。第４半導体領域１４は、第１方向に沿う第１厚さｚ１（図２（ａ）参照）を有する。第４半導体領域１４は、第１面積比を有する。第１面積比は、第１方向と交差する第１平面ＰＬ１(図１（ａ）参照）における単位面積に対する第４半導体領域１４の面積の比である。第１平面ＰＬ１は、例えば、Ｘ－Ｙ平面に沿い、第４半導体領域１４を通る。第４半導体領域１４は、第１体積比を有する。第１体積比は、半導体部材１０の体積に対する第４半導体領域１４の体積の比である。
例えば、第７半導体領域１７は、第２導電形の第２不純物濃度を有する。第７半導体領域１７は、第２導電形の第２キャリア濃度を有する。第７半導体領域１７は、第１方向に沿う第２厚さｚ２（図２（ａ）参照）を有する。第７半導体領域１７は、第２面積比を有する。第２面積比は、第１方向と交差する第２平面ＰＬ２（図２（ａ）参照）における単位面積に対する第７半導体領域１７の面積の比である。第２平面ＰＬ２は、例えば、Ｘ－Ｙ平面に沿い、第７半導体領域１７を通る。第７半導体領域１７は、第２体積比を有する。第２体積比は、半導体部材１０の体積に対する第７半導体領域１７の体積の比である。
例えば、第２不純物濃度は、第１不純物濃度よりも高い。例えば、第２キャリア濃度は、第１キャリア濃度よりも高い。例えば、第２厚さｚ２は、第１厚さｚ１よりも厚い。例えば、第２面積比は、第１面積比よりも高い。例えば、第２体積比は、第１体積比よりも高い。
これにより、後述するように、ターンオフスイッチング損失Ｅｏｆｆを低減できる。例えば、コレクタ－エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低くできる。第４半導体領域１４における第２導電形のキャリア濃度が低いことで、例えば、逆回復動作時スイッチング損失Ｅｒｒを低減できる。
以下、半導体装置の特性の例について説明する。以下では、ＩＧＢＴ動作のオフ時の特性と、第４半導体領域１４と第７半導体領域１７とにおけるキャリア濃度の差と、の関係について説明する。
図３は、半導体装置における特性を例示するグラフ図である。
図３の横軸は、キャリア濃度の比ＣＲである。比ＣＲは、第４半導体領域１４における第２導電形のキャリア濃度（第１キャリア濃度Ｃ１）に対する第７半導体領域１７における第２導電形のキャリア濃度（第２キャリア濃度Ｃ２）の比である。比ＣＲは、Ｃ２／Ｃ１である。図３の縦軸は、ターンオフスイッチング損失Ｅｏｆｆの低減量Ｅｏｆｆ＿１である。ターンオフスイッチング損失Ｅｏｆｆの低減量Ｅｏｆｆ＿１は、第４電極５４が設けられない構成におけるターンオフスイッチング損失Ｅｏｆｆを基準にした低減量である。ターンオフスイッチング損失Ｅｏｆｆの低減量Ｅｏｆｆ＿１が大きいことは、ターンオフスイッチング損失Ｅｏｆｆが小さいことに対応する。図３においては、第３電極５３の電位がオフ状態になる時刻に、第４電極５４の電位はオン状態となる。
図３に示すように、比ＣＲが高くなると、ターンオフスイッチング損失Ｅｏｆｆの低減量Ｅｏｆｆ＿１が大きくなる。図３から、比ＣＲを高くすることで、ターンオフスイッチング損失Ｅｏｆｆを小さくすることができることが分かる。比ＣＲが高いと、オン状態で蓄積されるキャリアが多くなると考えられる。従って、比ＣＲが高いと、第４電極５４をオンすることで排出可能なキャリア総量が多くなる。これにより、ターンオフスイッチング損失Ｅｏｆｆが小さくなると考えられる。
図４は、半導体装置における特性を例示するグラフ図である。
図４においては、第３電極５３の電位がオフ状態になる時刻の前に、第４電極５４の電位はオン状態となる。図４の例において、第４電極５４の電位はオン状態となる時刻と、第３電極５３の電位がオフ状態になる時刻と、の差は、６０μｓである。図４の横軸は、の比ＣＲである。図４の縦軸は、ターンオフスイッチング損失Ｅｏｆｆの低減量Ｅｏｆｆ＿１である。図４に示す例においても、比ＣＲが高くなると、ターンオフスイッチング損失Ｅｏｆｆの低減量Ｅｏｆｆ＿１が大きくなる。
図５は、半導体装置における特性を例示するグラフ図である。
図５の横軸は、の比ＣＲである。図５の縦軸は、コレクタ－エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の低減量ＶＣＥ（ｓａｔ）＿１である。コレクタ－エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の低減量ＶＣＥ（ｓａｔ）＿１は、第４電極５４が設けられない構成におけるコレクタ－エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を基準にした低減量である。図５から分かるように、比ＣＲが高くなると、コレクタ－エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の低減量ＶＣＥ（ｓａｔ）＿１である。比ＣＲが高くすることで、コレクタ－エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低くできる。
図３～図５から、第４半導体領域１４における第２導電形のキャリア濃度（第１キャリア濃度Ｃ１）に対する第７半導体領域１７における第２導電形のキャリア濃度（第２キャリア濃度Ｃ２）の比ＣＲが２０以上であることが好ましい。これにより、例えば、ターンオフスイッチング損失Ｅｏｆｆを小さくできる。例えば、コレクタ－エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低くできる。
実施形態においては、例えば、第７半導体領域１７における第２導電形のキャリアの量が、第４半導体領域１４における第２導電形のキャリアの量よりも多い。例えば、ＩＧＢＴ動作において、第２電極５２における正孔の注入効率が高い。例えば、ＩＧＢＴ動作における第２電極５２における正孔の注入効率は、ダイオード動作における第１電極５１における正孔注入効率よりも高い。ダイオード動作における逆回復動作時スイッチング損失Ｅｒｒを低減し易くなる。一方、ＩＧＢＴ動作のオフ時には、高いキャリア濃度の第２電極５２では、上ターンオフスイッチング損失Ｅｏｆｆを低減できる。
実施形態においては、例えば、ターンオフスイッチング損失Ｅｏｆｆを効果的に低減できる。例えば、コレクタ－エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を効果的に低減できる。
このように、第７半導体領域１７における第２導電形のキャリア濃度（第２キャリア濃度）を第４半導体領域１４における第２導電形のキャリア濃度（第１キャリア濃度）よりも高くすることで、例えば損失が低減できる。実施形態によれば、損失を低減できる半導体装置が提供できる。
実施形態において、第２キャリア濃度は、第１キャリア濃度の２０倍以上であることが好ましい。これにより、損失を効果的に低減できる。例えば、第２キャリア濃度は、第１キャリア濃度の２０００倍以下で良い。
実施形態において、第４半導体領域１４及び第７半導体領域１７は、第１導電形の領域に第２導電形の不純物を導入することで形成されても良い。この場合、これらの領域における第２導電形の不純物の濃度の差によりキャリア濃度の差が形成されても良い。
実施形態において、例えば、第２不純物濃度は、第１不純物濃度の２０倍以上であることが好ましい。これにより、損失を効果的に低減できる。例えば、第２不純物濃度は、第１不純物濃度の２０００倍以下で良い。
図３の例では、第４半導体領域１４及び第７半導体領域１７における不純物濃度の差と、電気的な特性と、の関係を示している。図３に例示した特性は、第４半導体領域１４及び第７半導体領域１７における体積の差によっても得られる。
例えば、第７半導体領域１７の第２厚さｚ２が第４半導体領域１４の第１厚さｚ１よりも厚いことで、損失が低減できる。これにより、損失を低減できる。
例えば、第２平面ＰＬ２における単位面積に対する第７半導体領域１７の面積の比（第２面積比）が、第１平面ＰＬ１における単位面積に対する第４半導体領域１４の面積の比（第１面積比）よりも高いことで、損失が低減できる。実施形態において、例えば、第２面積比は、第１面積比の２０倍以上である。これにより、損失を効果的に低減できる。例えば、第２面積比は、第１面積比の２０００倍以下で良い。
例えば、半導体部材１０の体積に対する第７半導体領域１７の体積の比（第２体積比）が、半導体部材１０の体積に対する第４半導体領域１４の体積の比（第１体積比）よりも高いいことで、損失が低減できる。実施形態において、例えば、第２体積比は、第１体積比の２０倍以上である。これにより、損失を効果的に低減できる。
例えば、第４半導体領域１４と第７半導体領域１７との間で、Ｘ軸方向の長さ（第１幅ｗ１及び第２幅ｗ２：図２（ｃ）参照））が変更されることで、体積比が変更されても良い。第４半導体領域１４と第７半導体領域１７との間で、Ｙ軸方向の長さ（第１長さＬ１及び第２長さＬ２：図２（ｃ）参照）が変更されることで、体積比が変更されても良い。
以下、実施形態に係る半導体装置のいくつかの例について説明する。以下において、半導体装置１１０と同様の構成を適用して良い部分については、説明を省略する。
図６（ａ）～図６（ｃ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図６（ｂ）は、図６（ａ）のＡ１－Ａ２線断面図である。図６（ｃ）は、図６（ａ）のＡ３－Ａ４線断面図である。
図６（ａ）に示すように、半導体装置１１０ａにおいては、第７半導体領域１７の第２厚さｚ２が第４半導体領域１４の第１厚さｚ１の厚さよりも厚い。実施形態において、例えば、第２厚さｚ２は、第１厚さｚ１の２０倍以上である。これにより、損失を効果的に低減できる。第２厚さｚ２は、第１厚さｚ１の２０００倍以下で良い。
図７（ａ）～図７（ｃ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図７（ｂ）は、図７（ａ）のＡ１－Ａ２線断面図である。図７（ｃ）は、図７（ａ）のＡ３－Ａ４線断面図である。
図７（ｂ）及び図７（ｃ）に示すように、半導体装置１１０ｂにおいては、第７半導体領域１７の第２方向（Ｘ軸方向）に沿う第２幅ｗ２は、第４半導体領域１４の第２方向に沿う第１幅ｗ１よりも大きい。実施形態において、例えば、第２幅ｗ２は第１幅ｗ１の２０倍以上２０００倍以下である。これにより、損失を効果的に低減できる。
図８（ａ）～図８（ｃ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図８（ｂ）は、図８（ａ）のＡ１－Ａ２線断面図である。図８（ｃ）は、図８（ａ）のＡ３－Ａ４線断面図である。
図８（ｂ）及び図８（ｃ）に示すように、半導体装置１１０ｃにおいても、第７半導体領域１７の第２幅ｗ２は、第１幅ｗ１よりも大きい。半導体装置１１０ｃにおいては、第３半導体領域１３と第４半導体領域１４との間に、第２半導体領域１２の一部がある。第６半導体領域１６と第４半導体領域１７との間に、第５半導体領域１５の一部がある。半導体装置１１０ｃにおいても、損失を低減できる。
図９（ａ）～図９（ｃ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図９（ｂ）は、図９（ａ）のＡ１－Ａ２線断面図である。図９（ｃ）は、図９（ａ）のＡ３－Ａ４線断面図である。
図９（ｂ）及び図９（ｃ）に示すように、半導体装置１１０ｄにおいて、複数の第４半導体領域１４、及び、複数の第７半導体領域１７が設けられる。複数の第４半導体領域１４、及び、複数の第７半導体領域１７のそれぞれは、島状である。複数の第４半導体領域１４の１つと、複数の第４半導体領域１４の別の１つと、の間に第２半導体領域１２の一部がある。複数の第７半導体領域１７の１つと、複数の第７半導体領域１７の別の１つと、の間に第５半導体領域１５の一部がある。
半導体装置１１０ｄにおいては、第４半導体領域１４と第７半導体領域１７との間で、Ｙ軸方向の長さが異なる。例えば、第１方向（Ｚ軸方向）及び第２方向（例えばＸ軸方向）を含む平面と交差する方向を第４方向とする。第４方向は、例えば、Ｙ軸方向である。第４方向に沿う第７半導体領域１７の第２長さＬ２は、第４方向に沿う第４半導体領域１４の第１長さＬ１よりも長い。半導体装置１１０ｄにおいても、損失を低減できる。実施形態において、例えば、第２長さＬ２は、第１長さＬ１の２０倍である。これにより、損失を効果的に低減できる。例えば、第２長さＬ２は、第１長さＬ１の２０００倍以下で良い。
図１０（ａ）～図１０（ｃ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１０（ｂ）は、図１０（ａ）のＡ１－Ａ２線断面図である。図１０（ｃ）は、図１０（ａ）のＡ３－Ａ４線断面図である。
図１０（ｂ）及び図１０（ｃ）に示すように、半導体装置１１０ｅにおいても、複数の第４半導体領域１４、及び、複数の第７半導体領域１７が設けられる。半導体装置１１０ｅにおいて、複数の第４半導体領域１４の間の第２半導体領域１２のＹ軸方向の長さは、複数の第７半導体領域１７の間の第５半導体領域１５のＹ軸方向の長さよりも長い。Ｘ－Ｙ平面における単位面積に対する第７半導体領域１７の面積の比（第２面積比）は、Ｘ－Ｙ平面における単位面積に対する第４半導体領域１４の面積の比（第１面積比）よりも高い。半導体装置１１０ｅにおいても、損失を低減できる。
実施形態において、第４半導体領域１４及び第７半導体領域１７において、幅及び長さの少なくともいずれかを変更することで、面積比を変更できる。面積比を変更することで、体積比が変更できる。第４半導体領域１４及び第７半導体領域１７において、厚さを変更することで、体積比を変更できる。
実施形態において、不純物濃度、キャリア濃度、及び、体積比の少なくともいずれかが変更されても良い。例えば、第７半導体領域１７は、第１不純物濃度よりも高い第２導電形の第２不純物濃度、第１キャリア濃度よりも高い第２導電形の第２キャリア濃度、及び、第１体積比よりも高い第２体積比の少なくともいずれかを有して良い。
図１１は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１１に示すように、半導体装置１１０ｆにおいては、第３半導体領域１３の少なくとも一部は、第２方向（例えばＸ軸方向）において、第３電極５３の一部と第２半導体領域１２の一部と、の間にある。第６半導体領域１６の少なくとも一部は、第３方向（例えばＸ軸方向）において、第４電極５４の一部と第５半導体領域１５の一部と、の間にある。Ｚ軸方向において、第２半導体領域１２と第４半導体領域１４との間に第３半導体領域１３がある。Ｚ軸方向において、第５半導体領域１５と第７半導体領域１７との間に第６半導体領域１６がある。
このように、第３半導体領域１３の少なくとも一部は、第２方向（Ｘ軸方向）において第３電極５３の一部と第４半導体領域１４との間の第１位置、及び、第２方向において第３電極５３の一部と第２半導体領域１２の一部と、の間の第２位置の少なくともいずれかにある。第６半導体領域１６の少なくとも一部は、第３方向（Ｘ軸方向）において第４電極５４の一部と第７半導体領域１７との間の第３位置、及び、第３方向において第４電極５４の一部と第５半導体領域１５の一部と、の間の第４位置の少なくともいずれかにある。
図１２は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１２に示すように、半導体装置１１０ｇにおいては、複数の第３電極５３がＸ軸方向に並ぶ。複数の第４電極５４がＸ軸方向に並ぶ。複数の第３電極５３の１つのＸ軸方向における位置は、複数の第４電極５４の１つのＸ軸方向における位置と、複数の第４電極５４の別の１つのＸ軸方向における位置と、の間にある。複数の第４電極５４の１つのＸ軸方向における位置は、複数の第３電極５３の１つのＸ軸方向における位置と、複数の第３電極５３の別の１つのＸ軸方向における位置と、の間にある。
図１３は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１３に示すように、半導体装置１１０ｈは、上記の第１電極５１、第２電極５２、第３電極５３、第４電極５４、第１絶縁部材４１、及び、第２絶縁部材４２に加えて、第１導電部材６１と、第２導電部材６２と、第３絶縁部材４３と、第４絶縁部材４４と、をさらに含む。
第１半導体領域１１の一部１１ｐの第１方向（Ｚ軸方向）における位置は、第２導電部材６２の第１方向における位置と、第１導電部材６１の第１方向に置ける位置と、の間にある。第３絶縁部材４３の少なくとも一部は、第１導電部材６１と半導体部材１０との間にある。第４絶縁部材４４の少なくとも一部は、第２導電部材６２と半導体部材１０との間にある。第１導電部材６１は、第１電極５１と電気的に接続される。後述するように、第１導電部材６１は、第１電極５１と電気的に接続されることが可能でも良い。第２導電部材６２は、第２電極５２と電気的に接続される。後述するように、第２導電部材６２は、第２電極５２と電気的に接続されることが可能でも良い。第１導電部材６１及び第２導電部材６２は、例えば、フィールドプレートとして機能しても良い。例えば、電界の集中が抑制される。例えば、高い耐圧が得られる。
図１４は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１４に示すように、半導体装置１１０ｉにおいても、第１導電部材６１、第２導電部材６２、第３絶縁部材４３及び第４絶縁部材４４が設けられる。半導体装置１１０ｉにおいては、第１導電部材６１は、接続部材６１Ｃ、接続部材５１Ｃ及び接続部材５１Ｌを介して、第１電極５１と電気的に接続される。第１導電部材６１と電気的に接続された端子６１Ｔが設けられても良い。第１電極５１と電気的に接続された端子５１Ｔが設けられても良い。端子５１Ｔ及び端子６１Ｔが、接続部材５１Ｌにより電気的に接続されても良い。接続部材５１Ｌは半導体装置１１０ｉに含まれなくても良い。このように、第１導電部材６１は、第１電極５１と電気的に接続されることが可能でも良い。
第２導電部材６２は、接続部材６２Ｃ、接続部材５２Ｃ及び接続部材５２Ｌを介して、第２電極５２と電気的に接続される。第２導電部材６２と電気的に接続された端子６２Ｔが設けられても良い。第２電極５２と電気的に接続された端子５２Ｔが設けられても良い。端子５２Ｔ及び端子６２Ｔが、接続部材５２Ｌにより電気的に接続されても良い。接続部材５２Ｌは半導体装置１１０ｉに含まれなくても良い。このように、第２導電部材６２は、第２電極５２と電気的に接続されることが可能でも良い。例えば、電界の集中が抑制される。例えば、高い耐圧が得られる。
半導体装置１１０ａ～１１０ｉにおいて、例えば、第７半導体領域１７は、第１不純物濃度よりも高い第２導電形の第２不純物濃度、第１キャリア濃度よりも高い第２導電形の第２キャリア濃度、及び、第１体積比よりも高い第２体積比の少なくともいずれかを有して良い。損失が低減できる。
（第２実施形態）
第２実施形態は、半導体モジュールに係る。
図１５は、第２実施形態に係る半導体モジュールを例示する模式図である。
図１５に示すように、第２実施形態に係る半導体モジュール２１０は、第１実施形態に係る半導体装置（この例では、半導体装置１１０）と、制御部７０と、を含む。制御部７０は、第１電極５１、第２電極５２、第３電極５３及び第４電極５４と電気的に接続される。制御部７０は、第３電極５３の電位、及び、第４電極５４の電位を制御できる。第３電極５３の電位、及び、第４電極５４の電位は、例えば、第１電極５１の電位を基準にした電位である。
図１６（ａ）及び図１６（ｂ）は、第２実施形態に係る半導体モジュールの動作を例示する模式図である。
図１６（ａ）及び図１６（ｂ）の横軸は、時間ｔｍである。図１６（ａ）の縦軸は、第３電極５３の電位Ｅ３である。図１６（ｂ）の縦軸は、第４電極５４の電位Ｅ４である。これらの電位は、制御部７０により制御される。
図１６（ａ）に示すように、制御部７０は、第３電極５３を第１電位Ｖ１から、第１電位Ｖ１よりも低い第２電位Ｖ２に設定する第１動作を実施可能である。第１動作は、ＩＧＢＴ動作を「ＯＮ状態」から「ＯＦＦ状態」に移行させる「オフ動作」に対応する。制御部７０は、第１動作において、第１時刻ｔ１に第３電極５３を第１電位Ｖ１から第２電位Ｖ２にする。第１電位Ｖ１は、例えば、＋１５Ｖである。第２電位Ｖ２は、例えば、－１５Ｖである。制御部７０は、このような第１動作の際に、第１時刻ｔ１の前の第２時刻ｔ２に、第４電極５４を第３電位Ｖ３から第３電位Ｖ３よりも高い第４電位Ｖ４にする。第３電位Ｖ３は、例えば、０Ｖである。第４電位Ｖ４は、例えば、＋１５Ｖである。このような動作により、ターンオフスイッチング損失Ｅｏｆｆを低減できる。
図１６（ｂ）に示すように、第１時刻ｔ１と第２時刻ｔ２との間の時間を時間差ｔｄとする。以下、時間差ｔｄを変えたときのターンオフスイッチング損失Ｅｏｆｆの変化の例について説明する。
図１７は、半導体装置における特性を例示するグラフ図である。
図１７の横軸は、ＩＧＢＴ動作のオフ時における、第３電極５３の電位の変化の時刻と、第４電極５４の電位の変化の時刻と、の時間差ｔｄである。時間差ｔｄが０のときに、第３電極５３の電位がオフ電位になるときに、第４電極５４の電位は、オン電位になる。時間差ｔｄが正のときには、第３電極５３の電位がオフ電位になった後に、第４電極５４の電位は、オン電位になる。時間差ｔｄが負のときには、第３電極５３の電位がオフ電位になる前に、第４電極５４の電位は、オン電位になる。図１７に示すように時間差ｔｄが負のときに、ターンオフスイッチング損失Ｅｏｆｆが低減する。この効果は、オン状態で蓄積されたキャリアがターンオフの直前に排出されることに起因すると考えられる。時間差ｔｄが負で時間差ｔｄの絶対値が１μｓ以上であることでターンオフスイッチング損失Ｅｏｆｆが低減できる。時間差ｔｄが負で時間差ｔｄの絶対値が５μｓ以上であることでターンオフスイッチング損失Ｅｏｆｆが低減できる。時間差ｔｄが負で時間差ｔｄの絶対値が１０μｓ以上であることで、ターンオフスイッチング損失Ｅｏｆｆが効果的に低減できる。
実施形態において、時間差ｔｄは負で、時間差ｔｄの絶対値は１０μｓ以上であることが好ましい。これにより、ターンオフスイッチング損失Ｅｏｆｆが低減できる。時間差ｔｄが負で、時間差ｔｄの絶対値が２０μｓ以上であることがさらに好ましい。これにより、ターンオフスイッチング損失Ｅｏｆｆが効果的に低減できる。時間差ｔｄが負で、時間差ｔｄの絶対値が２００μｓ以下であることが好ましい。時間差ｔｄが過度に長いと、例えば、ＩＧＢＴ動作における通電損失が大きくなる。時間差ｔｄが負で時間差ｔｄの絶対値が２００μｓ以下であることで、ＩＧＢＴ動作における通電損失が抑制し易くなる。
例えば、第３電極５３をオフ電位にしてＩＧＢＴ動作をオフする時刻よりも前に、第４電極５４をオン電位に移行させる。このとき、第７半導体領域１７における第２導電形のキャリアの量が、第４半導体領域１４における第２導電形のキャリアの量よりも多いことで、ターンオフスイッチング損失Ｅｏｆｆの低減の効果が大きくなる。これは、ターンオフの直前により多くのキャリアが排出されることが原因であると考えられる。
上記の実施形態において、第１半導体領域１１における第１導電形のキャリア濃度は、１×１０１２／ｃｍ３以上１×１０１４／ｃｍ３以下であることが好ましい。第２半導体領域１２における第２導電形のキャリア濃度は、１×１０１６／ｃｍ３以上１×１０１８／ｃｍ３以下であることが好ましい。第３半導体領域１３における第１導電形のキャリア濃度は、１×１０１８／ｃｍ３以上５×１０２０／ｃｍ３以下であることが好ましい。第４半導体領域１４における第２導電形のキャリア濃度は、１×１０１８／ｃｍ３以上１×１０２０／ｃｍ３以下であることが好ましい。第５半導体領域１５における第２導電形のキャリア濃度は、１×１０１６／ｃｍ３以上１×１０１８／ｃｍ３以下であることが好ましい。第６半導体領域１６における第１導電形のキャリア濃度は、１×１０１８／ｃｍ３以上５×１０２０／ｃｍ３以下であることが好ましい。第７半導体領域１７における第２導電形のキャリア濃度は、１×１０１８／ｃｍ３以上１×１０２０／ｃｍ３以下であることが好ましい。第８半導体領域１８における第１導電形のキャリア濃度は、１×１０１５／ｃｍ３以上１×１０１７／ｃｍ３以下であることが好ましい。第９半導体領域１９における第１導電形のキャリア濃度は、１×１０１５／ｃｍ３以上１×１０１７／ｃｍ３以下であることが好ましい。
上記の実施形態において、第１半導体領域１１における第１導電形の不純物濃度は、１×１０１２／ｃｍ３以上１×１０１４／ｃｍ３以下であることが好ましい。第２半導体領域１２における第２導電形の不純物濃度は、１×１０１６／ｃｍ３以上１×１０１８／ｃｍ３以下であることが好ましい。第３半導体領域１３における第１導電形の不純物濃度は、１×１０１８／ｃｍ３以上５×１０２０／ｃｍ３以下であることが好ましい。第４半導体領域１４における第２導電形の不純物濃度は、１×１０１８／ｃｍ３以上１×１０２０／ｃｍ３以下であることが好ましい。第５半導体領域１５における第２導電形の不純物濃度は、１×１０１６／ｃｍ３以上１×１０１８／ｃｍ３以下であることが好ましい。第６半導体領域１６における第１導電形の不純物濃度は、１×１０１８／ｃｍ３以上５×１０２０／ｃｍ３以下であることが好ましい。第７半導体領域１７における第２導電形の不純物濃度は、１×１０１８／ｃｍ３以上１×１０２０／ｃｍ３以下であることが好ましい。第８半導体領域１８における第１導電形の不純物濃度は、１×１０１５／ｃｍ３以上１×１０１７／ｃｍ３以下であることが好ましい。第９半導体領域１９における第１導電形の不純物濃度は、１×１０１５／ｃｍ３以上１×１０１７／ｃｍ３以下であることが好ましい。
半導体部材は、例えば、シリコンを含む。半導体部材は、例えば、化合物半導体などを含んでも良い。第１電極５１は、例えば、アルミニウムなどを含む。第２電極５２は、例えば、アルミニウムなどを含む。第３電極５３、第４電極５４、第１導電部材６１及び第２導電部材６２の少なくともいずれかは、例えば、導電性のシリコンを含む。第１～第４絶縁部材４１～４４は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、及び、酸化アルミニウムなどを含む。
実施形態において、半導体領域の形状などに関する情報は、例えば、電子顕微鏡観察などにより得られる。半導体領域における不純物濃度に関する情報は、例えば、ＥＤＸ（Energy Dispersive X-ray Spectroscopy）、または、ＳＩＭＳ（Secondary Ion Mass Spectrometry）などにより得られる。半導体領域におけるキャリア濃度に関する情報は、例えば、ＳＣＭ（Scanning Capacitance Microscopy）などにより得られる。
実施形態によれば、損失を低減できる半導体装置及び半導体モジュールを提供できる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる、半導体部材、半導体領域、導電部材、電極及び絶縁部材などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…半導体部材、 １１～１９…第１～第９半導体領域、 １１ｐ…一部、 ４１～４４…第１～第４絶縁部材、 ５１～５４…第１～第４電極、 ５１Ｃ、５２Ｃ…接続部材、 ５１Ｌ、５２Ｌ…接続部材、 ５１Ｔ、５２Ｔ…端子、 ６１、６２…第１、第２導電部材、 ６１Ｃ、６２Ｃ…接続部材、 ６１Ｔ、６２Ｔ…端子、 ７０…制御部、 １１０、１１０ａ～１１０ｉ…半導体装置、 ２１０…半導体モジュール、 ＣＲ…比、 Ｅ３、Ｅ４…電位、 Ｅｏｆｆ…ターンオフスイッチング損失、 Ｅｏｆｆ＿１…低減量、 Ｌ１、Ｌ２…第１、第２長さ、 ＰＬ１、ＰＬ２…第１、第２平面、 Ｖ１～Ｖ４…第１～第４電位、 ＶＣＥ（ｓａｔ）＿１…低減量、 ｄ１～ｄ４…第１～第４距離、 ｔ１、ｔ２…第１、第２時刻、 ｔｄ…時間差、 ｔｍ…時間、 ｗ１、ｗ２…第１、第２幅、 ｚ１、ｚ２…第１、第２厚さ

Claims (20)

  1. 第１電極と、
    第２電極であって、前記第２電極から前記第１電極への方向は、第１方向に沿う、前記第２電極と、
    前記第１方向において前記第２電極と前記第１電極との間に設けられた半導体部材であって、前記第１半導体部材は、
    第１導電形の第１半導体領域と、
    前記第１半導体領域と前記第１電極との間に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域と前記第１電極との間に設けられた前記第１導電形の第３半導体領域と、
    前記第２半導体領域と前記第１電極との間に設けられた前記第２導電形の第４半導体領域であって、前記第４半導体領域は、前記第２導電形の第１不純物濃度、前記第２導電形の第１キャリア濃度、及び、前記半導体部材の体積に対する前記第４半導体領域の体積の第１体積比を有し、前記第４半導体領域と、
    前記第１半導体領域と前記第２電極との間に設けられた前記第２導電形の第５半導体領域と、
    前記第５半導体領域と前記第２電極との間に設けられた前記第１導電形の第６半導体領域と、
    前記第５半導体領域と前記第２電極との間に設けられた前記第２導電形の第７半導体領域であって、前記第７半導体領域は、前記第１不純物濃度よりも高い前記第２導電形の第２不純物濃度、前記第１キャリア濃度よりも高い前記第２導電形の第２キャリア濃度、及び、前記第１体積比よりも高い第２体積比の少なくともいずれかを有し、前記第２体積比は、前記半導体部材の前記体積に対する前記第７半導体領域の体積比である、前記第７半導体領域と、
    を含む、前記半導体部材と、
    第３電極であって、前記第３電極の一部から前記第２半導体領域への第２方向は、前記第１方向と交差し、前記第３半導体領域の少なくとも一部は、前記第２方向において前記第３電極の一部と前記第４半導体領域との間の第１位置、及び、前記第２方向において前記第３電極の前記一部と前記第２半導体領域の一部と、の間の第２位置の少なくともいずれかにある、前記第３電極と、
    第４電極であって、前記第４電極の一部から前記第５半導体領域への第３方向は、前記第１方向と交差し、前記第６半導体領域の少なくとも一部は、前記第３方向において前記第４電極の一部と前記第７半導体領域との間の第３位置、及び、前記第３方向において前記第４電極の前記一部と前記第５半導体領域の一部と、の間の第４位置の少なくともいずれかにある、前記第４電極と、
    第１絶縁部材であって、前記第１絶縁部材の少なくとも一部は、前記第３電極と前記半導体部材との間にある、前記第１絶縁部材と、
    第２絶縁部材であって、前記第２絶縁部材の少なくとも一部は、前記第４電極と前記半導体部材との間にある、前記第２絶縁部材と、
    を備えた半導体装置。
  2. 前記第２キャリア濃度は、前記第１キャリア濃度の２０倍以上である、請求項１記載の半導体装置。
  3. 前記第２不純物濃度は、前記第１不純物濃度の２０倍以上である、請求項１または２に記載の半導体装置。
  4. 前記第２体積比は、前記第１体積比の２０倍以上ある、請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記第７半導体領域の前記第１方向に沿う第２厚さは、前記第４半導体領域１４の前記第１方向の第１厚さよりも厚い、請求項１～４のいずれか１つに記載の半導体装置。
  6. 前記第１方向と交差する第２平面における単位面積に対する前記第７半導体領域の第２面積比は、前記第１方向と交差する第１平面における単位面積に対する前記第４半導体領域の第１面積比よりも高い、請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記第７半導体領域の前記第２方向に沿う第２幅は、前記第４半導体領域の前記第２方向に沿う第１幅よりも大きい、請求項１～６のいずれか１つに記載の半導体装置。
  8. 前記第１方向及び前記第２方向を含む平面と交差する第４方向に沿う前記第７半導体領域の第２長さは、前記第４方向に沿う前記第４半導体領域の第１長さよりも長い、請求項１～７のいずれか１つに記載の半導体装置。
  9. 前記第２電極と前記第３電極との間の前記第１方向に沿う第１距離は、前記第２電極と前記第２半導体領域との間の第１方向に沿う第２距離よりも短く、
    前記第１電極と前記第４電極との間の前記第１方向に沿う第３距離は、前記第１電極と前記第５半導体領域との間の第１方向に沿う第４距離よりも短い、請求項１～８のいずれか１つに記載の半導体装置。
  10. 前記第１キャリア濃度は、前記第２半導体領域における前記第２導電形のキャリア濃度よりも高く、
    前記第２キャリア濃度は、前記第５半導体領域における前記第２導電形のキャリア濃度よりも高い、請求項１～９のいずれか１つに記載の半導体装置。
  11. 前記第３半導体領域における前記第１導電形のキャリア濃度は、前記第１半導体領域における前記第１導電形のキャリア濃度よりも高く、
    前記第６半導体領域における前記第１導電形のキャリア濃度は、前記第１半導体領域における前記第１導電形の前記キャリア濃度よりも高い、請求項１～１０のいずれか１つに記載の半導体装置。
  12. 前記半導体部材は、
    前記第１半導体領域と前記第２半導体領域との間に設けられた前記第１導電形の第８半導体領域と、
    前記第１半導体領域と前記第５半導体領域との間に設けられた前記第１導電形の第９半導体領域と、
    をさらに含み、
    前記第８半導体領域における前記第１導電形の不純物濃度は、前記第１半導体領域における前記第１導電形の不純物濃度よりも高く、
    前記第９半導体領域における前記第１導電形の不純物濃度は、前記第１半導体領域における前記第１導電形の前記不純物濃度よりも高い、請求項１～１１のいずれか１つに記載の半導体装置。
  13. 前記第３半導体領域及び前記第４半導体領域は、前記第１電極と電気的に接続され、
    前記第６半導体領域及び前記第７半導体領域は、前記第２電極と電気的に接続された、請求項１～１２のいずれか１つに記載の半導体装置。
  14. 前記第１半導体領域の一部は、前記第１方向において、前記第４電極と前記第３電極との間にある、請求項１～１３のいずれか１つに記載の半導体装置。
  15. 前記第３半導体領域から前記第４半導体領域への方向は、前記第１方向と交差し、
    前記第６半導体領域から前記第７半導体領域への方向は、前記第１方向と交差した、請求項１～１４のいずれか１つに記載の半導体装置。
  16. 前記第３半導体領域の少なくとも一部は、前記第３電極の一部と前記第４半導体領域との間にある、請求項１～１５のいずれか１つに記載の半導体装置。
  17. 前記第６半導体領域の少なくとも一部は、前記第４電極の一部と前記第７半導体領域との間にある、請求項１～１６のいずれか１つに記載の半導体装置。
  18. 第１導電部材と、
    第２導電部材と、
    第３絶縁部材と、
    第４絶縁部材と、
    をさらに備え、
    前記第１半導体領域の前記一部の前記第１方向における前記位置は、前記第２導電部材の前記第１方向における位置と、前記第１導電部材の前記第１方向に置ける位置と、の間にあり、
    前記第３絶縁部材の少なくとも一部は、前記第１導電部材と前記半導体部材との間にある、前記第１絶縁部材と、
    前記第４絶縁部材の少なくとも一部は、前記第２導電部材と前記半導体部材との間にあり、
    前記第１導電部材は、前記第１電極と電気的に接続された、または、前記第１電極と電気的に接続されることが可能であり、
    前記第２導電部材は、前記第２電極と電気的に接続された、または、前記第２電極と電気的に接続されることが可能である、請求項１～１７のいずれか１つに記載の半導体装置。
  19. 請求項１～１８のいずれか１つに記載の半導体装置と、
    前記第３電極及び前記第４電極と電気的に接続された制御部と、
    前記制御部は、前記第３電極を第１電位から前記第１電位よりも低い第２電位に設定する第１動作の際に、前記第３電極を前記第１電位から前記第２電位にする第１時刻の前の第２時刻に、前記第４電極を第３電位から前記第３電位よりも高い第４電位にする、半導体モジュール。
  20. 前記第１時刻と前記第２時刻との間の時間は、１μｓ以上２００μｓ以下である、請求項１９記載の半導体モジュール。
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