JP2022046313A - 半導体素子および半導体装置 - Google Patents

半導体素子および半導体装置 Download PDF

Info

Publication number
JP2022046313A
JP2022046313A JP2020152286A JP2020152286A JP2022046313A JP 2022046313 A JP2022046313 A JP 2022046313A JP 2020152286 A JP2020152286 A JP 2020152286A JP 2020152286 A JP2020152286 A JP 2020152286A JP 2022046313 A JP2022046313 A JP 2022046313A
Authority
JP
Japan
Prior art keywords
electrode
semiconductor
semiconductor layer
layer
electrically connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020152286A
Other languages
English (en)
Other versions
JP7387562B2 (ja
Inventor
陽子 岩鍜治
Yoko Iwakaji
知子 末代
Tomoko Matsudai
裕子 糸数
Hiroko Itokazu
圭子 河村
Keiko Kawamura
香織 布施
Kaori Fuse
貴子 もたい
Takako Motai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2020152286A priority Critical patent/JP7387562B2/ja
Priority to US17/201,108 priority patent/US11575031B2/en
Priority to CN202110835837.8A priority patent/CN114171590A/zh
Publication of JP2022046313A publication Critical patent/JP2022046313A/ja
Application granted granted Critical
Publication of JP7387562B2 publication Critical patent/JP7387562B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes

Abstract

【課題】スイッチング損失を低減できる半導体素子およびそれを用いた半導体装置を提供する。【解決手段】半導体素子は、半導体部と、前記半導体部の表面上に設けられた第１電極と、前記半導体部の裏面上に設けられた第２電極と、前記半導体部の裏面上において、前記第２電極から離間して設けられた第３電極と、前記半導体部と前記第１電極との間に設けられた制御電極と、を備える。前記半導体部は、第１導電形の第１層と、第２導電形の第２層と、前記第１導電形の第３層と、前記第２導電形の第４層と、を含む。前記第２層は、前記第１層と前記第１電極との間に設けられ、前記第１絶縁膜を介して前記制御電極に向き合う。前記第３層は、前記第２層と前記第１電極との間に選択的に設けられ、前記第１電極に電気的に接続される。前記第４層は、前記第２電極と前記第１層との間に設けられ、前記第２電極に電気的に接続される。前記第１層は、前記半導体部の前記裏面において前記第３電極に接続される。【選択図】図１

Description

実施形態は、半導体素子および半導体装置に関する。
近年、６００Ｖ以上の耐圧の半導体素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor）が広く用いられている。ＩＧＢＴは、例えば、電力変換器を構成するスイッチとして用いられる。このため、ＩＧＢＴには、オン抵抗が低く、スイッチング速度が速いことが望まれる。これにより、電力変換器の電力損失を低減することが可能となる。
特開平１－５７６７４号公報
実施形態は、スイッチング損失を低減できる半導体素子および半導体装置を提供する。
実施形態に係る半導体素子は、半導体部と、前記半導体部の表面上に設けられた第１電極と、前記半導体部の裏面上に設けられた第２電極と、前記半導体部の裏面上において、前記第２電極から離間して設けられた第３電極と、前記半導体部と前記第１電極との間に設けられ、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第１電極から第２絶縁膜により電気的に絶縁された制御電極と、を備える。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、前記第２導電形の第４半導体層と、を含む。前記第１半導体層は、前記第１電極と前記第２電極との間、および、前記第１電極と前記第３電極との間に延在する。前記第２半導体層は、前記第１半導体層と前記第１電極との間に設けられ、前記第１絶縁膜を介して前記制御電極に向き合う。前記第３半導体層は、前記第２半導体層と前記第１電極との間に選択的に設けられ、前記第１絶縁膜に接し、前記第１電極に電気的に接続される。前記第４半導体層は、前記第２電極と前記第１半導体層との間に設けられ、前記第２電極に電気的に接続される。前記第１半導体層は、前記半導体部の前記裏面において前記第３電極に接続される。
実施形態に係る第１半導体素子を示す模式断面図である。 実施形態に係る第２半導体素子を示す模式断面図である。 実施形態に係る半導体装置を示す回路図である。 実施形態の変形例に係る半導体装置を示す回路図である。 実施形態の変形例に係る第３半導体素子を示す模式断面図である。 実施形態の変形例に係る第４半導体素子を示す模式断面図である。 実施形態の変形例に係る第５半導体素子を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る第１半導体素子１を示す模式断面図である。第１半導体素子１は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
図１に示すように、第１半導体素子１は、半導体部１０と、第１電極２０と、第２電極３０と、第３電極４０と、制御電極５０と、を備える。半導体部１０は、例えば、シリコンである。
第１電極２０は、半導体部１０の表面上に設けられる。第１電極２０は、例えば、エミッタ電極である。第２電極３０および第３電極４０は、半導体部１０の裏面上に設けられる。第２電極３０は、例えば、コレクタ電極である。第２電極３０および第３電極４０は、半導体部１０の裏面上において、相互に離間して設けられる。第１電極２０、第２電極３０および第３電極４０は、例えば、金（Ａｕ）もしくはアルミニウム（Ａｌ）を含む金属層である。
制御電極５０は、半導体部１０と第１電極２０との間に設けられる。制御電極５０は、例えば、ゲート電極である。制御電極５０は、半導体部１０の表面側に設けられたトレンチＧＴの内部に配置され、半導体部１０から第１絶縁膜５３により電気的に絶縁される。また、制御電極５０は、第２絶縁膜５５により第１電極２０から電気的に絶縁される。制御電極５０は、例えば、導電性のポリシリコンである。第１絶縁膜５３は、例えば、ゲート絶縁膜である。第２絶縁膜５５は、例えば、層間絶縁膜である。第１絶縁膜５３および第２絶縁膜５５は、例えば、シリコン酸化膜である。
半導体部１０は、例えば、第１導電形の第１半導体層１１と、第２導電形の第２半導体層１３と、第１導電形の第３半導体層１５と、第２導電形の第４半導体層１７と、を含む。以下の説明では、第１導電形をｎ形、第２導電形をｐ形として記載する。
第１半導体層１１は、例えば、ｎ形ベース層である。第１半導体層１１は、第１電極２０と第２電極３０との間、および、第１電極２０と第３電極４０との間に延在する。トレンチＧＴは、半導体部１０の表面から第１半導体層１１中に延在するように設けられる。
第２半導体層１３は、例えば、ｐ形ベース層である。第２半導体層１３は、第１半導体層１１と第１電極２０との間に設けられる。第２半導体層１３は、第１絶縁膜５３を介して制御電極５０に向き合う。第２半導体層１３は、第１電極２０に電気的に接続される。
第３半導体層１５は、例えば、ｎ形エミッタ層である。第３半導体層１５は、第２半導体層１３と第１電極２０との間に選択的に設けられる。第３半導体層１５は、第１絶縁膜５３に接し、第１電極２０に電気的に接続される。
第４半導体層１７は、例えば、ｐ形コレクタ層である。第４半導体層１７は、第１半導体層１１と第２電極３０との間に設けられる。第４半導体層１７は、第２電極３０に電気的に接続される。
第１半導体層１１は、例えば、第４半導体層１７と共に、半導体部１０の裏面に露出される。第３電極４０は、半導体部１０の裏面側に露出された第１半導体層１１に電気的に接続される。
なお、第１半導体層１１と第４半導体層１７との間に、第１導電形領域、所謂、ｎ形バッファ領域（図示しない）を設けても良い。第１導電形領域は、第１半導体層１１の第１導電形不純物よりも高濃度の第１導電形不純物を含む。また、第１半導体層１１と第３電極４０との間に、第１導電形のコンタクト領域（図示しない）を設けても良い。コンタクト領域は、第１半導体層１１の第１導電形不純物よりも高濃度の第１導電形不純物を含む。
実施形態に係る第１半導体素子１を用いて、電力変換装置を構成する場合、例えば、第２電極３０および第３電極４０に、第２半導体素子２を接続することが好ましい。第２半導体素子２は、例えば、ＭＯＳトランジスタである。なお、第２半導体素子２は、以下の例に限定される訳ではなく、例えば、バイポーラトランジスタであっても良い。
図２は、実施形態に係る第２半導体素子２を示す模式断面図である。第２半導体素子２は、半導体部１０３と、第４電極１２０と、第５電極１３０と、制御電極１４０と、を含む。半導体部１０３は、例えば、シリコンである。
第４電極１２０は、例えば、ソース電極である。第４電極１２０は、半導体部１０３の表面側に設けられる。第５電極１３０は、例えば、ドレイン電極である。第５電極１３０は、半導体部１０３の裏面上に設けられる。第４電極１２０および第５電極１３０は、例えば、金（Ａｕ）もしくはアルミニウム（Ａｌ）を含む金属層である。
制御電極１４０は、例えば、ゲート電極である。制御電極１４０は、例えば、プレナー型構造を有し、半導体部１０３の表面上に設けられる。制御電極１４０は、例えば、導電性のポリシリコンである。制御電極１４０は、半導体部１０３から第３絶縁膜１４３により電気的に絶縁される。第３絶縁膜１４３は、例えば、ゲート絶縁膜である。第３絶縁膜は、例えば、シリコン酸化膜である。
第４電極１２０は、制御電極１４０を覆うように設けられる。制御電極１４０は、第４絶縁膜１４５により第４電極１２０から電気的に絶縁される。第４絶縁膜１４５は、例えば、層間絶縁膜である。第４絶縁膜１４５は、例えば、シリコン酸化膜である。
半導体部１０３は、第１導電形の第５半導体層１１１と、第２導電形の第６半導体層１１３と、第１導電形の第７半導体層１１５と、を含む。
第５半導体層１１１は、例えば、ｎ形ドリフト層である。第５半導体層１１１は、第４電極１２０と第５電極１３０との間に延在する。第５半導体層１１１は、第５電極１３０に電気的に接続される。
第６半導体層１１３は、例えば、ｐ形拡散層である。第６半導体層１１３は、第５半導体層１１１と第４電極１２０との間に選択的に設けられる。第６半導体層１１３は、半導体部１０３の表面において、半導体部１０３の表面に沿った方向、例えば、Ｘ方向に離間した部分を含む。第５半導体層１１１は、第６半導体層１１３の離間した部分の間に位置し、第３絶縁膜１４３を介して、制御電極１４０に向き合う。第６半導体層１１３は、第４電極１２０に電気的に接続される。
第７半導体層１１５は、第６半導体層１１３と第４電極１２０との間に選択的に設けられる。第７半導体層１１５は、第３絶縁膜１４３に接し、第４電極１２０に電気的に接続される。第６半導体層１１３は、第５半導体層１１１と第７半導体層１１５との間において、第３絶縁膜１４３を介して、制御電極１４０に向き合うように設けられる。
なお、第５半導体層１１と第５電極１３０との間に、図示しない第１導電形領域、所謂、ｎ形ドレイン層を設けても良い。第１導電形領域は、第５半導体層１１の第１導電形不純物よりも高濃度の第１導電形不純物を含む。
図３は、実施形態に係る半導体装置１００を示す回路図である。半導体装置１００は、第１半導体素子１および第２第２半導体素子２を含む。図中のＶｇ１及びＶｇ２は、後述する第１ゲート電圧Ｖｇ１及び第２ゲート電圧Ｖｇ２を制御するゲートドライバを示す。半導体装置１００は、ゲートドライバを備えてもよい。
図３に示すように、第１半導体素子１の第１電極２０と第２電極３０との間には、コレクタ電圧Ｖｃｅが印加される。第１半導体素子１の第３電極４０は、第２半導体素子２の第４電極１２０に電気的に接続される。第２半導体素子２の第５電極１３０は、半導体素子１の第２電極３０に電気的に接続される。
第１半導体素子１の第１電極２０と制御電極５０との間には、第１ゲート抵抗Ｒｇ１を介して、第１ゲート電圧Ｖｇ１が印加される。また、第２半導体素子２の第５電極１３０と制御電極１４０との間には、第２ゲート抵抗Ｒｇ２を介して第２ゲート電圧Ｖｇ２が印加される。以下、図１、図２および図３を参照して、半導体装置１００の制御方法を説明する。
例えば、第１半導体素子１の第１電極２０と第２電極３０との間にコレクタ電圧Ｖｃｅを印加した状態で、第１電極２０と制御電極５０との間に印加された第１ゲート電圧Ｖｇ１を、制御電極５０の閾値電圧よりも低い電圧、例えば、－１５Ｖから、閾値電圧よりも高い電圧、例えば、＋１５Ｖに上昇させる。これにより、第１半導体素子１はオン状態となり、第２電極３０と第１電極２０との間にオン電流が流れる。コレクタ電圧Ｖｃｅは、第１半導体素子１のオン抵抗とオン電流との積で表される電圧に低下する。この間、制御電極１４０の電位は、第２ゲート電圧Ｖｇ２により、その閾値以下に保持され、第２半導体素子２はオフ状態にある。
第１半導体素子１のオン状態では、第１ゲート電圧Ｖｇ１により第２半導体層１３と第１絶縁膜５３との界面に誘起されたｎ形反転層を介して、第１電極２０から第１半導体層１１に電子が注入される。これに対応して、第４半導体層１７から第１半導体層１１に正孔が注入される。これにより、第１半導体層１１中のキャリア濃度を上昇させ、オン抵抗を低減することができる。
続いて、第１ゲート電圧Ｖｇ１を、制御電極５０の閾値電圧よりも高い電圧、例えば、＋１５Ｖから、閾値電圧よりも低い電圧、例えば、－１５Ｖに低下させる。これにより、第２半導体層１３と第１絶縁膜５３との界面に誘起されたｎ形反転層が消え、第１電極２０から第１半導体層１１への電子注入が止まる。このため、コレクタ電圧Ｖｃｅが上昇し、第１半導体層１１中の正孔は、第２半導体層１３を介して第１電極２０に排出され、電子は、第４半導体層１７を介して第２電極３０に排出される。第１半導体素子１は、第１半導体層１１中の正孔および電子が排出され、第１半導体層１１が空乏化すると、オフ状態になる。
半導体装置１００のスイッチング損失は、第１ゲート電圧Ｖｇ１を制御電極５０の閾値電圧よりも低い電圧に低下させてから、第１半導体層１１を空乏化させるまでのターンオフ時間に依存する。例えば、ターンオフ時間が長くなるほど、半導体装置１００のスイッチング損失が大きくなる。
実施形態に係る半導体装置１００の制御方法では、例えば、第１ゲート電圧Ｖｇ１を制御電極５０の閾値電圧以下に低下させると同時に、第２ゲート電圧Ｖｇ２により制御電極１４０の電位を閾値以上に上昇させ、第２半導体素子２をオン状態にする。これにより、第１半導体層１１から第３電極４０を介して電子を排出する経路が形成され、第１半導体層１１の空乏化が促進される。第４半導体層１７を介する電子の排出量が減少するため、第４半導体層１７から第１半導体層１１に正孔への注入が起こりにくくなり、蓄積キャリアの減少が促進される。この結果、半導体素子１のターンオフ時間が短縮され、スイッチング損失を低減することが可能となる。
図４は、実施形態の変形例に係る半導体装置２００を示す回路図である。図４に示すように、半導体装置２００は、第１半導体素子１と、第２半導体素子２と、第３半導体素子３と、を備える。第３半導体素子３は、例えば、ダイオードである。
図４に示すように、第１半導体素子１の第３電極４０は、第２半導体素子２の第４電極１２０に電気的に接続される。第２半導体素子２の第５電極１３０は、第１半導体素子１の第２電極３０に電気的に接続される。これにより、半導体装置２００のスイッチング損失を低減することができる。
第３半導体素子３は、第６電極１５０と、第７電極１６０を有する。第６電極１５０は、例えば、アノード電極である。第７電極１６０は、例えば、カソード電極である。図４に示すように、第６電極１５０は、第１半導体素子１の第１電極２０に電気的に接続される。第７電極１６０は、第１半導体素子１の第２電極３０に電気的に接続される。第３半導体素子３は、例えば、還流ダイオードとして機能する。
図５は、第３半導体素子３を示す模式断面図である。第３半導体素子３は、例えば、半導体部１０５と、第６電極１５０と、第７電極１６０と、を含む。第６電極１５０は、半導体部１０５の表面上に設けられる。第７電極１６０は、半導体部１０５の裏面上に設けられる。半導体部１０５は、例えば、シリコンである。第６電極１５０および第７電極１６０は、例えば、金（Ａｕ）もしくはアルミニウム（Ａｌ）を含む金属層である。
半導体部１０５は、第２導電形の第８半導体層１１７と、第１導電形の第９半導体層１１９と、を含む。第８半導体層１１７は、例えば、ｐ形アノード層である。第８半導体層１１７は、第９半導体層１１９と第６電極１５０との間に設けられ、第６電極１５０に電気的に接続される。
第９半導体層１１９は、例えば、ｎ形の真性層（Intrinsic layer）である。第９半導体層１１９は、第７電極１６０に電気的に接続される。なお、第９半導体層１１９と第７電極１６０との間に、所謂、ｎ形カソード層（図示しない）を設けても良い。ｎ形カソード層は、第９半導体層１１９のｎ形不純物よりも高濃度のｎ形不純物を含む。
図６は、実施形態の変形例に係る第４半導体素子４を示す模式断面図である。第４半導体素子４は、例えば、第２半導体素子２と第３半導体素子３とを一体化させた構造を有する。
図６に示すように、第４半導体素子４は、半導体部１１０と、第４電極１２０と、制御電極１４０と、第６電極１５０と、第７電極１６０と、を含む。半導体部１１０は、例えば、シリコンである。制御電極１４０は、例えば、プレーナー型構造を有するゲート電極である。
制御電極１４０は、半導体部１１０と第４電極１２０との間に設けられる。制御電極１４０は、第３絶縁膜１４３により半導体部１１０から電気的に絶縁される。また、制御電極１４０は、第４絶縁膜１４５により第４電極１２０から電気的に絶縁される。
半導体部１１０は、第４電極１２０と第７電極１６０との間、および、第６電極１５０と第７電極１６０との間に設けられる。第６電極１５０は、半導体部１１０の表面側において、第４電極１２０から離間して設けられる。第７電極１６０は、半導体部１１０の裏面上に設けられる。第７電極１６０は、第２半導体素子２の第５電極１３０を兼ねる。
半導体部１１０は、第１導電形の第５半導体層１１１と、第２導電形の第６半導体層１１３と、第１導電形の第７半導体層１１５と、第２導電形の第８半導体層１１７と、を含む。
第５半導体層１１１は、第４電極１２０と第７電極１６０との間、および、第６電極１５０と第７電極１６０との間に延在する。第５半導体層１１１は、第９半導体層１１９を兼ねる。
第６半導体層１１３は、第５半導体層１１１と第４電極１２０との間に選択的に設けられる。第６半導体層１１３は、半導体部１１０の表面に沿った方向、例えば、Ｘ方向において、相互に離間した部分を有し、第５半導体層１１１は、第６半導体層１１３の離間した部分の間において、第３絶縁膜１４３を介して、制御電極１４０に向き合うように設けられる。
第７半導体層１１５は、第６半導体層１１３と第４電極１２０との間に選択的に設けられる。第７半導体層１１５は、第３絶縁膜１４３に接するように設けられる。また、第６半導体層１１３は、第５半導体層１１１と第７半導体層１１５との間において、第３絶縁膜１４３を介して制御電極１４０に向き合うように設けられる。
第８半導体層１１７は、第５半導体層１１１と第６電極１５０との間に設けられる。第８半導体層１１７は、第６半導体層１１３から離間して設けられる。第６半導体層１１３と第８半導体層１１７との間には、絶縁領域１５５が設けられる。絶縁領域１５５は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）やＳＴＩ（Shallow Trench Isolation）であり、第８半導体層１１７を第６半導体層１１３から電気的に絶縁する。絶縁領域１５５は、例えば、シリコン酸化膜である。
絶縁領域１５５は、半導体部１１０の表面に沿って、第４電極１２０から第６電極１５０に向かう方向、例えば、Ｘ方向における幅ＷＩを有する。絶縁領域１５５の幅ＷＩは、例えば、半導体部１１０のＺ方向の厚さＷＳよりも広い。これにより、第６半導体層１１３と第８半導体層１１７との間において、所望の絶縁耐圧を得ることができる。
図７は、実施形態の変形例に係る第５半導体素子５を示す模式断面図である。第５半導体素子５は、ＭＯＳトランジスタとダイオードとを一体化した構造を有する。
図７に示すように、第５半導体素子５は、半導体部２１０と、第４電極２２０と、第５電極２３０と、制御電極２４０と、第６電極２５０と、第７電極２６０と、を含む。半導体部２１０は、例えば、シリコンである。
第４電極２２０、第５電極２３０、制御電極２４０および第６電極２５０は、半導体部２１０の表面側に設けられる。第７電極２６０は、半導体部２１０の裏面上に設けられる。
第４電極２２０、第５電極２３０、制御電極２４０および第６電極２５０は、相互に離間して設けられる。制御電極２４０は、第４電極２２０と第５電極２３０との間に設けられる。
制御電極２４０は、例えば、プレナー型のゲート電極であり、半導体部２１０の表面上に設けられる。制御電極２４０は、第３絶縁膜２４３により半導体部２１０から電気的に絶縁される。
半導体部２１０は、第４電極２２０と第７電極２６０との間、第５電極２３０と第７電極２６０との間、制御電極２４０と第７電極２６０との間、および、第６電極２５０と第７電極２６０との間に設けられる。
半導体部２１０は、第１導電形の第５半導体層２１１と、第２導電形の第６半導体層２１３と、第１導電形の第７半導体層２１５と、第１導電形の第２の第７半導体層２１７と、第２導電形の第８半導体層２１９と、を含む。
第５半導体層２１１は、第４電極２２０と第７電極２６０との間、第５電極２３０と第７電極２６０との間、制御電極２４０と第７電極２６０との間および第６電極２５０と第７電極２６０との間に延在する。
第６半導体層２１３は、第５半導体層２１１と第４電極２２０との間、第５半導体層２１１と第５電極２３０との間および第５半導体層２１１と制御電極２４０との間に設けられる。第６半導体層２１３は、例えば、ｐ形ウエルである。
第７半導体層２１５は、第６半導体層２１３と第４電極２２０との間に選択的に設けられる。第７半導体層２１５は、例えば、ｎ形ソース層である。第７半導体層２１５は、第３絶縁膜２４３に接するように設けられる。
第２の第７半導体層２１７は、第６半導体層２１３と第５電極２３０との間に選択的に設けられる。第２の第７半導体層２１７は、例えば、ｎ形ドレイン層である。第７半導体層２１７は、第３絶縁膜２４３に接するように設けられる。第６半導体層２１３は、第７半導体層２１５と第２の第７半導体層１１７との間において、第３絶縁膜２４３を介して制御電極２４０に向き合うように設けられる。
第８半導体層２１９は、第５半導体層２１１と第６電極１５０との間に設けられる。第８半導体層２１９は、第６半導体層２１３から離間して設けられる。第６半導体層２１３と第８半導体層２１９との間には、絶縁領域２５５が設けられる。絶縁領域２５５は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）やＳＴＩ（Shallow Trench Isolation）であり、第８半導体層２１９を第６半導体層２１３から電気的に絶縁する。絶縁領域２５５は、例えば、シリコン酸化膜である。
絶縁領域２５５は、半導体部２１０の表面に沿って、第５電極２３０から第６電極２５０に向かう方向、例えば、Ｘ方向における幅ＷＩを有する。絶縁領域２５５の幅ＷＩは、例えば、半導体部２１０のＺ方向の厚さＷＳよりも広い。これにより、第６半導体層２１３と第８半導体層２１９との間において、所望の絶縁耐圧を得ることができる。
上記のように、例えば、ＭＯＳトランジスタとダイオードとを一体化した半導体素子４もしくは５を用いることにより、半導体装置２００を構成する半導体素子の数を減らすことができる。これにより、半導体装置２００を小型化することが可能となる。
例えば、第１半導体素子１の裏面側にＭＯＳゲート構造を形成し、第１半導体素子１と第２半導体素子２とを一体化することも可能である。しかしながら、第１半導体素子の裏面側にＭＯＳゲート構造を形成することは、第１半導体素子１の製造工程の難易度を高くする。本実施形態では、第１半導体素子１の裏面側にＭＯＳゲートを形成する必要がなく、製造過程における負荷を低減できる。また、半導体素子１の裏面にＭＯＳゲート構造を形成しないので、半導体素子１の信頼性を低下させることもない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４、５…半導体素子、 １０…半導体部、 １１…第１半導体層、 １３…第２半導体層、 １５…第３半導体層、 １７…第４半導体層、 ２０…第１電極、 ３０…第２電極、 ４０…第３電極、 ５０…制御電極、 ５３…第１絶縁膜、 ５５…第２絶縁膜、 １０３、１０５、１１０、２１０…半導体部、 １１１、２１１…第５半導体層、 １１３、２１３…第６半導体層、 １１５、２１５、２１７…第７半導体層、 １１７、２１９…第８半導体層、 １１９…第９半導体層、 １２０、２２０…第４電極、 １３０、２３０…第５電極、 １５０、２５０…第６電極、 １６０、２６０…第７電極、 １４０、２４０…制御電極、 １４３、２４３…第３絶縁膜、 １４５…第４絶縁膜、 １５５、２５５…絶縁領域、 １００、２００…半導体装置、 ＧＴ…トレンチ、 Ｒｇ１、Ｒｇ２…ゲート抵抗、 Ｖｃｅ…コレクタ電圧、 Ｖｇ１…第１ゲート電圧、 Ｖｇ２…第２ゲート電圧

Claims (9)

  1. 半導体部と、
    前記半導体部の表面上に設けられた第１電極と、
    前記半導体部の裏面上に設けられた第２電極と、
    前記半導体部の裏面上において、前記第２電極から離間して設けられた第３電極と、
    前記半導体部と前記第１電極との間に設けられ、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第１電極から第２絶縁膜により電気的に絶縁された第１の制御電極と、
    を備え、
    前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、前記第２導電形の第４半導体層と、を含み、
    前記第１半導体層は、前記第１電極と前記第２電極との間、および、前記第１電極と前記第３電極との間に延在し、
    前記第２半導体層は、前記第１半導体層と前記第１電極との間に設けられ、前記第１絶縁膜を介して前記制御電極に向き合い、
    前記第３半導体層は、前記第２半導体層と前記第１電極との間に選択的に設けられ、前記第１絶縁膜に接し、前記第１電極に電気的に接続され、
    前記第４半導体層は、前記第２電極と前記第１半導体層との間に設けられ、前記第２電極に電気的に接続され、
    前記第１半導体層は、前記半導体部の前記裏面において前記第３電極に接続された半導体素子。
  2. 請求項１に記載の半導体素子と、
    前記半導体素子に電気的に接続された第２の半導体素子と、
    を備え、
    前記第２の半導体素子は、第２の半導体部と、第４電極と、第５電極と、第２の制御電極と、を有し、
    前記第４電極は、前記第２の半導体部および前記半導体素子の前記第３電極に電気的に接続され、
    前記第５電極は、前記第２の半導体部および前記半導体素子の前記第２電極に電気的に接続され、
    前記第２の制御電極は、前記第４電極と前記第５電極との間の電気的導通を制御するように設けられた半導体装置。
  3. 前記第２の半導体部は、前記第４電極と前記第５電極との間に設けられ、前記第１導電形の第５半導体層と、前記第２導電形の第６半導体層と、前記第１導電形の第７半導体層と、を含み、
    前記第５半導体層は、前記第４電極と前記第５電極との間に延在し、前記第５電極に電気的に接続され、
    前記第６半導体層は、前記第５半導体層と前記第４電極との間に設けられ、前記第２の制御電極に第３絶縁膜を介して向き合い、前記第４電極に電気的に接続され、
    前記第７半導体層は、前記第６半導体層と前記第４電極との間に選択的に設けられ、前記第３絶縁膜に接し、前記第４電極に電気的に接続される請求項２記載の半導体装置。
  4. 前記半導体素子の前記第１電極に電気的に接続された第６電極と、前記半導体素子の前記第２電極に電気的接続された第７電極と、前記第６電極と前記第７電極との間に設けられた第３の半導体部と、を含む第３の半導体素子をさらに備え、
    前記第３の半導体部は、前記第２導電形の第８半導体層と、前記第１導電形の第９半導体層と、を含み、
    前記第８半導体層は、前記第６電極に電気的に接続され、前記第９半導体層は、前記第８半導体層と前記第７電極との間に設けられ、前記第７電極に電気的に接続された請求項２または３に記載の半導体装置。
  5. 前記第２半導体素子は、前記第２の半導体部の表面上において、前記第４電極から離間して設けられた第６電極をさらに含み、
    前記第２の半導体部は、前記第２導電形の第８半導体層をさらに含み、
    前記第５半導体層は、前記第４電極と前記第５電極との間、および、前記第６電極と前記第５電極との間に延在し、
    前記第８半導体層は、前記第５半導体層と前記第６電極との間に設けられ、前記第６電極に電気的に接続される請求項３記載の半導体装置。
  6. 前記第２半導体素子は、前記第４電極と前記第６電極との間において、前記第２の半導体部の前記表面側に設けられた絶縁領域を有する請求項５記載の半導体装置。
  7. 前記第２の半導体部の前記表面に沿って、前記第４電極から前記第６電極に向かう方向における前記絶縁領域の間隔は、前記第５電極から前記第４電極に向かう方向における前記第２の半導体部の厚さよりも広い請求項６記載の半導体装置。
  8. 前記第２半導体素子は、前記第２の半導体部の表面上に設けられた前記第４電極と、前記第４電極から離間して、前記第２の半導体部の表面上に設けられた前記第５電極と、前記第４電極および前記第５電極から離間して、前記第２の半導体部の表面上に設けられた第６電極と、前記第２の半導体部の裏面上に設けられた第７電極と、をさらに含み、
    前記第２の制御電極は、前記第２の半導体部の表面上において、前記第４電極と前記第５電極との間に設けられ、
    前記第２の半導体部は、前記第１導電形の第５半導体層と、前記第２導電形の第６半導体層と、前記第１導電形の第７半導体層と、前記第１導電形の第２の第７半導体層と、前記第２導電形の第８半導体層と、を含み、
    前記第５半導体層は、前記第４電極と前記第７電極との間、前記第５電極と前記第７電極との間、前記第２の制御電極と前記第７電極との間、および、前記第６電極と前記第７電極との間に延在し、前記第７電極に電気的に接続され、
    前記第６半導体層は、前記第５半導体層と前記第４電極との間、前記第５半導体層と前記第５電極との間、および、前記第５半導体層と前記第２の制御電極との間に設けられ、前記第２の制御電極に第３絶縁膜を介して向き合い、
    前記第７半導体層は、前記第６半導体層と前記第４電極との間に選択的に設けられ、前記第３絶縁膜に接し、前記第４電極に電気的に接続され、
    前記第２の第７半導体層は、前記第６半導体層と前記第５電極との間に選択的に設けられ、前記第３絶縁膜に接し、前記第５電極に電気的に接続され、
    前記第８半導体層は、前記第５半導体層と前記第６電極との間に設けられ、前記第６電極に電気的に接続される請求項２記載の半導体装置。
  9. 前記第１の制御電極と前記第１電極との間に第１制御電圧、前記第２の制御電極と前記第５の電極との間に第２制御電圧を印加するドライバをさらに備え、
    前記ドライバは、前記第１制御電圧を前記第２半導体層にチャネルが形成される第１閾値よりも高い電圧から前記第１閾値よりも低い電圧に切り替えるとき、前記第２制御電圧として前記第４電極と前記第５電極との間に電気的導通する電圧を前記第２の制御電極に与える請求項２記載の半導体装置。
JP2020152286A 2020-09-10 2020-09-10 半導体素子および半導体装置 Active JP7387562B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2020152286A JP7387562B2 (ja) 2020-09-10 2020-09-10 半導体素子および半導体装置
US17/201,108 US11575031B2 (en) 2020-09-10 2021-03-15 Semiconductor element and semiconductor device
CN202110835837.8A CN114171590A (zh) 2020-09-10 2021-07-23 半导体元件及半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020152286A JP7387562B2 (ja) 2020-09-10 2020-09-10 半導体素子および半導体装置

Publications (2)

Publication Number Publication Date
JP2022046313A true JP2022046313A (ja) 2022-03-23
JP7387562B2 JP7387562B2 (ja) 2023-11-28

Family

ID=80470078

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020152286A Active JP7387562B2 (ja) 2020-09-10 2020-09-10 半導体素子および半導体装置

Country Status (3)

Country Link
US (1) US11575031B2 (ja)
JP (1) JP7387562B2 (ja)
CN (1) CN114171590A (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08316479A (ja) * 1995-03-14 1996-11-29 Mitsubishi Electric Corp 絶縁ゲート型半導体装置およびその製造方法
US5751024A (en) * 1995-03-14 1998-05-12 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
JP2009141270A (ja) * 2007-12-10 2009-06-25 Denso Corp 半導体装置
US20130240947A1 (en) * 2012-03-15 2013-09-19 Tomoko Matsudai Semiconductor device
JP2019068011A (ja) * 2017-10-05 2019-04-25 株式会社東芝 半導体装置
JP2019145758A (ja) * 2018-02-23 2019-08-29 株式会社 日立パワーデバイス 半導体装置および電力変換装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0821713B2 (ja) 1987-02-26 1996-03-04 株式会社東芝 導電変調型ｍｏｓｆｅｔ
JP4799829B2 (ja) 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
JP5787853B2 (ja) 2012-09-12 2015-09-30 株式会社東芝 電力用半導体装置
JP2014086600A (ja) 2012-10-24 2014-05-12 Fuji Electric Co Ltd 半導体装置、半導体装置の製造方法および半導体装置の制御方法
JP7027287B2 (ja) 2018-09-19 2022-03-01 株式会社東芝 半導体装置
JP7210342B2 (ja) * 2019-03-18 2023-01-23 株式会社東芝 半導体装置
JP7246983B2 (ja) 2019-03-20 2023-03-28 株式会社東芝 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08316479A (ja) * 1995-03-14 1996-11-29 Mitsubishi Electric Corp 絶縁ゲート型半導体装置およびその製造方法
US5751024A (en) * 1995-03-14 1998-05-12 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
JP2009141270A (ja) * 2007-12-10 2009-06-25 Denso Corp 半導体装置
US20130240947A1 (en) * 2012-03-15 2013-09-19 Tomoko Matsudai Semiconductor device
JP2013197122A (ja) * 2012-03-15 2013-09-30 Toshiba Corp 半導体装置
JP2019068011A (ja) * 2017-10-05 2019-04-25 株式会社東芝 半導体装置
JP2019145758A (ja) * 2018-02-23 2019-08-29 株式会社 日立パワーデバイス 半導体装置および電力変換装置
US20210091217A1 (en) * 2018-02-23 2021-03-25 Hitachi Power Semiconductor Device, Ltd. Semiconductor Device and Power Conversion Device

Also Published As

Publication number Publication date
US20220077306A1 (en) 2022-03-10
US11575031B2 (en) 2023-02-07
CN114171590A (zh) 2022-03-11
JP7387562B2 (ja) 2023-11-28

Similar Documents

Publication Publication Date Title
US10361191B2 (en) Semiconductor device
JP3203814B2 (ja) 半導体装置
US9299695B2 (en) Semiconductor device
US6639295B2 (en) Semiconductor device
US7808014B2 (en) Semiconductor device having insulated gate bipolar transistor
US20100213505A1 (en) Semiconductor device and method for producing a semiconductor device
CN111081770B (zh) 半导体装置
JP2983110B2 (ja) 半導体装置及びその製造方法
US9263560B2 (en) Power semiconductor device having reduced gate-collector capacitance
KR100278526B1 (ko) 반도체 소자
KR20140072729A (ko) 전력 반도체 소자 및 그 제조 방법
US20150144989A1 (en) Power semiconductor device and method of manufacturing the same
WO2019085850A1 (zh) Igbt功率器件
JP3519173B2 (ja) 横型半導体装置およびその製造方法
JPH04261065A (ja) 半導体装置
KR20150061201A (ko) 전력 반도체 소자 및 그 제조 방법
CN111668212B (zh) 半导体装置
JP2022046313A (ja) 半導体素子および半導体装置
JP2021048337A (ja) 半導体装置及び半導体回路
JP4635286B2 (ja) 半導体装置
KR100241055B1 (ko) 트렌치-게이트 수평형 절연게이트 바이폴라 트랜지스터
JP2023143682A (ja) 半導体装置
JP2023139979A (ja) 半導体装置及び半導体回路
CN115224103A (zh) 半导体器件
CN115117161A (zh) 半导体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220623

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230519

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230525

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230623

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230714

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231017

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231115

R150 Certificate of patent or registration of utility model

Ref document number: 7387562

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150