JP2019145758A - 半導体装置および電力変換装置 - Google Patents

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Abstract

【課題】電力変換装置に用いられる電流スイッチング用の半導体装置において、低い導通損失と低いスイッチング損失を両立させる。【解決手段】半導体装置１００は、Ｇｃゲート９２のみを有し、ｐ型コレクタ層４Ａの不純物濃度が高く設定されているＩＧＢＴ５１と、Ｇｓゲート９１とＧｃゲート９２とを有し、ｐ型コレクタ層４Ｂの不純物濃度が低く設定されているＩＧＢＴ５１とにより構成される。そして、半導体装置１００をターンオフする場合には、Ｇｓゲート９１、Ｇｃゲート９２ともに閾値電圧未満の電圧を印加していた状態から、Ｇｓゲート９１に先行して、Ｇｃゲートに閾値電圧以上の電圧を印加するようにする。【選択図】図２

Description

本発明は、大電流をスイッチング制御するのに好適な半導体装置およびその半導体装置を用いた電力変換装置に関する。
近年、地球温暖化が世界共通の重要な緊急課題となっている。この課題解決のために、エアコンや電子レンジなどの家電製品から鉄道や製鉄所のインバータなどの大電力機器まで広範囲に使われている電力変換装置における省エネルギー技術の貢献の期待度が高まっている。このような電力変換装置の多くは、大電力のスイッチング機能を備えたＩＧＢＴ（Insulated Gate Bipolar Transistor）や整流機能を備えたダイオードなどの半導体装置を主たる構成要素としている。そのため、大電力用のＩＧＢＴおよびダイオードなどのパワー半導体装置にも従来に増して新しい低消費電力化技術が求められている。
従来、ＩＧＢＴにおける導通損失およびターンオフ損失を低減する技術として、２つの制御可能な独立した絶縁ゲートを備えたＩＧＢＴがあった（例えば、特許文献１参照）。
また、従来、導通時のコレクタ−エミッタ間電圧が相違する２つのＩＧＢＴを並列接続することにより、ターンオフ時の電流を小さくしようとする技術があった（例えば、特許文献２または特許文献３参照）。
特許第６２２８５４２号公報 特開平６−２９０８６３号公報 特開平５−２９１９１３号公報
図２６は、従来の一般的なインバータ８０の部分回路図の例を示した図である。図２６に示したインバータ８０は、直流を３相の交流に変換する電力変換装置の例であり、６つのＩＧＢＴ７０と、６つのダイオード７２と、各ＩＧＢＴ７０の絶縁ゲート端子７１を駆動する駆動回路６７と、各駆動回路６７へ制御信号を供給する制御回路６４を含んで構成される。ここで、インバータ８０においては、互いに直列接続された２つずつのＩＧＢＴ７０の組がそれぞれ直流電源６９のプラス側電極とマイナス側電極に並列接続されて構成される。さらに、各ＩＧＢＴ７０のコレクタ−エミッタ間には、それぞれ１つずつのダイオード７２が逆並列に接続される。
このとき、各ＩＧＢＴ７０の絶縁ゲート端子７１には、それぞれのＩＧＢＴ７０をターンオンまたはターンオフさせるための位相の異なる信号電圧が繰り返し印加される。そして、直列接続された２つのＩＧＢＴ７０の接続点からは、例えば３相の交流電流が出力され、モータなどの誘導性負荷６８に供給される。
一般に、ＩＧＢＴ７０およびダイオード７２は、導通時に導通損失を発生し、スイッチング時にスイッチング損失を発生する。したがって、インバータ８０の小型化、高効率化、低消費電力化を図るためには、ＩＧＢＴ７０およびダイオード７２における導通損失とスイッチング損失を低減する必要がある。ここで、スイッチング損失は、ＩＧＢＴ７０で発生するターンオン損失およびターンオフ損失、並びに、ターンオン時にダイオード７２で発生するリカバリー損失によって構成される。
特許文献１には、ＩＧＢＴ７０における導通損失およびターンオフ損失を低減する技術として、２つの制御可能な独立した絶縁ゲートを備えたＩＧＢＴ１０１の例が開示されている。図２７は、特許文献１に示されたＩＧＢＴ１０１の断面構造の例を示した図である。
図２７に示すように、ＩＧＢＴ１０１は、コレクタ電極８とエミッタ電極７との間の電流を制御するゲート電極として、トレンチ状に形成されたＧｓゲート９１およびＧｃゲート９２を備える。これらのＧｓゲート９１およびＧｃゲート９２にエミッタ電極７よりも閾値電圧以上の高電圧が印加されると、ｐ型ウェル層２のゲート電極の界面近傍には電子の反転層が形成される。ここで、コレクタ電極８とエミッタ電極７の間に順方向電圧が印加されているときには、エミッタ電極７からｐ型ウェル層２のゲート電極界面近傍に形成された反転層を介して、電子キャリアがｎ−型ドリフト層１に注入される。その結果として、ｎ−型ドリフト層１には、ｐ型コレクタ層４から正孔キャリアが流入するので、ｎ−型ドリフト層１の内部で伝導度変調が生じ、ＩＧＢＴ１０１は導通状態となる。
次に、Ｇｓゲート９１およびＧｃゲート９２に閾値電圧未満の電圧が印加されると、伝導度変調に寄与していたキャリアは、エミッタ電極７およびコレクタ電極８へ排出され、ＩＧＢＴ１０１は、非導通状態へ移行する。すなわち、ＩＧＢＴ１０１は、ターンオフする。この際、キャリアの移動に伴い生じる電流と、エミッタ電極７とコレクタ電極８に印加される逆方向電圧とによって、ターンオフ損失と呼ばれる電力損失が生じる。
ここで、ＩＧＢＴ１０１（図２７参照）は、ゲート電極として独立した制御が可能な２つのＧｓゲート９１およびＧｃゲート９２を備えている。そして、ＩＧＢＴ１０１のターンオフ直前に、Ｇｓゲート９１に先行してＧｃゲート９２に閾値電圧未満の電圧が印加されると、Ｇｃゲート９２近傍のｎ−型ドリフト層１での伝導度変調が抑制される。その結果、キャリア濃度が低減したｎ−型ドリフト層１を一時的に実現することができる。これにより、ターンオフ時にｎ−型ドリフト層１から排出されるキャリアによる電流を低減することができる。さらには、コレクタ電極８とエミッタ電極７との間に逆方向電圧を高速に印加することで、ターンオフ損失を低減することができる。
以上のように、図２７に示されたＩＧＢＴ１０１では、ターンオフ時にＧｓゲート９１およびＧｃゲート９２への印加電圧を適宜制御することにより、ｎ−型ドリフト層１に蓄積されるキャリア濃度を動的に調整（低減）することができる。そして、その結果として、ＩＧＢＴ１０１のターンオフ損失を低減することができる。
しかしながら、実際には、ｎ−型ドリフト層１全域に渡ってキャリア濃度を調整することができるとはいえない。確かに、前記のようなＧｓゲート９１およびＧｃゲート９２の印加電圧の制御により、その近傍のｎ−型ドリフト層１におけるキャリア濃度を低減することは可能である。一方、ｐ型コレクタ層４近傍のｎ−型ドリフト層１では、電子キャリアが注入制御されるＧｃゲート９２から離れているため、Ｇｓゲート９１およびＧｃゲート９２の印加電圧を制御することによるキャリア濃度調整の効果は、十分には期待することができない。
これは、特許文献１に開示されたＩＧＢＴ１０１では、ターンオフ時にｐ型コレクタ層４近傍のｎ−型ドリフト層１におけるキャリア濃度を調整する制御が十分に機能しないことを意味する。そして、その機能しない程度は、ＩＧＢＴ１０１を構成する半導体基板の厚さが大きいほど、すなわち、ｐ型ウェル層２とｐ型コレクタ層４の間隔が広い高耐圧構造になるほど大きくなる。そのため、とくに高耐圧のＩＧＢＴ１０１においては、Ｇｓゲート９１およびＧｃゲート９２の印加電圧の制御だけでは十分なターンオフ損失の低減効果を期待できなくなる。
また、特許文献２や特許文献３には、導通時のコレクタ−エミッタ間電圧（以下、オン電圧という）が相違する２つのＩＧＢＴを並列接続することにより、ターンオフ時の電流を小さくする技術が開示されている。図２８は、特許文献２に示されたＩＧＢＴを用いた電力スイッチング回路の例を示した図である。この電力スイッチング回路では、加熱コイル５０と共振コンデンサ３９とからなる負荷に供給する直流電源５９からの電力をスイッチングするために、素子として２つの独立したＩＧＢＴ３３，３４が並列接続されて用いられる。そして、これら２つのＩＧＢＴ３３，３４としては、それぞれ導通時の抵抗、すなわち、オン電圧が相違するものが用いられる。
ここで、例えばＩＧＢＴ３３のオン電圧が低く、ＩＧＢＴ３３のオン電圧が高いものとする。その場合、オン電圧が低いＩＧＢＴ３３としては、コレクタ層（図２７でいうｐ型コレクタ層４に相当する半導体層）の不純物濃度（キャリア濃度）が高く形成されたものが用いられる。また、オン電圧が高いＩＧＢＴ３４としては、コレクタ層の不純物濃度が低く形成されたものが用いられる。あるいは、オン電圧の制御には、ｎ−型ドリフト層１におけるキャリアのライフタイム制御が用いられる場合もある。すなわち、オン電圧が低いＩＧＢＴ３３としては、ｎ−型ドリフト層１におけるキャリアのライフタイムが長いものが用いられ、オン電圧が高いＩＧＢＴ３４としては、ｎ−型ドリフト層１におけるキャリアのライフタイムが短いものが用いられる。
さらに、図２８の電力スイッチング回路では、ＩＧＢＴ３３，３４のそれぞれのゲート３５，３６には、制御回路３８からそれぞれ異なった電圧が印加される。ここで、ゲート３５，３６のそれぞれに閾値電圧以上の電圧が印加された場合、並列接続されたＩＧＢＴ３３，３４がともに導通するので、全体として低いオン電圧が得られる。また、ターンオフする場合には、オン電圧が高いＩＧＢＴ３４のゲート３６に先行してオン電圧が低いＩＧＢＴ３３のゲート３５に閾値電圧未満の電圧を印加される。この場合には、オン電圧が高いＩＧＢＴ３４のみが導通状態となり、並列接続されたＩＧＢＴ３５、３６全体としては、オン電圧が高くなるので、一時的にｎ−型ドリフト層１におけるキャリア濃度を低くすることができる。
引き続き、ＩＧＢＴ３３，３４のゲート３５，３６ともに閾値電圧未満の電圧が印加されると、ＩＧＢＴ３３，３４はともに非導通状態となり、そのｎ−型ドリフト層１におけるキャリアは、コレクタ層に排出されることとなる。この場合、並列接続されたＩＧＢＴ３３，３４全体としては、これに先行するＩＧＢＴ３４のみが導通状態であった期間に、ｎ−型ドリフト層１におけるキャリア濃度が低下しているため、ｎ−型ドリフト層１からコレクタ層へ排出されるキャリア量を低減することができる。その結果、並列接続されたＩＧＢＴ３３，３４全体としてのターンオフ損失を低減することができる。
一方で、ｎ−型ドリフト層１におけるエミッタ側のキャリア濃度の制御はできないので、キャリア濃度の高い状態からターンオフ制御が行われることとなる。そのため、コレクタ−エミッタ間の電圧が逆方向電圧へ推移する際には、ｎ−型ドリフト層１内部の空乏化の速度が遅くなる。すなわち、電圧変化の推移時間が長くなるため、ターンオフ損失の低減効果が小さくなる。
以上のように、特許文献１に開示されたＩＧＢＴ１０１では、ターンオフ時において、ｎ−型ドリフト層１のエミッタ電極７側のキャリア濃度を一時的に下げることは可能ではあるが、コレクタ電極８側のキャリア濃度を下げることができなかった。そのため、コレクタ−エミッタ間電圧は高速に上昇するものの、キャリアの排出に時間がかかり、電流の低減速度を高めるのが困難であった。
また、特許文献２、３に開示された技術では、ＩＧＢＴのドリフト層におけるコレクタ層近傍のキャリア濃度を一時的に下げることができるため、ターンオフ時において、電流の低減速度を速くすることができる。一方、コレクタ−エミッタ間電圧の上昇速度を速めるのは困難である。したがって、とくにエミッタ−コレクタ間の距離、すなわち、ドリフト層の厚みを拡大し、ＩＧＢＴを高耐圧化した場合、これら従来技術によるターンオフ損失低減効果は小さくなっていた。詰まるところは、ＩＧＢＴにおける導通損失とターンオフ損失のトレードオフ関係の改善は難しかった。
以上のような従来技術の問題点に鑑み、本発明の目的は、導通損失とターンオフ損失のトレードオフ関係を改善し、低い導通損失と低いスイッチング損失を両立させることが可能な半導体装置およびその半導体装置を用いた電力変換装置を提供することにある。
本発明に係る半導体装置は、第１半導体素子と第２半導体素子とを並列に接続して構成される半導体装置であって、
前記第１半導体素子は、第１の半導体基板に形成された第１導電型の第１のドリフト層と、前記第１のドリフト層に接し、前記第１の半導体基板の第１表面側に形成された第２導電型の第１のウェル領域と、前記第１の半導体基板の前記第１表面側に前記第１のウェル領域を貫いて形成された複数のトレンチに、前記第１のドリフト層および前記第１のウェル領域とゲート絶縁膜を介して接するように設けられた第１のゲート電極と、前記複数の第１のゲート電極の間に挟まれた前記第１のウェル領域の表面の一部に、前記第１のゲート電極に前記ゲート絶縁膜を介して接するように形成された第１導電型の第１のエミッタ領域と、前記ゲート絶縁膜を介し、前記第１のゲート電極と対向する前記第１のウェル領域の表面に形成された第２導電型の第１のチャネル領域と、前記第１のエミッタ領域および前記第１のウェル領域が電気的に接続される第１のエミッタ電極と、前記第１のドリフト層に接し、前記第１の半導体基板の第２表面側に形成された第２導電型の第１のコレクタ層と、前記第１のコレクタ層に電気的に接続された第１のコレクタ電極と、を備え、
前記第２半導体素子は、第２の半導体基板に形成された第１導電型の第２のドリフト層と、前記第２のドリフト層に接し、前記第２の半導体基板の第１表面側に形成された第２導電型の第２のウェル領域と、前記第２の半導体基板の前記第１表面側に前記第２のウェル領域を貫いて形成された複数のトレンチの互いに隣接する２つずつのトレンチのそれぞれに、前記第２のドリフト層および前記第２のウェル領域とゲート絶縁膜を介して接するように設けられた第２のゲート電極および第３のゲート電極とからなるゲート電極の組と、前記ゲート電極の組の同じ組に属する前記第２のゲート電極および前記第３のゲート電極の間に挟まれた前記第２のウェル領域の表面の一部に、前記第２のゲート電極および前記第３のゲート電極のそれぞれに前記ゲート絶縁膜を介して接するように形成された第１導電型の第２のエミッタ領域と、前記ゲート絶縁膜を介し、前記第２のゲート電極と対向する前記第２のウェル領域の表面に形成された第２導電型の第２のチャネル領域と、
前記ゲート絶縁膜を介し、前記第３のゲート電極と対向する前記第２のウェル領域の表面に形成された第２導電型の第３のチャネル領域と、前記第２のエミッタ領域および前記第２のウェル領域が電気的に接続される第２のエミッタ電極と、前記第２のドリフト層に接し、前記第２の半導体基板の第２表面側に形成された第２導電型の第２のコレクタ層と、前記第２のコレクタ層に電気的に接続された第２のコレクタ電極と、を備え、
前記第１半導体素子の第１のエミッタ電極と前記第２半導体素子の第２のエミッタ電極とは電気的に接続され、前記第１半導体素子の第１のコレクタ電極と前記第２半導体素子の第２のコレクタ電極とは電気的に接続され、前記第１半導体素子に所定の電流を流すのに必要な電圧は、前記第２半導体素子に前記所定の電流を流すのに必要な電圧よりも小さく、前記第１半導体素子の第１のゲート電極と前記第２半導体素子の第２のゲート電極とは電気的に接続されていることを特徴とする。
本発明によれば、導通損失とターンオフ損失のトレードオフ関係を改善し、低い導通損失と低いスイッチング損失を両立させることが可能な半導体装置およびその半導体装置を用いた電力変換装置を提供することができる。
第１の実施形態に係る半導体装置の回路構成の例を示した図である。 第１の実施形態に係る半導体装置を構成する２つのＩＧＢＴの半導体装置としての断面構造の例を示した図である。 第１の実施形態に係る半導体装置において、ＧｓゲートおよびＧｃゲートに閾値電圧以上の電圧を印加し、コレクタ電極とエミッタ電極との間に順方向電圧を印加した際の電子と正孔のキャリアの分布を模式的に示した図である。 第１の実施形態に係る半導体装置において、図３の状態に引き続き、Ｇｃゲートに閾値電圧未満の電圧を印加し、Ｇｓゲートに閾値電圧以上の電圧を印加し、コレクタ電極とエミッタ電極との間に順方向電圧を印加した際の電子と正孔のキャリアの分布を模式的に示した図である。 第１の実施形態に係る半導体装置１００におけるターンオン時およびターンオフ直前時のキャリア濃度分布およびコレクタ−エミッタ電流の順方向特性を、従来技術と比較して示した図であり、（ａ）は、特許文献１に基づく例、（ｂ）は、特許文献２，３に基づく例、（ｃ）は、この実施形態に基づく例である。 第１の実施形態に係る半導体装置がターンオフするときの動作波形の例を示した図であり、（ａ）は、Ｇｓゲート駆動信号波形、（ｂ）は、Ｇｃゲート駆動信号波形、（ｃ）は、コレクタ−エミッタ間電圧（Ｖｃe）波形、（ｄ）は、コレクタ−エミッタ間電流（Ｉｃe）波形、（ｅ）は、電流・電圧積（Ｉｃe・Ｖｃe）波形である。 第１の実施形態に係る半導体装置がターンオフするときのコレクタ−エミッタ間の電圧・電流波形および電力損失波形の例を、従来技術と比較して示した図であり、（ａ）は、特許文献１に基づく例、（ｂ）は、特許文献２，３に基づく例、（ｃ）は、この実施形態に基づく例である。 第１の実施形態に係る半導体装置におけるターンオフ損失とオン電圧（導通損失）とのトレードオフ曲線の例を、従来技術と比較して示した図である。 第２の実施形態に係る半導体装置を構成する２つのＩＧＢＴの半導体装置としての断面構造の例を示した図である。 第２の実施形態に係る半導体装置において、ＧｓゲートおよびＧｃゲートに閾値電圧以上の電圧を印加し、コレクタ電極とエミッタ電極との間に順方向電圧を印加した際の電子と正孔のキャリアの分布を模式的に示した図である。 第２の実施形態に係る半導体装置において、図１０の状態に引き続き、Ｇｃゲートに閾値電圧未満の電圧を印加し、Ｇｓゲートに閾値電圧以上の電圧を印加し、コレクタ電極とエミッタ電極との間に順方向電圧を印加した際の電子と正孔のキャリアの分布を模式的に示した図である。 第３の実施形態に係る半導体装置を構成する２つのＩＧＢＴの半導体装置としての断面構造の例を示した図である。 第１の実施形態および第３の実施形態それぞれにおける半導体装置のデュアルゲート電極部分を含んだ部分図の例を示した図である。 第４の実施形態に係る半導体装置を構成する２つのＩＧＢＴの半導体装置としての断面構造の例を示した図である。 第４の実施形態に係る半導体装置を構成する２つのＩＧＢＴの平面配置図の例を示した図である。 第４の実施形態の変形例に係る半導体装置を構成する２つのＩＧＢＴの半導体装置としての断面構造の例を示した図である。 図１６の２つのＩＧＢＴの平面配置図の例を示した図である。 第５の実施形態に係る半導体装置の構成の例を示した図であり、（ａ）は、回路構成の例、（ｂ）は、平面配置構成の例、（ｃ）は、断面構成の例である。 第６の実施形態に係る半導体装置を構成する２つのＩＧＢＴの半導体装置としての断面構造の例を示した図である。 第６の実施形態に係る半導体装置により得られるコレクタ−エミッタ間電流（Ｉｃｅ）の順方向特性を示した図である。 第１の実施形態に係る半導体装置がターンオンするときの動作波形の例を示した図であり、（ａ）は、Ｇｃゲート駆動信号波形、（ｂ）は、Ｇｓゲート駆動信号波形、（ｃ）は、コレクタ−エミッタ間電圧（Ｖｃe）波形、（ｄ）は、コレクタ−エミッタ間電流（Ｉｃe）波形である。 第１の実施形態に係る半導体装置がターンオンするときの動作波形の変形例を示した図であり、（ａ）は、Ｇｃゲート駆動信号波形、（ｂ）は、Ｇｓゲート駆動信号波形、（ｃ）は、コレクタ−エミッタ間電圧（Ｖｃe）波形、（ｄ）は、コレクタ−エミッタ間電流（Ｉｃe）波形である。 第８の実施形態に係る電力変換装置の回路構成の例を示した図である。 第８の実施形態の変形例に係る電力変換装置の回路構成の例を示した図である。 第８の実施形態の第２の変形例に係る電力変換装置の回路構成の例を示した図である。 従来の一般的なインバータの部分回路図の例を示した図である。 特許文献１に示されたＩＧＢＴの断面構造の例を示した図である。 特許文献２に示されたＩＧＢＴを用いた電力スイッチング回路の例を示した図である。
以下、本発明の実施形態について、図面を参照して詳細に説明する。なお、これらの図面において、ｎ−、ｎという表記は、半導体層がｎ型であることを表し、かつこの順に不純物濃度が相対的に高いことを表す。また、ｐ−、ｐという表記は、半導体層がｐ型であることを表し、かつ、ｎ−、ｎの順に不純物濃度がに高いことを表す。また、各図面において、共通する構成要素には同一の符号を付し、重複した説明を省略する。
≪第１の実施形態≫
図１は、第１の実施形態に係る半導体装置１００の回路構成の例を示した図である。図１に示すように、半導体装置１００は、互いに異なる性能を有するＩＧＢＴ５１およびＩＧＢＴ５２が並列接続されて構成される。ここで、ＩＧＢＴ５２は、所定の電流を流した場合の電圧降下が小さい、すなわち、オン電圧が低い性能を有する。これに対し、他方のＩＧＢＴ５２は、オン電圧が高い性能を有し、かつ、独立した制御が可能な２つのゲートを有するデュアルゲート型のＩＧＢＴである。
また、低オン電圧のＩＧＢＴ５１のゲート５３と、高オン電圧デュアルゲート型のＩＧＢＴ５２の一方のゲート５４とは、電気的に互いに接続される。そして、この互いに接続されたゲート５３，５４には、同じゲート制御信号Ｇｃ５６が供給される。以下、ゲート５３，５４をまとめてＧｃゲート５６と呼ぶ。これに対し、高オン電圧デュアルゲート型のＩＧＢＴ５２における他方のゲート５７には、ゲート制御信号Ｇｓ５７が印加され、このゲート５７を、以下、Ｇｓゲート５７と呼ぶ。
本実施形態に係る半導体装置１００では、Ｇｃゲート５６、Ｇｓゲート５７の両方に閾値電圧以上の電圧を印加すると、２つのＩＧＢＴ５１，５２では、ともに伝導度変調が起こり、キャリア濃度が高まって、低いオン電圧が実現される。そして、半導体装置１００がターンオフする際には、そのターンオフタイミングの直前にＧｓゲート５７に先行してＧｃゲート５６へ閾値電圧未満の電圧を印加することで、低オン電圧のＩＧＢＴ５１における伝導度変調が停止される。また、高オン電圧のデュアルゲート型のＩＧＢＴ５２における伝導度変調は抑制されることとなり、半導体装置１００は、一時的にキャリア濃度の低下した高いオン電圧の状態となる。
続いて、Ｇｓゲート５７へも閾値電圧未満の電圧が印加されると、半導体装置１００のコレクタ−エミッタ間には、高速に逆方向電圧が印加され、さらに、高速に電流が低下して、半導体装置１００はターンオフする。これにより、低損失なターンオフ性能を実現することができる。なお、これら半導体装置１００における動作や性能の詳細については、別途、図面を参照して詳しく説明する。
図２は、第１の実施形態に係る半導体装置１００を構成する２つのＩＧＢＴ５１，５２の半導体装置としての断面構造の例を示した図である。ここで、ＩＧＢＴ５１は、ゲート電極として、複数のトレンチ形状のＧｃゲート９２を有し、その全てのＧｃゲート９２には、同一のゲート制御信号Ｇｃ５６が印加される。これに対し、ＩＧＢＴ５２は、トレンチ形状の複数のＧｓゲート９１とＧｃゲート９２とを有して構成される。そして、Ｇｓゲート９１には、ゲート制御信号Ｇｓ５７が印加されるとともに、Ｇｃゲート９２には、ゲート制御信号Ｇｃ５６が印加される。
図２に示すように、ＩＧＢＴ５１，５２は、ｎ−型ドリフト層１と、このｎ−型ドリフト層１に縦方向に隣接するｐ型ウェル層２と、ｐ型ウェル層２とは反対側においてｎ−型ドリフト層１と縦方向で隣接するｐ型コレクタ層４Ａ、４Ｂと、を備えて構成される。そして、ｐ型ウェル層２の上部には、ｐ型給電層１２とｎ型エミッタ領域３が隣接して設けられている。また、これらｐ型ウェル層２、ｎ型エミッタ領域３は、ゲート絶縁膜５を介してトレンチ形状のＧｓゲート９１またはＧｃゲート９２と接している。
ここで、１つの同じｐ型ウェル層２にゲート絶縁膜５を介して接する２つのゲート電極は、ＩＧＢＴ５１の場合、いずれもＧｃゲート９２であるが、ＩＧＢＴ５２の場合、一方がＧｃゲート９２で他方がＧｓゲート９１である。また、ＩＧＢＴ５１において、１つのｐ型ウェル層２に接する２つのＧｃゲート９２の組は、その複数の組が横方向に繰り返して配置される。同じように、ＩＧＢＴ５２において、１つのｐ型ウェル層２に接する２つのＧｓゲート９１とＧｃゲート９２の組は、その複数の組が横方向に繰り返して配置される。
さらに、これらの上部に設けられているエミッタ電極７は、下に凸のトレンチ形状を有し、ｐ型給電層１２およびｎ型エミッタ領域３に接しており、一方で、絶縁膜１６を介して各ゲート電極（Ｇｓゲート９１またはＧｃゲート９２）とは絶縁されている。また、ｎ−型ドリフト層１は、ｐ型ウェル層２とは反対の面において、ｐ型コレクタ層４Ａ、４Ｂと接している。さらに、ｐ型コレクタ層４Ａ、４Ｂの下面側に接してコレクタ電極８が設けられている。
ここで、ＩＧＢＴ５１とＩＧＢＴ５２とでは、ｐ型コレクタ層４Ａ、４Ｂそれぞれの不純物濃度が異なる。すなわち、低オン電圧のＩＧＢＴ５１のｐ型コレクタ層４Ａの不純物濃度は、高オン電圧デュアルゲート型のＩＧＢＴ５２のｐ型コレクタ層４Ｂの不純物濃度よりも高濃度である。したがって、高濃度のｐ型コレクタ層４Ａに接するｎ−型ドリフト層１においては、伝導度変調が大きくなり、導通時の抵抗が低下する。その結果として、ＩＧＢＴ５１は、低オン電圧の性能を示す。一方、低濃度のｐ型コレクタ層４Ｂに接するｎ−型ドリフト層１においては、伝導度変調が大きく生じず、導通時の抵抗があまり低下しないため、ＩＧＢＴ５２の高オン電圧の性能を示す。
なお、ＩＧＢＴ５１およびＩＧＢＴ５２の基体を構成する半導体層は、ケイ素（シリコン：Ｓｉ）もしくは炭化ケイ素（ＳｉＣ）により形成され、ゲート絶縁膜５は２酸化ケイ素（ＳｉＯ２）により形成されている。
続いて、図３および図４を参照して、本発明の第１の実施形態に係る半導体装置１００の動作の詳細について説明する。図３は、第１の実施形態に係る半導体装置１００において、Ｇｓゲート９１およびＧｃゲート９２に閾値電圧以上の電圧を印加し、コレクタ電極８とエミッタ電極７との間に順方向電圧を印加した際の電子と正孔のキャリアの分布を模式的に示した図である。なお、図３におけるＩＧＢＴ５１，５２の断面構造は、図２に示した断面構造と同じであるので、図３では、図が煩雑になるのを避けるため、ＩＧＢＴ５１，５２を構成する電極や半導体層を識別する符号の記載を省略した（図４、図１０、図１１などでも同様）。
Ｇｓゲート９１およびＧｃゲート９２に閾値電圧以上の電圧が印加されると、ゲート絶縁膜５を介してＧｓゲート９１およびＧｃゲート９２のそれぞれと接するｐ型ウェル層２内の界面部には、電子が蓄積されたチャネル層（反転層）が形成される。この場合、コレクタ電極８とエミッタ電極７との間に順方向電圧が印加されていると、このチャネル層を経由して、エミッタ電極７からｎ−型ドリフト層１に電子が注入される。そして、ｎ−型ドリフト層１においては、注入された電子に誘発され、ｐ型コレクタ層４から正孔が注入されて、ｎ−型ドリフト層１の内部で伝導度変調が生じる。
ここで、本実施形態に係るＩＧＢＴ５１，５２は、トレンチ状のＧｓゲート９１、Ｇｃゲート９２の一方の側面側にｐ型ウェル層２が配置され、他方の側面側にはフローティング電位のｐ型領域１５またはｎ−型ドリフト層１が配置されることを特徴としている。すなわち、１つのトレンチ状のＧｓゲート９１またはＧｃゲート９２に対して、チャネル層は一方の側面側にのみに形成されることとなる。
そして、ｐ型ウェル層２が配置される側のゲート電極の間隔ａは、ｐ型ウェル層２が配置されない側のゲート電極の間隔ｂに対し短くなるように配置されている。これにより、導通状態においては、ｐ型コレクタ層４Ａ、４Ｂから注入された正孔キャリアに対し、エミッタ電極７への電流経路となるｐ型ウェル層２の領域が狭くなる。その結果、その部位の抵抗が大きくなるため、正孔キャリアの蓄積効果が高まり、伝導度変調効果を促進することができる。
さらに、本実施形態では、とくに高濃度のｐ型コレクタ層４Ａを有するＩＧＢＴ５１においては、ｎ−型ドリフト層１へ流入する正孔の濃度が高められるため、伝導度変調が促進され、ｎ−型ドリフト層１におけるキャリア濃度がさらに高まる。したがって、本実施形態では、電圧降下が小さくなる、すなわち低オン電圧で所定の電流を流すことができるので、導通低損失を低減させることができる。
図４は、第１の実施形態に係る半導体装置１００において、図３の状態に引き続き、Ｇｃゲート９２に閾値電圧未満の電圧を印加し、Ｇｓゲート９１に閾値電圧以上の電圧を印加し、コレクタ電極８とエミッタ電極７との間に順方向電圧を印加した際の電子と正孔のキャリアの分布を模式的に示した図である。この場合には、ゲート絶縁膜５を介してＧｓゲート９１と接するｐ型ウェル層２内の界面部には、電子が蓄積されたチャネル層（反転層）が形成される。また、ゲート絶縁膜５を介してＧｃゲート９２と接するｐ型ウェル層２内の界面部には、正孔の蓄積層が形成される。
この状態でコレクタ電極８とエミッタ電極７との間に順方向電圧が印加されていると、ＩＧＢＴ５２では、Ｇｓゲート９１側に形成されたチャネル層を介して、エミッタ電極７から電子キャリアがｎ−型ドリフト層１に注入される。また、ｐ型コレクタ層４Ｂからは、正孔キャリアを引き出される一方で、ｎ−型ドリフト層１内部の正孔キャリアの一部は、Ｇｃゲート９２側に形成された正孔の蓄積層を介してエミッタ電極７に排出される。したがって、Ｇｓゲート９１とＧｃゲート９２の両方に、閾値電圧以上の電圧が印加されたときよりも、ｎ−型ドリフト層１における伝導度変調が抑制され、蓄積キャリア濃度を低減させることができる。
また、ＩＧＢＴ５１は、高濃度のｐ型コレクタ層４Ａを有し、ゲート電極は全てＧｃゲート９２により構成されており、また、ＩＧＢＴ５２は、低濃度のｐ型コレクタ層４Ｂを有し、一部のゲート電極がＧｃゲート９２により構成されている。そのため、本実施形態に係る半導体装置１００では、Ｇｃゲート９２への印加電圧の制御（バイアス制御）によりｎ−型ドリフト層１におけるキャリア濃度を制御することができる。
したがって、半導体装置１００の導通時、つまり、Ｇｓゲート９１およびＧｃゲート９２に閾値電圧以上の電圧を印加し、ｎ−型ドリフト層１にキャリアが高濃度に蓄積されているときに、Ｇｃゲート９２のみに閾値電圧未満の電圧を印加することで、大多数のキャリアを消失させることができる。すなわち、ｎ−型ドリフト層１における蓄積キャリア濃度を、従来技術に比べても、より低濃度にすることができる。すなわち、本実施形態に係る半導体装置１００は、特許文献１、２、３に示されたＩＧＢＴに比し、Ｇｃゲート９２の電圧バイアス（印加電圧）によるオン電圧の制御性が高いといえる。
ここで、本実施形態に係る半導体装置１００が導通状態から非導通状態へ移行するターンオフ動作を考えると、非導通状態へ移行する際のコレクタ−エミッタ間電圧とコレクタ電流が変化する時間は、導通時に伝導度変調に寄与していた蓄積キャリア濃度に依存する。したがって、半導体装置１００内部の蓄積キャリア濃度をＧｃゲート９２のバイアスによって制御でき、とくにそのキャリア濃度の制御性が高い本実施形態では、導通時の低オン電圧の性能と低いターンオフ損失の性能とを両立させることができる。
以下、図５〜図８を参照して、本実施形態の効果、とくに電力損失に関する効果について説明する。図５は、本実施形態に係る半導体装置１００におけるターンオン時およびターンオフ直前時のキャリア濃度分布およびコレクタ−エミッタ電流の順方向特性を、従来技術と比較して示した図ある。ここで、（ａ）は、特許文献１に基づくＩＧＢＴ１０１ａの場合の例、（ｂ）は、特許文献２，３に基づくＩＧＢＴ１０２の場合の例、（ｃ）は、本実施形態に係る半導体装置１００の場合の例である。ここで、（ａ）の特許文献１に基づくＩＧＢＴ１０１ａとは、オン電圧の等しい２つのデュアルゲート型のＩＧＢＴ１０１（図２７参照）を並列接続したものをいう。（ｂ）の特許文献２，３に基づくＩＧＢＴ１０２とは、オン電圧の異なる２つのＩＧＢＴ３３，３４（図２８参照）を並列接続したものをいう。
また、図５において、キャリア濃度は、並列接続された２つのＩＧＢＴでの平均値により導出された値であり、各ＩＧＢＴのｎ−型ドリフト層１におけるｎ型エミッタ領域３側からｐ型コレクタ層４近傍にかけての分布を示している。また、各グラフにおいて、実線は、Ｇｓゲート９１およびＧｃゲート９２ともに閾値電圧以上の電圧を印加した場合の例を示し、破線は、Ｇｓゲート９１に閾値電圧以上、Ｇｃゲート９２に閾値電圧未満の電圧を印加した場合の例を示している。
特許文献１に基づくＩＧＢＴ１０１ａでは、Ｇｃゲート９２のバイアス（印加電圧）制御によって、ｎ−型ドリフト層１におけるｎ型エミッタ領域３側の蓄積キャリア濃度を制御できる。これは、デュアルゲート型のＩＧＢＴ１０１では、Ｇｃゲート９２のバイアス制御によって、ｎ型エミッタ領域３側の正孔キャリアを蓄積・排出する制御が可能であることによる。一方で、ｎ−型ドリフト層１におけるｐ型コレクタ層４近傍の蓄積キャリア濃度の制御は困難である。
また、特許文献２，３に基づくＩＧＢＴ１０２では、Ｇｃゲートのバイアス制御によって、ｎ−型ドリフト層１におけるｐ型コレクタ層４近傍の蓄積キャリア濃度を制御することができる。これは、正孔キャリアの濃度が高い低オン電圧のＩＧＢＴをオン、オフ制御することで、ｎ−型ドリフト層１のｐ型コレクタ層４近傍における蓄積キャリア濃度の制御が可能であることによる。一方で、ｎ−型ドリフト層１におけるｎ型エミッタ領域３側での蓄積キャリア濃度の制御は困難である。
これらの従来技術に対し、本実施形態に係る半導体装置１００では、ｎ−型ドリフト層１のｎ型エミッタ領域３側でもｐ型コレクタ層４側でも、Ｇｃゲート９２のバイアス制御によって蓄積キャリア濃度を制御することができる。これは、本実施形態に係る半導体装置１００が特許文献１に基づくＩＧＢＴ１０１や特許文献２，３に基づくＩＧＢT１０２に比し、ｎ−型ドリフト層１のより広い領域に渡って蓄積キャリア濃度の制御が可能であることを意味している。これは、ｎ型エミッタ領域３側のｎ−型ドリフト層１では、デュアルゲート型のＩＧＢＴ５２での正孔キャリアの蓄積と排出の制御が機能し、ｐ型コレクタ層４近傍では、高濃度のｐ型コレクタ層４Ａからの正孔キャリアの注入と排出の制御が機能することによる。
以上のようなｎ−型ドリフト層１におけるキャリア濃度の分布は、ＩＧＢＴのオン電圧の制御性へ大きく作用する。図５において順方向特性として示されているように、本実施形態に係る半導体装置１００は、特許文献１，２，３に基づくＩＧＢＴ１０１、１０２に比し、Ｇｃゲート９２のバイアスによるオン電圧の制御性が高い。例えば、Ｇｃゲート９２にＧｓゲート９１と同様に閾値電圧以上のバイアスを印加した場合、特許文献１，２，３と同等の低いオン電圧で所定の電流を流すことができる。一方で、Ｇｃゲートに閾値電圧未満のバイアスを印加した場合では、特許文献１、２、３に基づく従来のＩＧＢＴ１０１、１０２に比し、所定の電流を流すのに必要なオン電圧が高くなる。
これは、蓄積キャリア濃度の制御性が高いことによる特性である。この蓄積キャリア濃度の制御性が高いという特性により、導通時は従来同等の低いオン電圧、すなわち低い導通損失が得られ、さらには、従来に比し低いターンオフ損失が得られる。したがって、導通損失とターンオフ損失とのトレードオフ関係を向上させることができる。
図６は、第１の実施形態に係る半導体装置１００がターンオフするときの動作波形の例を示した図である。ここで、（ａ）は、Ｇｓゲート駆動信号波形の例、（ｂ）は、Ｇｃゲート駆動信号波形の例、（ｃ）は、コレクタ−エミッタ間電圧（Ｖｃe）波形の例、（ｄ）は、コレクタ−エミッタ間電流（Ｉｃe）波形の例、（ｅ）は、電流・電圧積（Ｉｃe・Ｖｃe）波形の例である。
図６の（ａ），（ｂ）において横方向の破線は、閾値電圧２６を表し、太実線の波形１８，１９は、それぞれＧｓゲート９１、Ｇｃゲート９２に供給される駆動信号の電圧レベルを表している。また、（ｃ），（ｄ），（ｅ）における太実線の波形２９は、本実施形態に係る半導体装置１００のＧｓゲート９１およびＧｃゲート９２に、前記（ａ），（ｂ）の太実線の波形１８，１９が供給された場合に得られる波形を表している。さらに、（ｃ），（ｄ），（ｅ）における太破線の波形２８は、本実施形態に係る半導体装置１００のＧｓゲート９１およびＧｃゲート９２に同じタイミングの駆動信号（波形１８，１８ａ）が供給された場合（従来技術に相当）に得られる波形を表している。
図６に示すように、Ｇｓゲート９１、Ｇｃゲート９２ともに閾値電圧２６以上の信号が入力される半導体装置１００の導通期間２３では、コレクタ−エミッタ間電圧（Ｖｃｅ）が低く、小さな導通損失性能を実現できる。次に、ターンオフ直前の期間２４では、Ｇｃゲート９２の駆動信号（波形１９）を、Ｇｓゲート９１の駆動信号（波形１８）に先行して閾値電圧２６未満に下げる。これによって、半導体装置１００内部のキャリア濃度が低減して伝導度変調効果が抑制されるので、コレクタ−エミッタ間電圧（Ｖｃｅ）は、次第に上昇する。なお、ターンオフ直前の期間２４は、３μ秒以上であることが好ましい。
次に、ターンオフ期間２５において、Ｇｓゲート９１の駆動信号（波形１８）が閾値電圧２６未満に下がると、半導体装置１００のキャリア注入が全面的に停止し、コレクタ−エミッタ間に印加された電源電圧によって半導体装置１００内部では空乏化が進む。そのため、コレクタ−エミッタ間電圧（Ｖｃｅ）は上昇し、キャリアが吐き出されてコレクタ−エミッタ間電流（Ｉｃｅ）は低減する。ここで、本実施形態に係る半導体装置１００の場合の実線の波形２９は、従来技術の場合の破線の波形２８に比し短い時間で変化していること、すなわち、高速にターンオフが行われていることが分かる。これはターンオフ直前の期間２４における、Ｇｃゲート９２の電圧制御によって、蓄積キャリア濃度が低くなっているため、半導体装置１００の空乏化とキャリアの排出が高速に行われるためである。
半導体装置１００の電力損失は、電流電圧積（Ｉｃｅ・Ｖｃｅ）の時間積分で表される。したがって、高速なターンオフが実現される本実施形態では、図６（ｅ）に示されているように、従来の太破線の電流電圧積の山型の波形２８で囲まれた面積から、太実線の電流電圧積の山型の波形２９で囲まれた面積に低減することができる。すなわち、本実施形態では、低い導通損失と低いターンオフ損失を両立させることができる。
図７は、第１の実施形態に係る半導体装置１００がターンオフするときのコレクタ−エミッタ間の電圧・電流波形および電力損失波形の例を、従来技術と比較して示した図ある。ここで、（ａ）は、特許文献１に基づくＩＧＢＴ１０１ａの場合、（ｂ）は、特許文献２，３に基づくＩＧＢＴ１０２の場合、（ｃ）は、本実施形態に係る半導体装置１００の場合の例である。また、（ａ），（ｂ），（ｃ）の上段の各グラフにおいて、太実線の波形２０は、コレクタ−エミッタ間電圧（Ｖｃｅ）を表し、細実線の波形２１は、コレクタ−エミッタ間電流（Ｉｃｅ）を表す。また、下段の各グラフにおいて、細実線の波形６０は、電流電圧積（Ｉｃｅ・Ｖｃｅ）の時間積分である電力損失量を表している。
図７（ａ）に示すように、特許文献１に基づくＩＧＢＴ１０１ａでは、コレクタ−エミッタ間電圧（Ｖｃｅ）２０の上昇に要する時間が短い一方で、コレクタ−エミッタ間電流（Ｉｃｅ）２１の低減に要する時間が長い。すなわち、コレクタ−エミッタ間電圧（Ｖｃｅ）２０は、高速に上昇する一方で、コレクタ−エミッタ間電流（Ｉｃｅ）２１は、低速に降下する。
これは、特許文献１に基づくＩＧＢＴ１０１では、ターンオフ直前の蓄積キャリア濃度分布が、ｎ−型ドリフト層１のｎ型エミッタ領域３側近傍では低減される一方で、ｐ型コレクタ層４近傍で高い状態のままであることによる。したがって、ｎ型エミッタ領域３側近傍から高速に空乏化が進んで電圧の上昇が速く進むものの、ｐ型コレクタ層４近傍に蓄積された高濃度の正孔キャリアを排出するために生じる電流が大きくなる。すなわち、特許文献１に基づくＩＧＢＴ１０１ａでは、この電流が降下する期間に発生する電力損失のために損失低減効果が損なわれているといえる。
次に、図７（ｂ）に示すように、特許文献２，３に基づくＩＧＢＴ１０２では、コレクタ−エミッタ間電圧（Ｖｃｅ）２０の上昇に要する時間が長い一方で、コレクタ−エミッタ間電流（Ｉｃｅ）２１の低減に要する時間が短い。すなわち、コレクタ−エミッタ間電圧（Ｖｃｅ）２０は、低速で上昇する一方で、コレクタ−エミッタ間電流（Ｉｃｅ）２１は、高速に降下する。
したがって、ｐ型コレクタ層４近傍に蓄積された正孔キャリアの排出により生じる電流が小さくなる一方で、ｎ型エミッタ領域３側近傍における高濃度の蓄積キャリアによって、空乏化が進む速度が遅くなっている。そのため、コレクタ−エミッタ間電圧（Ｖｃｅ）２０の上昇に時間がかかっている。すなわち、特許文献２，３に基づくＩＧＢＴ１０２では、この電圧上昇期間に発生する電力損失によって、電力損失の低減効果が損なわれているといえる。
次に、図７（ｂ）に示すように、本実施形態に係る半導体装置１００では、コレクタ−エミッタ間電圧（Ｖｃｅ）２０の上昇に要する時間が短く、しかも、コレクタ−エミッタ間電流（Ｉｃｅ）２１の低減に要する時間も短い。すなわち、本実施形態の場合、コレクタ−エミッタ間電圧（Ｖｃｅ）２０が高速に上昇し、かつ、コレクタ−エミッタ間電流（Ｉｃｅ）２１が高速に降下する。
これは、本実施形態に係る半導体装置１００では、ターンオフ直前の蓄積キャリア濃度は、ｎ型エミッタ領域３側近傍のｎ−型ドリフト層１においても、また、ｐ型コレクタ層４近傍のｎ−型ドリフト層１においても低減され、全域に渡って低濃度な状態となっていることによる。したがって、ｎ−型ドリフト層１においては、ｎ型エミッタ領域３側近傍から高速に空乏化が進んで電圧の上昇が早く進むとともに、ｐ型コレクタ層４近傍に蓄積された正孔キャリアの排出により生じる電流も小さいてすむ。よって、本実施形態に係る半導体装置１００では、従来技術に比べて大きなターンオフ損失の低減効果を期待することができる。ちなみに、本実施形態に係る半導体装置１００のターンオフ損失ｚは、特許文献１に基づくＩＧＢＴ１０１ａのターンオフ損失ｘや、特許文献２、３に基づくＩＧＢＴ１０２のターンオフ損失ｙに小さいものとなっている。
図８は、第１の実施形態に係る半導体装置１００におけるターンオフ損失とオン電圧（導通損失）とのトレードオフ曲線の例を、従来技術と比較して示した図である。ここで、図中の曲線１００ｇは、本実施形態に係る半導体装置１００により得られるトレードオフ曲線、曲線１０１ｇは、特許文献１に基づくＩＧＢＴ１０１ａにより得られるトレードオフ曲線、曲線１０２ｇは、特許文献２，３に基づくＩＧＢＴ１０２により得られるトレードオフ曲線、曲線１０３ｇは、１種類のゲート電極のみを有する従来の一般的なＩＧＢＴにより得られるトレードオフ曲線である。
なお、これらのトレードオフ曲線は、各ＩＧＢＴにおいて、ｐ型コレクタ層４の不純物濃度を変えた複数のＩＧＢＴの性能に基づき得られたものである。ただし、本実施形態に係る半導体装置１００および特許文献２，３に基づくＩＧＢＴ１０２の場合には、構成される２つのＩＧＢＴ素子のうち、低オン電圧のＩＧＢＴ素子におけるｐ型コレクタ層４の不純物濃度を、変化させるパラメータとした。
図８に示すように、従来の１種類のゲート電極のみを有するＩＧＢＴのトレードオフ関係（曲線１０３ｇ）に比べれば、デュアルゲート型である半導体装置１００、ＩＧＢＴ１０１ａ、ＩＧＢＴ１０２のいずれでも、そのトレードオフ関係は改善されている。そして、その改善効果は、オン電圧が破線で示された領域１０４のあたりであることを考慮すると、概ね、ＩＧＢＴ１０１ａ、ＩＧＢＴ１０２、半導体装置１００の順に大きくなっているといえる。
以上の通り、本実施形態に係る半導体装置１００では、低オン電圧の性能を維持しつつ、より大きなターンオフ損失低減効果を得ることができる。すなわち、本実施形態によれば、低導通損失と低ターンオフ損失とを両立させたＩＧＢＴを実現することができる。
≪第２の実施形態≫
図９は、本発明の第２の実施形態に係る半導体装置２００を構成する２つのＩＧＢＴ５１ａ，５２ａの半導体装置としての断面構造の例を示した図である。なお、第２の実施形態に係る半導体装置２００でも、その回路構成は、図１に示した第１の実施形態に係る半導体装置１００の回路構成と同じである。また、この第２の実施形態に係る半導体装置２００を構成するＩＧＢＴ５１ａおよびＩＧＢＴ５２ａの断面構造は、図２に示した第１の実施形態におけるＩＧＢＴ５１およびＩＧＢＴ５２の断面構造とほとんど同じである。以下、第２の実施形態については、主として、第１の実施形態と相違する点について説明する。
図９に示すように、ＩＧＢＴ５１ａは、ゲート電極として、複数のトレンチ形状のＧｃゲート９２を有し、その全てのＧｃゲート９２には、同一のゲート制御信号Ｇｃ５６が印加される。これに対し、ＩＧＢＴ５２ｂは、トレンチ形状の複数のＧｓゲート９１とＧｃゲート９２とを有して構成され、Ｇｓゲート９１には、ゲート制御信号Ｇｓ５７が印加されるとともに、Ｇｃゲート９２には、ゲート制御信号Ｇｃ５６が印加される。
ＩＧＢＴ５１ａ，５２ａは、それぞれｎ−型ドリフト層１Ａ，１Ｂと、このｎ−型ドリフト層１Ａ，１Ｂに縦方向に隣接するｐ型ウェル層２と、ｐ型ウェル層２とは反対側においてｎ−型ドリフト層１Ａ，１Ｂと縦方向で隣接するｐ型コレクタ層４と、を備えて構成される。そして、ｐ型ウェル層２の上部には、ｐ型給電層１２とｎ型エミッタ領域３が隣接して設けられている。また、これらｐ型ウェル層２、ｎ型エミッタ領域３は、ゲート絶縁膜５を介してトレンチ形状のＧｓゲート９１またはＧｃゲート９２と接している。
ここで、１つの同じｐ型ウェル層２にゲート絶縁膜５を介して接する２つのゲート電極は、ＩＧＢＴ５１ａの場合、いずれもＧｃゲート９２であるが、ＩＧＢＴ５２ａの場合、一方がＧｃゲート９２で他方がＧｓゲート９１である。また、ＩＧＢＴ５１ａにおいて、１つのｐ型ウェル層２に接する２つのＧｃゲート９２の組は、その複数の組が横方向に繰り返して配置される。同じように、ＩＧＢＴ５２ａにおいて、１つのｐ型ウェル層２に接する２つのＧｓゲート９１とＧｃゲート９２の組は、その複数の組が横方向に繰り返して配置される。
さらに、これらの上部に設けられているエミッタ電極７は、下に凸のトレンチ形状を有し、ｐ型給電層１２およびｎ型エミッタ領域３に接しており、一方で、絶縁膜１６を介して各ゲート電極（Ｇｓゲート９１またはＧｃゲート９２）とは絶縁されている。また、ｎ−型ドリフト層１Ａ，１Ｂは、ｐ型ウェル層２とは反対の面において、ｐ型コレクタ層４と接している。さらに、ｐ型コレクタ層４の下面側に接してコレクタ電極８が設けられている。
ここで、低オン電圧のＩＧＢＴ５１ａと高オン電圧デュアルゲート型のＩＧＢＴ５２ａとでは、ｎ−型ドリフト層１Ａ，１Ｂにおけるキャリアのライフタイムが互いに異なるように形成されている。すなわち、キャリアのライフタイムは、ｎ−型ドリフト層１Ａで長く、ｎ−型ドリフト層１Ｂで短くなるように形成されている。なお、キャリアのライフタイムは、ｎ−型ドリフト層１Ａ，１Ｂに、それぞれ異なる量の電子線、陽子（Ｐ，Ｈ＋）、ヘリウム（Ｈｅ）などのライフタイムキラーを照射することにより制御することができる。
なお、ライフタイムの長いｎ−型ドリフト層１Ａでは、ｐ型コレクタ層４から注入される正孔キャリアとｎ型エミッタ領域３からチャネル層を介して注入される電子キャリアによる伝導度変調が促進される。そのため、ｎ−型ドリフト層１Ａにおけるキャリア濃度が高くなるので、ＩＧＢＴ５１ａのオン電圧は低くなる。一方、ライフタイムの短いｎ−型ドリフト層１Ａでは、キャリアの寿命が短くなるので、ｎ−型ドリフト層１Ｂにおけるキャリア濃度が低くなる。そのため、ＩＧＢＴ５２ａのオン電圧は高くなる。
本実施形態では、低オン電圧のＩＧＢＴ５１ａおよび高オン電圧のＩＧＢＴ５２ａを実現するために、ｎ−型ドリフト層１Ａ，１Ｂにおけるキャリアのライフタイム制御のみを行うとしているが、第１の実施形態の場合のようなｐ型コレクタ層４の不純物濃度を変える制御を併せて行ってもよい。
図１０は、第２の実施形態に係る半導体装置２００において、Ｇｓゲート９１およびＧｃゲート９２に閾値電圧以上の電圧を印加し、コレクタ電極８とエミッタ電極７との間に順方向電圧を印加した際の電子と正孔のキャリアの分布を模式的に示した図である。
図１０において、Ｇｓゲート９１およびＧｃゲート９２に閾値電圧以上の電圧が印加されると、ゲート絶縁膜５を介してＧｓゲート９１およびＧｃゲート９２のそれぞれと接するｐ型ウェル層２内の界面部には、電子が蓄積されたチャネル層（反転層）が形成される。この場合、コレクタ電極８とエミッタ電極７との間に順方向電圧が印加されていると、このチャネル層を経由して、エミッタ電極７からｎ−型ドリフト層１Ａ，１Ｂに電子が注入される。そして、ｎ−型ドリフト層１Ａ，１Ｂにおいては、注入された電子に誘発され、ｐ型コレクタ層４から正孔が注入されて、ｎ−型ドリフト層１Ａ，１Ｂの内部で伝導度変調９４，９５が生じる。
ここで、本実施形態に係るＩＧＢＴ５１ａ，５２ａは、トレンチ状のＧｓゲート９１，Ｇｃゲート９２の一方の側面側にｐ型ウェル層２が配置され、他方の側面側にはフローティング電位のｐ型領域１５またはｎ−型ドリフト層１Ａ，１Ｂが配置されることを特徴としている。すなわち、１つのトレンチ状のＧｓゲート９１またはＧｃゲート９２に対して、チャネル層は一方の側面側にのみに形成されることとなる。
そして、ｐ型ウェル層２が配置される側のゲート電極の間隔ａは、ｐ型ウェル層２が配置されない側のゲート電極の間隔ｂに対し短くなるように配置されている。これにより、導通状態においては、ｐ型コレクタ層４から注入された正孔キャリアに対し、エミッタ電極７への電流経路となるｐ型ウェル層２の領域が狭くなる。その結果、その部位の抵抗が大きくなるため、正孔キャリアの蓄積効果が高まり、伝導度変調効果を促進することができる。
さらに、本実施形態では、ｎ−型ドリフト層におけるキャリアのライフタイムが長いＩＧＢＴ５１ａにおいて、とくに、そのｎ−型ドリフト層１Ａへ注入される正孔キャリアの濃度が高められ、伝導度変調が促進される。よって、本実施形態に係る半導体装置２００では、低い電圧降下、すなわち低オン電圧で、所定の電流を流すことができ、導通時の損失を低減させることができる。
図１１は、第２の実施形態に係る半導体装置２００において、図１０の状態に引き続き、Ｇｃゲート９２に閾値電圧未満の電圧を印加し、Ｇｓゲート９１に閾値電圧以上の電圧を印加し、コレクタ電極８とエミッタ電極７との間に順方向電圧を印加した際の電子と正孔のキャリアの分布を模式的に示した図である。この場合には、ゲート絶縁膜５を介してＧｓゲート９１と接するｐ型ウェル層２内の界面部には、電子が蓄積されたチャネル層（反転層）が形成される。また、ゲート絶縁膜５を介してＧｃゲート９２と接するｐ型ウェル層２内の界面部には、正孔の蓄積層が形成される。
この状態でコレクタ電極８とエミッタ電極７との間に順方向電圧が印加されていると、ＩＧＢＴ５２ａでは、Ｇｓゲート９１側に形成されたチャネル層を介して、エミッタ電極７から電子キャリアがｎ−型ドリフト層１に注入される。また、ｐ型コレクタ層４からは、正孔キャリアを引き出される一方で、ｎ−型ドリフト層１Ｂ内部の正孔キャリアの一部は、Ｇｃゲート９２側に形成された正孔の蓄積層を介してエミッタ電極７に排出される。したがって、Ｇｓゲート９１とＧｃゲート９２の両方に、閾値電圧異常の電圧を印加したときよりも、ｎ−型ドリフト層１Ｂにおける伝導度変調が抑制され、蓄積キャリア濃度を低減させることができる。
さらに、本実施形態に係る半導体装置２００では、キャリアのライフタイムの長いｎ−型ドリフト層１Ａを有するＩＧＢＴ５１ａは、全てのゲート電極がＧｃゲート９２により構成されている。また、キャリアのライフタイムの短いｎ−型ドリフト層１Ｂを有するデュアルゲート型のＩＧＢＴ５２ａは、一部のゲート電極がＧｃゲート９２により構成されている。したがって、本実施形態に係る半導体装置２００では、Ｇｃゲート９２へのバイアス制御により、ｎ−型ドリフト層１におけるキャリア濃度を制御することができる。
すなわち、半導体装置２００の導通時にＧｓゲート９１およびＧｃゲート９２に閾値電圧以上の電圧を印加し、ｎ−型ドリフト層１にキャリアを高濃度に蓄積している状態から、Ｇｃゲート９２にのみ閾値電圧未満の電圧を印加することで、大多数のキャリアを消失させることができる。したがって、ｎ−型ドリフト層１における蓄積キャリア濃度を、従来技術に比べても、より低濃度にすることができる。すなわち、本実施形態に係る半導体装置２００は、特許文献１、２、３に示されたＩＧＢＴに比し、Ｇｃゲート９２の電圧バイアス（印加電圧）によるオン電圧の制御性が高いといえる。
ここで、本実施形態に係る半導体装置２００が導通状態から非導通状態へ移行するターンオフ動作を考えると、非導通状態へ移行する際のコレクタ−エミッタ間電圧とコレクタ電流が変化する時間は、導通時に伝導度変調に寄与していた蓄積キャリア濃度に依存する。したがって、半導体装置２００内部の蓄積キャリア濃度をＧｃゲート９２のバイアスによって制御でき、とくにそのキャリア濃度の制御性が高い本実施形態では、導通時の低オン電圧の性能と低いターンオフ損失の性能とを両立させることができる。
以上に説明した通り、本実施形態に係る半導体装置２００の動作の特徴は、第１の実施形態に係る半導体装置１００の動作の特徴とほとんど同じである。したがって、本実施形態により得られる効果は、第１の実施形態により得られる効果とほとんど同じになるので、その説明を割愛する。
なお、本実施形態では、ｐ型コレクタ層４の不純物濃度は、ＩＧＢＴ５１ａ、ＩＧＢＴ５２ａのいずれでも同じであるとしているが、ＩＧＢＴ５１ａの方がＩＧＢＴ５２ａよりも高濃度であるとしてもよい。
≪第３の実施形態≫
図１２は、本発明の第３の実施形態に係る半導体装置３００を構成する２つのＩＧＢＴ５１ｂ，５２ｂの半導体装置としての断面構造の例を示した図である。なお、第３の実施形態に係る半導体装置２００でも、その回路構成は、図１に示した第１の実施形態に係る半導体装置１００の回路構成と同じである。また、この第２の実施形態に係る半導体装置２００を構成するＩＧＢＴ５１ｂおよびＩＧＢＴ５２ｂの断面構造は、図２に示した第１の実施形態におけるＩＧＢＴ５１およびＩＧＢＴ５２の断面構造とは、かなりの部分が類似したものとなっている。以下、第２の実施形態については、主として、第１の実施形態と相違する点について説明する。
第１の実施形態（図２参照）では、ゲート電極（Ｇｓゲート９１、Ｇｃゲート９２）は、半導体の基体部に形成されたトレンチの中にそのトレンチを埋めるように形成されていた。それに対し、本実施形態では、半導体の基体部に幅広のトレンチ１６ａが形成され、その両側面にゲート電極（Ｇｓゲート９１、Ｇｃゲート９２）が設けられた構造となっている。そして、このトレンチ１６ａのゲート電極を除いた部分には、絶縁物質が埋め込まれている。以下、このような構造を有するゲート電極をサイドウォール型と呼ぶ。
ここで、ＩＧＢＴ５１ｂは、サイドウォール型の複数のＧｃゲート９２を有し、その全てのＧｃゲート９２には、同一のゲート制御信号Ｇｃ５６（図１参照）が印加される。また、ＩＧＢＴ５２ｂは、サイドウォール型の複数のＧｓゲート９１およびＧｃゲート９２を有して構成される。そして、Ｇｓゲート９１には、ゲート制御信号Ｇｓ５７が印加され、Ｇｃゲート９２には、ゲート制御信号Ｇｃ５６が印加される（図１参照）。
図１２に示すように、ＩＧＢＴ５１ｂ，５２ｂは、ｎ−型ドリフト層１と、このｎ−型ドリフト層１に縦方向に隣接するｐ型ウェル層２と、ｐ型ウェル層２とは反対側においてｎ−型ドリフト層１に縦方向で隣接するｐ型コレクタ層４Ａ、４Ｂと、を備えて構成される。そして、ｐ型ウェル層２の上部には、ｐ型給電層１２とｎ型エミッタ領域３とが隣接して設けられている。また、これらｐ型ウェル層２、ｎ型エミッタ領域３は、ゲート絶縁膜５を介してＧｓゲート９１またはＧｃゲート９２の一方の側壁と接している。
ここで、１つの同じｐ型ウェル層２にゲート絶縁膜５を介して接する２つのゲート電極は、ＩＧＢＴ５１ｂの場合、いずれもＧｃゲート９２であるが、ＩＧＢＴ５２ｂの場合、一方がＧｃゲート９２で他方がＧｓゲート９１である。
さらに、これらの上部に設けられているエミッタ電極７は、下に凸のトレンチ形状を有し、ｐ型給電層１２およびｎ型エミッタ領域３に接している。一方で、エミッタ電極７は、トレンチ１６ａに埋め込まれた絶縁物質を介して、各ゲート電極（Ｇｓゲート９１またはＧｃゲート９２）およびｎ−型ドリフト層１と絶縁されている。また、ｎ−型ドリフト層１は、ｐ型ウェル層２とは反対の面において、ｐ型コレクタ層４Ａ、４Ｂと接している。さらに、ｐ型コレクタ層４Ａ、４Ｂの下面側に接してコレクタ電極８が設けられている。
ここで、低オン電圧のＩＧＢＴ５１ｂと高オン電圧デュアルゲート型のＩＧＢＴ５２ｂとでは、ｐ型コレクタ層４Ａ、４Ｂそれぞれの不純物濃度が異なり、低オン電圧のＩＧＢＴ５１ｂのｐ型コレクタ層４Ａの不純物濃度は、高オン電圧デュアルゲート型のＩＧＢＴ５２ｂのｐ型コレクタ層４Ｂの不純物濃度よりも高濃度である。
以上のように、ｐ型コレクタ層４Ａ、４Ｂの不純物濃度を相違させることで、これらのｐ型コレクタ層４Ａ、４Ｂからｎ−型ドリフト層１に注入される正孔キャリア濃度にも相違が生じる。したがって、高濃度のｐ型コレクタ層４Ａに接するｎ−型ドリフト層１においては、伝導度変調が大きくなり、導通時の抵抗が低下する。その結果として、ＩＧＢＴ５１ｂの低オン電圧の性能が得られる。一方、低濃度のｐ型コレクタ層４Ｂに接するｎ−型ドリフト層１においては、伝導度変調が大きく生じず、導通時の抵抗は、あまり低下しない。その結果として、ＩＧＢＴ５２ｂの高オン電圧の性能が得られる。
なお、ＩＧＢＴ５１およびＩＧＢＴ５２の基体を構成する半導体層は、ケイ素（シリコン：Ｓｉ）もしくは炭化ケイ素（ＳｉＣ）により形成され、ゲート絶縁膜５は２酸化ケイ素（ＳｉＯ２）により形成されている。
なお、本実施形態では、低オン電圧のＩＧＢＴ５１ｂおよび高オン電圧デュアルゲート型のＩＧＢＴ５２ｂは、ｐ型コレクタ層４Ａの不純物濃度を高くし、ｐ型コレクタ層４Ｂの不純物濃度を低くすることで実現されている。ただし、その実現方法は、これに限定されず、第２の実施形態の場合と同様に、ＩＧＢＴ５１ｂのｎ−型ドリフト層１のキャリアのライフタイムを長くし、ＩＧＢＴ５２ｂのｎ−型ドリフト層１のキャリアのライフタイムを短くすることにより実現してもよい。
図１３は、第１の実施形態および第３の実施形態それぞれにおける半導体装置１００，３００のデュアルゲート電極部分を含んだ部分図の例を示した図である。ここで、左側の図は、半導体装置１００のデュアルゲート型のゲート電極６ａ，１３ａを含んだ部分図であり、右側の部分図は、第３の実施形態に係る半導体装置３００のデュアルゲート型のゲート電極６ｂ，１３ｂを含んだ部分図である。なお、ゲート電極６ａ，６ｂは、これまでの実施形態でいうＧｓゲート９１に相当し、ゲート電極１３ａ，１３ｂは、Ｇｃゲート９２に相当する。
図１３（ａ）に示すように、第１の実施形態に係る半導体装置１００におけるトレンチ形状のゲート電極６ａ，１３ａは、その一方の側面は、ゲート絶縁膜５を介してｎ型エミッタ領域３、ｐ型ウェル層２およびｎ−型ドリフト層１に接している。また、ゲート電極６ａ，１３ａの他方の側面は、ゲート絶縁膜５を介してフローティング電位のｐ型領域１５およびｎ−型ドリフト層１に接している。これに対し、本実施形態（第３の実施形態）に係る半導体装置３００では、図１３（ｂ）に示すように、サイドウォール形状のゲート電極６ｂ，１３ｂは、その一方の側面のみがゲート絶縁膜５を介してｎ型エミッタ領域３、ｐ型ウェル層２およびｎ−型ドリフト層１に接している。
すなわち、本実施形態に係るサイドウォール形状のゲート電極６ｂ，１３ｂは、第１の実施形態に係るトレンチ形状のゲート電極６ａ，１３ａよりも、ｎ−型ドリフト層１およびｐ型フローティング層１５にゲート絶縁膜５を介して接する部分４３の面積が小さい。これは、第１の実施形態の場合、ゲート電極６ａ，１３ａとｎ−型ドリフト層１との間の寄生容量が本実施形態の場合よりも大きいことを意味する。とくに、ゲート電極６ａ，６ｂとの寄生容量は、半導体装置１００，３００がターンオフ・ターンオンのスイッチング動作をする際に、帰還容量として作用し、この帰還容量を充電するミラー期間が発生する。そのため、この寄生容量が大きいことは、半導体装置１００，３００の高速な電流・電圧の変化を妨げ、スイッチング損失を上昇させる要因となる。
本実施形態の場合、第１の実施形態の場合に比し、帰還容量となる寄生容量が小さいので、半導体装置３００は、スイッチング動作時には、電流・電圧を高速に変化させることができる。したがって、本実施形態では、第１の実施形態の場合に比し、スイッチング損失をさらに低減させることができる。
≪第４の実施形態≫
図１４は、本発明の第４の実施形態に係る半導体装置４００を構成する２つのＩＧＢＴ５１ｃ，５２ｃの半導体装置としての断面構造の例を示した図である。図１４に示すように、本実施形態に係るＩＧＢＴ５１ｃ，５２ｃの断面構造は、第３の実施形態に係るＩＧＢＴ５１ｂ，５２ｂの断面構造（図１２参照）とは、ゲート電極（Ｇｓゲート９１、Ｇｃゲート９２）の形状が相違しているだけである。
すなわち、第３の実施形態に係るＩＧＢＴ５１ｂ，５２ｂでは、そのゲート電極の断面は、長方形状であるが、第４の実施形態に係るゲート電極の断面は、縦長の直角三角形またはその直角三角形の斜辺部が円弧状となった形状をしている。この場合、ゲート電極の円弧状となる斜辺は、トレンチ１６ａのゲート絶縁膜５が形成された面とは反対側、すなわち、幅広のトレンチ１６ａに絶縁物質が埋め込まれた側となる。したがって、そのゲート電極の厚みは、コレクタ電極８側ほど厚く、上部、すなわちエミッタ電極側に行くに従って次第に薄くなる。
なお、本実施形態において、ゲート電極の断面が上記のような形状になるのは、半導体製造プロセスにおける製造手順上の制約による。すなわち、本実施形態に係るＩＧＢＴ５１ｃ，５２ｃでは、ｎ−型ドリフト層１、ｐ型ウェル層２、ｎ型エミッタ領域３などが形成された半導体の基体部に、まず、トレンチ１６ａが形成される。その後、トレンチ１６ａの内面にゲート絶縁膜５が形成され、ゲート電極の材料が埋め込まれた上で、ゲート電極部分以外のゲート電極の材料がエッチングされることになる。この場合、ゲート電極の断面形状は、自然に図１４に示されたようなゲート電極の断面形状となる。
なお、本実施形態に係る半導体装置４００により得られる効果は、第３の実施形態に係るので、半導体装置３００により得られる効果とほとんど同じであるので、その説明を割愛する。
図１５は、第４の実施形態に係る半導体装置４００を構成する２つのＩＧＢＴ５１ｃ，５２ｃの平面配置図の例を示した図である。なお、図１４に示したＩＧＢＴ５１ｃ，５２ｃの断面構造は、図１５の平面配置図におけるＩＧＢＴ５１ｃのＡ−Ａ’部およびＢ−Ｂ’部の断面に相当する。また、図１５において、実線で囲まれた領域は、ゲート電極またはゲート電極材料層が設けられた領域であり、破線で囲まれた領域は、金属配線が形成された領域であることを表す。
本実施形態では、高オン電圧デュアルゲート型のＩＧＢＴ５２ｃは、複数のＧｓゲート９１と複数のＧｃゲート９２とを有し、Ｇｓゲート９１とＧｃゲート９２とは、互いに独立した制御が行われる。そこで、ＩＧＢＴ５２ｃには、Ｇｓゲート９１とＧｃゲート９２のそれぞれに独立した制御信号を供給する２本の金属配線４０，４１が設けられている。ここで、金属配線４０，４１とＧｓゲート９１、Ｇｃゲート９２のゲート電極材料層とは、コンタクト層４２を介して接続される。したがって、金属配線４０，４１を介して入力されるＧｓゲート９１、Ｇｃゲート９２の制御信号は、コンタクト層４２を介してそれぞれのＧｓゲート９１、Ｇｃゲート９２へ伝達される。
なお、コンタクト層４２が配置される位置は、ゲート電極そのものが形成されているアクティブ領域の外に位置する電極材料層が設けられた領域（以下、ゲート電極の終端部という）である。このゲート電極の終端部の上部に、絶縁層を介して金属配線４０，４１が設けられる。そして、金属配線４０，４１と終端部のゲート電極層とは、この絶縁層に形成された孔部の層であるコンタクト層４２を介して接続される。したがって、各ゲート電極をＧｓゲート９１とするか、またはＧｃゲート９２とするかは、ゲート電極の終端部の上部に設けられた金属配線４０，４１のいずれに接続するかによって、コンタクト層４２の配置によって容易に選択することができる。
図１４に示したように、低オン電圧のＩＧＢＴ５１ｃも高オン電圧デュアルゲート型のＩＧＢＴ５２ｃとほとんど同じ断面構造を有しているので、平面配置（レイアウト）構成もＩＧＢＴ５２ｃとほとんど同じにすることができる。図１５から分かるように、高オン電圧デュアルゲート型のＩＧＢＴ５２ｃと低オン電圧のＩＧＢＴ５１ｃとの平面配置上の相違は、コンタクト層４２の位置が変更されただけのものといえる。
なお、図１５を用いて説明した平面配置の構成は、図１４の断面構造を有する半導体装置４００に対応するものであるが、その平面配置の構成は、図２、図９、図１２に示した断面構造を有する半導体装置１００，２００，３００に対応するものでも同様である。
≪第４の実施形態の変形例≫
図１６は、本発明の第４の実施形態の変形例に係る半導体装置４０１を構成する２つのＩＧＢＴ５１ｄ，５２ｄの半導体装置としての断面構造の例を示した図であり、図１７は、図１６の２つのＩＧＢＴ５１ｄ，５２ｄの平面配置図の例を示した図である。
本変形例は、高オン電圧デュアルゲート型のＩＧＢＴ５２ｄに形成されているＧｃゲート９２とＧｓゲート９１の本数比率を、第４の実施形態の場合から変更したものである。ここで、第４の実施形態の場合、ＩＧＢＴ５２ｃに形成されているＧｃゲート９２とＧｓゲート９１の本数比率は、１：１でとしている。これに対し、本変形例では、Ｇｃゲート９２の本数を増加させ、Ｇｃゲート９２とＧｓゲート９１の本数比率を、例えば、２：１としている。このようなＧｃゲート９２とＧｓゲート９１の本数比率の変更は、コンタクト層４２の配置を一部変更するだけで容易に実現することができる。
本変形例では、高オン電圧デュアルゲート型のＩＧＢＴ５２ｄにおけるＧｃゲート９２の本数比率を上増加させることで、ＩＧＢＴ５２ｄにおけるキャリア濃度の、Ｇｃゲート９２による制御性をさらに向上させることができる。すなわち、導通時のＧｃゲート９２に閾値電圧以上の電圧を印加することで、ｎ−型ドリフト層１内部には高い濃度のキャリアが蓄積される。さらに、その蓄積された大部分の正孔キャリアは、Ｇｃゲート９２に閾値未満の電圧を印加することで、本数比率の多いＧｃゲート９２に接したｐ型ウェル層２に形成される正孔の蓄積層を介して、エミッタ電極７へ排出される。
これにより、ターンオフ時には、より空乏化の速度が上昇して、コレクタ−エミッタ間電圧の上昇速度が上がる。したがって、ターンオフ時における電圧上昇期間の電力損失を下げることができる。一方、コレクタ−エミッタ間電圧の上昇速度が高いことは、スイッチングノイズを発生させるリスクが高く、また、ターンオフ直前の一時的なオン電圧の上昇による電力損失も生じるため、Ｇｃゲート９２とＧｓゲート９１の本数比率は、それぞれの半導体装置４０１の定格電圧や定格電流に応じた最適値がある。本変形例によれば、その最適な本数比率は、コンタクト層４２の配置の変更によって容易に実現できる。
したがって、本変形例によれば、低い導通損失を維持するとともに、Ｇｃゲート９２への印加電圧による伝導度変調の抑制効果をさらに高めることが可能な最適なゲート本数比率を容易に実現できる。そして、導通損失とターンオフ損失をともにより低減した低消費電力性を有する半導体装置４０１を実現することができる。
≪第５の実施形態≫
図１８は、本発明の第５の実施形態に係る半導体装置５００の構成の例を示した図であり、（ａ）は、半導体装置５００の回路構成の例、（ｂ）は、半導体装置５００の平面配置構成の例、（ｃ）は、断面構成の例である。図１８に示すように、本実施形態に係る半導体装置５００は、低オン電圧のＩＧＢＴ５１と、高温電圧デュアルゲート型のＩＧＢＴ５２と、整流素子であるダイオード９８とを含んで構成される。すなわち、半導体装置５００は、第１の実施形態に係る半導体装置１００に整流素子であるダイオード９８が並列に接続されたものとなっている。なお、半導体装置５００においてダイオード９８が並列に接続されるのは、第１の実施形態に係る半導体装置１００に限定されず、第２、第３、第４の実施形態に係る半導体装置２００，３００，４００などであってもよい。
以上のような半導体装置５００の構成により、半導体装置１００のコレクタ側からエミッタ側に電流を流すだけではなく、エミッタ側からコレクタ側へも電流を流すことができるようになる。したがって、この半導体装置５００を用いることにより、インバータをはじめとした電力変換器を容易に実現できるようになる。
なお、ダイオード９８は、Ｓｉ基板、もしくはＳｉＣ基板内に不純物をドーピングして形成されたＰＮ接合からなるダイオードでもよいし、不純物のドーピング層と金属のショットキーバリア接合からなるダイオードでもよい。また、ダイオード９８は、一素子でもよいし、小型の素子を複数並列に搭載したものであってもでもよい。
次に、図１８（ｂ）に示すように、これら２つのＩＧＢＴ５１、５２およびダイオード９８は、同一の絶縁基板９９上に形成された導電性薄膜１０５上に配置され接合される。これらの接合には、ハンダなどが用いられる。ダイオード９８は、低オン電圧のＩＧＢＴ５１と高オン電圧デュアルゲート型のＩＧＢＴ５２とに挟まれて配置される。なお、これらのＩＧＢＴ５１、５２は、互いに左右反対の配置でも構わない。
図１８（ｃ）に示すように、ＩＧＢＴ５１のコレクタ電極１０７と、ＩＧＢＴ５２のコレクタ電極１０９と、ダイオード９８のカソード電極１１１は、導電性薄膜１０５を介して電気的に接続されている。そして、この導電性薄膜１０５の端部には端子１１３が設けられている。さらに、ＩＧＢＴ５１のエミッタ電極１０６と、ＩＧＢＴ５２のエミッタ電極１０８と、ダイオード９８のアノード電極１１０とは、アルミニウムや銅などを材料とした導電性ワイヤで電気的に接続され、端子１１２に接続されている。
端子１１２はアルミニウムや銅を材料とした導電性ワイヤであり、この端子１１２と導電性薄膜１０５上に形成された端子１１３との間には、電気的な信号が加えられる。こうして、２つのＩＧＢＴ５１，５２とダイオード９８とは、並列に接続され、双方向に電流を流すことが可能な半導体装置５００となる。なお、ここでは、ゲート制御信号Ｇｃ５６、Ｇｓ５７入力用の端子については省略されている。
本実施形態では、ダイオード９８を２つのＩＧＢＴ５１、５２で挟む配置構成としているため、各々の素子が動作することによって発生する電力起因の熱の集中が抑制されていることに注意すべきである。ＩＧＢＴ５１、５２は、導通時に流れる電流とその際の電圧によって電力が消費され、また、ターンオフやターンオンのスイッチング時には、過渡的な電流、電圧の変化によって電力が消費される。したがって、ＩＧＢＴ５１、５２は、これらの消費される電力と周辺の熱抵抗の関係によって発熱する。
ここでは、消費電力が大きいＩＧＢＴ５１、５２が消費電力の少ないダイオード９８の外側に配置されているため、ＩＧＢＴ５１、５２で発生する熱が外周部へ容易に放散される。その結果、ＩＧＢＴ５１、５２側からダイオード９８側へ流入する熱量が低減されるので、半導体装置５００の中央部における熱の集中を避けることができる。
これにより、半導体装置５００を構成するＩＧＢＴ５１、５２およびダイオード９８それぞれにおける温度上昇を抑制することができる。その結果として、半導体装置５００の信頼性の向上や許容電流の上昇の効果を期待することができる。よって、本実施形態によれば、低導通損失と低ターンオフ損失とを両立させ、さらに高信頼性という特質を備えた半導体装置５００が実現される。
≪第６の実施形態≫
図１９は、本発明の第６の実施形態に係る半導体装置６００を構成する２つのＩＧＢＴ５１ｅ，５２ｅの半導体装置としての断面構造の例を示した図である。図１９に示すように、本実施形態に係る半導体装置６００の断面構造は、ＩＧＢＴ５２ｅにおける同じトレンチ１６ａの両端部に形成された２つのゲート電極の間隔ｃが，図１４の第４の実施形態の場合と相違しているだけである。
すなわち、第４の実施形態では、ＩＧＢＴ５２ｃにおける同じトレンチ１６ａの両端部に形成されたゲート電極の間隔がｂであるのに対し、本実施形態では、ＩＧＢＴ５２ｅにおける同じトレンチ１６ａの両端部に形成されたゲート電極の間隔は、ｃとなっている。このことを除けば、本実施形態に係るＩＧＢＴ５１ｅ，ＩＧＢＴ５２ｅの断面構造は、第４の実施形態に係るＩＧＢＴ５１ｃ，ＩＧＢＴ５２ｃの断面構造と同じなので、その説明を割愛する。
本実施形態に係るＩＧＢＴ５１ｅでは、ｐ型ウェル層２を挟んだ２つのゲート電極の間隔ａは、ｐ型ウェル層２が配置されない側、すなわち、同じトレンチ１６ａの両端部に形成されたゲート電極の間隔ｂよりも短く設定されている（ｂ＞ａ）。また、ＩＧＢＴ５２ｅでは、ｐ型ウェル層２を挟んだ２つのゲート電極の間隔ａは、デュアルゲート型のｐ型ウェル層２が配置されない側、すなわち、同じトレンチ１６ａの両端部に形成されたゲート電極の間隔ｃよりも短く設定されている（ｃ＞ａ）。さらに、ここでは、ｂ＞ｃであるとする。
図２０は、本発明の第６の実施形態に係る半導体装置６００により得られるコレクタ−エミッタ間電流（Ｉｃｅ）の順方向特性を示した図である。ここで、実線は、本実施形態に係る半導体装置６００（ｃ＜ｂ）により得られる順方向特性、破線は、第４の実施形態に係る半導体装置４００（ｃ＝ｂ）により得られる順方向特性を表している。これから容易に分かることは、本実施形態に係る半導体装置６００（ｃ＜ｂ）の方が、第４の実施形態に係る半導体装置４００（ｃ＝ｂ）よりも飽和電流が上昇していることである。
そして、その相対的な上昇率は、Ｇｃゲート９２を閾値電圧未満、Ｇｓゲート９１を閾値電圧以上としたときの方が、Ｇｃゲート９２、Ｇｓゲート９１ともに閾値電圧以上としたときよりも大きい。これは、ＩＧＢＴ５２ｅ における単位面積あたりのゲート電極の本数が増大するためである。したがって、ＩＧＢＴ５２ｅにおいては、Ｇｃゲート９２を、閾値電圧以上、または、閾値電圧未満とする印加電圧制御を適用することで、低オン電圧と低ターンオフ損失の性能の両立が可能になる。そして、Ｇｃゲート９２を閾値電圧未満としたときの飽和電流性能によって、半導体装置６００に流すことが可能な電流の最大値が決まる。
すなわち、本実施形態では、Ｇｃゲート９２を閾値電圧未満で、Ｇｓゲート９１を閾値電圧以上とした条件で、飽和電流を上昇させることができれば、半導体装置６００に流すことのできる許容電流が上昇するので、電流容量の大容量化が可能である。また、本実施形態では、高オン電圧のデュアルゲート型のＩＧＢＴ５２ｅのゲート電極の本数を増加させている。そのため、とくにＧｃゲート９２を閾値電圧未満、Ｇｓゲート９１を閾値電圧以上とした条件では、ｂ＝ｃである第４の実施形態に係る半導体装置４００よりも、単位面積あたりの実効チャネル幅が増大して、飽和電流が上昇するので、電流容量の大容量化が可能となる。
以上の通り、本実施形態によれば、低導通損失と低ターンオフ損失を両立させ、さらには電流容量の大容量化が可能な半導体装置６００が実現される。
≪第７の実施形態≫
図２１は、本発明の第１の実施形態に係る半導体装置１００がターンオンするときの動作波形の例を示した図である。ここで、（ａ）は、Ｇｃゲート駆動信号波形の例、（ｂ）は、Ｇｓゲート駆動信号波形の例、（ｃ）は、コレクタ−エミッタ間電圧（Ｖｃe）波形の例、（ｄ）は、コレクタ−エミッタ間電流（Ｉｃe）波形の例である。なお、図２１に示した動作波形は、第２の実施形態以降の実施形態で説明した半導体装置２００，３００，４００，４０１，６００でも同様のものとなる。
図２１に示すように、半導体装置１００の非導通期間４５においては、Ｇｃゲート９２、Ｇｓゲート９１の駆動信号はともに閾値電圧２６未満であり、ｐ型ウェル層２にチャネルは形成されない。したがって、コレクタ−エミッタ間電圧（Ｖｃｅ）は高電圧となる。次に、ターンオン期間４６において、Ｇｓゲート９１のみを先行して閾値電圧２６以上の電圧に御する。これによって、Ｇｓゲート９１側のみチャネルが形成され、半導体装置１００が導通状態になるが、Ｇｃゲート９２およびＧｓゲート９１を同時に閾値電圧２６以上とした場合に比べ、半導体装置１００のトランスコンダクタンス（ｇｍ）を低い状態でターンオンすることができる。
その結果、ターンオンすることで生じるコレクタ−エミッタ間電圧（Ｖｃｅ）の時間変化ｄｖ／ｄｔを下げることができる。このｄｖ／ｄｔによる電力変換装置の応用上の課題となっている誘導ノイズやモータ絶縁などへの対処が容易になる。
ちなみに、Ｇｃゲート９２とＧｓゲート９１とを同時に閾値電圧２６に制御するターンオン駆動では、ｄｖ／ｄｔが抑制されるため、半導体装置１００のＧｓゲート９１とＧｃゲート９２に直列にゲート抵抗を接続することが必要であった。しかしながら、このゲート抵抗によって、半導体装置１００のコレクタ−エミッタ間電流（Ｉｃｅ）の変化ｄｉ／ｄｔの低減が容易でなかった。そのため、ｄｖ／ｄｔを抑制できる一方でターンオン損失が高くなる副作用があった。
図２１（ｃ）、（ｄ）に示されたコレクタ−エミッタ間電圧（Ｖｃｅ）およびコレクタ−エミッタ間電流（Ｉｃｅ）の波形において、実線の波形４８は、本実施形態の駆動信号により得られる波形である。これに対し、破線の波形４７は、Ｇｃゲート９２とＧｓゲート９１とが同時に閾値電圧２６以上に制御され、かつゲート抵抗を通して駆動されたときに得られる波形である。
本実施形態では、Ｇｃゲート９２に先行してＧｓゲート９１を閾値電圧以上とするターンオン駆動を行う。したがって、Ｇｃゲート９２とＧｓゲート９１に抵抗を付けて同時に閾値電圧以上とする駆動に比し、同じｄｖ／ｄｔでのｄｉ／ｄｔを大きくすることができる。そのため、ターンオン損失を低減することができる。
なお、このターンオン期間４６の時間は、０．５μ秒から１０μ秒であることが望ましい。また、図６に示した導通期間２３、ターンオフ直前の期間２４、ターンオフ期間２５における駆動制御は、第１の実施形態で説明した通りであり、その駆動制御により低い導通損失と低いターンオフ損失が同時に実現される。
≪第７の実施形態の変形例≫
図２２は、本発明の第１の実施形態に係る半導体装置１００がターンオンするときの動作波形の変形例を示した図である。ここで、（ａ）は、Ｇｃゲート駆動信号波形の例、（ｂ）は、Ｇｓゲート駆動信号波形の例、（ｃ）は、コレクタ−エミッタ間電圧（Ｖｃe）波形の例、（ｄ）は、コレクタ−エミッタ間電流（Ｉｃe）波形の例である。なお、図２１に示した動作波形は、第２の実施形態以降の実施形態で説明した半導体装置２００，３００，４００，４０１，６００でも同様のものとなる。
図２２に示すように、半導体装置１００の非導通期間４５においては、Ｇｃゲート９２、Ｇｓゲート９１の駆動信号はともに閾値電圧２６未満であり、ｐ型ウェル層２にチャネルは形成されない。したがって、コレクタ−エミッタ間電圧（Ｖｃｅ）は高電圧となる。
次に、ターンオン期間４６において、まず、Ｇｓゲート９１とＧｃゲート９２に同時に閾値電圧２６以上の電圧を印加する。引き続き、Ｇｃゲート９２のみの印加電圧を、一旦、閾値電圧２６未満に落とし、その後再び、Ｇｃゲート９２の印加電圧を閾値電圧２６以上とする。
Ｇｓゲート９１およびＧｃゲート９２への以上のような印加電圧の制御により、次のような効果が得られる。まず、コレクタ−エミッタ間電流（Ｉｃe）が上昇しｄｉ／ｄｔが上昇する期間において、ＧｓとＧｃの両側にチャネルを生成しキャリアの注入効率を高めることで、ｄｉ／ｄｔを高めることができる。コレクタ−エミッタ間電流（Ｉｃe）が上昇し、ｄｉ／ｄｔが上昇する期間において、Ｇｃゲート９２、Ｇｓゲート９１の両側にチャネルが形成され、キャリアの注入効率が高められるので、ｄｉ／ｄｔを高めることができる。一方、コレクタ−エミッタ間電圧（Ｖｃe）が低下し、ｄｖ／ｄｔが上昇する期間においては、Ｇｓゲート９１の片側にのみチャネルが形成され、キャリアが注入されるので、相互コンダクタンスｇｍが下がり、適当に抑制されたｄｖ／ｄｔが実現される。
図２２（ｃ）、（ｄ）には、次の３ケースのターンオン駆動制御の方法に対するコレクタ−エミッタ間電圧（Ｖｃe）およびコレクタ−エミッタ間電流（Ｉｃe）のターンオン波形が示されている。ここで、細破線４７のターンオン波形は、Ｇｓゲート９１およびＧｃゲート９２の両方ともに同時に閾値電圧２６以上の電圧がゲート抵抗を通して駆動される場合に得られるターンオン波形である。また、細実線４８のターンオン波形は、Ｇｃゲート９２に先行してＧｓゲート９１に閾値電圧以上の電圧が印加されるゲート電極の駆動方法（図２１参照）で得られるターンオン波形である。また、太実線４９のターンオン波形は、Ｇｓゲート９１およびＧｃゲート９２に同時に閾値電圧２６以上の電圧が印加された後、Ｇｃゲート９２のみの印加電圧が、一旦、閾値電圧２６未満まで下げられ、その後再び、閾値電圧２６以上の電圧が印加されるという駆動方法（図２２（ａ）、（ｂ）参照）で得られるターンオン波形である。
図２２（ａ）、（ｂ）における駆動方法の場合、Ｇｃゲート９２に先行してＧｓゲート９１を閾値電圧以上とする期間が設けられているので、ｄｖ／ｄｔを適切な値に抑制することができる。また、コレクタ−エミッタ間電流（Ｉｃe）が変化する期間は、Ｇｃゲート９２、Ｇｓゲート９１ともに閾値電圧以上の電圧を印加することで、ｄｉ／ｄｔをより大きくすることができる。その結果、ターンオン損失を低減することができる。
なお、このターンオン期間４６の時間は、０．５μ秒から１０μ秒であることが望ましい。また、図６に示した導通期間２３、ターンオフ直前の期間２４、ターンオフ期間２５における駆動制御は、第１の実施形態で説明した通りであり、その駆動制御により低い導通損失と低いターンオフ損失が同時に実現される。
≪第８の実施形態≫
図２３は、本発明の第８の実施形態に係る電力変換装置８００の回路構成の例を示した図である。本実施形態に係る電力変換装置８００は、三相交流用の上下アームのＩＧＢＴ７６と、ダイオード６６と、制御回路６４からのＩＧＢＴ用指令信号に応じて各ＩＧＢＴ７６を駆動する駆動回路６７を含んで構成される。
ここで、ＩＧＢＴ７６は、第１の実施形態に示された低オン電圧のＩＧＢＴ５１と高オン電圧デュアルゲート型のＩＧＢＴ５２とからなる半導体装置１００であり、そのターンオン、ターンオフ制御用としてＧｓゲート７７とＧｃゲート７８を有する。
なお、図２３でいうＧｓゲート７７とＧｃゲート７８は、図２の断面構造に示されているＧｓゲート９１、Ｇｃゲート９２に対応する。また、ＩＧＢＴ７６は、第１の実施形態に係る半導体装置１００に限定されず、第２〜第７の実施形態などに示された半導体装置２００，３００，４００，４０１，６００などであってもよい。
電力変換装置８００は、例えば、モータなどの誘導性負荷６８を駆動するインバータであり、直流電源６９の電力をＵ相、Ｖ相、Ｗ相の三相交流電圧の電力に変換して、三相交流の誘導性負荷６８に供給する機能を果たす。この場合、直流電源６９のプラス側とマイナス側との間には、直列接続された２つのＩＧＢＴ７６が３組設けられている。そして、Ｕ相、Ｖ相、Ｗ相の三相交流電圧は、プラス側のＩＧＢＴ７６のエミッタとマイナス側のＩＧＢＴ７６コレクタとを接続する箇所から出力される。
ここで、駆動回路６７は、制御回路６４から入力される信号を、ＩＧＢＴ７６のＧｓゲート７７およびＧｃゲート７８の入力用信号に変換するレベルシフト回路を主構成要素として構成される。また、制御回路６４は、誘導性負荷６８を駆動するためのタイミング信号を生成する機能を有する。すなわち、制御回路６４は、ＩＧＢＴ７６の低損失性能を実現するために最適となるタイミングのＧｓゲート７７およびＧｃゲート７８の駆動制御信号を生成する。なお、これらの駆動制御信号は、一般には、パルス幅の変調されたＰＷＭ（Pulse width modulation）信号と呼ばれる。
本実施形態に係る電力変換装置８００は、第１の実施形態ないし第７の実施形態に示された半導体装置１００，２００，３００，４００，４０１，６００を用いて構成されることから、その低損失の性能によって、電力損失の小さい高効率な電力変換装置を実現することができる。
≪第８の実施形態の変形例≫
図２４は、本発明の第８の実施形態の変形例に係る電力変換装置８０１の回路構成の例を示した図である。本変形例に係る電力変換装置８０１の構成は、第８の実施形態に係る電力変換装置８００の構成とは、次の点を除けばほとんど同じ構成となっている。すなわち、第８の実施形態に係る電力変換装置８００では、それぞれのＩＧＢＴ７６には、逆並列にｐｎ接合型のダイオード６６が接続されているが、本変形例では、ショットキーバリアダイオード８１が接続されている。なお、このショットキーバリアダイオード８１の材料としては、例えば、ＳｉＣ（炭化ケイ素）結晶が用いられている。
したがって、本変形例に係る電力変換装置８０１の動作や機能も第８の実施形態に係る電力変換装置８００とほとんど同じになる。よって、本変形例に係る電力変換装置８０１でも、第８の実施形態に係る電力変換装置８００と同様に、電力損失の小さい高効率な電力変換装置を実現することができる。
≪第８の実施形態の第２の変形例≫
図２５は、本発明の第８の実施形態の第２の変形例に係る電力変換装置８０２の回路構成の例を示した図である。本変形例に係る電力変換装置８０２の構成は、第８の実施形態に係る電力変換装置８００の構成とは、次の点を除けばほとんど同じ構成となっている。すなわち、第８の実施形態に係る電力変換装置８００では、それぞれのＩＧＢＴ７６には、逆並列にｐｎ接合型のダイオード６６が接続されているが、本変形例では、絶縁ゲート制御型ダイオード８２が接続されている。
ここで、絶縁ゲート制御型ダイオード８２は、制御ゲート８３を有し、制御ゲート８３に印加される電圧によって、導通時やスイッチング時におけるキャリア濃度を制御することができる。制御ゲートに印加される信号は、制御回路６４により差異的なタイミングになるよう生成され、駆動回路６７を介して供給される。したがって、絶縁ゲート制御型ダイオード８２の導通時やスイッチング時の電流、電圧を動的に制御することができるので、ｐｎ接合型のダイオード６６を用いる場合よりも損失を低減することができる。
以上のように絶縁ゲート制御型ダイオード８２が用いられることを除けば、本変形例に係る電力変換装置８０２の動作や機能も第８の実施形態に係る電力変換装置８００とほとんど同じになる。よって、本変形例に係る電力変換装置８０２でも、第８の実施形態に係る電力変換装置８００と同様に、電力損失の小さい高効率な電力変換装置を実現することができる。
なお、本発明は、以上に説明した実施形態や実施例に限定されるものではなく、さらに、様々な変形例が含まれる。例えば、前記した実施形態および実施例は、本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態や実施例の構成の一部を、他の実施形態や実施例の構成に置き換えることが可能であり、また、ある実施形態や実施例の構成に他の実施形態や実施例の構成を加えることも可能である。また、各実施形態や実施例の構成の一部について、他の実施形態や実施例に含まれる構成を追加・削除・置換することも可能である。
１，１Ａ，１Ｂ ｎ−型ドリフト層
２ ｐ型ウェル層
３ ｎ型エミッタ領域
４，４Ａ，４Ｂ ｐ型コレクタ層
５ ゲート絶縁膜
６ａ，６ｂ ゲート電極
７ エミッタ電極
８ コレクタ電極
１２ ｐ型給電層
１３ａ，１３ｂ ゲート電極
１５ ｐ型領域
１６ 絶縁膜
１６ａ トレンチ
２３ 導通期間
２４ ターンオフ直前の期間
２５ ターンオフ期間
４０，４１ 金属配線
４２ コンタクト層
４５ 非導通期間
４６ ターンオン期間
５１，５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅ 低オン電圧のＩＧＢＴ（第１半導体素子）
５２，５２ａ，５２ｂ，５２ｃ，５２ｄ，５２ｅ 高オン電圧デュアルゲート型のＩＧＢＴ（第２半導体素子）
５６，７７，９１ Ｇｓゲート（第３のゲート電極）
５７，７８，９２ Ｇｃゲート（第１、第２のゲート電極）
６４ 制御回路
６７ 駆動回路
６８ 誘導性負荷
６９ 直流電源
７０ ＩＧＢＴ
７１ 絶縁ゲート端子
７２ ダイオード
７６ ＩＧＢＴ（半導体装置１００，２００，３００，４００，４０１，５００，６００）
８０ インバータ
８１ ショットキーバリアダイオード
８２ 絶縁ゲート制御型ダイオード
８３ 制御ゲート
９８ ダイオード
９９ 絶縁基板
１００，２００，３００，４００，４０１，５００，６００ 半導体装置
１０１，１０１ａ，１０２ ＩＧＢＴ
１０５ 導電性薄膜
１０６，１０８ エミッタ電極
１０７，１０９ コレクタ電極
１１０ アノード電極
１１１ カソード電極
８００，８０１，８０２ 電力変換装置

Claims (15)

  1. 第１半導体素子と第２半導体素子とを並列に接続して構成される半導体装置であって、
    前記第１半導体素子は、
    第１の半導体基板に形成された第１導電型の第１のドリフト層と、
    前記第１のドリフト層に接し、前記第１の半導体基板の第１表面側に形成された第２導電型の第１のウェル領域と、
    前記第１の半導体基板の前記第１表面側に前記第１のウェル領域を貫いて形成された複数のトレンチに、前記第１のドリフト層および前記第１のウェル領域とゲート絶縁膜を介して接するように設けられた第１のゲート電極と、
    前記第１のゲート電極の間に挟まれた前記第１のウェル領域の表面の一部に、前記第１のゲート電極に前記ゲート絶縁膜を介して接するように形成された第１導電型の第１のエミッタ領域と、
    前記ゲート絶縁膜を介し、前記第１のゲート電極と対向する前記第１のウェル領域の表面に形成された第２導電型の第１のチャネル領域と、
    前記第１のエミッタ領域および前記第１のウェル領域が電気的に接続される第１のエミッタ電極と、
    前記第１のドリフト層に接し、前記第１の半導体基板の第２表面側に形成された第２導電型の第１のコレクタ層と、前記第１のコレクタ層に電気的に接続された第１のコレクタ電極と
    を備え、
    前記第２半導体素子は、
    第２の半導体基板に形成された第１導電型の第２のドリフト層と、
    前記第２のドリフト層に接し、前記第２の半導体基板の第１表面側に形成された第２導電型の第２のウェル領域と、
    前記第２の半導体基板の前記第１表面側に前記第２のウェル領域を貫いて形成された複数のトレンチの互いに隣接する２つずつのトレンチのそれぞれに、前記第２のドリフト層および前記第２のウェル領域とゲート絶縁膜を介して接するように設けられた第２のゲート電極および第３のゲート電極とからなるゲート電極の組と、
    前記ゲート電極の組の同じ組に属する前記第２のゲート電極および前記第３のゲート電極の間に挟まれた前記第２のウェル領域の表面の一部に、前記第２のゲート電極および前記第３のゲート電極のそれぞれに前記ゲート絶縁膜を介して接するように形成された第１導電型の第２のエミッタ領域と、
    前記ゲート絶縁膜を介し、前記第２のゲート電極と対向する前記第２のウェル領域の表面に形成された第２導電型の第２のチャネル領域と、
    前記ゲート絶縁膜を介し、前記第３のゲート電極と対向する前記第２のウェル領域の表面に形成された第２導電型の第３のチャネル領域と、
    前記第２のエミッタ領域および前記第２のウェル領域が電気的に接続される第２のエミッタ電極と、
    前記第２のドリフト層に接し、前記第２の半導体基板の第２表面側に形成された第２導電型の第２のコレクタ層と、前記第２のコレクタ層に電気的に接続された第２のコレクタ電極と
    を備え、
    前記第１半導体素子の第１のエミッタ電極と前記第２半導体素子の第２のエミッタ電極とは電気的に接続され、
    前記第１半導体素子の第１のコレクタ電極と前記第２半導体素子の第２のコレクタ電極とは電気的に接続され、
    前記第１半導体素子の第１のゲート電極と前記第２半導体素子の第２のゲート電極とは電気的に接続され、
    前記第１半導体素子に所定の電流を流すのに必要な電圧は、前記第２半導体素子に前記所定の電流を流すのに必要な電圧よりも小さい
    ことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１半導体素子の第１のゲート電極と前記第２半導体素子の第２のゲート電極とに対し、前記第１半導体素子の第１のチャネル領域と前記第２半導体素子の第２のチャネル領域のいずれにも反転層が形成される電圧が印加され、
    前記第２半導体素子の第３のゲート電極に対し、前記第２半導体素子の第３のチャネル領域に反転層が形成されるような電圧が印加される
    第１の状態と、
    前記第１半導体素子の第１のゲート電極と前記第２半導体素子の第２のゲート電極に対し、前記第１半導体素子の第１のチャネル領域と前記第２半導体素子の第２のチャネル領域のいずれにも反転層が形成されることのない電圧が印加され、
    前記第２半導体素子の第３のゲート電極に対し、前記第２半導体素子の第３のチャネル領域に反転層が形成され電圧が印加される
    第２の状態と
    を備え、
    前記第１の状態は、前記第２の状態に比し、当該半導体装置が所定の電流を流すのに必要な電圧が小さい
    ことを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１半導体素子の第１のゲート電極と前記第２半導体素子の第２のゲート電極とに対し、前記第１半導体素子の第１のチャネル領域と前記第２半導体素子の第２のチャネル領域のいずれにも反転層が形成されることのない電圧が印加され、
    前記第２半導体素子の第３のゲート電極に対し、前記第２半導体素子の第３のチャネル領域に反転層が形成されることのない電圧が印加される
    第３の状態を更に備え、
    当該半導体装置が、導通状態から非導通状態に移行する際には、前記第１の状態、前記第２の状態、前記第３の状態の順に移行する
    ことを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１半導体素子の前記第１のコレクタ層における不純物濃度は、前記第２半導体素子の前記第２のコレクタ層における不純物濃度よりも高い
    ことを特徴とする半導体装置。
  5. 請求項３または請求項４に記載の半導体装置において、
    前記第１半導体素子の前記第１のドリフト層におけるキャリアのライフタイムは、前記第２半導体素子の前記第２のドリフト層におけるキャリアのライフタイムよりも長い
    ことを特徴とする半導体装置。
  6. 請求項４または請求項５に記載の半導体装置において、
    前記第１半導体素子の前記第１のウェル領域を挟む２つの前記第１のゲート電極の間隔は、前記第１のゲート電極と前記第１のゲート電極の各々に隣接する他の第１のゲート電極との間隔よりも狭く、
    前記第２半導体素子の前記第２のウェル領域を挟む前記第２のゲート電極と第３のゲート電極の間隔は、前記第２のゲート電極と前記第２のゲート電極の各々に隣接する他の第２のゲート電極との間隔よりも狭く、かつ、前記第３のゲート電極と前記第３のゲート電極の各々に隣接する他の第３のゲート電極との間隔よりも狭い
    ことを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第２半導体素子の前記第２のゲート電極は、一つの前記トレンチの側壁に接しており、一つの前記第２のゲート電極の一方の面は、前記第２のウェル領域と相異なる隣接し、かつ、その反対側に存在するもう一方の平面は、前記第２のウェル領域が存在しない絶縁膜に隣接し、
    前記第２半導体素子の前記第３のゲート電極は、一つの前記トレンチの相異なる側壁に接しており、一つの前記第３のゲート電極の一方の平面は、前記第２のウェル領域と隣接し、かつ、その対極側に存在するもう一方の平面は、前記第２のウェル領域が存在しない絶縁膜に隣接する
    ことを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第１半導体素子の前記第１のゲート電極は、一つの前記トレンチの相異なる側壁に接しており、一つの前記第１のゲート電極の一方の平面は、前記第１のウェル領域と隣接し、かつ、その対極側に存在するもう一方の平面は、前記第１のウェル領域が存在しない絶縁膜に隣接する
    ことを特徴とする半導体装置。
  9. 請求項７または請求項８に記載の半導体装置において、
    前記第１半導体素子の前記第１のゲート電極と、前記第２半導体素子の前記第２のゲート電極と、前記第２半導体素子の前記第３のゲート電極の形状は、前記第１、第２のエミッタ電極側から、前記第１、第２コレクタ電極側に向かって幅が広くなるサイドウォール形状を有する
    ことを特徴とする半導体装置。
  10. 請求項７ないし請求項９のいずれか１項に記載の半導体装置において、
    当該半導体装置が、導通状態から非導通状態に移行する際に、前記第２の状態を経過する時間は３μ秒以上である
    ことを特徴とする半導体装置。
  11. 請求項７ないし請求項１０のいずれか１項に記載の半導体装置において、
    当該半導体装置が非導通状態から導通状態に移行する際には、前記第３の状態、前記第２の状態、前記第１の状態の順に移行する
    ことを特徴とする半導体装置。
  12. 請求項１１に記載の半導体装置において、
    当該半導体装置が、導通状態から非導通状態に移行する際に、前記第２の状態を経過する時間は０．５μ秒以上である
    ことを特徴とする半導体装置。
  13. 請求項７ないし請求項１２のいずれか１項に記載の半導体装置に整流素子であるダイオードが逆並列に接続されている
    ことを特徴とする半導体装置。
  14. 請求項１３に記載の半導体装置において、
    前記ダイオードは、半導体基板の第１表面にアノード電極と、前記半導体基板の第２表面にカソード電極とを備え、
    当該半導体装置における前記第１半導体素子の第１のコレクタ電極と、前記第２半導体素子の第２のコレクタ電極と、前記カソード電極は、同一の絶縁基板上に形成された導電性薄膜上で、電気的に接続され、
    前記第１半導体素子と前記第２半導体素子とは、前記ダイオードを挟むように前記ダイオードの両側に配置される
    ことを特徴とする半導体装置。
  15. 一対の直流端子と、
    電流をオン・オフする２つの電流スイッチング素子が前記直流端子間に直列に接続されて構成される直交流変換回路と、
    前記直交流変換回路の前記少なくとも２つの半導体素子が接続される箇所に接続される交流端子と
    を含んで構成される電力変換装置であって、
    前記電流スイッチング素子は、請求項１ないし請求項１４のいずれか１項に記載の半導体装置である
    ことを特徴とする電力変換装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022046313A (ja) * 2020-09-10 2022-03-23 株式会社東芝 半導体素子および半導体装置
US11374563B2 (en) 2020-03-03 2022-06-28 Kabushiki Kaisha Toshiba Method for controlling semiconductor device
WO2022224840A1 (ja) * 2021-04-23 2022-10-27 株式会社日立パワーデバイス 半導体装置及びそれを用いた電力変換装置、半導体装置の製造方法
WO2023188577A1 (ja) * 2022-03-30 2023-10-05 株式会社日立パワーデバイス 半導体装置および電力変換装置
US11923851B2 (en) 2022-01-21 2024-03-05 Kabushiki Kaisha Toshiba Drive device and semiconductor module

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11736104B2 (en) * 2019-10-31 2023-08-22 Panasonic Intellectual Property Management Co., Ltd. Switch system
JP7384750B2 (ja) * 2020-06-10 2023-11-21 株式会社東芝 半導体装置
CN117199120B (zh) * 2023-11-07 2024-01-23 上海功成半导体科技有限公司 Igbt器件结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011155289A (ja) * 2011-03-25 2011-08-11 Renesas Electronics Corp トレンチ型絶縁ゲート半導体装置及びその製造方法
JP2017070051A (ja) * 2015-09-29 2017-04-06 株式会社デンソー 負荷駆動装置
US20170309619A1 (en) * 2016-04-20 2017-10-26 Infineon Technologies Ag Semiconductor device comprising transistor cell units with different threshold voltages

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04280475A (ja) * 1991-03-08 1992-10-06 Fuji Electric Co Ltd 半導体スイッチング装置
JPH05291913A (ja) 1992-04-08 1993-11-05 Fuji Electric Co Ltd 半導体スイッチング装置
JPH06290863A (ja) 1993-04-02 1994-10-18 Matsushita Electric Ind Co Ltd 誘導加熱調理器
US5883402A (en) * 1995-11-06 1999-03-16 Kabushiki Kaisha Toshiba Semiconductor device and protection method
US9412854B2 (en) * 2010-10-20 2016-08-09 Infineon Technologies Austria Ag IGBT module and a circuit
US9595602B2 (en) * 2012-09-07 2017-03-14 Hitachi, Ltd. Switching device for power conversion and power conversion device
JP5932623B2 (ja) * 2012-12-05 2016-06-08 株式会社 日立パワーデバイス 半導体装置およびそれを用いた電力変換装置
KR20150061202A (ko) * 2013-11-27 2015-06-04 삼성전기주식회사 전력 반도체 소자
US20160343838A1 (en) * 2014-01-31 2016-11-24 Hitachi, Ltd. Semiconductor Element Drive Apparatus and Power Conversion Apparatus Using Same
JP6865673B2 (ja) * 2017-12-05 2021-04-28 株式会社 日立パワーデバイス 半導体装置、半導体装置の制御方法、および半導体装置の制御回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011155289A (ja) * 2011-03-25 2011-08-11 Renesas Electronics Corp トレンチ型絶縁ゲート半導体装置及びその製造方法
JP2017070051A (ja) * 2015-09-29 2017-04-06 株式会社デンソー 負荷駆動装置
US20170309619A1 (en) * 2016-04-20 2017-10-26 Infineon Technologies Ag Semiconductor device comprising transistor cell units with different threshold voltages

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11374563B2 (en) 2020-03-03 2022-06-28 Kabushiki Kaisha Toshiba Method for controlling semiconductor device
JP2022046313A (ja) * 2020-09-10 2022-03-23 株式会社東芝 半導体素子および半導体装置
JP7387562B2 (ja) 2020-09-10 2023-11-28 株式会社東芝 半導体素子および半導体装置
WO2022224840A1 (ja) * 2021-04-23 2022-10-27 株式会社日立パワーデバイス 半導体装置及びそれを用いた電力変換装置、半導体装置の製造方法
DE112022001149T5 (de) 2021-04-23 2023-12-14 Hitachi Power Semiconductor Device, Ltd. Halbleitervorrichtung, leistungsumsetzungsvorrichtung, die sie verwendet, und herstellungsverfahren für halbleitervorrichtung
US11923851B2 (en) 2022-01-21 2024-03-05 Kabushiki Kaisha Toshiba Drive device and semiconductor module
WO2023188577A1 (ja) * 2022-03-30 2023-10-05 株式会社日立パワーデバイス 半導体装置および電力変換装置

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