JP2022075332A - 半導体装置 - Google Patents

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Abstract

【課題】寄生ダイオードの通電性能を高めることができる半導体装置を得る。【解決手段】複数の第１の制御電極８は平面視で第１の方向に延び、複数の第２の制御電極１１は平面視で第２の方向に延びる。複数の第１の制御電極８と対向する半導体基板１の表面における第２の半導体層３と複数の第３の半導体層４の境界線の第１の方向の長さの総和を第１のゲート総幅ΣＧ１Ｗとする。複数の第２の制御電極１１と対向する半導体基板１の表面における第４の半導体層５と複数の第５の半導体層６の境界線の第２の方向の長さの総和を第２のゲート総幅ΣＧ２Ｗとする。第２のゲート総幅ΣＧ２Ｗを第１のゲート総幅ΣＧ１Ｗで除して得たゲート幅比ΣＧ２Ｗ／ΣＧ１Ｗが１．０以上である。【選択図】図１

Description

本開示は、半導体装置に関する。
ＩＧＢＴでは、表面にエミッタ電極（陰極）が設けられ、裏面にコレクタ電極（陽極）が設けられている。表面に第１のゲート電極が設けられ、裏面にも第２のゲート電極が設けられた両面ゲート構造ＩＧＢＴが提案されている（例えば、特許文献１参照）。
ターンオフ時に第２のゲート電極に信号を加え、第２のゲート電極の近傍にＮベース層とＮコレクタ層をつなぐチャネルを形成する。また、Ｐベース層とＮベース層がＰＮダイオードとして機能する。これにより、エミッタ電極、Ｐベース層、Ｎベース層、裏面側チャネル領域、Ｎコレクタ層、コレクタ電極からなるエミッタ電極からコレクタ電極までの電流経路が形成される。この経路を介してＮベース層に蓄積された過剰電子が排出されるため、オン電圧を犠牲にすることなくターンオフスイッチング損失を大幅に低減できる。
この両面ゲート構造ＩＧＢＴに内蔵された寄生ダイオードに十分な通電機能を持たせられれば、ＩＧＢＴと逆並列に接続されたフリーホイールダイオードと同様に機能する。従って、フリーホイールダイオードを小さな容量のものにするか又は無くすことができる。
特開平０１－０５７６７４号公報
しかし、従来の両面ゲート構造ＩＧＢＴは、ＩＧＢＴのターンオフ損失低減に主眼を置き、寄生ダイオードの機能を十分に発揮させることに主眼を置いていなかった。従って、寄生ダイオードの通電能力は高くなかった。また、耐圧が高くなるほどＮベース層の厚さを厚くする必要がある。例えば、１０００Ｖ級ＩＧＢＴではＮベース層の厚さを１２０ミクロン程度、３０００Ｖ級ＩＧＢＴでは３５０ミクロン程度、６０００Ｖ級ＩＧＢＴでは６５０ミクロン程度にする。従って、耐圧が高くなるほど電流経路が長くなるため、ダイオードの通電性能は乏しくなる。このため、ＩＧＢＴと逆並列に接続されたフリーホイールダイオードを小さな容量のものにすることも、無くすこともできなかった。
本開示は、上述のような課題を解決するためになされたもので、その目的は寄生ダイオードの通電性能を高めることができる半導体装置を得るものである。
本開示に係る半導体装置は、互いに対向する第１及び第２の主面を有する半導体基板と、前記半導体基板の前記第１の主面と前記第２の主面の間に設けられた第１導電型の第１の半導体層と、前記第１の半導体層と前記第１の主面の間に設けられた第２導電型の第２の半導体層と、前記第２の半導体層の表面に選択的に設けられた第１導電型の複数の第３の半導体層と、前記第１の半導体層と前記第２の主面の間に設けられた第２導電型の第４の半導体層と、前記第４の半導体層の表面に選択的に設けられた第１導電型の複数の第５の半導体層と、前記第１の主面の上に設けられ、前記第２及び第３の半導体層に接続された第１の主電極と、前記第２の主面の上に設けられ、前記第４及び第５の半導体層に接続された第２の主電極と、電気信号に応じて前記第１の半導体層と前記複数の第３の半導体層との間の導通と非導通をそれぞれ切り替える複数の第１の制御電極と電気信号に応じて前記第１の半導体層と前記複数の第５の半導体層との間の導通と非導通をそれぞれ切り替える第２の制御電極とを備え、前記複数の第１の制御電極は平面視で第１の方向に延びるストライプ状であり、前記複数の第２の制御電極は平面視で第２の方向に延びるストライプ状であり、前記複数の第１の制御電極と対向する前記半導体基板の表面における前記第２の半導体層と前記複数の第３の半導体層の境界線の前記第１の方向の長さの総和を第１のゲート総幅とし、前記複数の第２の制御電極と対向する前記半導体基板の表面における前記第４の半導体層と前記複数の第５の半導体層の境界線の前記第２の方向の長さの総和を第２のゲート総幅とし、前記第２のゲート総幅を前記第１のゲート総幅で除して得たゲート幅比が１．０以上であることを特徴とする。
本開示では、複数の第１の制御電極は平面視で第１の方向に延び、複数の第２の制御電極は平面視で第２の方向に延びる。複数の第１の制御電極と対向する半導体基板の表面における第２の半導体層と複数の第３の半導体層の境界線の第１の方向の長さの総和を第１のゲート総幅とする。複数の第２の制御電極と対向する半導体基板の表面における第４の半導体層と複数の第５の半導体層の境界線の第２の方向の長さの総和を第２のゲート総幅とする。第２のゲート総幅を第１のゲート総幅で除して得たゲート幅比が１．０以上である。これにより、寄生ダイオードの通電性能を高めることができる。
実施の形態１に係る半導体装置を示す断面図である。 実施の形態１に係る半導体装置をエミッタ側から見た平面図である。 実施の形態１に係る半導体装置をコレクタ側から見た平面図である。 図２の破線で囲んだ領域を拡大した平面図である。 図４のＩ－Ｉ´に沿ったエミッタ層周辺の断面図である。 図３の破線で囲んだ領域を拡大した平面図である。 図６の破線で囲んだ領域を拡大した平面図である。 耐電圧が１ｋＶ級の両面ゲート構造ＩＧＢＴのゲート幅比と寄生ダイオードの順電圧降下の関係のシミュレーション結果を示す図である。 耐電圧が３ｋＶ級の両面ゲート構造ＩＧＢＴのゲート幅比と寄生ダイオードの順電圧降下の関係のシミュレーション結果を示す図である。 インダクタンス（Ｌ）負荷応用の代表であるモータ制御用インバータを示す図である。 表面側と裏面側がトレンチゲート構造で耐電圧が３ｋＶ級の両面ゲート構造ＩＧＢＴのオン電圧のシミュレーション結果を示す図である。 実施の形態２に係る半導体装置を示す断面図である。 実施の形態２に係る半導体装置の一部をエミッタ側から見た平面図である。 実施の形態２に係る半導体装置の一部をコレクタ側から見た平面図である。 図１４のＩＩ－ＩＩ´に沿ったコレクタ層周辺の断面図である。 実施の形態３に係る半導体装置の一部をコレクタ側から見た平面図である。 図１６のＩ－Ｉ’に沿ったコレクタ層周辺の断面図である。
実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置を示す断面図である。この半導体装置は、表面側がトレンチゲート構造、裏面側が平面ゲート構造の両面ゲート構造ＩＧＢＴである。各構成の位置関係が分かるように図１の横方向をＸ方向とし、縦方向をＹ方向としている。
半導体基板１は互いに対向する表面と裏面を有する。Ｎベース層２が半導体基板１の表面と裏面の間に設けられている。Ｐベース層３がＮベース層２と半導体基板１の表面の間に設けられている。複数のＮエミッタ層４がＰベース層３の表面に選択的に設けられている。複数のＰコレクタ層５がＮベース層２と半導体基板１の裏面の間に設けられている。複数のＮコレクタ層６がＰコレクタ層５の表面に選択的に設けられている。
複数のトレンチ７が、Ｎエミッタ層４とＰベース層３を貫通してＮベース層２に達するように半導体基板１の表面側に形成されている。表面側ゲート電極８が表面側ゲート絶縁膜９を介して複数のトレンチ７の内部に形成されている。表面側層間膜１０が表面側ゲート電極８を覆っている。裏面側ゲート電極１１が、Ｎベース層２、Ｐコレクタ層５、及びＮコレクタ層６に対向するように、裏面側ゲート絶縁膜１２を介して半導体基板１の裏面に形成されている。裏面側層間膜１３が裏面側ゲート電極１１を覆っている。
エミッタ電極１４が、半導体基板１の表面の上に設けられ、Ｐベース層３及びＮエミッタ層４に接続されている。コレクタ電極１５が、半導体基板１の裏面の上に設けられ、Ｐコレクタ層５及びＮコレクタ層６に接続されている。
半導体基板１の表面側の領域は、複数の表面側ゲート電極８のトレンチ７により複数のメサ部に分割される。複数のメサ部は、エミッタ電極１４と接続されたＮエミッタ層４を含むセル部と、エミッタ電極１４と接続されたＮエミッタ層４を含まない又はＮエミッタ層４を含まないダミーセル部とを有する。セル部とダミーセル部がエミッタ側ＩＧＢＴ領域を形成する。隣接するセル部の間隔をセルピッチＣＰと呼ぶ。Ｐベース層３からＰコレクタ層５までの最短距離、即ちＮベース層２の厚さＴｎが耐電圧性能を決める。
表面側ゲート電極８に電気信号を印加すると、表面側ゲート絶縁膜９を介して表面側ゲート電極８に対向するＰベース層３の領域に表面側ゲートチャネル１６が形成される。表面側ゲートチャネル１６を通じてＮエミッタ層４とＮベース層２が導通する。従って、複数の表面側ゲート電極８は、電気信号に応じてＮベース層２と複数のＮエミッタ層４との間の導通と非導通をそれぞれ切り替える。
裏面側ゲート電極１１に電気信号を印加すると、裏面側ゲート絶縁膜１２を介して裏面側ゲート電極１１に対向するＰコレクタ層５の領域に裏面側ゲートチャネル１７が形成される。裏面側ゲートチャネル１７を通じてＮコレクタ層６とＮベース層２が導通する。従って、裏面側ゲート電極１１は、電気信号に応じてＮベース層２と複数のＮコレクタ層６との間の導通と非導通をそれぞれ切り替える。
図２は、実施の形態１に係る半導体装置をエミッタ側から見た平面図である。図２で表面側ゲート電極８が延びる方向をＺ方向としている。複数の表面側ゲート電極８は、半導体基板１の表面に垂直な平面視でＺ方向に延びるストライプ状であり、互いに平行に配列している。表面側ゲート配線１８は表面側ゲート電極８に接続されている。表面側ゲート配線１８は表面側ゲート電極パッド１９に接続されている。エミッタ側ＩＧＢＴ領域の外周に、耐電圧特性を保持するために外周電極２０とＮ＋層２１を含む外周領域が設けられている。外周領域は外周保護膜で覆われている。
図３は、実施の形態１に係る半導体装置をコレクタ側から見た平面図である。複数の裏面側ゲート電極１１は、半導体基板１の裏面に垂直な平面視でＺ方向に延びるストライプ状であり、互いに平行に配列している。裏面側ゲート配線２２は裏面側ゲート電極１１に接続されている。裏面側ゲート配線２２は裏面側ゲート電極パッド２３に接続されている。裏面側ゲート配線２２及び裏面側ゲート電極パッド２３の一部は保護膜２４で被覆されている。
表面側ゲート絶縁膜９及び裏面側ゲート絶縁膜１２は、通常はＳｉＯ２などの酸化膜からなる。表面側ゲート電極８及び裏面側ゲート電極１１は、Ｎ型不純物がドープされたポリシリコンからなる。表面側層間膜１０及び裏面側層間膜１３は、ボロンとリンを含有したシリケートガラス（ＢＰＳＧ）からなる。エミッタ電極１４、コレクタ電極１５、表面側ゲート配線１８、表面側ゲート電極パッド１９、コレクタ電極１５、裏面側ゲート配線２２及び裏面側ゲート電極パッド２３はシリコン含有のアルミニウムからなる。
図４は図２の破線で囲んだ領域を拡大した平面図である。図５は、図４のＩ－Ｉ´に沿ったエミッタ層周辺の断面図である。エミッタ電極１４と表面側層間膜１０は省略している。表面側ゲート電極８と対向する半導体基板１の表面（Ｙ－Ｚ面）におけるＰベース層３とＮエミッタ層４の境界線のＺ方向の長さＧ１Ｗが表面側ゲートチャネル１６の幅である。複数のＮエミッタ層４における長さＧ１Ｗの総和を第１のゲート総幅ΣＧ１Ｗとする。
図６は図３の破線で囲んだ領域を拡大した平面図である。図７は、図６の破線で囲んだ領域を拡大した平面図である。図１は図４及び図６のＩＩ－ＩＩ´に沿った断面図に対応する。裏面側ゲート電極１１、裏面側ゲート絶縁膜１２、裏面側層間膜１３、コレクタ電極１５は省略している。裏面側ゲート電極１１と対向する半導体基板１の表面（Ｘ－Ｚ面）におけるＰコレクタ層５とＮコレクタ層６の境界線のＺ方向の長さＧ２Ｗが裏面側ゲートチャネル１７の幅である。複数のＮコレクタ層６における長さＧ２Ｗの総和を第２のゲート総幅ΣＧ２Ｗとする。
本実施の形態では、第２のゲート総幅ΣＧ２Ｗを第１のゲート総幅ΣＧ１Ｗで除して得たゲート幅比（ΣＧ２Ｗ／ΣＧ１Ｗ）が１．０以上となるように設計している。なお、ゲート幅比（ΣＧ２Ｗ／ΣＧ１Ｗ）の上限は１０程度である。
表面側及び裏面側のゲートの定格耐電圧は、スケーリングファクター（ｋ）が３のスケーリングＩＧＢＴのゲートの定格耐電圧と同様の±７Ｖである。表面側及び裏面側のゲートのしきい値電圧も、スケーリングＩＧＢＴのしきい値電圧と同様の＋１．７Ｖ程度である。ゲートチャネルを低抵抗させて安定的に動作させるため、表面側及び裏面側のゲートに印加するゲート電圧も、スケーリングＩＧＢＴのゲート電圧と同様に、しきい値電圧の約３倍の＋５Ｖである。
このような両面ゲート構造ＩＧＢＴの動作の電圧阻止、電流通電の様相を表１に示す。エミッタ電極１４の接地電位に対して正又は負のコレクタ電圧を印加する。表面側ゲート電極８にエミッタ電極１４の接地電位に対して正のゲート電圧を印加する。裏面側ゲート電極１１にコレクタ電極１５電位に対して正のゲート電圧を印加する。動作の様相は、電圧阻止、順電流通電、逆電流通電の何れかであり、漏れ電流の様相と接合の降伏の様相は含まない。電圧阻止では、コレクタ電極１５からエミッタ電極１４へ電流は流れない。順電流通電では、コレクタ電極１５からエミッタ電極１４へ電流が流れる。逆電流通電では、エミッタ電極１４からコレクタ電極１５へ電流が流れる。
Figure 2022075332000002
続いて、スイッチング動作を説明する。まず、低いコレクタ電圧ＶＣＥでコレクタ電極１５からエミッタ電極１４に大きな電流が流れるオン状態（表１の動作モード２）について説明する。エミッタ電極１４とコレクタ電極１５との間に所定のコレクタ電圧ＶＣＥを印加する。コレクタ電極１５と裏面側ゲート電極１１との間にゲート電圧を印加しないか、又は裏面側ゲート電極１１にコレクタ電極１５に対して負の電圧（逆バイアス）を印加する。表面側ゲート電極８にエミッタ電極１４に対して正の電圧（順バイアス）ＶＧ１Ｅを印加する。この場合、Ｐベース層３の表面側ゲート電極８近傍の領域がＮ型に反転して第１の表面側ゲートチャネル１６が形成される。Ｎエミッタ層４、表面側ゲートチャネル１６、Ｎベース層２に電流経路が形成される。この経路を通って負の電荷を持つ電子がエミッタ電極１４からＮベース層２に注入される。この注入された電子によりＮベース層２が負極性に帯電し、Ｐコレクタ層５とＮベース層２からなるＰＮ接合が順バイアスされる。これにより、正の電荷を持つ正孔がコレクタ電極１５からＰコレクタ層５を通してＮベース層２に注入される。この結果、Ｎベース層２に存在する正孔の密度が増え、伝導度変調が起き、Ｎベース層２の抵抗成分が大幅に減少する。従って、低いコレクタ電圧ＶＣＥでも、コレクタ電極１５からエミッタ電極１４に大きなコレクタ電流が流れる。この時の両面ゲート構造ＩＧＢＴのコレクタ・エミッタ間の電圧降下がオン電圧ＶＣＥｓａｔである。
次に、両面ゲート構造ＩＧＢＴがオン状態からオフ状態に遷移するターンオフスイッチング動作について説明する。表面側ゲート電極８にゼロ電位又は負の電位を印加し、エミッタ電極１４に対して正の電圧を印加するのを止める。これにより、Ｐベース層３のＮ型に反転していた表面側ゲート電極８近傍領域がＰ型に戻る。第１のＮチャネルが無くなるため、Ｎエミッタ層４からＮベース層２への電子の流動経路が無くなる。従って、エミッタ電極１４からＮベース層２への電子の注入が停止し、Ｐコレクタ層５とＮベース層２からなるＰＮ接合の順バイアスが解消され、コレクタ電極１５からＰコレクタ層５を経由したＮベース層２への正孔の注入が停止する。Ｎベース層２の伝導度変調が解消され、Ｎベース層２の抵抗が伝導度変調を起こす前の状態に戻る。Ｐベース層３とＮベース層２からなるＰＮ接合が空乏層化して電圧阻止特性を示す。この結果、コレクタ電極１５からエミッタ電極１４へ電流は流れないオフ状態（電圧阻止）に移行する。
ターンオフスイッチング動作において、表面側ゲート電極８にエミッタ電極１４に対して正の電圧を印加するのを止める直前又はほぼ同時に、裏面側ゲート電極１１にコレクタ電極１５に対して正の電圧ＶＧ２Ｃを印加する。これにより、裏面側ゲート電極１１近傍の領域がＮ型に反転して裏面側ゲートチャネル１７が形成される。Ｎベース層２、裏面側ゲートチャネル１７、Ｎコレクタ層６からなる電流経路が形成される。この経路を通って電子がＮベース層２からコレクタ電極１５への排出されることで、Ｎベース層２の電子の密度が低下し始める。この電子密度の低下がＰコレクタ層５とＮベース層２からなるＰＮ接合の順バイアスを弱め、Ｐコレクタ層５からＮベース層２への正孔の注入を減少させる。この状況で、表面側ゲート電極８に印加されていた正のゲート電圧ＶＧ１Ｅをゼロボルト又は逆バイアスに切り替えると、Ｎ型に反転していた表面側ゲートチャネル１６がＰ型に戻り、エミッタ電極１４からの電子の注入が停止する。Ｎベース層２に蓄積されていた電子は裏面側ゲートチャネル１７とＮコレクタ層６を通りコレクタ電極１５へ排出される。Ｎベース層２に蓄積されていた正孔はＰベース層３を通りエミッタ電極１４へ排出される。Ｐベース層３とＮベース層２からなるＰＮ接合が空乏層化することで発生する空乏層電界により、Ｎベース層２に蓄積した電子はコレクタ電極１５に速やかに排出され、正孔はエミッタ電極１４に速やかに排出される。
表面側ゲート電極８にエミッタ電極１４に対して正の電圧を印加するのを止める直前に、裏面側ゲート電極１１にコレクタ電極１５に対して正の電圧ＶＧ２Ｃを印加する。これにより、Ｎベース層２への電子の蓄積が減少し、電荷中性を満たすべく正孔の密度も減少する。従って、Ｎベース層２に蓄積された過剰電荷が消滅するまでの時間が短縮され、ターンオフスイッチングの損失も更に小さくなる。
図８は、耐電圧が１ｋＶ級の両面ゲート構造ＩＧＢＴのゲート幅比と寄生ダイオードの順電圧降下の関係のシミュレーション結果を示す図である。横軸は、ゲート幅比（ΣＧ２Ｗ／ΣＧ１Ｗ）である。縦軸は、寄生ダイオードの順電圧降下＠１５０Ａ／ｃｍ２の相対値である。表面側ゲート構造にスケーリング設計技術を適用した。Ｐコレクタ層５からＰベース層３までの距離、即ちＮベース層２の厚さを１１５ミクロンとした。セルピッチＣＰを１２ミクロンとした。表面側トレンチ７の深さを２．５ミクロンとした。表面側ゲート及び裏面側ゲートのゲート定格電圧を±７Ｖ、しきい値電圧を１．６Ｖから１．８Ｖとした。表面側ゲート電極８に０Ｖが印加され、裏面側ゲート電極１１に５Ｖが印加されている。温度は、一般的なＩＧＢＴの定格温度である１５０℃である。流す電流は電流密度に換算し、両面ゲート構造ＩＧＢＴのサイズの要因を排除している。
ゲート幅比（ΣＧ２Ｗ／ΣＧ１Ｗ）が１．０を下回ると、寄生ダイオードの順電圧降下が誤差のレベルを超えて大きく上昇し、ダイオードとしての通電能力が低下していることが分かる。ここで、ゲート幅比が小さいと、電流の通路となっている裏面側ゲート電極１１のゲート幅Ｇ２Ｗが狭くなり、裏面側ゲートチャネル１７が狭くなる。このため、裏面側ゲートチャネル１７の抵抗が増大し、寄生ダイオードの順電圧降下が急激に増大することになる。
図９は、耐電圧が３ｋＶ級の両面ゲート構造ＩＧＢＴのゲート幅比と寄生ダイオードの順電圧降下の関係のシミュレーション結果を示す図である。横軸はゲート幅比（ΣＧ２Ｗ／ΣＧ１Ｗ）である。縦軸は、寄生ダイオードの順電圧降下＠５０Ａ／ｃｍ２の相対値である。Ｐコレクタ層５からＰベース層３までの距離、即ちＮベース層２の厚さを３５０ミクロンとした。セルピッチＣＰを１２ミクロンとした。表面側トレンチ７の深さを６ミクロンとした。表面側ゲート絶縁膜９及び裏面側ゲート絶縁膜１２の厚さを厚くし、表面側ゲート及び裏面側ゲートのゲート定格電圧を±２０Ｖ、しきい値電圧を＋５Ｖから＋６Ｖとした。駆動のための印加電圧は＋１５Ｖである。表面側ゲート電極８に０Ｖが印加され、裏面側ゲート電極１１に１５Ｖが印加されている。温度は、一般的なＩＧＢＴの定格温度である１５０℃である。流す電流は電流密度に換算し、両面ゲート構造ＩＧＢＴのサイズの要因を排除している。
ゲート幅比（ΣＧ２Ｗ／ΣＧ１Ｗ）が１．０を下回ると、１ｋＶ級の両面ゲート構造ＩＧＢＴと同様に、寄生ダイオードの順電圧降下が誤差のレベルを超えて大きく上昇し、ダイオードとしての通電能力が低下することが分かる。従って、定格及び特性の異なる両面ゲート構造ＩＧＢＴにおいても、ゲート幅比（ΣＧ２Ｗ／ΣＧ１Ｗ）を１．０以上とすることにより寄生ダイオードの通電能力を高めることができることが確認された。
以上説明したように、本実施の形態は、ＩＧＢＴの低オン電圧を実現するためのエミッタ側ＩＧＢＴ領域の構造設計を維持しつつ、ターンオフスイッチング損失の低減のために裏面側ゲート電極１１を設けた両面ゲート構造ＩＧＢＴである。そして表面側の第１のゲート総幅ΣＧ１Ｗを従来の両面ゲート構造ＩＧＢＴと同じにしつつ裏面側の第２のゲート総幅ΣＧ２Ｗを調整することにより、ゲート幅比（ΣＧ２Ｗ／ΣＧ１Ｗ）が１．０以上となるように設計している。これにより、ＩＧＢＴ内蔵された逆方向の寄生ダイオードの通電能力を高めることができる。
図１０は、インダクタンス（Ｌ）負荷応用の代表であるモータ制御用インバータを示す図である。モータ２５を駆動するＤＣ－ＡＣインバータの３相の各々でＩＧＢＴユニット２６が２つ直列接続されてアームを形成している。各ＩＧＢＴユニット２６は、ＩＧＢＴ２７と、ＩＧＢＴ２７に逆並列に接続されたフリーホイールダイオード２８（FWD: Free Wheeling Diode）とを有する。
ＩＧＢＴユニット２６の直列接続部からモータ２５に駆動電力を供給する。直列接続部と陰極が接続されているＩＧＢＴ２７はＰ側（ハイサイド）ＩＧＢＴと呼ばれる。直列接続部と陽極が接続されているＩＧＢＴ２７はＮ側（ローサイド）ＩＧＢＴと呼ばれる。直列接続されてアームを構成するＰ側ＩＧＢＴとＮ側ＩＧＢＴは、同時にオン状態（アーム短絡）になることが無いように制御される。アームを構成するＩＧＢＴ２７は、ＯＮ／ＯＦＦの時間幅を調整制御されながらＯＮ／ＯＦＦを繰り返し、モータに駆動電力を供給する。ＩＧＢＴ２７を通って流れた電流によってＬ負荷にエネルギーが貯まる。ＩＧＢＴ２７がターンオフした時にＦＷＤが逆電流（ＩＧＢＴ２７においては逆電流であるがＦＷＤにおいては順電流）を流してエネルギーを消費する。
このインバータのＩＧＢＴ２７に本実施の形態に係る両面ゲート構造ＩＧＢＴを適用する。両面ゲート構造ＩＧＢＴでは、裏面側ゲートをオンすることで、Ｎベース層２とコレクタ電極１５を導通させることができ、Ｎベース層２とコレクタ電極１５の導通がＰベース層３とＮベース層２が成すＰＮ接合をダイオードとして機能させることができる。裏面側ゲートをオンにしつつ、表面側ゲートをオンしてＮベース層２とエミッタ電極１４を導通させることで、エミッタ電極１４とコレクタ電極１５を導通させて逆電流を流すことができる。よって、裏面側ゲートの制御によって、両面ゲート構造ＩＧＢＴにＦＷＤを内蔵した機能を持たせることもできる。従って、フリーホイールダイオード２８を小さな容量のものにするか又は無くすことができる。この結果、インバータの大幅な小型化を実現できる。
また、本実施の形態では、裏面側ゲート電極１１は平面ゲート構造である。従って、トレンチ形成工程を省くことができるため、製造が容易であり、生産性が向上する。
また、スケーリングＩＧＢＴにおいてＮベース層２の厚さＴｎとセルピッチＣＰには最適な関係がある。図１１は、表面側と裏面側がトレンチゲート構造で耐電圧が３ｋＶ級の両面ゲート構造ＩＧＢＴのオン電圧のシミュレーション結果を示す図である。横軸は、Ｔｎに対するセルピッチＣＰの比ＣＰ／Ｔｎである。縦軸は、最小値を１として規格化したオン電圧である。ゲート幅比（ΣＧ２Ｗ／ΣＧ１Ｗ）を１．０とした。表面側ゲート及び裏面側ゲートの定格ゲート電圧を±２０Ｖ、しきい値電圧を５Ｖから６Ｖとした。表面側ゲート電極８に１５Ｖが印加され、裏面側ゲート電極１１に０Ｖが印加されている。温度は、一般的なＩＧＢＴの定格温度である１５０℃である。シミュレーションの結果、ＣＰ／Ｔｎが１／４０から１／２０の領域でオン電圧の変化は小さく、誤差レベルのプラス１．０％以内に収まっていることが分かる。そこで、本実施の形態では、ＣＰ／Ｔｎを１／４０から１／２０の範囲内で設計する。このように表面側のセルピッチをＮベース層２の厚さで規定することでＩＧＢＴのオン電圧を低減することができる。
実施の形態２．
図１２は、実施の形態２に係る半導体装置を示す断面図である。図１３は、実施の形態２に係る半導体装置の一部をエミッタ側から見た平面図である。エミッタ電極１４と表面側層間膜１０は省略している。図１４は、実施の形態２に係る半導体装置の一部をコレクタ側から見た平面図である。コレクタ電極１５と裏面側層間膜１３は省略している。なお、図１２は、図１３及び図１４のＩ－Ｉ´に沿った断面図に対応する。図１５は、図１４のＩＩ－ＩＩ´に沿ったコレクタ層周辺の断面図である。
本実施の形態のエミッタ側の構造は実施の形態１と同様であり、コレクタ側の構造が異なる。複数のトレンチ２９が、Ｎコレクタ層６とＰコレクタ層５を貫通してＮベース層２に達するように半導体基板１の裏面に形成されている。裏面側ゲート電極１１が裏面側ゲート絶縁膜１２を介して複数のトレンチ２９の内部に形成されている。裏面側層間膜１３が裏面側ゲート電極１１を覆っている。
このように裏面側ゲート電極１１がトレンチゲート構造であるため、裏面側ゲート電極１１のピッチを６ミクロン程度で設計することができる。これにより、ピッチが１２ミクロン程度の平面ゲート構造に比べて裏面側ゲート電極１１の間隔を狭く設計して裏面側ゲート電極１１を高密度に配置できる。
また、ＩＧＢＴのオン電圧を改善するために電子注入促進（Injection Enhancement）効果を用いるのが一般的である。このため、表面側ゲート電極８はトレンチ構造を用いてもセルピッチを小さくできない。トレンチ７はできるだけ均一間隔で形成することが求められるため、Ｎエミッタ層４を持たず、エミッタ電極１４に接続されないダミーセル部を設けて、セルピッチを大きくしている。一方、裏面側ゲート電極１１にはそのような制約はないため、トレンチ２９間のメサ部全てにＮコレクタ層６を配置できる。
従って、裏面側ゲート電極１１がトレンチゲート構造であることにより、裏面側の第２のゲート総幅ΣＧ２Ｗを大きくすることができる。このため、ゲート幅比（ΣＧ２Ｗ／ΣＧ１Ｗ）を１．０以上にすることが容易である。よって、寄生ダイオードの通電性能を高め、寄生ダイオードの順電圧降下を小さくできる。
実施の形態３．
図１６は、実施の形態３に係る半導体装置の一部をコレクタ側から見た平面図である。コレクタ電極１５と裏面側層間膜１３は省略している。図１７は、図１６のＩ－Ｉ’に沿ったコレクタ層周辺の断面図である。本実施の形態のエミッタ側の構造は実施の形態１と同様であり、表面側ゲート電極８の長手方向はＺ軸方向である。一方、裏面側ゲート電極１１の長手方向は、Ｘ軸方向であり、表面側ゲート電極８の長手方向とは異なる。
ここで、表面側ゲート電極８がトレンチゲート構造の場合、Ｎエミッタ層４からＮベース層２までの電子の注入経路にＪＦＥＴ抵抗領域が無い。注入経路の抵抗が低くなる分、Ｎベース層２への電子の注入が増える。これにより、Ｎベース層２に蓄積される電子の量が増えるとともに電子の量が不均一になる。また、電子を注入する表面側ゲート電極８と電子を排出する裏面側ゲート電極１１が重なる部と重ならない部が局所的にできることによって、ターンオフスイッチングの過渡動作に、Ｎベース層２での電子の分布に不均一の増長が生じて電流集中し、破壊してしまうことがある。
これに対して、本実施の形態では、裏面側ゲート電極１１の延びる方向が表面側ゲート電極８の延びる方向とは異なるようにする。これにより、表面側ゲート電極８から電子が注入され蓄積しやすい部分と、裏面側ゲート電極１１から離れていて電子の排出が遅い部分とが局所的に重複することが無くなる。従って、スイッチングなどの過渡動作において動作の均一性を高めることができる。また、裏面側ゲート電極１１の延びる方向が表面側ゲート電極８の延びる方向と直交することが好ましい。これによりＩＧＢＴセル領域の性能の面内ばらつきが更に小さくなる。
なお、半導体基板１は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体装置を用いることで、この半導体装置を組み込んだ半導体モジュールも小型化・高集積化できる。また、半導体装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
本開示の技術思想は、上記の実施の形態に限定されるものではなく、表面側ゲート構造が平面ゲート構造である両面ゲート構造ＩＧＢＴ、ＩＧＢＴと同等の機能を発揮するＣＩＧＢＴ（Clustered IGBT）などにも、その要旨を逸脱しない範囲で変更可能であることはいうまでもない。
１ 半導体基板、２ Ｎベース層（第１の半導体層）、３ Ｐベース層（第２の半導体層）、４ Ｎエミッタ層（第３の半導体層）、５ Ｐコレクタ層（第４の半導体層）、６ Ｎコレクタ層（第５の半導体層）、８ 表面側ゲート電極（第１の制御電極）、１１ 裏面側ゲート電極（第２の制御電極）、１４ エミッタ電極（第１の主電極）、１５ コレクタ電極（第２の主電極）

Claims (7)

  1. 互いに対向する第１及び第２の主面を有する半導体基板と、
    前記半導体基板の前記第１の主面と前記第２の主面の間に設けられた第１導電型の第１の半導体層と、
    前記第１の半導体層と前記第１の主面の間に設けられた第２導電型の第２の半導体層と、
    前記第２の半導体層の表面に選択的に設けられた第１導電型の複数の第３の半導体層と、
    前記第１の半導体層と前記第２の主面の間に設けられた第２導電型の第４の半導体層と、
    前記第４の半導体層の表面に選択的に設けられた第１導電型の複数の第５の半導体層と、
    前記第１の主面の上に設けられ、前記第２及び第３の半導体層に接続された第１の主電極と、
    前記第２の主面の上に設けられ、前記第４及び第５の半導体層に接続された第２の主電極と、
    電気信号に応じて前記第１の半導体層と前記複数の第３の半導体層との間の導通と非導通をそれぞれ切り替える複数の第１の制御電極と
    電気信号に応じて前記第１の半導体層と前記複数の第５の半導体層との間の導通と非導通をそれぞれ切り替える第２の制御電極とを備え、
    前記複数の第１の制御電極は平面視で第１の方向に延びるストライプ状であり、
    前記複数の第２の制御電極は平面視で第２の方向に延びるストライプ状であり、
    前記複数の第１の制御電極と対向する前記半導体基板の表面における前記第２の半導体層と前記複数の第３の半導体層の境界線の前記第１の方向の長さの総和を第１のゲート総幅とし、
    前記複数の第２の制御電極と対向する前記半導体基板の表面における前記第４の半導体層と前記複数の第５の半導体層の境界線の前記第２の方向の長さの総和を第２のゲート総幅とし、
    前記第２のゲート総幅を前記第１のゲート総幅で除して得たゲート幅比が１．０以上であることを特徴とする半導体装置。
  2. 前記第２の制御電極は平面ゲート構造であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の制御電極はトレンチゲート構造であることを特徴とする請求項１に記載の半導体装置。
  4. 前記複数の第１の制御電極はトレンチゲート構造であり、
    前記半導体基板の前記第１の主面側の領域は、前記複数の第１の制御電極のトレンチにより複数のメサ部に分割され、
    前記複数のメサ部は、前記第１の主電極と接続された前記第３の半導体層を含むセル部と、前記第１の主電極と接続された前記第３の半導体層を含まない又は前記第３の半導体層を含まないダミーセル部とを有し、
    隣接する前記セル部の間隔が、前記第２の半導体層から前記第４の半導体層までの最短距離の４０分の１から２０分の１であることを特徴とする請求項１～３の何れか１項に記載の半導体装置。
  5. 前記第１の制御電極はトレンチゲート構造であり、
    前記第２の方向は前記第１の方向とは異なることを特徴とする請求項１～４の何れか１項に記載の半導体装置。
  6. 前記第２の方向は前記第１の方向と直交することを特徴とする請求項５に記載の半導体装置。
  7. 前記半導体基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１～６の何れか１項に記載の半導体装置。
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