WO2023153027A1 - 半導体装置およびそれを用いた電力変換装置 - Google Patents

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WO2023153027A1
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semiconductor device
switching
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peripheral region
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智之 三好
智康 古川
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株式会社日立パワーデバイス
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H—ELECTRICITY
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to the structure of a semiconductor device, and in particular to a technique effectively applied to a power semiconductor device for power control.
  • IGBT Insulated Gate Bipolar Transistor
  • FIG. 25 shows a partial circuit diagram of a typical inverter.
  • a diode 99 is connected in anti-parallel with the IGBT 97 having an insulated gate terminal 98 .
  • the inverter receives power from a DC power supply 96, applies voltage to an insulated gate terminal 98 of an IGBT 97, and repeats turn-on and turn-off at high speed to control the power supplied to an inductive load 95 connected thereto.
  • the inductive load 95 is, for example, a motor (electric motor).
  • the IGBT 97 and diode 99 generate conduction loss during conduction and switching loss during switching, so it is necessary to reduce the conduction loss and switching loss of the IGBT 97 and diode 99 in order to make the inverter smaller and more efficient.
  • the switching loss consists of turn-on loss and turn-off loss generated from the IGBT 97 and recovery loss generated from the diode 99 during turn-on.
  • FIG. 26 is a cross-sectional view of the IGBT described in Patent Document 1. Both the gate Gs and the gate Gc have a trench shape.
  • a high voltage is applied to the emitter electrode 7 to the insulated gate electrode 91 of the gate Gs and the insulated gate electrode 92 of the gate Gc, the p-type well layer An electron layer, which is an inversion layer, is generated at the gate electrode interface of 2 .
  • the electron layer formed on the surfaces of the insulated gate electrode (Gs) 91 and the insulated gate electrode (Gc) 92 is removed from the emitter electrode 7.
  • electron carriers are injected into the n-type drift layer 1
  • hole carriers are extracted from the p-type collector layer 4
  • conductivity modulation occurs inside the n-type drift layer 1
  • the IGBT becomes conductive.
  • a voltage lower than the threshold voltage that does not form an inversion layer at the interface of the gate electrode of the p-type well layer 2 is applied to the gate.
  • a power loss called turn-off loss occurs due to the current generated at that time and the reverse voltage applied to the emitter electrode 7 and the collector electrode 8 .
  • a voltage lower than the threshold voltage is applied to one of the insulating gate electrodes (Gc) 92 prior to the insulating gate electrode (Gs) 91 immediately before turn-off.
  • Gc insulating gate electrode
  • Gs insulating gate electrode
  • the voltage accumulated in the n ⁇ type drift layer 1 is It is a technology that can dynamically control the carrier concentration in the capacitor, and can reduce the loss that occurs at turn-off.
  • FIG. 27 is a circuit diagram of the IGBT described in Patent Document 2.
  • the IGBT is composed of two IGBTs 33 and 34 with different structures, which are connected in parallel to perform the switching function of the IGBT.
  • the two IGBTs 33 and 34 have separate structures of the IGBT 33 with high carrier injection efficiency and low on-voltage and the IGBT 34 with low injection efficiency and high on-voltage, and control their respective gates 35 and 36 independently.
  • the carrier injection efficiency is adjusted by the impurity concentration in the collector regions of the IGBTs 33 and 34 and the carrier lifetime control amount of the drift region.
  • the conducting state by applying a voltage equal to or higher than the threshold voltage to both gates 35 and 36 of the two IGBTs 33 and 34, the two IGBTs 33 and 34 are both conducted and a low ON voltage is obtained.
  • the advantage of the technology consisting of this configuration and control is that the carrier concentration near the collector region in the drift region, here the average carrier concentration between parallel elements, can be controlled, and only the high on-voltage IGBT 34 can be temporarily Since the average carrier concentration can be lowered immediately, the current at turn-off can be reduced.
  • these double-gate IGBTs can suppress heat generation due to power loss, thus suppressing increases in the maximum junction temperature during device operation.
  • the current that can flow through the element can be increased with respect to the maximum junction temperature that can be allowed depending on the junction life of the element, etc., it is possible to increase the power capacity of the inverter with the same volume.
  • the current density of the element can be increased, the number of parallel connections can be reduced, and the value of miniaturization of the power converter can be derived.
  • the turn-off interrupting capability is the maximum current that can be normally interrupted without destruction during turn-off switching. For example, in order to achieve 1.3 times the rated current with a low-loss IGBT, it is necessary to increase the turn-off interrupting capability by 1.3 times.
  • the turn-off blocking tolerance is also called RBSOA (Reverse Blocking Safe Operating Area).
  • a semiconductor chip with an IGBT formed therein (hereinafter simply referred to as "chip") consists of an active region and a termination region arranged on the periphery thereof for the purpose of alleviating the electric field.
  • Accumulated carriers of the IGBT are mainly accumulated in the active region where the gate is arranged, while diffusion occurs in the lateral direction and is also accumulated in the termination region.
  • the carriers accumulated in the termination region concentrate on the periphery of the active region during turn-off, current concentration occurs, causing a local power rise and risking destruction. In particular, this tendency is remarkably confirmed in chips using thick wafers and high voltage IGBTs that require wide termination regions.
  • an object of the present invention is to provide a highly reliable semiconductor device that has both low conduction loss and switching loss and can improve turn-off interruption resistance, and a power converter using the same.
  • the present invention provides a semiconductor device having a switching gate and a carrier control gate which are driven independently of each other. and a termination region surrounding the entire perimeter of the outer peripheral region cell, wherein the central region cell has a switching element having the switching gate and the carrier control gate; A region cell is arranged between the central region cell and the terminal region, and gates of the switching elements of the peripheral region cells are composed only of the carrier control gates.
  • the present invention it is possible to realize a highly reliable semiconductor device having both low conduction loss and switching loss and improved turn-off interruption resistance, and a power conversion device using the same.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to Example 1 of the present invention
  • FIG. 2 is a diagram showing a drive circuit diagram and drive signals using the semiconductor device of FIG. 1
  • FIG. 2 is a diagram conceptually showing carrier distribution in a high conductivity period of the semiconductor device of FIG. 1
  • FIG. 2 is a diagram conceptually showing carrier distribution in a low conductivity period of the semiconductor device of FIG. 1
  • FIG. 2 is a diagram conceptually showing carrier distribution during turn-off switching of the semiconductor device of FIG. 1
  • FIG. FIG. 10 is a diagram conceptually showing carrier distribution during turn-off switching of a conventional semiconductor device
  • FIG. 4 shows turn-off switching waveforms and power loss
  • FIG. 1 is a cross-sectional view of a semiconductor device according to Example 1 of the present invention
  • FIG. 2 is a diagram showing a drive circuit diagram and drive signals using the semiconductor device of FIG. 1
  • FIG. 2 is a diagram conceptually showing carrier distribution in a high conductivity period of the semiconductor
  • FIG. 4 is a diagram showing the correlation between maximum rated voltage (MRV) and turn-off interruption tolerance (STD);
  • FIG. 4 is a diagram showing the correlation between switching loss (SL) and turn-off interruption tolerance (STD);
  • FIG. 5 is a plan layout diagram of a semiconductor device according to Example 2 of the present invention;
  • FIG. 10 is a top view of a semiconductor chip according to Example 2 of the present invention;
  • FIG. 10 is a plan layout diagram of longitudinal ends of a gate in a semiconductor device according to Example 2 of the present invention; 13 is a cross-sectional view taken along the line B-B' of FIG. 12;
  • FIG. 13 is a diagram showing a modification of FIG. 12;
  • Modification 1 FIG. 13 is a diagram showing a modification of FIG.
  • FIG. 10 is a plan layout diagram of a semiconductor device according to Example 3 of the present invention
  • FIG. 17 is a sectional view taken along the line C-C' of FIG. 16
  • 17 is a diagram showing a profile distribution of accumulated carrier concentration of the semiconductor device of FIG. 16
  • FIG. FIG. 12 is a cross-sectional view of a semiconductor device according to Example 4 of the present invention
  • FIG. 20 is a diagram showing a modification of FIG. 19
  • FIG. 21 is a diagram showing the profile distribution of the accumulated carrier concentration of the semiconductor device of FIGS. 19 and 20
  • FIG. 11 is a plan layout diagram of a semiconductor device according to Example 5 of the present invention
  • FIG. 11 is a plan layout diagram of a semiconductor device according to Example 5 of the present invention
  • FIG. 11 is a plan layout diagram of a semiconductor device according to Example 5 of the present invention
  • FIG. 10 is a plan layout diagram of a semiconductor device according to Example 3 of the present invention
  • FIG. 17 is a sectional view taken along
  • FIG. 11 is a plan layout diagram of a semiconductor device according to Example 6 of the present invention
  • FIG. 12 is a cross-sectional view of a semiconductor device according to Example 7 of the present invention
  • It is a figure which shows the circuit structure of a typical power converter device.
  • 1 is a cross-sectional view of a semiconductor device to which the prior art described in Patent Document 1 is applied
  • FIG. 1 is a circuit diagram of a semiconductor device to which the prior art described in Patent Document 2 is applied
  • the notations n- and n in the figure indicate that the semiconductor layer is n-type, and that the impurity concentration of n is relatively higher than that of n-.
  • the notation p- and p indicates that the semiconductor layer is of p-type, and that the impurity concentration of p is relatively higher than that of p-.
  • an IGBT having two gates is called a double-gate IGBT, but it is also called a dual-gate IGBT, and both have the same meaning.
  • FIG. 1 is a cross-sectional view of a semiconductor device 100 of this embodiment.
  • the semiconductor device 100 of this embodiment is a double gate type IGBT having a plurality of trench gate shapes, and has a central region 17 , a peripheral region 18 and a terminal region 19 in a common n ⁇ -type drift layer 20 .
  • the central region 17 and the peripheral region 18 are regions for injecting carriers into the n ⁇ -type drift layer 20 by a gate bias when the IGBT is conducting. This is a region for relaxing the electric field.
  • a switching element having a trench-shaped switching gate (Gs) 11 and a carrier control gate (Gc) 10 as gates is arranged above the central region 17 .
  • a switching element is arranged which does not have the switching gate (Gs) 11 as a gate and is composed only of the carrier control gate (Gc) 10 as the gate.
  • the semiconductor device 100 also includes a p-type well layer 25 vertically adjacent to the n ⁇ type drift layer 20 , and a p-type collector layer 25 vertically adjacent to the n ⁇ type drift layer 20 on the opposite side of the p-type well layer 25 .
  • a layer 26 is provided.
  • a p-type power supply layer 27 and an n-type emitter layer 28 are present adjacent to each other.
  • These p-type well layer 25 and n-type emitter layer 28 are similarly connected to a switching gate (Gs) electrode 24, which is a trench gate-shaped first gate electrode, via a gate insulating film (gate oxide film) 29. It is in contact with a carrier control gate (Gc) electrode 23, which is a trench gate-shaped second gate electrode.
  • Gs switching gate
  • Gc carrier control gate
  • the switching gate (Gs) 11 is composed of a gate insulating film 29 in contact with the n-type emitter layer 28 and the p-type well layer 25, and a switching gate (Gs) electrode 24 provided so as to face and contact it.
  • the carrier control gate (Gc) 10 is composed of a gate insulating film 29 in contact with the n-type emitter layer 28 and the p-type well layer 25, and a carrier control gate (Gc) electrode 23 provided so as to face and contact it. be.
  • These switching gate (Gs) 11 and carrier control gate (Gc) 10 are collectively referred to as a "trench gate” hereinafter.
  • the emitter electrode 40 has a downwardly convex trench shape and is in contact with the p-type power supply layer 27 and the n-type emitter layer 28 . Also, each trench gate is insulated from each other via the gate insulating film 29 . Also, the n ⁇ type drift layer 20 is adjacent to the p type collector layer 26 on the surface opposite to the p type well layer 25 . A collector electrode 41 is provided in contact with the p-type collector layer 26 .
  • the termination region 19 includes p-type high-concentration layers 6 and floating electrodes 9 intermittently provided above the n-type drift layer 20 .
  • the termination region 19 is also generally called a guard ring, termination, or the like.
  • the p-type high concentration layer 6 may be arranged continuously with a concentration gradient instead of being intermittently arranged.
  • a structure without the floating electrode 9 may be used, and the present invention is not limited to a specific termination region structure.
  • the central region 17, the peripheral region 18 and the terminal region 19 of the n ⁇ -type drift layer 20, the emitter electrode 40 and the collector electrode 41 are common. It is configured inside the element.
  • the outer peripheral region 18 is arranged so as to surround the entire periphery of the central region 17
  • the terminal region 19 is arranged so as to surround the entire periphery of the outer peripheral region 18 . That is, the outer peripheral region 18 is a region sandwiched between the central region 17 and the terminal region 19 (see FIG. 11).
  • both the switching gate (Gs) 11 and the carrier control gate (Gc) 10 are arranged in the central region 17
  • only the carrier control gate (Gc) 10 is arranged in the peripheral region 18 . This is a configuration for exhibiting the effect of reducing the carrier concentration during the carrier extraction period described below.
  • the semiconductor substrate used in this embodiment is made of silicon (Si) or silicon carbide (SiC), for example, and the gate insulating film 29 is made of silicon dioxide (SiO 2 ), for example.
  • FIG. 2 shows a drive circuit diagram and drive signals using the semiconductor device 100 of this embodiment.
  • the semiconductor device 100 of the present embodiment operates with low loss, high turn-off interruption tolerance, and high reliability by driving signals from the gate drivers 44 and 45 that drive the carrier control gate (Gc) 10 and the switching gate (Gs) 11, respectively. demonstrate.
  • Reference numeral 48 in the right diagram of FIG. 2 indicates the conducting period of the IGBT, and reference numeral 49 indicates the non-conducting period.
  • a high voltage equal to or higher than the threshold voltage (Vth) that forms an inversion layer in the p-type well layer 25 of the IGBT is applied to the carrier control gate (Gc) 10 and the switching gate (Gs) 11 .
  • a conduction period 46 and a low conduction period 47 are set in which a voltage lower than the threshold voltage is applied to the carrier control gate (Gc) 10 and a voltage equal to or higher than the threshold voltage is applied to the switching gate (Gs) 11 .
  • the concentration of accumulated carriers inside the IGBT increases, leading to low on-voltage performance.
  • the concentration of accumulated carriers inside the IGBT is reduced, and in the non-conduction period 49, when a voltage lower than the threshold voltage is applied to the switching gate (Gs) 11 and the IGBT is turned off, the high-speed A reverse-blocking voltage is applied to the IGBT at this time, and the current is reduced at high speed, so that the turn-off switching 50 that can secure a low loss and a high turn-off interruption tolerance can be realized.
  • FIG. 3 shows the carrier distribution of the semiconductor device 100 of this embodiment during the high conductivity period 46.
  • FIG. A positive voltage higher than the threshold voltage for generating an electron layer, which is an inversion layer, in the p-type well layer 25 is applied to the carrier control gate (Gc) 10 and the switching gate (Gs) 11. Further, the collector electrode 41 and emitter electrode 40 are applied. It shows the carrier distribution of electrons 51 and holes 52 when a forward voltage is applied to make the IGBT conduct between .
  • Electrons 51 are injected from the n-type emitter layer 28 into the n-type drift layer 20 via the electron layer generated in the p-type well layer 25 from the emitter electrode 40 .
  • the injected electrons 51 induce the injection of holes 52 from the p-type collector layer 26 , causing a conductivity modulation 53 inside the n ⁇ -type drift layer 20 .
  • the semiconductor device 100 of this embodiment has a central region 17 and an outer peripheral region 18.
  • a carrier control gate (Gc) 10 and a switching gate (Gs) 11 provided in the central region 17 and the outer peripheral region.
  • the electrons 51 injected into the peripheral region 18 also diffuse into the termination region 19 and induce the injection of holes 52 from the p-type collector layer 26 under the termination region 19.
  • the carrier concentration accumulated by modulation 53 increases.
  • a predetermined current can flow with a low voltage drop, that is, a low ON voltage, and low loss performance during conduction is derived.
  • FIG. 4 shows the carrier distribution of the semiconductor device 100 of this embodiment during a low conduction period 47 in which a negative voltage less than the threshold voltage is applied to the carrier control gate (Gc) 10 after the high conduction period 46.
  • An accumulation layer is formed in the p-type well layer 25 in contact with the carrier control gate (Gc) 10 in a state in which a forward voltage is applied between the collector electrode 41 and the emitter electrode 40 to make the IGBT conductive.
  • the holes 52 that have contributed to the conductivity modulation inside the drift layer 20 are discharged to the emitter electrode 40 via the accumulation layer.
  • the holes 52 in the central region 17 and the outer peripheral region 18 are discharged by the carrier control gate (Gc) 10, and the holes 52 accumulated in the terminal region 19 are also discharged. , is discharged to the emitter electrode 40 through the accumulation layer formed in the p-type well layer 25 of the outer peripheral region 18 by the positive bias of the carrier control gate (Gc) 10 of the outer peripheral region 18 .
  • the switching gate (Gs) 11 does not exist as a gate in the peripheral region 18, and the gate is a switching element composed only of the carrier control gate (Gc) 10. Unlike the central region 17, no electrons 51 are injected.
  • a temporarily low-concentration accumulated carrier profile 54 can be formed in the n ⁇ type drift layer 20, and in the outer peripheral region 18 and the terminal region 19, an extremely low-concentration accumulated carrier profile. 55 may be formed in the n-type drift layer 20 .
  • FIG. 5 shows the carrier distribution of the semiconductor device 100 of this embodiment at turn-off switching time 50 when a negative voltage less than the threshold voltage is applied to the switching gate (Gs) 11 through the low conduction period 47 .
  • the carrier concentration in the outer peripheral region 18 and the terminal region 19 was accumulated at an extremely low concentration (profile 55) in the immediately preceding low conductivity period 47.
  • the current during turn-off switching hardly flows in the region of the profile 55 and is confined to the central region 17 only. That is, the current due to the holes 52 flowing to the emitter electrode 40 does not concentrate on the outer peripheral region 18, and can suppress the generation of electric power due to local current concentration and the accompanying temperature rise. It is possible to increase the turn-off interrupting capability defined by the current value that can be applied.
  • FIG. 6 shows carrier distribution during turn-off switching of a conventional semiconductor device (IGBT) 1000 shown as a comparative example to facilitate understanding of the present invention.
  • IGBT semiconductor device
  • the high-concentration holes 52 accumulated during conduction are discharged to the emitter electrode 40, resulting in a slow current reduction operation, resulting in large turn-off switching loss.
  • the holes 52 accumulated in the termination region 19 during conduction are concentrated and discharged to the emitter electrode 40 of the cell 32 arranged at the boundary with the termination region 19, so that the current density of the cell 32 increases and local Destruction occurs due to the generation of power due to excessive current concentration and the temperature rise that accompanies it. That is, the turn-off interruption resistance is limited by the destruction resistance of the cell 32 .
  • the accumulated carrier concentration inside the IGBT can be controlled by the gate bias of the carrier control gate (Gc) 10, and the controllability of the accumulated carrier concentration especially in the outer peripheral region 18 and the terminal region 19 can be improved. Therefore, it is possible to realize a highly reliable IGBT that achieves both low on-voltage performance during conduction and low turn-off loss performance, as well as high turn-off interruption resistance.
  • FIG. 7 shows a comparison between a turn-off switching waveform 58 of the double-gate IGBT of the present invention and a turn-off switching waveform 57 of the conventional double-gate IGBT based on Patent Document 1.
  • FIG. Here, the waveforms are compared in a state where a large current exceeding the rated current, which is the usage condition of the power converter, is applied.
  • the IGBT changes from a conducting state to a non-conducting state. Also shown is the generated power GP, which is the product of I C and V CE .
  • the carrier concentration in the outer peripheral region 18 and the terminal region 19 during the low conduction period 47 is low, particularly in the vicinity of the collector region of the drift region, i.
  • the current I.sub.C decreases, the tail period also becomes small and reaches 0 A, and the state changes to a non-conducting state. That is, according to the double-gate type IGBT 58 of the present invention, both the collector-emitter voltage V CE and the collector current I C can be changed at a higher speed than the conventional double-gate type IGBT 57 .
  • the power loss during turn-off switching is calculated by integrating the generated power GP due to changes in these V CE and IC . As shown in FIG. It can be seen that the generated power loss 30 is smaller than the conventional power loss 31 due to the short change period of IC .
  • the difference between the present invention and a conventional double-gate type IGBT is that while a switching element having a switching gate (Gs) 11 and a carrier control gate (Gc) 10 as gates is conventionally used in the peripheral region 18, the present invention , the switching gate (Gs) 11 does not exist as a gate in the peripheral region 18, and the gate is a switching element composed only of the carrier control gate (Gc) 10. That is, according to the present invention, the local Current concentration is suppressed, local power loss is reduced, and temperature rise can be suppressed. As a result, the turn-off interruption tolerance can be increased.
  • FIG. 8 shows the correlation between the turn-off blocking tolerance STD and the voltage V in the present invention and the conventional double gate type IGBT.
  • MRV indicates the maximum rated voltage
  • reference numeral 59 indicates the turn-off interruption tolerance of the conventional double-gate type IGBT
  • reference numeral 60 indicates the turn-off interruption tolerance of the double-gate type IGBT of the present invention.
  • the inside of the correlation line indicates the safe operation area (usage range RU) in which the use of the power conversion device can be permitted without being destroyed during turn-off switching.
  • the use range RU is widened, the breakdown resistance can be improved under high-voltage and high-current switching conditions, and design permission conditions for a power conversion device that supports higher power can be provided.
  • FIG. 9 shows the correlation between the switching loss SL and the turn-off interrupting capacity STD of the present invention, the conventional double-gate type IGBTs 63 and 62, and the conventional (single-gate type) IGBT 61 consisting of one type of gate.
  • the switching loss SL indicates the performance at the rated voltage used in normal operation of the power converter
  • the turn-off interruption tolerance STD indicates the performance at the maximum rated voltage that should be guaranteed instantaneously.
  • the relationship between rated voltage and maximum rated voltage is that rated voltage ⁇ maximum rated voltage.
  • the conventional double gate type IGBT 62 can reduce the switching loss SL by dynamically controlling the carriers, while the breakdown resistance of the outer peripheral region 18 reduces the turn-off interruption resistance STD was difficult to increase.
  • the double-gate type IGBT 63 of the present invention it is possible to derive both a switching loss SL equal to or less than that of the conventional double-gate type IGBT 62 and a higher turn-off interruption tolerance STD. That is, it is possible to provide a double-gate IGBT that achieves both low loss and high output.
  • the semiconductor device 100 double gate type IGBT of this embodiment has the switching gate (Gs) electrode 24 and the carrier control gate (Gc) electrode 23 driven independently of each other.
  • the central region (cell) 17 has a switching element with a switching gate (Gs) and a carrier control gate (Gc)
  • the outer region (cell) 18 has a central region (cell) 17 and the termination
  • the gate of the switching element in the peripheral region (cell) 18 is composed of only the carrier control gate (Gc) electrode 23 .
  • the semiconductor device 100 (double-gate type IGBT) of this embodiment realizes a highly reliable IGBT that has low loss performance that achieves both low conduction loss and low turn-off loss, high turn-off blocking capability, and can handle high power. can do.
  • FIG. 10 is a plan layout view of the semiconductor device 200 of this embodiment, showing the longitudinal direction of the gate.
  • FIG. 11 is a top view of a chip on which the semiconductor device 200 of FIG. 10 is mounted. Note that the chip shown in FIG. 11 has a configuration common to all the examples after the first example.
  • the semiconductor device 200 of this embodiment has a peripheral region 18 arranged inside a terminal region 19 arranged on the periphery of the chip, and a central region 17 arranged inside thereof.
  • the gate electrode of the IGBT trench gate arranged in the central region 17 is composed of a switching gate (Gs) electrode 24 and a carrier control gate (Gc) electrode 23 .
  • the gate electrode of the trench gate of the IGBT arranged in the peripheral region 18 is composed of only the carrier control gate (Gc) electrode 23 .
  • the central region 17 and the outer peripheral region 18 are formed by, for example, using a common manufacturing process and using masks.
  • a plurality of switching gate (Gs) electrodes 24 and carrier control gate (Gc) electrodes 23 are connected to switching gate (Gs) wiring 14 and carrier control gate (Gc) wiring 13 by contact layers 39, respectively.
  • the IGBT of this embodiment is operated by the two gate signals that are bundled.
  • carrier control gate (Gc) electrodes 23 in the outer peripheral region 18 are shown, but the number is not limited to this.
  • FIG. 12 shows a plan layout view of the longitudinal ends of the gates in the semiconductor device 200 of the present invention.
  • Termination regions 19 for the purpose of alleviating the electric field are also arranged at the ends of the gate in the longitudinal direction in order to increase the withstand voltage. Since carriers are also accumulated in this termination region 19 , an outer peripheral region 18 is arranged between the termination region 19 and the central region 17 in this embodiment.
  • the switching gate (Gs) electrode 24 extends from the central region 17, the dummy gate region 42 (functioning as a switching gate (Gs)) not adjacent to the n-type emitter layer 28 place a dummy area).
  • This is a region in which the n-type emitter layer 28 arranged to face the switching gate (Gs) electrode 24 via the gate insulating film is not formed. . That is, only the carrier control gate (Gc) electrode 23 is arranged as the gate electrode of the trench gate having the n-type emitter layer 28 in the peripheral region 18 at the longitudinal end of the gate.
  • the holes 52 are discharged by the carrier control gate (Gc) electrode 23 in the outer peripheral region 18 at the longitudinal end of the gate. current concentration is suppressed, and a high turn-off interruption tolerance can be obtained.
  • FIG. 13 shows the B-B' cross section of FIG. An end region 19 is arranged outside the peripheral region 18 .
  • the switching gate (Gs) electrode 24 does not have the n-type emitter layer 28 arranged opposite thereto, and the dummy gate region 42 is arranged.
  • the gate electrode of the switching gate (Gs) electrode 24 is arranged so as to extend to the outer peripheral region 18 , but the gate electrode in the outer peripheral region 18 extends beyond the gate insulating film 29 .
  • This is a dummy gate with no n-type emitter layer 28 arranged therebetween.
  • the carrier control gate (Gc) electrode 23 arranged in the outer peripheral region 18 allows the carriers accumulated in the n-type drift layer 20 by conductivity modulation during the high conduction period 46 to be extracted during the low conduction period 47. Therefore, in turn-off switching, the resistance to breakdown due to current concentration in the outer peripheral region 18 can be improved, and a high turn-off interruption resistance can be obtained.
  • FIG. 14 shows a modification of FIG.
  • the carrier control gate (Gc) wiring 13, the switching gate (Gs) wiring 14, and the contact layer 39 divide the central region 17 and the peripheral region 18 in the longitudinal direction of the gate.
  • the gate electrode is composed of only the carrier control gate (Gc) electrode 23 .
  • FIG. 15 shows another modification of FIG.
  • the layout is such that the switching gate (Gs) electrode 24 does not exist in the peripheral region 18 in the longitudinal direction of the gate. Gc) Only the electrode 23 is provided.
  • holes 52 are discharged by the carrier control gate (Gc) electrode 23 in the outer peripheral region 18 during the low conductivity period 47, so turn-off switching Current concentration in the outer peripheral region 18 can be suppressed even in the longitudinal direction of the gate at times, and a high turn-off interruption tolerance can be obtained.
  • Gc carrier control gate
  • the switching gate (Gs) wiring 14 and the carrier control gate (Gc) wiring 13 are shown so as to cross only the outer peripheral region 18 and the central region 17, but the wiring resistance can be reduced. It may be routed over the termination region 19 for purposes and to facilitate power supply.
  • FIG. 16 is a plan layout diagram of the semiconductor device 300 of this embodiment, showing the longitudinal direction of the gate.
  • a is the center interval between the adjacent emitter regions in the central region 17 and b is the center interval between the adjacent emitter regions in the peripheral region 18, b ⁇
  • the layout is such that a, preferably b ⁇ a, is established.
  • the number is not limited to this.
  • the higher the withstand voltage of the device the larger the area of the termination region 19 for electric field relaxation and the thicker the drift layer, which promotes the conductivity modulation of the termination region 19 in the high conduction period 46 . Therefore, since the effects of the present invention are exhibited by sufficiently extracting the carriers in the low-conductivity period 47, it is effective to widen the peripheral region 18 and increase the number of the carrier control gate (Gc) electrodes 23. .
  • the switching gate (Gs) wiring 14 and the carrier control gate (Gc) wiring 13 are shown so as to cross only the outer peripheral region 18 and the central region 17. It may also be routed over the termination region 19 for the purpose of simplification.
  • FIG. 17 shows the C-C' cross section of FIG.
  • a peripheral region 18 is arranged on the outside of the central region 17, and an end region 19 is arranged on the outside thereof. Then, the density of the carrier control gate (Gc) electrodes 23 in the peripheral region 18 is higher than that in the central region 17 because the relationship of b ⁇ a, preferably b ⁇ a is established.
  • Gc carrier control gate
  • Carriers accumulated in the n-type drift layer 20 in the outer peripheral region 18 and the terminal region 19 during the high conduction period 46 by conductivity modulation are accumulated by the carrier control gate (Gc) electrodes 23 arranged at high density in the outer peripheral region 18. It can be drawn out efficiently during the low conduction period 47, thereby further improving the resistance to breakdown due to current crowding in the outer peripheral region 18 in turn-off switching, and achieving a higher turn-off interruption resistance.
  • Gc carrier control gate
  • FIG. 18 shows the profile distribution of the accumulated carrier concentration ACC of the semiconductor device 300 during the high conductivity period 46.
  • the spacing between the p-type well layers 25 in the peripheral region 18 is narrower than the spacing between the p-type well layers 25 in the central region 17 .
  • the carrier concentration in the outer peripheral region 18 and the terminal region 19 during the low conduction period 47 becomes lower, and in subsequent turn-off switching, the effect of further improving the breakdown resistance due to current concentration in the outer peripheral region 18 can be derived.
  • FIG. 19 is a cross-sectional view of the semiconductor device 400 of this embodiment.
  • carrier lifetime reducing layers 64 are arranged in the n ⁇ type drift layer 20 in the peripheral region 18 and the terminal region 19 .
  • the carrier lifetime reducing layer 64 is produced by crystal defects produced by irradiation with carrier lifetime killers of light ions such as helium and protons.
  • the carrier lifetime reducing layer 64 has the effect of suppressing conductivity modulation in that region by local introduction.
  • the carrier lifetime reducing layer 64 since the carrier lifetime reducing layer 64 does not exist in the central region 17, the influence on the conduction loss during the high conduction period is limited. Small impact on performance.
  • the carrier lifetime reducing layer 64 by introducing the carrier lifetime reducing layer 64 into the outer peripheral region 18 and the terminal region 19, the conductivity modulation of the outer peripheral region 18 and the terminal region 19 can be suppressed.
  • the accumulated carrier concentration in the high conduction period 46 can be reduced, and the carrier concentration in the outer peripheral region 18 can be reduced by adding the effect of discharging the holes 52 from the carrier control gate (Gc) electrode 23 in the low conduction period 47. It can be further reduced with respect to the configurations of Examples 1-3. Therefore, in turn-off switching, the resistance to breakdown due to current concentration in the outer peripheral region 18 can be further improved, and a higher turn-off interruption resistance can be obtained.
  • FIG. 20 shows a modification of FIG.
  • the impurity concentration of the p-type collector layer in contact with the n ⁇ type drift layer 20 is reduced in the outer peripheral region 18 and the terminal region 19 with respect to the central region 17 .
  • the p-type collector layer is a layer into which holes 52 are injected when the IGBT is conducting, and by reducing its concentration, the injection efficiency is reduced.
  • FIG. 21 shows the profile distribution of the accumulated carrier concentration ACC in the high conductivity period 46 with the configurations of FIGS. 19 and 20.
  • FIG. 21 By reducing the carrier lifetime in the outer peripheral region 18 and the terminal region 19 with respect to the central region 17, or by reducing the concentration of the p-type collector layer, or by applying both of them, the outer peripheral region 18 and the terminal region 19 is suppressed, the concentration is lower than that of the structures shown in Examples 1 to 3. Therefore, the carrier concentration in the outer peripheral region 18 and the terminal region 19 during the low conduction period 47 becomes lower, and in subsequent turn-off switching, the effect of further improving the breakdown resistance due to current concentration in the outer peripheral region 18 can be derived.
  • FIGS. 19 and 20 can be applied to the planar layouts shown in the first to third embodiments.
  • FIG. 22 is a plan layout view of the semiconductor device 500 of this embodiment, showing the longitudinal direction of the gate.
  • the arrangement of the p-type feeding layer 27 and the n-type emitter layer 28 connected to the emitter electrode 40 is shown in FIG.
  • the n-type emitter layer 28 is a region that injects electrons 51 into the n ⁇ type drift layer 20 when the IGBT is conducting. is lower than the density per unit area of the n-type emitter layer 28 in contact with the switching gate (Gs) electrode 24 .
  • the areal density of the n-type emitter layers 28 in the outer peripheral region 18 is lower than the areal density of the n-type emitter layers 28 in the central region 17 .
  • the n-type emitter layer 28 is arranged with the gate insulating film 29 interposed with respect to the carrier control gate (Gc) electrode 23 in the peripheral region 18 when viewed from above.
  • the ratio of the portion where the n-type emitter layer 28 is arranged with the gate insulating film 29 interposed with respect to the switching gate (Gs) electrode 24 in the central region 17 is smaller than the ratio of the portion where the n-type emitter layer 28 is arranged.
  • the electron injection efficiency from the outer peripheral region 18 in the low conductivity period 47 can be reduced, so that the conductivity modulation of the outer peripheral region 18 and the terminal region 19 in the n ⁇ type drift layer 20 is suppressed,
  • the accumulated carrier concentration can be further reduced with respect to the configurations of Examples 1-4.
  • turn-off switching it is possible to further improve the resistance to breakdown due to current concentration in the outer peripheral region 18, and to obtain a higher turn-off interruption resistance.
  • FIG. 22 can be applied to the planar layouts shown in the first to third embodiments.
  • FIG. 23 is a plan layout diagram of the semiconductor device 600 of this embodiment, showing the periphery of the gate pad region.
  • a gate pad region 65 is arranged inside part of the termination region 19 arranged on the outer periphery of the chip. Adjacent to the inside, a peripheral area 18 is arranged, and further inside thereof a central area 17 is arranged.
  • the gate pad region 65 is configured to be adjacent to the termination region 19 and the peripheral region 18 .
  • the gate pad region 65 since the n ⁇ type drift layer 20 and the p-type collector layer 26 common to the outer peripheral region 18, the central region 17, and the terminal region 19 are arranged below the gate pad region 65, during the high conductivity period 46, Conductivity modulation also occurs in the n ⁇ type drift layer 20 in the gate pad region 65, increasing the carrier concentration.
  • the carrier control gate (Gc) electrode 23 in the outer peripheral region 18 arranged around the gate pad region 65 suppresses the conductivity modulation of the gate pad region 65 by extracting the holes 52.
  • current concentration in the outer peripheral region 18 is suppressed, and the breakdown resistance of the semiconductor device 600 can be improved.
  • gate pad region 65 Although one gate pad region 65 is shown in FIG. 23, there are actually two gate pad regions 65 for the switching gate (Gs) wiring 14 and the carrier control gate (Gc) wiring 13. This configuration is applied to both gate pad regions 65 .
  • switching gate (Gs) wiring 14 and the carrier control gate (Gc) wiring 13 are shown so as to cross only the outer peripheral region 18 and the central region 17, but they are intended to reduce wiring resistance and facilitate power supply. , and may be wired on the termination region 19 .
  • the gate pad region 65 is arranged adjacent to the termination region 19
  • the outer peripheral region 18 may be arranged between the termination region 19 and the gate pad region 65 .
  • this embodiment can be applied to the planar layouts shown in the first to third embodiments. Furthermore, by applying the carrier lifetime reducing layer 64 and the low-concentration p-type collector layer 69 shown in the fourth embodiment to the gate pad region 65, the effect of improving the turn-off blocking resistance can be obtained.
  • FIG. 24 is a cross-sectional view of a semiconductor device 700 of this embodiment.
  • the shape of the gate electrode is such that one surface is in contact with the p-type well layer (emitter well layer) 25 through the gate insulating film 29 and the other surface is
  • the side gate shape is characterized in that neither the p-type well layer (emitter well layer) 25 nor the n- drift layer 20 is present and is in contact with the insulating film (thick oxide film 16).
  • the p-type well layer 25 has A MOS capacitor formed of a p-type floating layer (or n-type drift layer) 15, a gate insulating film 29, and a gate electrode, which are arranged on the surface opposite to the facing surface, are arranged in parallel.
  • the MOS capacitance acts as a feedback capacitance, and its value is large.
  • the IGBT turns off or turns on, a mirror period is generated to charge this capacitance, resulting in high-speed changes in current and voltage. It becomes a factor that hinders and increases losses.
  • a thick insulating film 16 is arranged on the surface opposite to the surface facing the p-type well layer 25 (that is, the other surface), and there is no capacitance component. Therefore, the feedback capacitance is formed only by the MOS capacitance formed by the gate electrode under the side gate, the gate insulating film 29 and the n- type drift layer 20, and its capacitance value is smaller than that of the trench gate type.
  • the present invention compared to the trench gate type, the current and voltage change faster during switching, and the switching loss is smaller. Therefore, even when the present invention is applied to an IGBT having a side-gate structure, it is possible to achieve low-loss performance, which is the effect of the present invention, and to suppress power generation during switching of the peripheral region 18, as in the first embodiment. , it is possible to derive a higher turn-off interrupting capability at the same time. That is, it is possible to realize a double gate type IGBT that achieves both low loss and high output.
  • the hole concentration in the outer peripheral region 18 and the terminal region 19 can be reduced in the low conductivity period 47, the current in the outer peripheral region 18 and the terminal region 19 can be reduced, and the p-type layer
  • the length 71 of 70 can be shortened. That is, by applying the present invention, the area of the entire semiconductor device including the central region 17, the peripheral region 18 and the terminal region 19 can be reduced, and the effect of miniaturization can be produced.
  • the present invention provides a semiconductor device, a driving device for a semiconductor circuit, and an electric power device suitable for a wide range of applications, from low-power equipment such as air conditioners and microwave ovens to high-power equipment such as automobiles, railroads, and inverters in steelworks. It can be applied to conversion devices.
  • the present invention is not limited to the above-described examples, and includes various modifications.
  • the above-described embodiments have been described in detail in order to explain the present invention in an easy-to-understand manner, and are not necessarily limited to those having all the described configurations.
  • it is possible to replace part of the configuration of one embodiment with the configuration of another embodiment and it is also possible to add the configuration of another embodiment to the configuration of one embodiment.
  • Semiconductor device double gate type IGBT 400 ... Semiconductor device (double gate type IGBT) 401 ... Semiconductor Device (double gate type IGBT) 500... Semiconductor device (double gate type IGBT) 600... Semiconductor device (double gate type IGBT) 700... Semiconductor device (double gate type IGBT) 1000... Conventional semiconductor device (IGBT) , I/V...current/voltage, IC ...collector current, VCE ...collector-emitter voltage, GP...generated power, STD...turn-off interruption capability, V...voltage, MRV...maximum rated voltage, RU...usage range, SL: switching loss, ACC: accumulated carrier concentration during high conduction period

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Abstract

低い導通損失とスイッチング損失を併せ持ち、かつ、ターンオフ遮断耐量を向上できる信頼性の高い半導体装置を提供する。互いに独立して駆動されるスイッチングゲートとキャリア制御ゲートとを有する半導体装置において、前記半導体装置を平面視した際、中心領域セルと、前記中心領域セルの全周を囲む外周領域セルと、前記外周領域セルの全周を囲む終端領域とを備え、前記中心領域セルは、前記スイッチングゲートと前記キャリア制御ゲートとを有するスイッチング素子を有し、前記外周領域セルは、前記中心領域セルと前記終端領域との間に配置され、前記外周領域セルのスイッチング素子のゲートは前記キャリア制御ゲートのみで構成されていることを特徴とする。

Description

半導体装置およびそれを用いた電力変換装置
　本発明は、半導体装置の構造に係り、特に、電力制御用のパワー半導体装置に適用して有効な技術に関する。
　地球温暖化が世界共通の重要な緊急課題となっており、その対策の一つとしてパワーエレクトロニクス技術の貢献期待度が高まっている。特に、電力変換機能を司るインバータの高効率化に向けて、それを構成するパワースイッチング機能を果たすIGBT（Insulated Gate Bipolar Transistor）と、整流機能を果たすダイオードを主としたパワー半導体装置の低消費電力化が求められている。
　図２５に、代表的なインバータの部分回路図を示す。絶縁ゲート端子９８を有するIGBT９７には、IGBT９７と逆並列にダイオード９９が接続されている。インバータは、直流電源９６から電力が供給され、IGBT９７の絶縁ゲート端子９８に電圧が印加され高速にターンオン、ターンオフを繰り返すことで接続された誘導性負荷９５に供給する電力を制御する構成となっている。なお、誘導性負荷９５は、例えばモータ（電動機）である。
　IGBT９７とダイオード９９は導通時に導通損失を発生し、スイッチング時にスイッチング損失を発生するため、インバータを小型化・高効率化するにはIGBT９７とダイオード９９の導通損失とスイッチング損失を低減する必要がある。ここで、スイッチング損失は、IGBT９７から発生するターンオン損失とターンオフ損失、ターンオン時にダイオード９９から発生するリカバリー損失から構成される。
　IGBTの導通損失とターンオフ損失を低減する技術として、例えば特許文献１に記載の２つの独立した制御が可能なゲートを有するダブルゲート型（デュアルゲート型とも呼ぶ）のIGBT構造に関する技術が知られている。
　図２６は、特許文献１に記載されたIGBTの断面図である。ゲートGsとゲートGcはともに、トレンチ形状を有しており、エミッタ電極７に対し、ゲートGsの絶縁ゲート電極９１とゲートGcの絶縁ゲート電極９２に高電圧が印加されると、p型ウェル層２のゲート電極界面に反転層である電子層が生成される。これにより、コレクタ電極８とエミッタ電極７の間に順方向電圧が印加されると、エミッタ電極７から絶縁ゲート電極（Gs）９１と絶縁ゲート電極（Gc）９２の表面に形成された電子層を介し、電子キャリアがn-型ドリフト層１に注入されて、p型コレクタ層４から正孔キャリアを引き出し、n-型ドリフト層１の内部で伝導度変調が生じIGBTは導通状態となる。
　次に、ターンオフ時は、p型ウェル層２のゲート電極界面に反転層を形成しない閾値電圧未満の電圧をゲートに印加することで伝導度変調に寄与していたキャリアがエミッタ電極７とコレクタ電極８へ排出されて非導通状態へ移行し、その際に生じる電流と、エミッタ電極７とコレクタ電極８に印加される逆方向電圧によって、ターンオフ損失と呼ばれる電力損失が生じる。
　ここで、２つの独立した制御が可能なゲートを有する本構造では、ターンオフ直前に、一方の絶縁ゲート電極（Gc）９２に対して絶縁ゲート電極（Gs）９１に先行して閾値電圧未満の電圧を印加することが可能であり、伝導度変調を抑制し、キャリア濃度が低減したドリフト領域を一時的に形成することが可能である。これにより、ターンオフ時に排出されるキャリアによる電流を低減でき、また高速に逆方向電圧がコレクタ電極８、エミッタ電極７間に印加されることで、ターンオフ損失を低減できる。
　即ち、絶縁ゲート電極（Gs）９１と絶縁ゲート電極（Gc）９２に印加するゲートバイアスを、導通状態の直前と非導通状態の直前でそれぞれ変化させることで、n-型ドリフト層１に蓄積されるキャリア濃度を動的に制御することが可能であり、その制御によってターンオフ時に発生する損失を低減することが可能な技術である。
　また、ダブルゲート型の他の態様として、コレクタ領域近傍の蓄積されたキャリア濃度を一時的に低下させ、ターンオフ時の電流を小さくする技術として、例えば特許文献２に記載のコレクタの注入効率の異なる２つのIGBTを並列接続した構造に関する技術が知られている。
　図２７は、特許文献２に記載されたIGBTの回路図である。IGBTは、構造の異なる２つのIGBT３３，３４から構成され、並列に接続してIGBTのスイッチング機能を果たす。２つのIGBT３３，３４は、キャリアの注入効率が高く低オン電圧なIGBT３３と、注入効率が低く高オン電圧なIGBT３４の別構造であり、それぞれのゲート３５，３６を独立に制御する。
　ここで、キャリアの注入効率は、IGBT３３，３４のコレクタ領域における不純物濃度や、ドリフト領域のキャリアライフタイム制御量により調整される。導通状態においては、２つのIGBT３３，３４の両方のゲート３５，３６に、閾値電圧以上の電圧を印加することで、２つのIGBT３３，３４は共に導通し、低いオン電圧が得られる。
　次に、ターンオフ時においては、低オン電圧のIGBT３３のゲート３５を先行して閾値電圧未満の電圧を印加することで、高オン電圧のIGBT３４のみ導通状態とする。この制御を適用することで、一時的にキャリア濃度の低い状態を形成でき、その後の高オン電圧なIGBT３４に閾値電圧未満の電圧を印加することで非導通状態に移行する際の、キャリア排出に伴う電流を低減できる。
　この構成と制御から成る技術の利点は、ドリフト領域におけるコレクタ領域近傍のキャリア濃度、ここでは並列素子間での平均的なキャリア濃度を制御でき、高オン電圧のIGBT３４のみを導通させることで一時的に平均キャリア濃度を下げられることから、ターンオフ時の電流を低減できる点にある。
　これらのダブルゲート型IGBTは低損失な性能によって、電力損失による発熱を抑えることができ、従って、素子動作時の最大接合温度の上昇を抑制することができる。つまり、素子の接合寿命等により許容できる最大接合温度に対し、素子に通流できる電流を上昇することができことから、インバータにおいて同体積での大電力容量化が可能となる。また一方で、素子の電流密度を上げられることから、並列接続数を削減し、電力変換装置の小型化の価値を導出することもできる。
　このように、IGBTの低損失化は、電力変換装置の大容量化、小型化につながる重要な要素であり、例えばダブルゲート型IGBTを使った電力変換装置として、例えば特許文献３のような技術が知られている。
国際公開第２０１４／０３８０６４号 特開２０１２－２３８７１５号公報
　電力変換装置の大容量化、小型化に向けて、IGBTの低損失化と共に、ターンオフ遮断耐量の向上が必要である。ターンオフ遮断耐量とは、ターンオフスイッチング時において破壊なく正常に遮断することができる最大電流である。例えば、低損失なIGBTによって１．３倍の定格電流を実現するためには、ターンオフ遮断耐量も１．３倍の上昇が必要である。ここで、ターンオフ遮断耐量とは、RBSOA（Reverse Blocking Safe Operating Area）とも呼ばれる。
　上記特許文献１及び２に記載のダブルゲート型IGBT構造においては、２つのゲートで蓄積キャリアを制御することで低損失な性能を導出できる記載がある一方で、ターンオフ遮断耐量については述べられていない。
　一般にIGBTが形成された半導体チップ（以下、単に「チップ」と呼ぶ）は、アクティブ領域と、その外周部に配置され電界緩和を目的とした終端領域とから構成される。IGBTの蓄積キャリアは、ゲートが配置されたアクティブ領域で主に蓄積される一方で、横方向に拡散が生じ、終端領域においても蓄積される。この終端領域に蓄積されたキャリアが、ターンオフ時にアクティブ領域の周辺部に集中することで、電流集中が生じ、局所的な電力の上昇が生じて破壊するリスクがある。特にこの傾向は、厚いウェハを用いたチップと広い終端領域が必要な高耐圧IGBTにおいて顕著に確認される。
　特許文献１及び２に記載のダブルゲート型IGBTでは、アクティブ領域におけるキャリアの制御について述べられている一方で、終端領域との境界等については述べられておらず、終端領域からの電流集中については改善が困難である。従って、ターンオフ遮断耐量を向上することができない。
　以上のように、特許文献１や特許文献２の構造では、IGBTのアクティブ領域において、キャリア濃度を導通時とスイッチング時に制御することで、蓄積キャリア濃度を最適化して、導通損失とターンオフ損失を共に下げられることができる一方で、終端領域やその境界においてキャリア制御は困難であり、ターンオフ遮断耐量の向上は難しく、許容電流容量や電流密度の上昇は難しかった。
　そこで、本発明の目的は、低い導通損失とスイッチング損失を併せ持ち、かつ、ターンオフ遮断耐量を向上できる信頼性の高い半導体装置及びそれを用いた電力変換装置を提供することにある。
　上記課題を解決するために、本発明は、互いに独立して駆動されるスイッチングゲートとキャリア制御ゲートとを有する半導体装置において、前記半導体装置を平面視した際、中心領域セルと、前記中心領域セルの全周を囲む外周領域セルと、前記外周領域セルの全周を囲む終端領域とを備え、前記中心領域セルは、前記スイッチングゲートと前記キャリア制御ゲートとを有するスイッチング素子を有し、前記外周領域セルは、前記中心領域セルと前記終端領域との間に配置され、前記外周領域セルのスイッチング素子のゲートは前記キャリア制御ゲートのみで構成されていることを特徴とする。
　本発明によれば、低い導通損失とスイッチング損失を併せ持ち、かつ、ターンオフ遮断耐量を向上できる信頼性の高い半導体装置及びそれを用いた電力変換装置を実現することができる。
　これにより、半導体装置及びそれを用いた電力変換装置の大容量化と信頼性向上が図れる。
　上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
本発明の実施例１に係る半導体装置の断面図である。 図１の半導体装置を用いた駆動回路図及び駆動信号を示す図である。 図１の半導体装置の高伝導期間におけるキャリア分布を概念的に示す図である。 図１の半導体装置の低伝導期間におけるキャリア分布を概念的に示す図である。 図１の半導体装置のターンオフスイッチング時におけるキャリア分布を概念的に示す図である。 従来の半導体装置のターンオフスイッチング時におけるキャリア分布を概念的に示す図である。 ターンオフスイッチング波形及び電力損失を示す図である。 最大定格電圧（ＭＲＶ）とターンオフ遮断耐量（ＳＴＤ）の相関を示す図である。 スイッチング損失（ＳＬ）とターンオフ遮断耐量（ＳＴＤ）の相関を示す図である。 本発明の実施例２に係る半導体装置の平面レイアウト図である。 本発明の実施例２に係る半導体チップの上面図である。 本発明の実施例２に係る半導体装置におけるゲートの長手方向端部の平面レイアウト図である。 図１２のＢ－Ｂ’断面図である。 図１２の変形例を示す図である。（変形例１） 図１２の変形例を示す図である。（変形例２） 本発明の実施例３に係る半導体装置の平面レイアウト図である。 図１６のＣ－Ｃ’断面図である。 図１６の半導体装置の蓄積キャリア濃度のプロファイル分布を示す図である。 本発明の実施例４に係る半導体装置の断面図である。 図１９の変形例を示す図である。（変形例３） 図１９及び図２０の半導体装置の蓄積キャリア濃度のプロファイル分布を示す図である。 本発明の実施例５に係る半導体装置の平面レイアウト図である。 本発明の実施例６に係る半導体装置の平面レイアウト図である。 本発明の実施例７に係る半導体装置の断面図である。 代表的な電力変換装置の回路構成を示す図である。 特許文献１に記載の従来技術を適用した半導体装置の断面図である。 特許文献２に記載の従来技術を適用した半導体装置の回路図である。
　以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
　また、図中のn-，nという表記は、半導体層がn型であることを示し、かつnの不純物濃度はn-の不純物濃度よりも相対的に高いことを示す。また、p-，pという表記は、半導体層がp型であることを示し、かつpの不純物濃度はp-の不純物濃度よりも相対的に高いことを示す。
　また、以下では、２つのゲートを有するIGBTをダブルゲート型IGBTと呼ぶが、デュアルゲート型IGBTとも呼ばれ、両者は同義である。
　図１から図９を参照して、本発明の実施例１に係る絶縁ゲート型（ゲート制御型）の半導体装置について説明する。図１は、本実施例の半導体装置１００の断面図である。
　本実施例の半導体装置１００は、複数のトレンチゲート形状を有するダブルゲート型IGBTであり、共通のn-型ドリフト層２０に中心領域１７と外周領域１８と終端領域１９が設けられている。中心領域１７と外周領域１８は、IGBT導通時に、ゲートバイアスによってn-型ドリフト層２０にキャリアを注入する領域であり、一方、終端領域１９は、IGBT非導通時に印加された高電圧に対し、電界を緩和するための領域である。
　中心領域１７の上部にはゲートとしてトレンチ形状を有したスイッチングゲート（Gs）１１とキャリア制御ゲート（Gc）１０を有するスイッチング素子が配置される。一方、外周領域１８の上部にはゲートとしてスイッチングゲート（Gs）１１が存在せずゲートがキャリア制御ゲート（Gc）１０のみで構成されたスイッチング素子が配置される。
　また、半導体装置１００は、n-型ドリフト層２０に縦方向で隣接するp型ウェル層２５、p型ウェル層２５とは反対側においてn-型ドリフト層２０と縦方向で隣接するp型コレクタ層２６を備える。
　さらに、p型ウェル層２５の上部には、p型給電層２７とn型エミッタ層２８が隣接して存在する。そして、これらp型ウェル層２５、n型エミッタ層２８は、ゲート絶縁膜（ゲート酸化膜）２９を介して、トレンチゲート形状の第１のゲート電極であるスイッチングゲート（Gs）電極２４と、同じくトレンチゲート形状の第２のゲート電極であるキャリア制御ゲート（Gc）電極２３と接している。
　ここで、スイッチングゲート（Gs）１１は、n型エミッタ層２８とp型ウェル層２５に接するゲート絶縁膜２９と、それに対向し接する様に設けられたスイッチングゲート（Gs）電極２４から構成される。また、キャリア制御ゲート（Gc）１０は、n型エミッタ層２８とp型ウェル層２５に接するゲート絶縁膜２９と、それに対向し接する様に設けられたキャリア制御ゲート（Gc）電極２３から構成される。これらのスイッチングゲート（Gs）１１とキャリア制御ゲート（Gc）１０を纏めて、以下、「トレンチゲート」とも呼ぶ。
　エミッタ電極４０は、下に凸のトレンチ形状を有しており、p型給電層２７とn型エミッタ層２８と接している。また、各トレンチゲートは、ゲート絶縁膜２９を介して、互いに絶縁される。また、n-型ドリフト層２０は、p型ウェル層２５とは対極側の表面において、p型コレクタ層２６と隣接する。そして、p型コレクタ層２６に接したコレクタ電極４１を備える。
　終端領域１９は、n-型ドリフト層２０の上部において、断続的に設けられたp型高濃度層６とフローティング電極９を備える。このような構造とすることで、コレクタ電極４１とエミッタ電極４０の間に高電圧が印加された際、等電位線を一定間隔に配置し、電界集中によるアバランシェ降伏を防ぐことができる。
　なお、終端領域１９は、一般的にガードリングやターミネーションなどとも呼ばれる。
また、p型高濃度層６は、断続的な配置ではなく、濃度勾配をつけた連続的な配置のものであっても良い。さらに、フローティング電極９を配置しない構造であっても良く、本発明は特定の終端領域の構造に限定されるものではない。
　半導体装置１００において、中心領域１７と外周領域１８と終端領域１９のn-型ドリフト層２０とエミッタ電極４０とコレクタ電極４１は共通であり、図１１を用いて後述するように、１チップの半導体素子の内部に構成される。
　ここで、外周領域１８は中心領域１７の全周を囲うように配置され、さらに、終端領域１９は外周領域１８の全周を囲うように配置される。つまり、外周領域１８は中心領域１７と終端領域１９に挟まれた領域である（図１１参照）。上述したように、中心領域１７には、スイッチングゲート（Gs）１１とキャリア制御ゲート（Gc）１０の両方が配置され、外周領域１８にはキャリア制御ゲート（Gc）１０のみが配置される。これは以下に示すキャリア引き抜き期間でのキャリア濃度の低減効果を発揮するための構成である。
　なお、本実施例で用いる半導体基板は、例えばケイ素（シリコン：Si）もしくは炭化ケイ素（SiC）から形成され、ゲート絶縁膜２９は例えば二酸化ケイ素（SiO２）から形成される。
　次に、図２から図６を用いて、本実施例の半導体装置１００の動作について説明する。
図２は、本実施例の半導体装置１００を用いた駆動回路図及び駆動信号を示している。
　本実施例の半導体装置１００は、キャリア制御ゲート（Gc）１０とスイッチングゲート（Gs）１１をそれぞれ駆動するゲートドライバ４４，４５による駆動信号によって、低損失かつ、ターンオフ遮断耐量の高い高信頼な動作を発揮する。
　図２の右図の符号４８はIGBTの導通期間であり、符号４９は非導通期間を示している。
先ず、IGBT導通期間において、キャリア制御ゲート（Gc）１０とスイッチングゲート（Gs）１１に対し、IGBTのp型ウェル層２５に反転層を形成する閾値電圧（Ｖｔｈ）以上の電圧が印加される高伝導期間４６と、キャリア制御ゲート（Gc）１０には閾値未満の電圧が印加され、スイッチングゲート（Gs）１１に対し、閾値電圧以上の電圧が印加される低伝導期間４７が設定される。
　高伝導期間４６においては、IGBT内部の蓄積キャリア濃度が高まり、低オン電圧の性能が導出される。低伝導期間４７においては、IGBT内部の蓄積キャリア濃度が低減し、続いて非導通期間４９においては、スイッチングゲート（Gs）１１に閾値電圧未満の電圧が印加されてIGBTがオフした際に、高速にIGBTに逆阻止の電圧が印加され、さらに、高速に電流が低減することで、低損失かつ高いターンオフ遮断耐量を担保可能なターンオフスイッチング５０を実現できる。
　即ち、図２の右図に示すような駆動信号で図２の左図に示す本実施例のIGBT構造を駆動することで、低損失かつ高いターンオフ遮断耐量を担保できるIGBT性能が導出される。
　図３は、高伝導期間４６における本実施例の半導体装置１００のキャリア分布を示している。キャリア制御ゲート（Gc）１０とスイッチングゲート（Gs）１１に、p型ウェル層２５に反転層である電子層を生成させる閾値電圧以上の正電圧が印加され、さらに、コレクタ電極４１とエミッタ電極４０の間にIGBTが導通する順方向電圧が印加された際の電子５１と正孔５２のキャリアの分布を示している。
　エミッタ電極４０からp型ウェル層２５内に生成された電子層を経由し、n-型ドリフト層２０にn型エミッタ層２８から電子５１が注入される。そして、n-型ドリフト層２０において、注入された電子５１に誘発され、p型コレクタ層２６から正孔５２が注入されて、n-型ドリフト層２０の内部で電導度変調５３が生じる。
　ここで、本実施例の半導体装置１００は、中心領域１７と外周領域１８を有しており、中心領域１７に設けられたキャリア制御ゲート（Gc）１０とスイッチングゲート（Gs）１１、及び外周領域１８に設けられたキャリア制御ゲート（Gc）１０にそれぞれ隣接するn型エミッタ層２８から電子５１が注入されることで、伝導度変調５３で蓄積されるキャリア濃度を高めることができる。
　また、外周領域１８に注入された電子５１は、終端領域１９へも拡散し、終端領域１９下のp型コレクタ層２６からも正孔５２の注入を誘発することから終端領域１９においても電動度変調５３で蓄積されるキャリア濃度が高まる。
　これによって、本実施例の半導体装置１００では、低い電圧降下、即ち低オン電圧で、所定の電流を流すことができ、導通時の低損失な性能が導出される。
　図４は、高伝導期間４６を経て、キャリア制御ゲート（Gc）１０に閾値電圧未満の負電圧が印加された低伝導期間４７における本実施例の半導体装置１００のキャリア分布を示している。
　コレクタ電極４１とエミッタ電極４０の間にIGBTが導通する順方向電圧が印加された状態にて、キャリア制御ゲート（Gc）１０に接するp型ウェル層２５には、蓄積層が形成され、n-型ドリフト層２０の内部で電導度変調に寄与していた正孔５２が蓄積層を介してエミッタ電極４０に排出される。
　ここで、本実施例の半導体装置１００は、中心領域１７と外周領域１８における正孔５２がキャリア制御ゲート（Gc）１０によって排出されるとともに、終端領域１９においても蓄積されていた正孔５２が、外周領域１８のキャリア制御ゲート（Gc）１０の正バイアスによって外周領域１８のp型ウェル層２５に形成された蓄積層を介してエミッタ電極４０に排出される。
　さらに、本実施例の半導体装置１００は、外周領域１８ではゲートとしてスイッチングゲート（Gs）１１が存在せずゲートがキャリア制御ゲート（Gc）１０のみで構成されたスイッチング素子としているので、外周領域１８では中心領域１７とは異なり電子５１が注入されない。
　これによって、中心領域１７において、一時的に低濃度な蓄積キャリアのプロファイル５４をn-型ドリフト層２０内に形成できると共に、外周領域１８と終端領域１９においては、極低濃度な蓄積キャリアのプロファイル５５をn-型ドリフト層２０内に形成することができる。つまり、IGBT導通時において、中心領域１７にのみ電流が通流される状態を形成することができる。
　図５は、低伝導期間４７を経て、スイッチングゲート（Gs）１１に閾値電圧未満の負電圧が印加されたターンオフスイッチング時５０における本実施例の半導体装置１００のキャリア分布を示している。
　低伝導期間４７を経て、スイッチンゲート（Gs）１１にオフバイアスが印加され、半導体装置１００が導通状態から非導通状態へ推移するターンオフスイッチング動作に移行すると、n-型ドリフト層２０内部の蓄積キャリア濃度が低いために、正孔５２はエミッタ電極４０へ、電子５１はコレクタ電極４１へ高速に排出されるため、高速にIGBTに逆阻止の電圧が印加されるとともに、高速に電流が低減し、低損失なターンオフスイッチングが実現される。
　ここで、本実施例の半導体装置１００は、直前の低伝導期間４７において、外周領域１８と終端領域１９のキャリア濃度が極低濃度に蓄積された状態（プロファイル５５）を形成できていたことから、ターンオフスイッチング時の電流はプロファイル５５の領域に流れることは殆どなく、電流は中心領域１７のみに限定される。即ち、エミッタ電極４０へ流れる正孔５２による電流は、外周領域１８へ集中することなく、局所的な電流集中による電力発生とそれに伴う温度上昇を抑制することができ、通流した後に破壊なく遮断することのできる電流値で定義されるターンオフ遮断耐量を高めることができる。
　図６は、本発明を分かり易くするために比較例として示す従来の半導体装置（IGBT）１０００のターンオフスイッチング時のキャリア分布を示している。導通時に蓄積された高濃度の正孔５２がエミッタ電極４０へ排出されることで、低速に電流が低減する動作となり、大きなターンオフスイッチング損失が生じる。さらに、導通時に終端領域１９において蓄積された正孔５２が終端領域１９との境界に配置されたセル３２のエミッタ電極４０へ集中して排出されることで、セル３２の電流密度が高まり、局所的な電流集中による電力発生とそれに伴う温度上昇によって破壊が生じる。即ちターンオフ遮断耐量がセル３２の破壊耐性によって限定されてしまう。
　そこで、本実施例の半導体装置１００により、IGBT内部の蓄積キャリア濃度をキャリア制御ゲート（Gc）１０のゲートバイアスによって制御でき、特に外周領域１８と終端領域１９における蓄積キャリア濃度の制御性を高めることができ、導通時の低オン電圧な性能と、低いターンオフ損失の性能を両立し、さらに高いターンオフ遮断耐量を担保した高信頼なIGBTを実現できる。
　次に、図７から図９を用いて、ターンオフ遮断耐量に関する本発明の効果を説明する。
図７に、本発明のダブルゲート型IGBTのターンオフスイッチング波形５８と、特許文献１を元にした従来のダブルゲート型IGBTのターンオフスイッチング波形５７の比較を示す。
ここでは、電力変換装置の使用条件である定格電流以上の大電流を流した状態での波形を比較する。
　スイッチングゲート（Gs）１１にオフバイアスを印加することで、IGBTは導通状態から非導通状態に推移し、図７には、その際のコレクタ電流ＩＣとコレクタ・エミッタ間電圧ＶＣＥの変化、またＩＣとＶＣＥの積による発生電力ＧＰを示している。
　スイッチンゲート（Gs）１１にオフバイアスが印加されると、IGBT内部のキャリアが排出され、まずＶＣＥが上昇する。ここで、本発明のダブルゲート型IGBT５８では、直前の低伝導期間４７での外周領域１８と終端領域１９におけるキャリア濃度が低いことで、従来のダブルゲート型IGBT５７に対し、高速にＶＣＥが電源電圧まで上昇する。この現象は主に、ドリフト領域のエミッタ領域近傍、即ち表面寄りのキャリア濃度が本発明で下げられている効果である。
　次に、ＶＣＥが電源電圧に達すると、ＩＣの低減が始まる。本発明のダブルゲート型IGBT５８では、低伝導期間４７での外周領域１８と終端領域１９におけるキャリア濃度が低い、特にドリフト領域のコレクタ領域近傍、即ち裏面寄りのキャリア濃度が低いことで、高速にコレクタ電流ＩＣが低下し、またテール期間も小さく０Ａに至って、非導通状態に推移する。即ち、本発明のダブルゲート型IGBT５８によれば、コレクタ・エミッタ間電圧ＶＣＥ、コレクタ電流ＩＣをともに従来のダブルゲート型IGBT５７に対し高速に変化させることができる。
　これらＶＣＥ、ＩＣの変化による発生電力ＧＰを積分することでターンオフスイッチング時の電力損失が算出されるが、図７に示すように、本発明のダブルゲート型IGBT５８によれば、ＶＣＥ、ＩＣの変化期間が短いことで、発生する電力損失３０が、従来の電力損失３１に対し小さいことが判る。
　本発明と従来のダブルゲート型IGBTの異なる点は、従来は外周領域１８でもゲートとしてスイッチングゲート（Gs）１１とキャリア制御ゲート（Gc）１０とを有するスイッチング素子を用いるのに対し、本発明では、外周領域１８ではゲートとしてスイッチングゲート（Gs）１１が存在せずゲートがキャリア制御ゲート（Gc）１０のみで構成されたスイッチング素子としている点であり、即ち本発明によって、外周領域１８における局所的な電流集中が抑制され、局所的な電力損失が低減し、温度上昇を抑えることができる。これによってターンオフ遮断耐量を高めることができる。
　図８は、本発明と従来のダブルゲート型IGBTにおけるターンオフ遮断耐量ＳＴＤと電圧Ｖの相関を示す。ＭＲＶは最大定格電圧を、符号５９は従来のダブルゲート型IGBTのターンオフ遮断耐量を、符号６０は本発明のダブルゲート型IGBTのターンオフ遮断耐量を、それぞれ示している。
　ここで、相関線の内側が、ターンオフスイッチングにおいて破壊せず、電力変換装置の使用許可を与えることができる安全動作領域（使用範囲ＲＵ）を示す。本発明によって、使用範囲ＲＵが広がり、高電圧、大電流のスイッチング条件において、破壊耐量を向上させることができ、より大電力に対応した電力変換装置の設計許可条件を提供することができる。
　図９は、本発明と従来のダブルゲート型IGBT６３，６２と、従来の一種のゲートから成る（シングルゲート型）IGBT６１のスイッチング損失ＳＬとターンオフ遮断耐量ＳＴＤの相関を示す。
　ここで、スイッチング損失ＳＬは電力変換装置の通常動作で使用される定格電圧での性能を、ターンオフ遮断耐量ＳＴＤは瞬時で保証すべき最大定格電圧での性能を示す。定格電圧と最大定格電圧の関係は、定格電圧＜最大定格電圧の関係にある。従来の一種のゲートから成るIGBT６１に対し、従来のダブルゲート型IGBT６２では、動的にキャリアを制御することで、スイッチング損失ＳＬを低減できる一方で、外周領域１８の破壊耐量により、ターンオフ遮断耐量ＳＴＤの上昇が難しかった。
　本発明のダブルゲート型IGBT６３を適用することで、従来のダブルゲート型IGBT６２と同等以下のスイッチング損失ＳＬと、より高いターンオフ遮断耐量ＳＴＤを両立して導出することが可能となる。即ち低損失と高出力を両立したダブルゲート型IGBTを提供できる。
　以上説明したように、本実施例の半導体装置１００（ダブルゲート型IGBT）は、互いに独立して駆動されるスイッチングゲート（Gs）電極２４とキャリア制御ゲート（Gc）電極２３とを有し、半導体装置１００を平面視した際、中心領域（セル）１７と、中心領域（セル）１７の全周を囲む外周領域（セル）１８と、外周領域（セル）１８の全周を囲む終端領域１９とを備えており、中心領域（セル）１７は、スイッチングゲート（Gs）とキャリア制御ゲート（Gc）とを有するスイッチング素子を有し、外周領域（セル）１８は、中心領域（セル）１７と終端領域１９との間に配置され、外周領域（セル）１８のスイッチング素子のゲートはキャリア制御ゲート（Gc）電極２３のみで構成されている。
　本実施例の半導体装置１００（ダブルゲート型IGBT）によって、低導通損失と低ターンオフ損失を両立した低損失な性能と、高いターンオフ遮断耐量を有し、大電力に対応できる高信頼なIGBTを実現することができる。
　図１０から図１５を参照して、本発明の実施例２に係る絶縁ゲート型（ゲート制御型）の半導体装置について説明する。図１０は、本実施例の半導体装置２００の平面レイアウト図であり、ゲートの長手方向について示している。図１１は、図１０の半導体装置２００が搭載されたチップの上面図である。なお、図１１に示すチップは、実施例１以降の全ての実施例において共通した構成である。
　本実施例の半導体装置２００は、図１０及び図１１に示すように、チップの外周に配置された終端領域１９の内側に、外周領域１８が配置され、さらにその内側に中心領域１７が配置される。中心領域１７に配置されたIGBTのトレンチゲートのゲート電極は、スイッチングゲート（Gs）電極２４とキャリア制御ゲート（Gc）電極２３で構成される。また、外周領域１８に配置されたIGBTのトレンチゲートのゲート電極は、キャリア制御ゲート（Gc）電極２３のみで構成される。
　中心領域１７と外周領域１８は、例えば、共通の製造工程によって、マスクにより作り分けることで形成する。
　ここで、それぞれ複数のスイッチングゲート（Gs）電極２４とキャリア制御ゲート（Gc）電極２３は、それぞれスイッチングゲート（Gs）配線１４とキャリア制御ゲート（Gc）配線１３に、コンタクト層３９により接続されて束ねられ、２つのゲート信号によって、本実施例のIGBTは動作する。
　なお、ここで、外周領域１８におけるキャリア制御ゲート（Gc）電極２３は、４本で示しているが、本数はこの限りではない。高耐圧な素子ほど、電界緩和のための終端領域１９は面積が大きく、またドリフト層は厚く、高伝導期間４６における終端領域１９の電導度変調が促進される。従って、低電導期間４７でそのキャリアを充分に引き抜くことで本発明の効果が発揮されるため、外周領域１８を広く、キャリア制御ゲート（Gc）電極２３の本数を増加することが有効である。
　また、図１０においては、スイッチングゲート（Gs）配線１４とキャリア制御ゲート（Gc）配線１３は、外周領域１８と中心領域１７のみを渡るように示しているが、配線抵抗を低減する目的や給電を容易化する目的で、終端領域１９上に配線してもよい。
　図１２に、本発明の半導体装置２００におけるゲートの長手方向端部の平面レイアウト図を示す。ゲートの長手方向端部においても、高耐圧化のために、電界緩和を目的とした終端領域１９が配置される。この終端領域１９においても、キャリアが蓄積されるため、本実施例では、中心領域１７との間に外周領域１８が配置される。
　ここで、ゲートの長手方向の外周領域１８においては、スイッチングゲート（Gs）電極２４が中心領域１７から延びる一方で、n型エミッタ層２８に隣接しないダミーゲート領域４２（スイッチングゲート（Gs）として機能しないダミー領域）を配置する。これは、スイッチングゲート（Gs）電極２４にゲート絶縁膜を介して対向して配置されるn型エミッタ層２８が形成されていない領域であり、即ち、低伝導期間４７において、電子５１が注入されない。つまり、ゲートの長手方向端部の外周領域１８においても、n型エミッタ層２８を有するトレンチゲートのゲート電極として、キャリア制御ゲート（Gc）電極２３のみが配置された構成となる。
　低伝導期間４７においては、ゲートの長手方向端部の外周領域１８のキャリア制御ゲート（Gc）電極２３によって正孔５２が排出されるため、ターンオフスイッチング時におけるゲートの長手方向においても外周領域１８への電流集中が抑えられ、高いターンオフ遮断耐量を得ることができる。
　なお、図１２においては、スイッチングゲート（Gs）配線１４とキャリア制御ゲート（Gc）配線１３は、外周領域１８と中心領域１７のみを渡るように示しているが、配線抵抗を低減する目的や給電を容易化する目的で、終端領域１９上に配線してもよい。
　図１３に、図１２のＢ－Ｂ’断面を示す。外周領域１８の外側に終端領域１９が配置される。この断面の外周領域１８において、スイッチングゲート（Gs）電極２４には、対向して配置されるn型エミッタ層２８が存在せず、ダミーゲート領域４２が配置される。
　つまり、半導体装置２００を平面視した際、スイッチングゲート（Gs）電極２４のゲート電極は外周領域１８にも延在して配置されているが、外周領域１８におけるゲート電極は、ゲート絶縁膜２９を介してn型エミッタ層２８が配置されていないダミーゲートである。
　外周領域１８に配置されたキャリア制御ゲート（Gc）電極２３によって、高伝導期間４６でn-型ドリフト層２０に電導度変調で蓄積されたキャリアを、低伝導期間４７で引き抜くことができ、これによって、ターンオフスイッチングにおいて、外周領域１８における電流集中による破壊耐量を向上でき、高いターンオフ遮断耐量を得ることができる。
　≪変形例１≫
　図１４に、図１２の変形例を示す。
　図１４に示す変形例では、ゲートの長手方向において、キャリア制御ゲート（Gc）配線１３とスイッチングゲート（Gs）配線１４とコンタクト層３９で、中心領域１７と外周領域１８を分割し、ゲートの長手方向の端部側の外周領域１８においては、ゲート電極がキャリア制御ゲート（Gc）電極２３のみから成る構成としている。
　≪変形例２≫
　図１５に、図１２の別の変形例を示す。
　図１５に示す変形例では、ゲートの長手方向における外周領域１８において、スイッチングゲート（Gs）電極２４が存在しないようなレイアウトにすることで、外周領域１８におけるトレンチゲートのゲート電極をキャリア制御ゲート（Gc）電極２３のみとした構成としている。
　図１４（変形例１）や図１５（変形例２）の構成により、低伝導期間４７においては、外周領域１８のキャリア制御ゲート（Gc）電極２３によって正孔５２が排出されるため、ターンオフスイッチング時におけるゲートの長手方向においても外周領域１８への電流集中が抑えられ、高いターンオフ遮断耐量を得ることができる。
　なお、図１４及び図１５においては、スイッチングゲート（Gs）配線１４とキャリア制御ゲート（Gc）配線１３は、外周領域１８と中心領域１７のみを渡るように示しているが、配線抵抗を低減する目的や給電を容易化する目的で、終端領域１９上に配線してもよい。
　図１６から図１８を参照して、本発明の実施例３に係る絶縁ゲート型（ゲート制御型）の半導体装置について説明する。図１６は、本実施例の半導体装置３００の平面レイアウト図であり、ゲートの長手方向について示している。
　図１６に示すように、本実施例の半導体装置３００では、中心領域１７における隣り合うエミッタ領域の中心間隔をａとし、外周領域１８における隣り合うエミッタ領域の中心間隔をｂとした場合、ｂ≦ａ、好ましくはｂ＜ａの関係となるようにレイアウトしている。
　この関係によって、高伝導期間４６において、外周領域１８の電導度変調を抑制するとともに、低伝導期間４７における正孔キャリア５２の引抜きに作用するキャリア制御ゲート（Gc）電極２３の面積を大きくすることができ、ターンオフスイッチングにおける外周領域１８の破壊耐量をさらに向上することができる。
　なお、外周領域１８におけるキャリア制御ゲート（Gc）電極２３は、６本で示しているが、本数はこの限りではない。高耐圧な素子ほど、電界緩和のための終端領域１９は面積が大きく、またドリフト層は厚く、高伝導期間４６における終端領域１９の電導度変調が促進される。従って、低電導度期間４７でそのキャリアを充分に引き抜くことで本発明の効果が発揮されるため、外周領域１８を広く、キャリア制御ゲート（Gc）電極２３の本数を増加することが有効である。
　図１６においても、スイッチングゲート（Gs）配線１４とキャリア制御ゲート（Gc）配線１３は、外周領域１８と中心領域１７のみを渡るように示しているが、配線抵抗を低減する目的や給電を容易化する目的で、終端領域１９上に配線してもよい。
　図１７に、図１６のＣ－Ｃ’断面を示す。中心領域１７に対し、その外側に外周領域１８が配置され、さらにその外側に終端領域１９が配置される。そして、上述したｂ≦ａ、好ましくはｂ＜ａの関係が成り立つことで、外周領域１８におけるキャリア制御ゲート（Gc）電極２３の密度が中心領域１７に対し高い構成となる。
　外周領域１８に高密度で配置されたキャリア制御ゲート（Gc）電極２３によって、高伝導期間４６で外周領域１８と終端領域１９のn-型ドリフト層２０に電導度変調で蓄積されたキャリアを、低伝導期間４７で効率よく引き抜くことができ、これによって、ターンオフスイッチングにおいて、外周領域１８における電流集中による破壊耐量をさらに向上でき、より高いターンオフ遮断耐量を得ることができる。
　図１８に、高伝導期間４６における半導体装置３００の蓄積キャリア濃度ＡＣＣのプロファイル分布を示す。中心領域１７に対しより高密度で外周領域１８にキャリア制御ゲート（Gc）電極２３を配置したｂ＜ａの構成とすることで、p型コレクタ層２６から注入された正孔キャリア５２は、外周領域１８においてp型ウェル層２５からエミッタ電極４０へ排出され易く、外周領域１８の電導度変調は抑制されるため、蓄積キャリア濃度プロファイルは、終端領域１９に向かってｂ＝ａの配置に対し低濃度となる。
　以上説明したように、本実施例の半導体装置３００では、外周領域１８におけるp型ウェル層２５同士の間隔は、中心領域１７におけるp型ウェル層２５同士の間隔よりも狭い。
　これによって、低伝導期間４７における外周領域１８と終端領域１９のキャリア濃度はより低濃度となり、その後のターンオフスイッチングにおいて、外周領域１８における電流集中による破壊耐量をさらに向上する効果を導出できる。
　図１９から図２１を参照して、本発明の実施例４に係る絶縁ゲート型（ゲート制御型）の半導体装置４００について説明する。図１９は、本実施例の半導体装置４００の断面図である。
　図１９に示すように、本実施例の半導体装置４００では、外周領域１８と終端領域１９のn-型ドリフト層２０にキャリアライフタイム低減層６４が配置されている。キャリアライフタイム低減層６４は、ヘリウムやプロトン等の軽イオンのキャリアライフタイムキラーの照射によって生成される結晶欠陥によって生成される。キャリアライフタイム低減層６４は、局所的な導入によってその領域の伝導度変調を抑制させる効果がある。
　本実施例では、中心領域１７にはキャりライフタイム低減層６４が存在しないため、高伝導期間の導通損失への影響は限定的であり、本発明のダブルゲート型IGBTが有する低導通損失の性能への影響は小さい。一方で、外周領域１８と終端領域１９にキャリアライフタイム低減層６４を導入することで、外周領域１８及び終端領域１９の電導度変調を抑制できる。
　これにより、高伝導期間４６の蓄積キャリア濃度を低減できるとともに、低伝導期間４７において、キャリア制御ゲート（Gc）電極２３からの正孔５２の排出効果が加わることで、外周領域１８のキャリア濃度を実施例１～３の構成に対しさらに低減することができる。したがって、ターンオフスイッチングにおいて、外周領域１８における電流集中による破壊耐量をさらに向上でき、より高いターンオフ遮断耐量を得ることができる。
　≪変形例３≫
　図２０に、図１９の変形例を示す。
　図２０に示す変形例では、n-型ドリフト層２０に接するp型コレクタ層の不純物濃度について、外周領域１８と終端領域１９を中心領域１７に対し低減させる。p型コレクタ層は、IGBTの導通時において、正孔５２を注入させる層であり、その濃度を低減することで、注入効率が低減する。
　図２０では、中心領域１７のp型コレクタ層２６の濃度を高くし、外周領域１８と終端領域１９のp型コレクタ層６９の濃度を低くすることで、高伝導期間４６の導通損失への影響がなく、本発明のダブルゲート型IGBTが有する低導通損失の性能を維持することができる。一方で、外周領域１８と終端領域１９のp型コレクタ層６９の濃度を低減することで、外周領域１８及び終端領域１９の電導度変調を抑制できる。
　図２１に、図１９及び図２０の構成による高伝導期間４６の蓄積キャリア濃度ＡＣＣのプロファイル分布を示す。中心領域１７に対し、外周領域１８と終端領域１９でキャリアライフタイムを低減する、もしくは、p型コレクタ層の濃度を低減させる、もしくは、その両方を適用することで、外周領域１８及び終端領域１９の電導度変調は抑制されるため、実施例１から実施例３に示した構造に対し低濃度となる。したがって、低伝導期間４７における外周領域１８と終端領域１９のキャリア濃度はより低濃度となり、その後のターンオフスイッチングにおいて、外周領域１８における電流集中による破壊耐量をさらに向上する効果を導出できる。
　なお、図１９及び図２０の構成は、実施例１から実施例３に示した平面レイアウトに適用することができる。
　図２２を参照して、本発明の実施例５に係る絶縁ゲート型（ゲート制御型）の半導体装置５００について説明する。図２２は、本実施例の半導体装置５００の平面レイアウト図であり、ゲートの長手方向について示している。
　エミッタ電極４０と接続されるp型給電層２７とn型エミッタ層２８の配置を図２２に示している。n型エミッタ層２８は、IGBTの導通時において、電子５１をn-型ドリフト層２０に注入する領域であるが、本実施例では、キャリア制御ゲート（Gc）電極２３に接するn型エミッタ層２８の単位面積あたりの密度を、スイッチングゲート（Gs）電極２４に接するn型エミッタ層２８の単位面積当たりの密度よりも低減させている。
　即ち、外周領域１８におけるn型エミッタ層２８の面積密度が中心領域１７におけるn型エミッタ層２８の面積密度に対し低減された構成である。
　以上説明したように、本実施例の半導体装置５００は、平面視した際、外周領域１８のキャリア制御ゲート（Gc）電極２３に対してゲート絶縁膜２９を介してn型エミッタ層２８が配置されている部分の割合は、中心領域１７のスイッチングゲート（Gs）電極２４に対してゲート絶縁膜２９を介してn型エミッタ層２８が配置されている部分の割合よりも小さい。
　本実施例によれば、低伝導期間４７における、外周領域１８からの電子注入効率を落とすことができるため、n-型ドリフト層２０における外周領域１８と終端領域１９の電導度変調を抑制し、蓄積キャリア濃度を実施例１から実施例４の構成に対しさらに低減することができる。これによって、ターンオフスイッチングにおいて、外周領域１８における電流集中による破壊耐量をさらに向上でき、より高いターンオフ遮断耐量を得ることができる。
　なお、図２２においても、スイッチングゲート（Gs）配線１４とキャリア制御ゲート（Gc）配線１３は、外周領域１８と中心領域１７のみを渡るように示しているが、配線抵抗を低減する目的や給電を容易化する目的で、終端領域１９上に配線してもよい。
　また、図２２の構成は、実施例１から実施例３に示した平面レイアウトに適用することができる。
　図２３を参照して、本発明の実施例６に係る絶縁ゲート型（ゲート制御型）の半導体装置６００について説明する。図２３は、本実施例の半導体装置６００の平面レイアウト図であり、ゲートパッド領域周辺について示している。
　図２３に示すように、本実施例の半導体装置６００では、チップの外周に配置された終端領域１９の内側の一部に、ゲートパッド領域６５が配置され、終端領域１９とゲートパッド領域６５の内側に隣接して、外周領域１８が配置され、さらにその内側に中心領域１７が配置されている。
　図２３に示すように、本実施例の半導体装置６００では、ゲートパッド領域６５は、終端領域１９と外周領域１８に隣接する構成となる。
　ゲートパッド領域６５においても、その下部には、外周領域１８，中心領域１７，終端領域１９と共通のn-型ドリフト層２０とp型コレクタ層２６が配置されるため、高伝導期間４６において、ゲートパッド領域６５のn-型ドリフト層２０においても電導度変調が生じ、キャリア濃度が高まる。
　低伝導期間４７において、ゲートパッド領域６５の周辺に配置された外周領域１８のキャリア制御ゲート（Gc）電極２３によって、正孔５２が引き抜かれることで、ゲートパッド領域６５の電導度変調は抑制され、その後のターンオフスイッチングにおいて、外周領域１８への電流集中が抑制され、半導体装置６００の破壊耐量を向上することができる。
　これによって、ターンオフスイッチングにおいて、外周領域１８における電流集中による破壊耐量をさらに向上でき、より高いターンオフ遮断耐量を得ることができる。
　なお、図２３では、１つのゲートパッド領域６５を示しているが、実際にはスイッチングゲート（Gs）配線１４用とキャリア制御ゲート（Gc）配線１３用の２つのゲートパッド領域６５が存在し、その両者のゲートパッド領域６５に対し、本構成を適用する。
　また、スイッチングゲート（Gs）配線１４とキャリア制御ゲート（Gc）配線１３は、外周領域１８と中心領域１７のみを渡るように示しているが、配線抵抗を低減する目的や給電を容易化する目的で、終端領域１９上に配線してもよい。
　また、ゲートパッド領域６５は、終端領域１９に隣接して配置しているが、終端領域１９とゲートパッド領域６５の間に、外周領域１８が配置されてもよい。
　また、本実施例は、実施例１から実施例３に示した平面レイアウトに適用することができる。さらに、実施例４に示したキャリアライフタイム低減層６４や低濃度p型コレクタ層６９を、ゲートパッド領域６５に適用することで、ターンオフ遮断耐量の向上効果が得られる。
　図２４を参照して、本発明の実施例７に係る絶縁ゲート型（ゲート制御型）の半導体装置７００について説明する。図２４は、本実施例の半導体装置７００の断面図である。
　図２４に示すように、本実施例の半導体装置７００では、ゲート電極の形状を、一方の面がゲート絶縁膜２９を介してp型ウェル層（エミッタウェル層）２５と接し、他方の面がp型ウェル層（エミッタウェル層）２５もn-ドリフト層２０も存在せず絶縁膜（厚い酸化膜１６）と接することを特徴としたサイドゲート形状としている。
　実施例１から実施例６で説明したトレンチゲート形状では、トレンチゲートの下部におけるゲート電極とゲート絶縁膜２９とn-型ドリフト層２０とで形成されるMOS容量に加え、p型ウェル層２５に対向する面とは反対側の面に配置されたp型フローティング層（またはn-型ドリフト層）１５とゲート絶縁膜２９とゲート電極とで形成されるMOS容量が並列に配置される。
　これにより、トレンチゲート型ではそのMOS容量が帰還容量として働いてその値は大きく、IGBTがターンオフやターンオンスイッチングする際、この容量を充電するミラー期間が発生して、高速な電流・電圧の変化を妨げ、損失を上昇させる要因となる。
　一方、本実施例のサイドゲート形状では、p型ウェル層２５に対向する面とは反対側の面（すなわち他方の面）は厚い絶縁膜１６が配置されており、容量成分は存在しない。従って帰還容量は、サイドゲートの下部におけるゲート電極とゲート絶縁膜２９とn-型ドリフト層２０とで形成されるMOS容量のみで形成され、トレンチゲート型に対し、その容量値は小さい。
　そのため、トレンチゲート型に対して、スイッチングの際、より高速に電流・電圧が変化し、スイッチング損失が小さくなる。従って、本発明をサイドゲート構造のIGBTに適用した場合であっても、実施例１と同様に、本発明の効果である低損失な性能と外周領域１８のスイッチング時の電力発生を抑えられることでより高いターンオフ遮断耐量を両立して導出することが可能になる。即ち低損失と高出力を両立したダブルゲート型IGBTを実現できる。
　なお、図２４において図示した外周領域１８と終端領域１９の境界に配置されたp型層７０は、ターンオフスイッチング時の正孔キャリア５２に対し抵抗として働き、外周領域１８へ集中する電流を低減する領域として設けている。
　本実施例によれば、低伝導期間４７で外周領域１８と終端領域１９の正孔濃度を低減することができるため、外周領域１８と終端領域１９の電流を低減することができ、p型層７０の長さ７１を短くすることができる。即ち、本発明を適用することで中心領域１７と外周領域１８と終端領域１９から成る全体の半導体装置の面積を低減でき、小型化の効果を生み出すこともできる。
　なお、本発明は、エアコンや電子レンジなどの小電力機器から、自動車や鉄道、製鉄所のインバータなどの大電力機器まで広く使われているものに好適な半導体装置、半導体回路の駆動装置並びに電力変換装置に適用することができる。
　また、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
　１…n-型ドリフト層、２…p型ウェル層、３…n型エミッタ層、４…p型コレクタ層、５…ゲート絶縁膜（酸化膜）、６…p型高濃度層、７…エミッタ電極、８…コレクタ電極、９…フローティング電極、１０…キャリア制御ゲート（Gc）、１１…スイッチングゲート（Gs）、１２…p型給電層、１３…キャリア制御ゲート（Gc）配線、１４…スイッチングゲート（Gs）配線、１５…p型フローティング層またはn-型ドリフト層、１６…厚い絶縁膜、１７…中心領域（セル）、１８…外周領域（セル）、１９…終端領域、２０…n-型ドリフト層、２３…キャリア制御ゲート（Gc）電極、２４…スイッチングゲート（Gs）電極、２５…p型ウェル層、２６…p型コレクタ層、２７…p型給電層、２８…n型エミッタ層、２９…ゲート絶縁膜（ゲート酸化膜）、３０…本発明のダブルゲート型IGBTの電力損失、３１…従来のダブルゲート型IGBTの電力損失、３２…終端領域１９との境界に配置されたセル、３３…低オン電圧のIGBT、３４…高オン電圧のIGBT、３５…低オン電圧のIGBT３３のゲート、３６…高オン電圧のIGBT３４のゲート、３８…ゲートの制御回路、３９…コンタクト層、４０…エミッタ電極、４１…コレクタ電極、４２…ダミーゲート領域、４４…ゲートドライバ、４５…ゲートドライバ、４６…高伝導期間、４７…低伝導期間、４８…導通期間、４９…非導通期間、５０…ターンオフスイッチング、５１…電子のキャリア、５２…正孔のキャリア、５３…伝導度変調、５４…一時的に低濃度な蓄積キャリアのプロファイル、５５…一時的に極低濃度な蓄積キャリアのプロファイル、５６…高濃度の蓄積キャリア、５７…従来のダブルゲート型IGBTのターンオフスイッチング波形、５８…本発明のダブルゲート型IGBTのターンオフスイッチング波形、５９…従来のダブルゲート型IGBTのターンオフ遮断耐量、６０…本発明のダブルゲート型IGBTのターンオフ遮断耐量、６１…従来の一種のゲートから成るIGBTの性能、６２…従来のダブルゲート型IGBTの性能、６３…本発明のダブルゲート型IGBTの性能、６４…キャリアライフタイム低減層、６５…ゲートパッド領域、６９…低濃度p型コレクタ層、７０…外周領域と終端領域の境界のp型層、７１…外周領域と終端領域の境界のp型層の長さ、９１…絶縁ゲート電極（Gs）、９２…絶縁ゲート電極（Gc）、９３…制御回路、９４…駆動回路、９５…誘導性負荷、９６…直流電源、９７…IGBT、９８…絶縁ゲート端子、９９…ダイオード、１００…半導体装置（ダブルゲート型IGBT）、２００…半導体装置（ダブルゲート型IGBT）、３００…半導体装置（ダブルゲート型IGBT）、４００…半導体装置（ダブルゲート型IGBT）、４０１…半導体装置（ダブルゲート型IGBT）、５００…半導体装置（ダブルゲート型IGBT）、６００…半導体装置（ダブルゲート型IGBT）、７００…半導体装置（ダブルゲート型IGBT）、１０００…従来の半導体装置（IGBT）、Ｉ／Ｖ…電流／電圧、ＩＣ…コレクタ電流、ＶＣＥ…コレクタ・エミッタ間電圧、ＧＰ…発生電力、ＳＴＤ…ターンオフ遮断耐量、Ｖ…電圧、ＭＲＶ…最大定格電圧、ＲＵ…使用範囲、ＳＬ…スイッチング損失、ＡＣＣ…高伝導期間の蓄積キャリア濃度

Claims (10)

  1. 　互いに独立して駆動されるスイッチングゲートとキャリア制御ゲートとを有する半導体装置において、
    　前記半導体装置を平面視した際、中心領域セルと、前記中心領域セルの全周を囲む外周領域セルと、前記外周領域セルの全周を囲む終端領域とを備え、
    　前記中心領域セルは、前記スイッチングゲートと前記キャリア制御ゲートとを有するスイッチング素子を有し、
    　前記外周領域セルは、前記中心領域セルと前記終端領域との間に配置され、
    　前記外周領域セルのスイッチング素子のゲートは前記キャリア制御ゲートのみで構成されていることを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記スイッチングゲートと前記キャリア制御ゲートに対してスイッチング素子に反転層が形成される電圧が印加される第１の状態と、
    　前記スイッチングゲートに対してスイッチング素子に反転層が形成される電圧が印加され、前記キャリア制御ゲートに対してスイッチング素子に蓄積層が形成される電圧が印加される第２の状態と、
    　前記スイッチングゲートと前記キャリア制御ゲートに対してスイッチング素子に蓄積層が形成される電圧が印加される第３の状態とを有し、
    　前記半導体装置が導通状態から非導通状態に移行する際に、前記第１の状態、前記第２の状態、前記第３の状態の順に移行することを特徴とする半導体装置。
  3. 　請求項１に記載の半導体装置において、
    　前記半導体装置を平面視した際、前記外周領域セルのキャリア制御ゲートに対してゲート絶縁膜を介してエミッタ層が配置されている部分の割合は、前記中心領域セルのスイッチングゲートに対してゲート絶縁膜を介してエミッタ層が配置されている部分の割合よりも小さいことを特徴とする半導体装置。
  4. 　請求項１に記載の半導体装置において、
    　前記中心領域セルのスイッチング素子は、前記スイッチングゲートと前記キャリア制御ゲートとの間に配置されたエミッタ層およびウェル層を有し、
    　前記外周領域セルのスイッチング素子は、前記キャリア制御ゲートと、エミッタ層と、ウェル層とを有し、
    　前記外周領域セルにおける前記ウェル層同士の間隔は、前記中心領域セルにおける前記ウェル層同士の間隔よりも狭いことを特徴とする半導体装置。
  5. 　請求項１に記載の半導体装置において、
    　前記中心領域セルと前記外周領域セルと前記終端領域は、共通のドリフト層を有し、
    　前記外周領域セルと前記終端領域のドリフト層内に、キャリアライフタイムキラー層を有することを特徴とする半導体装置。
  6. 　請求項１に記載の半導体装置において、
    　前記中心領域セルと前記外周領域セルと前記終端領域は、共通のドリフト層を有し、
    　前記中心領域セルのドリフト層内にキャリアを注入する第１のキャリア注入層を有し、　前記外周領域セルと前記終端領域のドリフト層内にキャリアを注入する第２のキャリア注入層を有し、
    　前記第２のキャリア注入層の不純物濃度は、前記第１のキャリア注入層の不純物濃度よりも低いことを特徴とする半導体装置。
  7. 　請求項１に記載の半導体装置において、
    　前記外周領域セルおよび前記終端領域に隣接するゲートパッド領域を備えることを特徴とする半導体装置。
  8. 　請求項４に記載の半導体装置において、
    　前記スイッチングゲートと前記キャリア制御ゲートは、トレンチゲート形状またはサイドゲート形状であることを特徴とする半導体装置。
  9. 　請求項４に記載の半導体装置において、
    　前記半導体装置を平面視した際、前記スイッチングゲートは前記外周領域セルにも延在して配置されており、
    　前記外周領域セルにおける前記スイッチングゲートは、ゲート絶縁膜を介したエミッタ層が配置されていないダミーゲートであることを特徴とする半導体装置。
  10. 　請求項１から９のいずれか１項に記載の半導体装置を用いた電力変換装置。
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