JP7533146B2 - 半導体装置 - Google Patents

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Description

本開示は半導体装置に関する。
一般にパワーデバイスには、耐圧保持能力、動作時に素子が破壊に至らないための安全動作領域の保証など様々な要求があるが、その中の１つに低損失化がある。パワーデバイスの低損失化は、装置の小型化及び軽量化などの効果があり、広い意味ではエネルギー消費低減による地球環境への配慮がもたらされる。さらに、これらの要求を出来る限り低コストで実現することが求められている。
上記の問題を解決する１つの手段として、ＩＧＢＴとダイオードの特性を１つの装置で実現する逆導通ＩＧＢＴ（Ｒｅｖｅｒｓｅ－Ｃｏｎｄｕｃｔｉｎｇ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＲＣ－ＩＧＢＴ)が提案されている。この逆導通ＩＧＢＴには幾つかの技術的課題があり、その１つはダイオード動作時のリカバリ損失が大きい点である。
逆導通ＩＧＢＴでは、ＦＷＤ動作時にダイオードのアノード部分とｎ－ドリフト層で形成されるＰＮ接合が順バイアスになり、ドリフト層１に正孔が流れ込み導電率変調を起こすことで順方向の電圧降下を下げることができる。しかし、アノード領域のp型不純物濃度が高く大量の過剰キャリアが存在すると、デバイス内部のキャリアが排出されにくくなり、リカバリ損失が増大する問題があった。
特許文献１にはこの問題に対する対策が開示されている。特許文献１には、ダイオード領域がＩＧＢＴ領域に囲まれる構造が開示されている。さらに、このダイオード領域に形成されたアノード領域は、高濃度アノード領域と低濃度アノード領域を有することが開示されている。しかし、特許文献１の半導体装置では、ＩＧＢＴ領域とＦＷＤ領域の間のトレンチ形成の状況によって、耐圧低下、又は、ＩＧＢＴ動作時の逆バイアス安全動作領域（ＲＢＳＯＡ）の低下が起こり得る。
特開２０１５－１６５５４２号公報
前述のように、従来のＲＣ－ＩＧＢＴではＩＧＢＴ領域とＦＷＤ領域の間のトレンチ形成の状況によって、耐圧低下したり、ＩＧＢＴ動作時の逆バイアス安全動作領域が低下したりする可能性があった。
本開示は、上述のような課題を解決するためになされたもので、低コスト化に好適であり、ＲＢＳＯＡなどの破壊耐量を下げず、ＦＷＤ動作時のリカバリ損失を低減できる半導体装置を提供することを目的とする。
本開示に係る半導体装置は、基板に形成され、該基板の上面側に、ｐ型アノード領域と、該ｐ型アノード領域よりもｐ型不純物濃度が高い第１ｐ型コンタクト領域と、第１トレンチと、を有するＦＷＤ領域と、該基板に形成され、境界領域を介して該ＦＷＤ領域を平面視で囲み、該基板の上面側に、ｎ型エミッタ領域と、第２ｐ型コンタクト領域と、第２トレンチと、を有するＩＧＢＴ領域と、該ＦＷＤ領域と該境界領域と該ＩＧＢＴ領域を平面視で囲む外周領域と、該基板の上面のエミッタ電極と、を備え、該第１トレンチは、平面視で該ＦＷＤ領域の外縁に沿って環状に形成され、該第２トレンチは、平面視で該境界領域の外縁に沿って環状に形成され、該境界領域の上面側にはｐ型領域のみがあり、該ｐ型領域は、第１ｐ型領域と、該第１ｐ型領域よりｐ型不純物濃度が低い第２ｐ型領域と、を有し、該第１ｐ型領域と該第２ｐ型領域は該エミッタ電極に接し、平面視で、該ＦＷＤ領域におけるユニットセルあたりの該第１ｐ型コンタクト領域の面積比率を第１面積比率、該境界領域におけるユニットセルあたりの該第１ｐ型領域の面積比率を第２面積比率、該ＩＧＢＴ領域におけるユニットセルあたりの該第２ｐ型コンタクト領域の面積比率を第３面積比率としたとき、該第１面積比率と該第２面積比率の和は、該第３面積比率よりも小さいことを特徴とする。
本開示に係る半導体装置は、基板に形成され、該基板の上面側に、ｐ型アノード領域と、該ｐ型アノード領域よりもｐ型不純物濃度が高い第１ｐ型コンタクト領域と、第１トレンチと、を有するＦＷＤ領域と、該基板に形成され、境界領域を介して該ＦＷＤ領域を平面視で囲み、該基板の上面側に、ｎ型エミッタ領域と、第２ｐ型コンタクト領域と、第２トレンチと、を有するＩＧＢＴ領域と、該ＦＷＤ領域と該境界領域と該ＩＧＢＴ領域を平面視で囲む外周領域と、該基板の上面のエミッタ電極と、を備え、該第１トレンチは、平面視で該ＦＷＤ領域の外縁に沿って環状に形成され、該第２トレンチは、平面視で該境界領域の外縁に沿って環状に形成され、該境界領域の上面側にはｐ型領域のみがあり、該ｐ型領域は、第１ｐ型領域と、該第１ｐ型領域よりｐ型不純物濃度が低い第２ｐ型領域と、を有し、該第１ｐ型領域と該第２ｐ型領域は該エミッタ電極に接し、該第１ｐ型コンタクト領域は、ユニットセル毎に形成され、かつ平面視で該第１トレンチと平行に細長い形状を有し、該第１ｐ型領域は、平面視で該ＦＷＤ領域を囲む環状の形状を有することを特徴とする。
本開示に係る半導体装置は、基板に形成され、該基板の上面側に、ｐ型アノード領域と、該ｐ型アノード領域よりもｐ型不純物濃度が高い第１ｐ型コンタクト領域と、第１トレンチと、を有するＦＷＤ領域と、該基板に形成され、境界領域を介して該ＦＷＤ領域を平面視で囲み、該基板の上面側に、ｎ型エミッタ領域と、第２ｐ型コンタクト領域と、第２トレンチと、を有するＩＧＢＴ領域と、該ＦＷＤ領域と該境界領域と該ＩＧＢＴ領域を平面視で囲む外周領域と、を備え、該第１トレンチは、平面視で該ＦＷＤ領域の外縁に沿って環状に形成され、該第２トレンチは、平面視で該境界領域の外縁に沿って環状に形成され、該境界領域の上面側にはｐ型領域のみがあり、該第１ｐ型コンタクト領域は、ユニットセル毎に形成され、かつ平面視で該第１トレンチと平行に、複数の長方形部分を有し、該複数の長方形部分の各々の長手方向長さは、該複数の長方形部分の間の距離より大きいことを特徴とする。
本開示に係る半導体装置は、基板に形成され、該基板の上面側に、ｐ型アノード領域と、該ｐ型アノード領域よりもｐ型不純物濃度が高い第１ｐ型コンタクト領域と、第１トレンチと、を有するＦＷＤ領域と、該基板に形成され、境界領域を介して該ＦＷＤ領域を平面視で囲み、該基板の上面側に、ｎ型エミッタ領域と、第２ｐ型コンタクト領域と、第２トレンチと、を有するＩＧＢＴ領域と、該ＦＷＤ領域と該境界領域と該ＩＧＢＴ領域を平面視で囲む外周領域と、該基板の上面のエミッタ電極と、を備え、該第１トレンチは、平面視で該ＦＷＤ領域の外縁に沿って環状に形成され、該第２トレンチは、平面視で該境界領域の外縁に沿って環状に形成され、該境界領域の上面側にはｐ型領域のみがあり、該ｐ型領域は、第１ｐ型領域と、該第１ｐ型領域よりｐ型不純物濃度が低い第２ｐ型領域と、を有し、該第１ｐ型領域と該第２ｐ型領域は該エミッタ電極に接し、該ｐ型アノード領域は、平面視で直線的に形成され平面視で該第１ｐ型コンタクト領域と重なる部分と、平面視で直線的に形成され平面視で該第１ｐ型コンタクト領域と重ならない部分と、を有し、平面視で、該第１ｐ型領域と該第２ｐ型領域が交互に設けられたことで、該ｐ型領域が環状になっていることを特徴とする。
本開示のその他の特徴は以下に明らかにする。
本開示によれば、ＩＧＢＴ領域とＦＷＤ領域の境界に、上側にｐ型領域だけがある境界領域があり、その境界領域は２つの環状のトレンチで囲まれたため、ＲＢＳＯＡなどの破壊耐量を下げず、ＦＷＤ動作時のリカバリ損失を低減できる。
実施の形態１に係る半導体装置の平面図である。 実施の形態１に係る半導体装置の一部拡大図である。 実施の形態１に係る半導体装置の断面図である。 実施の形態１に係る半導体装置の断面図である。 実施の形態１に係る半導体装置の断面図である。 実施の形態２に係る半導体装置の一部拡大図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態３に係る半導体装置の一部拡大図である。 実施の形態３に係る半導体装置の断面図である。 実施の形態３に係る半導体装置の断面図である。 実施の形態３に係る半導体装置の断面図である。 実施の形態４に係る半導体装置の一部拡大図である。 実施の形態４に係る半導体装置の断面図である。 実施の形態４に係る半導体装置の断面図である。 実施の形態４に係る半導体装置の断面図である。 実施の形態５に係る半導体装置の一部拡大図である。 実施の形態５に係る半導体装置の断面図である。 実施の形態５に係る半導体装置の断面図である。 実施の形態５に係る半導体装置の断面図である。 実施の形態６に係る半導体装置の一部拡大図である。 実施の形態６に係る半導体装置の断面図である。 実施の形態６に係る半導体装置の断面図である。 実施の形態６に係る半導体装置の断面図である。 実施の形態７に係る半導体装置の一部拡大図である。 実施の形態７に係る半導体装置の断面図である。 実施の形態７に係る半導体装置の断面図である。 実施の形態７に係る半導体装置の断面図である。 実施の形態８に係る半導体装置の一部拡大図である。 実施の形態８に係る半導体装置の断面図である。 実施の形態８に係る半導体装置の断面図である。 実施の形態８に係る半導体装置の断面図である。 実施の形態９に係る半導体装置の一部拡大図である。 実施の形態９に係る半導体装置の断面図である。 実施の形態９に係る半導体装置の断面図である。 実施の形態９に係る半導体装置の断面図である。 実施の形態１０に係る半導体装置の一部拡大図である。 実施の形態１０に係る半導体装置の断面図である。 実施の形態１０に係る半導体装置の断面図である。 実施の形態１０に係る半導体装置の断面図である。 実施の形態１１に係る半導体装置の一部拡大図である。 実施の形態１１に係る半導体装置の断面図である。 実施の形態１１に係る半導体装置の断面図である。 実施の形態１１に係る半導体装置の断面図である。
実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置１００の平面図である。図１にはチップ状態の半導体装置の全体が示されている。この半導体装置は、ＩＧＢＴ領域１０１、ＦＷＤ領域１０２、外周領域１０３及びゲートパッド領域１０４を備えるＲＣ－ＩＧＢＴである。主電極領域はＩＧＢＴ領域１０１とＦＷＤ領域１０２で形成されている。ＩＧＢＴ領域１０１は平面視で境界領域を介してＦＷＤ領域１０２を囲む。そして、主電極領域の周りに外周領域１０３が形成されている。外周領域１０３は、ＦＷＤ領域１０２と境界領域とＩＧＢＴ領域１０１を平面視で囲む。
図２は、図１の点線部分の拡大平面図である。図２では、説明の便宜上電極は省略し基板の上面が示されている。ＩＧＢＴ領域１０１とＦＷＤ領域１０２の間には境界領域１０５が設けられている。ＩＧＢＴ領域１０１とＦＷＤ領域１０２は複数のユニットセル領域で形成されており、トレンチとトレンチに挟まれた領域で、長手方向に繰り返された構造の１つをユニットセルとして定義する。
ＦＷＤ領域１０２では、ダミートレンチ４０が複数並行に形成されている。ダミートレンチ４０に沿ってｐ型アノード領域５と、ｐ型アノード領域５よりもｐ型不純物濃度が高い第１ｐ型コンタクト領域６と、が形成されている。第１ｐ型コンタクト領域６はｐ＋型の領域である。ＦＷＤ領域１０２は外縁部分に第１トレンチ３０を備えている。第１トレンチ３０は、平面視でＦＷＤ領域１０２の外縁に沿って環状に形成されている。
ＩＧＢＴ領域１０１では、トレンチ５０が複数並行に形成されている。トレンチ５０に沿って、ｎ型エミッタ領域３と、第２ｐ型コンタクト領域４と、が交互に設けられている。第２ｐ型コンタクト領域４はｐ＋型の領域である。ＩＧＢＴ領域１０１には第２トレンチ３２が形成されている。第２トレンチ３２は、平面視で境界領域１０５の外縁に沿って環状に形成されている。
境界領域１０５は、平面視で第１トレンチ３０と第２トレンチ３２に挟まれた領域である。図２の例では、境界領域１０５の形状は四角形である。境界領域１０５の上面側にはｐ型領域のみがある。一例によれば、そのようなｐ型領域は、第１ｐ型領域３８と、第１ｐ型領域３８よりｐ型不純物濃度が低い第２ｐ型領域３９と、を有している。第１ｐ型領域３８は、平面視でＦＷＤ領域１０２を囲む環状の形状を有している。
また、外周領域１０３には、ＩＧＢＴ領域１０１を囲むようにｐ型ウェル領域１６が形成されている。外周領域１０３に形成されたｐ型ウェル領域１６の外周には、ｐ型半導体のｐ型終端ウェル層でセル領域を囲ったＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｍｉｔｉｎｇ Ｒｉｎｇ）、又は濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤ(Ｖａｒｉａｔｉｏｎ ｏｆ Ｌａｔｅｒａｌ Ｄｏｐｉｎｇ)を設けることができる。ＦＬＲに用いられるリング状のｐ型終端ウェル層の数と、ＶＬＤの濃度分布は、半導体装置１００の耐圧設計に応じて選択される。
図２には、中に×印が描かれた四角形の枠が示されている。この四角形の枠及びその内側は、コンタクト領域１５である。コンタクト領域１５では、基板Ｓｂの上面とエミッタ電極１３が接する。コンタクト領域１５以外の領域では、基板Ｓｂとエミッタ電極１３が接しない。
図３、図４、図５は、それぞれ、図２に示されたＡ´－Ａ´線における断面図、Ｂ´－Ｂ´線における断面図、Ｃ´－Ｃ´線における断面である。図３－５には基板Ｓｂが示されている。基板Ｓｂは、ｎ－型のドリフト層１を備えている。図３には基板Ｓｂの上面に設けられたエミッタ電極１３が示されている。基板Ｓｂの下面側には、ｎ型のバッファ層１０が形成されている。ＩＧＢＴ領域１０１ではバッファ層１０の下にｐ型のコレクタ層１１が形成され、ＦＷＤ領域１０２ではバッファ層１０の下にｎ＋型のカソード層１２が形成されている。コレクタ層１１とカソード層１２の下にはコレクタ電極１４が形成されている。
ＩＧＢＴ領域１０１のトレンチ５０は、溝の内壁のゲート絶縁膜７と、ゲート絶縁膜７に接する埋め込みゲート電極８と、を備えている。埋め込みゲート電極８とエミッタ電極１３の間には層間絶縁膜９が設けられ、これらが電気的に絶縁されている。そして、ＩＧＢＴ領域１０１では、ドリフト層１、ｐ型のチャネルドープ２、ｎ型エミッタ領域３、ゲート絶縁膜７及び埋め込みゲート電極８を有するｎチャネルＭＯＳＦＥＴが形成されている。ＩＧＢＴは、このＭＯＳＦＥＴ構造に加えて、コレクタ層１１を含んでいる。
ＦＷＤ領域１０２では、ｐ型アノード領域５と、第１ｐ型コンタクト領域６と、ドリフト層１と、カソード層１２とでダイオード構造が形成されている。
図３－５に示されるように、境界領域１０５では、第１ｐ型領域３８と第２ｐ型領域３９はエミッタ電極１３に接している。
図１のゲートパッド領域１０４は、ＩＧＢＴ領域１０１内部に形成されたゲート配線と接続されている。ゲートパッド領域１０４の直下は、例えば酸化膜を介してエミッタ電極と電気的に分離される。また、前述の酸化膜直下にほぼ全域にわたってｐ型の終端ウェル層を設けてもよく、ｎ－型のドリフト層１を形成してもよい。ここまでに記載していない特徴について、以下に記載する。
第１の特徴は、ＦＷＤ領域１０２が環状に形成された第１トレンチ３０を有し、その第１トレンチ３０を一定の間隔をあけて取り囲む第２トレンチ３２が形成されていることで、ＦＷＤ領域１０２とＩＧＢＴ領域１０１が分離されたことである。
第２の特徴は、境界領域１０５は第１ｐ型領域３８と第２ｐ型領域３９を有しており、コンタクト領域１５は第１ｐ型領域３８と第２ｐ型領域３９の双方に接し、平面視で、第２ｐ型領域３９が第２トレンチ３２に接し、第１ｐ型領域３８は第２トレンチ３２に接しないことである。本実施の形態の第１トレンチ３０と第２トレンチ３２の距離は、コーナー部分で距離が最大になり、それ以外の部位ではそれ以下の距離で一定になる。また、本実施の形態では四角状に第１トレンチ３０と第２トレンチ３２を形成しているが、コーナー部に曲率をつけて、コーナー部のトレンチ間距離と、それ以外の部分でのトレンチ間距離を近づけてもよい。
第３の特徴は、ＦＷＤ領域１０２のアノードは、ｐ型アノード領域５と、ｐ＋型である第１ｐ型コンタクト領域６で形成されており、第１ｐ型コンタクト領域６はトレンチと並行の長手方向に１本のラインとして形成されていることである。第１ｐ型コンタクト領域６はユニットセル毎に形成され、かつ平面視で第１トレンチ３０と平行に細長い形状を有している。
第４の特徴は、ＩＧＢＴ領域１０１の高濃度の第２ｐ型コンタクト領域４は、ｐ型ウェル領域１６とオーバーラップするように形成されており、ｐ型ウェル領域１６はチャネルドープ２及びｎ型エミッタ領域３と接続されていないことである。平面視でｐ型ウェル領域１６と第２ｐ型コンタクト領域４が接している。
第５の特徴は、ＩＧＢＴ領域１０１のコンタクト領域１５は第２ｐ型コンタクト領域４を含みつつ、ｐ型ウェル領域１６も含むことである。図５には、第２ｐ型コンタクト領域４とｐ型ウェル領域１６がエミッタ電極１３にコンタクトしたことが示されている。
第６の特徴は、ＦＷＤ領域１０２における第１ｐ型コンタクト領域６の面積比率は、ｐ型アノード領域５の面積比率より低いことである。別の例によれば、平面視で、ＦＷＤ領域１０２と境界領域１０５における、ユニットセルあたりの第１ｐ型コンタクト領域６と第１ｐ型領域３８の面積比率の和は、ｐ型アノード領域５と第２ｐ型領域３９の面積比率の和より小さい。
第７の特徴は、境界領域１０５において、第１ｐ型領域３８の面積比率は、第２ｐ型領域３９の面積比率より低いことである。
第８の特徴は、ＦＷＤ領域１０２における第１ｐ型コンタクト領域６の面積比率は、ＩＧＢＴ領域１０１における第２ｐ型コンタクト領域４の面積比率より低いことである。別の例によれば、平面視で、ＦＷＤ領域１０２と境界領域１０５における、ユニットセルあたりの第１ｐ型コンタクト領域６と第１ｐ型領域３８の面積比率の和は、ＩＧＢＴ領域１０１のユニットセルあたりの第２ｐ型コンタクト領域４の面積比率より小さい。
第９の特徴は、境界領域１０５での第１ｐ型領域３８の面積比率は、ＩＧＢＴ領域１０１における第２ｐ型コンタクト領域４の面積比率より低いことである。
本実施の形態の製造方法については、一般的なＩＧＢＴの製造技術を使い、リソグラフィ処理時のパターンを変えることで製造できるため、詳細な説明は省略する。
次に本実施の形態に係る半導体装置の動作について説明する。まず、半導体装置がＩＧＢＴとして動作する場合を説明する。ＩＧＢＴのオン状態は、埋め込みゲート電極８に正の電圧が印加され、ドリフト層１、チャネルドープ２、ｎ型エミッタ領域３、ゲート絶縁膜７及び埋め込みゲート電極８を備えるｎチャネルＭＯＳＦＥＴがオンすることにより開始される。ｎ型エミッタ領域３から電子が注入され、コレクタ層１１から正孔が流れ込み、ドリフト層１で導電率変調が起こることで、エミッタ－コレクタ間電圧が下がりＩＧＢＴのオン状態が実現する。
次にＩＧＢＴのオフ状態は、埋め込みゲート電極８に負の電圧を印加することで実現する。ｎチャネルＭＯＳＦＥＴがオフすると、ドリフト層１にたまっていた少数キャリアがエミッタ電極１３とコレクタ電極１４から排出され、ドリフト層１が徐々に空乏化する。空乏化した領域に電圧分担されることで、エミッタ-コレクタ間の電圧が増加し、オフ状態が実現する。
次に、本実施の形態に係る半導体装置がダイオードとして動作する場合を説明する。ダイオード構造は、ｐ型アノード領域５、第１ｐ型コンタクト領域６、ドリフト層１及びカソード層１２を備えている。ＦＷＤ動作時のオン状態は、対となるＩＧＢＴがオフ状態で、コレクタ電極１４に対してエミッタ電極１３に正の電圧がかかった状態となり、ｐ型アノード領域５と第１ｐ型コンタクト領域６で構成されるアノード領域から正孔が流れ込み、カソード層１２を有するカソード領域から電子が流入することで導電率変調が起こり、ダイオードが導通状態になる。
次に、対となるＩＧＢＴがオン状態に変わると、エミッタ電極１３にコレクタ電極１４に対して負の電圧がかかった状態となり、ドリフト層１の正孔がｐ型アノード領域５と第１ｐ型コンタクト領域６からエミッタ電極１３に抜けてゆき、電子がカソード層１２からコレクタ電極１４に抜けてゆく。ただし、アノード領域近傍の過剰キャリアがなくなり、ｐ型アノード領域５と第１ｐ型コンタクト領域６とドリフト層１で形成されるＰＮ接合が逆バイアスになるまでは電流が流れ続ける。そして、アノード領域近傍の過剰キャリアが抜けて、ｐ型アノード領域５と第１ｐ型コンタクト領域６とドリフト層１で形成されるＰＮ接合が逆バイアスになると逆回復電流が減少し始め、ドリフト層１内の過剰キャリアが排出されるとリカバリの工程が完了し、遮断状態になる。なお、第１ｐ型領域３８及び第２ｐ型領域３９は、ｐ型アノード領域５及び第１ｐ型コンタクト領域６と同様に機能する。
ＲＣ-ＩＧＢＴではＩＧＢＴ領域１０１の横に隣接してＦＷＤ領域１０２が形成されており、ＩＧＢＴ動作時にはコレクタ層１１から正孔が、ＩＧＢＴ領域１０１だけでなく、ＦＷＤ領域１０２にも拡散により流れ込む。このため、ＩＧＢＴ動作時のターンオフ時はＩＧＢＴ領域１０１に加えてＦＷＤ領域１０２の一部に流れ込んだ正孔をエミッタ電極１３から排出することになる。
このためＦＷＤ領域１０２の近傍にあるＩＧＢＴ領域には正孔電流が集中し、チャネルドープ２の電位が高くなり、ｎ型エミッタ領域３と、ｎ型エミッタ領域３とｐｎ接合をなすチャネルドープ２等のｐ型不純物領域に内蔵電位を打ち消す電圧がかかると、ｎ型エミッタ領域３、チャネルドープ２、ドリフト層１、コレクタ層１１から形成されるサイリスタがオンしてしまう。それにより、ゲート電極による制御が不可能となり、場合によっては素子が損傷する状況に陥ることになる。これを、逆バイアス安全動作領域（ＲＢＳＯＡ）の低下という。さらに外周領域１０３の近傍ではさらに外周部分に拡散した正孔成分も含まれるためさらに安全動作領域の低下が起こりえる状況となる。
しかし、本実施の形態では、特徴１、２、４、５等により、ＩＧＢＴ動作時の逆バイアス安全動作領域の低下を防ぐことができる。まず、第２の特徴の通り、ＩＧＢＴ領域１０１とＦＷＤ領域１０２はそれぞれの境界を第２トレンチ３２と第１トレンチ３０で分離され、境界領域１０５ではトレンチが一定間隔でＦＷＤ領域１０２を囲む。第１トレンチ３０と第２トレンチ３２の間にｎ＋エミッタなどのｎ型不純物領域が形成されることなく、第１ｐ型領域３８と第２ｐ型領域３９が形成されているので、寄生サイリスタが生成されることがなく、かつ、境界領域１０５の第１ｐ型領域３８と第２ｐ型領域３９はエミッタ電極１３に接地されているため、逆バイアス安全動作領域の悪化を防止できる。
また、ＩＧＢＴ領域１０１とＦＷＤ領域１０２がトレンチで分離されてp型のチャネルドープ２とｐ型アノード領域５がつながっていないため、ＦＷＤ領域１０２及び境界領域１０５領域に入り込んだ正孔電流が、ＩＧＢＴ領域１０１に流入しない。よって、さらに逆バイアス安全動作領域の悪化を防止できる。
さらに、第４、５の特徴として、ＩＧＢＴ領域１０１の高濃度の第２ｐ型コンタクト領域４は、ｐ型ウェル領域１６とオーバーラップ又は接するように形成されており、かつ、ＩＧＢＴ領域１０１のコンタクト領域１５は第２ｐ型コンタクト領域４とｐ型ウェル領域１６を含む。このため、ＩＧＢＴのターンオフ時、外周領域１０３に存在する正孔がｐ型ウェル領域１６から第２ｐ型コンタクト領域４を通して、コンタクト領域１５へと流れるため、ｎ型エミッタ領域３が形成されたセル内部に正孔電流が流入することを抑制できる。よって、安全動作領域の低下を抑えることができる。一般的に、高濃度で深いｐ型拡散層を持つ外周領域からの正孔流入の対策が不十分であったが、この特徴によって改善が可能となる。
また、第２、３、６、７の特徴により、ＦＷＤ動作時のリカバリ損失を低減することができる。第２第３の特徴として、ＦＷＤ領域１０２と境界領域１０５ではｐ型アノード領域５、第１ｐ型コンタクト領域６、第１ｐ型領域３８、第２ｐ型領域３９が形成されており、ダイオードのアノードの実効的な不純物濃度が低下している。しかも、ｐ型アノード領域５、第１ｐ型コンタクト領域６、第１ｐ型領域３８、第２ｐ型領域３９にエミッタ電極１３がコンタクトしているため流れ込む正孔電流の集中を防ぐことができる。このためリカバリ動作時に効率的にアノード近辺の正孔を排出することができ、リカバリ損失を低減することができる。
ダイオードの順方向電圧降下とリカバリ損失はダイオードのアノード濃度に対してトレードオフの関係を持ち、リカバリ損失を低減させたい場合、アノードの実効濃度を下げるのが効果的である。第６、７の特徴のように、濃度の高い第１ｐ型コンタクト領域６の面積を低くすることでリカバリ損失を低減することができる。第１ｐ型コンタクト領域６の面積割合は例えば１０～５０％程度に設定すると効果的にリカバリ損失を低減することができる。さらに、第８、９の特徴により、ＩＧＢＴ領域１０１のp型不純物濃度を高めに設定することで逆バイアス安全動作領域の悪化を抑えつつ、ＦＷＤ領域１０２および境界領域１０５のp型不純物濃度を低めに設定することでＦＷＤ動作時のリカバリ損失を低減することができる。
また、第３の特徴のようにＦＷＤ領域１０２および境界領域１０５において第１ｐ型コンタクト領域６と第１ｐ型領域３８を長い１本のp型領域で形成しているため狭いコンタクトホールを形成するより、コンタクト幅を安定させることができる。これによりＦＷＤ領域１０２及び境界領域１０５のアノード領域のp型不純物濃度を安定して形成することができる。
実施の形態１に記載した変形例、修正例又は代案については、以下の実施の形態に係る半導体装置に応用し得る。以下の実施の形態に係る半導体装置については、主として実施の形態１との相違点を説明する。
実施の形態２．
図６は、実施の形態２に係る半導体装置の一部平面図である。図６は、図１の破線部分の平面図に対応する。図７－９はそれぞれ、図６に示されたＡ´－Ａ´線における断面図、Ｂ´－Ｂ´線における断面図、Ｃ´－Ｃ´線における断面図である。
第２トレンチ３２に、第１ｐ型領域３８と第２ｐ型領域３９の両方が接している。図６には、平面視で、第２ｐ型領域３９と第１ｐ型領域３８が第２トレンチ３２に接することが示されている。図７には、断面視で、第２ｐ型領域３９と第１ｐ型領域３８が第２トレンチ３２に接することが示されている。さらに、第１ｐ型領域３８のうち、平面視で第２トレンチ３２に接する部分は、ｎ型エミッタ領域３と対向している。
ＩＧＢＴ動作のオン状態ではＩＧＢＴ領域１０１でコレクタ側から正孔電流が流れているが、境界領域１０５およびＦＷＤ領域１０２にも一部の電流が流れている。このため、ＩＧＢＴ領域１０１の境界ではターンオフ時に電流が集中しやすく、特にｎ型エミッタ領域３の近辺はｎ型エミッタ領域直下のチャネルドープ２の抵抗が高くなるためラッチアップしやすく、逆バイアス安全動作領域の悪化の原因となる。
本実施の形態では、境界領域１０５のＩＧＢＴ領域側のp型不純物濃度が高くなるように設定してあるため、ＩＧＢＴ動作時に正孔電流が境界領域１０５からエミッタ電極１３に抜ける成分が増加し、逆バイアス安全動作領域の低下を抑制することができる。さらにラッチアップの原因となりやすいｎ型エミッタ領域３の直下の近傍に第１ｐ型領域３８を配置しているため、よりＩＧＢＴ動作時の逆バイアス安全動作領域の低下を抑制することができる。
実施の形態３．
図１０は、実施の形態３に係る半導体装置の一部平面図である。図１０は、図１の破線部分の平面図に対応する。図１１－１３はそれぞれ、図１０に示されたＡ´－Ａ´線における断面図、Ｂ´－Ｂ´線における断面図、Ｃ´－Ｃ´線における断面図である。
ＦＷＤ領域１０２に形成された第１ｐ型コンタクト領域６と、境界領域１０５に形成された第１ｐ型領域３８が、長手方向に伸びた複数の長方形パターンで構成されている。さらに、その長方形パターンの長手方向の長さをＬ１、間隔をＷ１としたときに、Ｌ１≧Ｗ１となる。第１ｐ型コンタクト領域６は、ユニットセル毎に形成され、かつ平面視で第１トレンチ３０と平行に、複数の長方形部分を有している。そして、複数の長方形部分の各々の長手方向長さは、その複数の長方形部分の間の距離より大きい。また、平面視すると、ユニットセルあたりのＦＷＤ領域１０２における第１ｐ型コンタクト領域６の面積は、ｐ型アノード領域５の面積より小さい。
これにより、製造上コンタクト幅を安定させることができ、ｐ型アノード領域５のp型不純物濃度を安定して形成することができる。これにより安定してリカバリ特性の改善を得ることができる。さらに、第１ｐ型コンタクト領域６を長手方向に長く形成しサイズを大きく形成することで、製造バラツキが低減でき、リカバリ特性が安定する。
実施の形態４．
図１４は、実施の形態４に係る半導体装置の一部平面図である。図１４は、図１の破線部分の平面図に対応する。図１５－１７はそれぞれ、図１４に示されたＡ´－Ａ´線における断面図、Ｂ´－Ｂ´線における断面図、Ｃ´－Ｃ´線における断面図である。
ｐ型アノード領域５は、平面視で直線的に形成され一部に第１ｐ型コンタクト領域６が形成された部分と、平面視で直線的に形成され一部に第１ｐ型コンタクト領域６が形成されない部分と、を有している。さらに、境界領域１０５では平面視で、第１ｐ型領域３８と第２ｐ型領域３９が交互に設けられたことで、ｐ型領域が環状になっている。
さらに、一例によれば、第１ｐ型コンタクト領域６と第１ｐ型領域３８の面積の和は、ｐ型アノード領域５と第２ｐ型領域３９の面積の和より小さい。
実施の形態４に係る半導体装置によれば、第１ｐ型コンタクト領域６のサイズを製造上安定して形成できるサイズに選択しつつ、ＦＷＤ領域１０２全体における第１ｐ型コンタクト領域６の総面積をｐ型アノード領域５の総面積より減らすことが可能である。これによりＦＷＤ領域１０２のアノード領域のp型不純物濃度を安定して形成することができ、安定してリカバリ特性の改善を得ることができる。ＦＷＤ領域１０２が、第１ｐ型コンタクト領域６を含まないユニットセルを有することで、１つあたりの第１ｐ型コンタクト領域６のサイズがある程度大きくなる。これにより、第１ｐ型コンタクト領域６のコンタクト領域１５のサイズが大きくなるので、寸法バラツキを低減でき、リカバリ特性を安定させることができる。
実施の形態５．
図１８は、実施の形態５に係る半導体装置の一部平面図である。図１８は、図１の破線部分の平面図に対応する。図１９－２１はそれぞれ、図１８に示されたＡ´－Ａ´線における断面図、Ｂ´－Ｂ´線における断面図、Ｃ´－Ｃ´線における断面図である。
平面視で第１ｐ型コンタクト領域６とｐ型アノード領域５は交互に設けられ、平面視で第１ｐ型領域３８と第２ｐ型領域３９は交互に設けられている。一例によれば、平面視で第１ｐ型コンタクト領域６の面積はｐ型アノード領域５の面積より小さい。言いかえると、平面視でユニットセルあたりの第１ｐ型コンタクト領域６の面積はｐ型アノード領域５の面積より小さい。
実施の形態５に係る半導体装置によれば、第１ｐ型コンタクト領域６のサイズを製造上安定して形成できるサイズに選択しつつ、ＦＷＤ領域１０２全体における第１ｐ型コンタクト領域６の総面積をｐ型アノード領域５の総面積より減らすことが可能である。これによりＦＷＤ領域１０２のｐ型アノード領域５のp型不純物を安定して形成することができるので、リカバリ特性の改善を確実にすることができる。さらに、第１ｐ型コンタクト領域６とｐ型アノード領域５は交互に設けることで、第１ｐ型コンタクト領域６が部分的に配置されるので、ＦＷＤ動作時のリカバリ特性を改善することができる。
実施の形態６．
図２２は、実施の形態６に係る半導体装置の一部平面図である。図２２は、図１の破線部分の平面図に対応する。図２３－２５はそれぞれ、図２２に示されたＡ´－Ａ´線における断面図、Ｂ´－Ｂ´線における断面図、Ｃ´－Ｃ´線における断面図である。
ダミートレンチ４０は、ＦＷＤ領域１０２に平面視で格子状に設けられている。すなわち、ＦＷＤ領域１０２がダミートレンチ４０によってメッシュ状に区切られた構造となっている。このダミートレンチに区切られた領域に、第１ｐ型コンタクト領域６とｐ型アノード領域５が形成されている。一例によれば、ユニットセルあたりの第１ｐ型コンタクト領域６の面積はｐ型アノード領域５の面積より小さい。図２２に示されるとおり、平面視で、第１ｐ型コンタクト領域６とｐ型アノード領域５が形成された領域が複数設けられ、第１ｐ型コンタクト領域６の面積はｐ型アノード領域５の面積より小さい。
本実施の形態によれば、ＦＷＤ領域１０２のｐ型不純物を安定して形成することができ、これにより安定してリカバリ特性の改善を得ることができる。さらに、ＦＷＤ領域１０２のセル部のP型コンタクト領域のサイズを大きく形成することで、寸法バラツキを低減できるので、リカバリ特性が安定する。
実施の形態７．
図２６は、実施の形態７に係る半導体装置の一部平面図である。図２６は、図１の破線部分の平面図に対応する。図２７－２９はそれぞれ、図２６に示されたＡ´－Ａ´線における断面図、Ｂ´－Ｂ´線における断面図、Ｃ´－Ｃ´線における断面図である。
ＦＷＤ領域１０２のトレンチピッチはＩＧＢＴ領域１０１のトレンチピッチより広くなっている。ピッチとは間隔のことである。図２６の例では、ダミートレンチ４０は１本であるのでダミートレンチのピッチは無限大ということができ、ＩＧＢＴ領域１０１のトレンチ５０のピッチより大きくなっている。このピッチの大小関係を満たせば、ダミートレンチ４０を複数形成してもよい。さらに、一例によれば、ＦＷＤ領域１０２における、ユニットセルあたりの第１ｐ型コンタクト領域６の面積はｐ型アノード領域５の面積より小さい。
上述のトレンチピッチの調整によって、ＩＧＢＴ動作のオフ時で電圧が掛かっている状態において、ＩＧＢＴ領域１０１のトレンチ直下よりＦＷＤ領域１０２のトレンチ直下の方が、電界強度が強くなる。これによりアバランシェ時にＩＧＢＴ領域１０１ではなく、ＦＷＤ領域１０２でアバランシェ降伏することが可能となり、過電圧破壊を抑制することができる。つまり、アバランシェ降伏の発生ポイントをＦＷＤ領域１０２にすることで、過電圧破壊を防ぐことができる。
実施の形態８．
図３０は、実施の形態８に係る半導体装置の一部平面図である。図３０は、図１の破線部分の平面図に対応する。図３１－３３はそれぞれ、図３０に示されたＡ´－Ａ´線における断面図、Ｂ´－Ｂ´線における断面図、Ｃ´－Ｃ´線における断面図である。
境界領域１０５における第１ｐ型領域３８の幅は、ＦＷＤ領域１０２の第１ｐ型コンタクト領域６の幅より広くなっている。これによって、平面視で境界領域１０５に占める第１ｐ型領域３８の面積比率は、トレンチが形成された部分を除くＦＷＤ領域１０２に占める第１ｐ型コンタクト領域６の面積比率より大きくなっている。つまり、境界領域１０５のアノードの実効濃度は、ＦＷＤ領域１０２のトレンチが形成された部分を除く部分である「表面メサ部」の実効濃度より高くなっている。
本実施の形態では、ＦＷＤ領域１０２に比べて境界領域１０５の実効的なｐ型不純物濃度が高くなるように設定してあるため、ＩＧＢＴ動作時に境界領域１０５からエミッタ電極１３に抜ける正孔電流が増加し、逆バイアス安全動作領域の低下を抑制することができる。さらにラッチアップの原因となりやすいｎ型エミッタ領域３の直下の近傍もｐ型不純物濃度が高くなるため、ＩＧＢＴ動作時の逆バイアス安全動作領域の低下を抑制することができる。
また、上述の特徴に加えて、ＦＷＤ領域１０２における境界領域１０５の近傍の第１ｐ型コンタクト領域６の幅を、当該近傍にない第１ｐ型コンタクト領域６の幅より広くすることが可能である。別の例によれば、複数の第１ｐ型コンタクト領域６の幅を、境界領域１０５から離れるほど徐々に小さくすることも可能である。このように、ＦＷＤ領域１０２のＩＧＢＴの近傍のセルにおいて、高濃度の第１ｐ型コンタクト領域６を大きく作ることで、ＩＧＢＴ動作時の逆バイアス安全動作領域を改善することができる。
実施の形態９．
図３４は、実施の形態９に係る半導体装置の一部平面図である。図３４は、図１の破線部分の平面図に対応する。図３５－３７はそれぞれ、図３４に示されたＡ´－Ａ´線における断面図、Ｂ´－Ｂ´線における断面図、Ｃ´－Ｃ´線における断面図である。
境界領域１０５における第１ｐ型領域３８の幅は、ＦＷＤ領域１０２の第１ｐ型コンタクト領域６の幅より狭くなっている。これによって、平面視で境界領域１０５に占める第１ｐ型領域３８の面積比率が、トレンチが形成された部分を除くＦＷＤ領域１０２に占める第１ｐ型コンタクト領域６の面積比率より小さい。つまり、境界領域１０５のアノードの実効濃度は、ＦＷＤ領域１０２のトレンチが形成された部分を除く部分である「表面メサ部」の実効濃度より低くなっている。このように、実施の形態８の半導体装置とは、逆の特徴を有している。
ダイオード動作時、ＦＷＤ領域１０２の近傍にある境界領域１０５とＩＧＢＴ領域１０１はp型不純物がある構造上寄生ダイオードとして動作する。境界領域１０５とＩＧＢＴ領域１０１はダイオードとして動作しないことが望ましい。本実施の形態では、境界領域１０５のアノードの平均不純物濃度を下げることで、リカバリ損失を効果的に下げることが可能である。
また、上述の特徴に加えて、ＦＷＤ領域１０２における境界領域１０５の近傍の第１ｐ型コンタクト領域６の幅を、当該近傍にない第１ｐ型コンタクト領域６の幅より狭くすることが可能である。別の例によれば、複数の第１ｐ型コンタクト領域６の幅を、境界領域１０５から離れるほど徐々に大きくすることも可能である。このように、ＦＷＤ領域１０２のＩＧＢＴの近傍のセルにおいて、高濃度の第１ｐ型コンタクト領域６を小さく作ることで、上記効果を得ることができる。つまり、ＦＷＤ領域１０２の境界領域１０５に近い部分を低濃度のpアノード部とすることで、リカバリ特性を改善させることができる。
実施の形態１０．
図３８は、実施の形態１０に係る半導体装置の一部平面図である。図３８は、図１の破線部分の平面図に対応する。図３９－４１はそれぞれ、図３８に示されたＡ´－Ａ´線における断面図、Ｂ´－Ｂ´線における断面図、Ｃ´－Ｃ´線における断面図である。
ＩＧＢＴ領域１０１のうち、境界領域１０５と接しているユニットセルでは、境界領域１０５に接していないユニットセルと比べて、第２ｐ型コンタクト領域４の面積比率が小さくなっている。別の例によれば、ＩＧＢＴ領域１０１のうち、境界領域１０５と近接する複数のユニットセルでは、それ以外のユニットセルと比べて、第２ｐ型コンタクト領域４の面積比率を小さくすることができる。第２ｐ型コンタクト領域４の面積比率を小さくするために、例えば図１では第２ｐ型コンタクト領域４があった部分を、チャネルドープ２に変更することができる。これにより、ＦＷＤ領域１０２近傍のＩＧＢＴ領域１０１のp型不純物の平均濃度が下がることになる。そうすると、ＦＷＤ動作時のオン状態時のＩＧＢＴ領域１０１の正孔拡散が減り、リカバリ損失を低減することが可能となる。
第２ｐ型コンタクト領域４の面積比率を低下させるユニットセルは、１つでも複数でもよい。別の例によれば、ユニットセルあたりの第２ｐ型コンタクト領域４の面積比率を、境界領域１０５から離れるほど徐々に低下させることも可能である。
実施の形態１１．
図４２は、実施の形態１１に係る半導体装置の一部平面図である。図４２は、図１の破線部分の平面図に対応する。図４３－４５はそれぞれ、図４２に示されたＡ´－Ａ´線における断面図、Ｂ´－Ｂ´線における断面図、Ｃ´－Ｃ´線における断面図である。
ＩＧＢＴ領域１０１のうち、境界領域１０５と接しているユニットセルでは、境界領域１０５に接していないユニットセルと比べて、第２ｐ型コンタクト領域４の面積比率が大きい。別の例によれば、ＩＧＢＴ領域１０１のうち、境界領域１０５と近接する複数のユニットセルでは、それ以外のユニットセルと比べて、第２ｐ型コンタクト領域４の面積比率を大きくすることができる。さらに別の例によれば、トレンチに囲まれたユニットセル領域全体で、第２ｐ型コンタクト領域４の面積比率を増やすことも可能である。
これにより、境界領域１０５近傍のＩＧＢＴ領域１０１のp型不純物の平均濃度が上がることなる。そのため、実施の形態１と同じく、ＩＧＢＴ動作時の逆バイアス安全動作領域の低下を防ぐ効果を高めることができる。
実施の形態１－１１では、ＲＣ-ＩＧＢＴについて説明をしてきたが、これらの実施形態の特徴をＭＯＳＦＥＴなどに適用することができる。また、基板ＳｂとしてＳｉ基板を採用し得るが、これをワイドバンドギャップ半導体で形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料又はダイヤモンドがある。ＩＧＢＴのエミッタ電極１３近傍のセル構造としては、トレンチゲートが一方向にストライプ状にのびるセルを例示したが、トレンチゲートが縦横に伸びるメッシュ型と呼ばれるセルにも、トレンチ型以外のプレーナー型と呼ばれるセル構造にも、上述の各特徴を適用可能である。なお、ここまでに説明した各実施の形態に係る特徴を組み合わせて用いてもよい。
３ ｎ型エミッタ領域、 ４ 第２ｐ型コンタクト領域、 ５ ｐ型アノード領域、 ６ 第１ｐ型コンタクト領域、 ３０ 第１トレンチ、 ３２ 第２トレンチ、 ４０ ダミートレンチ、 ５０ トレンチ、 １０１ ＩＧＢＴ領域、 １０２ ＦＷＤ領域、 １０３ 外周領域、 １０４ ゲートパッド領域

Claims (12)

  1. 基板に形成され、前記基板の上面側に、ｐ型アノード領域と、前記ｐ型アノード領域よりもｐ型不純物濃度が高い第１ｐ型コンタクト領域と、第１トレンチと、を有するＦＷＤ領域と、
    前記基板に形成され、境界領域を介して前記ＦＷＤ領域を平面視で囲み、前記基板の上面側に、ｎ型エミッタ領域と、第２ｐ型コンタクト領域と、第２トレンチと、を有するＩＧＢＴ領域と、
    前記ＦＷＤ領域と前記境界領域と前記ＩＧＢＴ領域を平面視で囲む外周領域と、
    前記基板の上面のエミッタ電極と、
    を備え、
    前記第１トレンチは、平面視で前記ＦＷＤ領域の外縁に沿って環状に形成され、
    前記第２トレンチは、平面視で前記境界領域の外縁に沿って環状に形成され、
    前記境界領域の上面側にはｐ型領域のみがあり、
    前記ｐ型領域は、第１ｐ型領域と、前記第１ｐ型領域よりｐ型不純物濃度が低い第２ｐ型領域と、を有し、
    前記第１ｐ型領域と前記第２ｐ型領域は前記エミッタ電極に接し、
    平面視で、前記ＦＷＤ領域におけるユニットセルあたりの前記第１ｐ型コンタクト領域の面積比率を第１面積比率、前記境界領域におけるユニットセルあたりの前記第１ｐ型領域の面積比率を第２面積比率、前記ＩＧＢＴ領域におけるユニットセルあたりの前記第２ｐ型コンタクト領域の面積比率を第３面積比率としたとき、前記第１面積比率と前記第２面積比率の和は、前記第３面積比率よりも小さいことを特徴とする半導体装置。
  2. 平面視で、前記ＦＷＤ領域におけるユニットセルあたりの前記ｐ型アノード領域の面積比率を第４面積比率、前記境界領域におけるユニットセルあたりの前記第２ｐ型領域の面積比率を第５面積比率としたとき、前記第１面積比率と前記第２面積比率の和は、前記第４面積比率と前記第５面積比率の和より小さいことを特徴とする請求項１に記載の半導体装置。
  3. 前記外周領域はｐ型のウェル領域を有し、平面視で前記ウェル領域と前記第２ｐ型コンタクト領域が接したことを特徴とする請求項１または２に記載の半導体装置。
  4. 基板に形成され、前記基板の上面側に、ｐ型アノード領域と、前記ｐ型アノード領域よりもｐ型不純物濃度が高い第１ｐ型コンタクト領域と、第１トレンチと、を有するＦＷＤ領域と、
    前記基板に形成され、境界領域を介して前記ＦＷＤ領域を平面視で囲み、前記基板の上面側に、ｎ型エミッタ領域と、第２ｐ型コンタクト領域と、第２トレンチと、を有するＩＧＢＴ領域と、
    前記ＦＷＤ領域と前記境界領域と前記ＩＧＢＴ領域を平面視で囲む外周領域と、
    前記基板の上面のエミッタ電極と、
    を備え、
    前記第１トレンチは、平面視で前記ＦＷＤ領域の外縁に沿って環状に形成され、
    前記第２トレンチは、平面視で前記境界領域の外縁に沿って環状に形成され、
    前記境界領域の上面側にはｐ型領域のみがあり、
    前記ｐ型領域は、第１ｐ型領域と、前記第１ｐ型領域よりｐ型不純物濃度が低い第２ｐ型領域と、を有し、
    前記第１ｐ型領域と前記第２ｐ型領域は前記エミッタ電極に接し、
    前記第１ｐ型コンタクト領域は、ユニットセル毎に形成され、かつ平面視で前記第１トレンチと平行に細長い形状を有し、
    前記第１ｐ型領域は、平面視で前記ＦＷＤ領域を囲む環状の形状を有することを特徴とする半導体装置。
  5. 平面視で、前記第２ｐ型領域が前記第２トレンチに接し、前記第１ｐ型領域は前記第２トレンチに接しないことを特徴とする請求項１に記載の半導体装置。
  6. 基板に形成され、前記基板の上面側に、ｐ型アノード領域と、前記ｐ型アノード領域よりもｐ型不純物濃度が高い第１ｐ型コンタクト領域と、第１トレンチと、を有するＦＷＤ領域と、
    前記基板に形成され、境界領域を介して前記ＦＷＤ領域を平面視で囲み、前記基板の上面側に、ｎ型エミッタ領域と、第２ｐ型コンタクト領域と、第２トレンチと、を有するＩＧＢＴ領域と、
    前記ＦＷＤ領域と前記境界領域と前記ＩＧＢＴ領域を平面視で囲む外周領域と、を備え、
    前記第１トレンチは、平面視で前記ＦＷＤ領域の外縁に沿って環状に形成され、
    前記第２トレンチは、平面視で前記境界領域の外縁に沿って環状に形成され、
    前記境界領域の上面側にはｐ型領域のみがあり、
    前記第１ｐ型コンタクト領域は、ユニットセル毎に形成され、かつ平面視で前記第１トレンチと平行に、複数の長方形部分を有し、前記複数の長方形部分の各々の長手方向長さは、前記複数の長方形部分の間の距離より大きいことを特徴とする半導体装置。
  7. 基板に形成され、前記基板の上面側に、ｐ型アノード領域と、前記ｐ型アノード領域よりもｐ型不純物濃度が高い第１ｐ型コンタクト領域と、第１トレンチと、を有するＦＷＤ領域と、
    前記基板に形成され、境界領域を介して前記ＦＷＤ領域を平面視で囲み、前記基板の上面側に、ｎ型エミッタ領域と、第２ｐ型コンタクト領域と、第２トレンチと、を有するＩＧＢＴ領域と、
    前記ＦＷＤ領域と前記境界領域と前記ＩＧＢＴ領域を平面視で囲む外周領域と、
    前記基板の上面のエミッタ電極と、
    を備え、
    前記第１トレンチは、平面視で前記ＦＷＤ領域の外縁に沿って環状に形成され、
    前記第２トレンチは、平面視で前記境界領域の外縁に沿って環状に形成され、
    前記境界領域の上面側にはｐ型領域のみがあり、
    前記ｐ型領域は、第１ｐ型領域と、前記第１ｐ型領域よりｐ型不純物濃度が低い第２ｐ型領域と、を有し、
    前記第１ｐ型領域と前記第２ｐ型領域は前記エミッタ電極に接し、
    前記ｐ型アノード領域は、平面視で直線的に形成され平面視で前記第１ｐ型コンタクト領域と重なる部分と、平面視で直線的に形成され平面視で前記第１ｐ型コンタクト領域と重ならない部分と、を有し、
    平面視で、前記第１ｐ型領域と前記第２ｐ型領域が交互に設けられたことで、前記ｐ型領域が環状になっていることを特徴とする半導体装置。
  8. 前記第１ｐ型コンタクト領域と前記第１ｐ型領域の面積の和は、前記ｐ型アノード領域と前記第２ｐ型領域の面積の和より小さいことを特徴とする請求項７に記載の半導体装置。
  9. 平面視で前記第１ｐ型コンタクト領域の面積は前記ｐ型アノード領域の面積より小さいことを特徴とする請求項６に記載の半導体装置。
  10. 前記ＦＷＤ領域のトレンチピッチは前記ＩＧＢＴ領域のトレンチピッチより広くなっていることを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
  11. 前記ＩＧＢＴ領域のうち、前記境界領域と接しているユニットセルでは、前記境界領域に接していないユニットセルと比べて、前記第２ｐ型コンタクト領域の面積比率が小さいことを特徴とする請求項１から１０のいずれか１項に記載の半導体装置。
  12. 前記ＩＧＢＴ領域のうち、前記境界領域と接しているユニットセルでは、前記境界領域に接していないユニットセルと比べて、前記第２ｐ型コンタクト領域の面積比率が大きいことを特徴とする請求項１から１０のいずれか１項に記載の半導体装置。
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