CN110140220B - 半导体装置 - Google Patents

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Abstract

在半导体芯片(10)的有源区(11)设置有配置IGBT的IGBT区域(1)、以及配置与该IGBT反向并联地连接的FWD的FWD区域(2)。FWD区域(2)在有源区(11)相互分离地配置有多个。IGBT区域(1)是被夹在多个FWD区域(2)之间的连续的区域。在IGBT区域(1)和FWD区域(2)，分别将第一栅极沟槽、第二栅极沟槽(31、32)配置为与半导体芯片(10)的正面平行且沿同一第一方向(X)延伸的条状的布局。FWD区域(2)的FWD的第二栅极沟槽(32)与IGBT区域(1)的IGBT的第一栅极沟槽(31)分离地配置。通过具备该构造，能够防止元件特性变差，能够提高半导体芯片(10)的散热性，并且能够提高设计自由度。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，公知有将IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)和FWD(Free Wheeling Diode：续流二极管)内置于同一个半导体芯片而一体化而成的逆导型IGBT(RC－IGBT：Reverse Conducting IGBT)。在RC－IGBT中，配置有FWD的区域(以下，称为FWD区域)被配置为从半导体芯片的正面看呈条状的布局。
说明以往的RC－IGBT的FWD区域的、从半导体芯片的正面观察到的布局(以下，称为平面布局)。图11、12是表示以往的半导体装置的平面布局的一例的俯视图。图11是在半导体芯片110a配置有IGBT和FWD的一例(以下，称为小芯片IGBT)。图12是在与用于进行电流和芯片温度的检测和控制的IGBT(以下，称为感测IGBT)同一个半导体芯片110b配置有FWD的一例。
图11、12所示的以往的半导体装置在有源区111具有IGBT区域101和FWD区域102。IGBT区域101是配置有IGBT的区域，是有源区111中除了FWD区域102以外的区域。IGBT区域101的表面积和FWD区域102的表面积的总和是有源区111的表面积。FWD区域102以条状的布局配置，其两端部到达有源区111与边缘终端区域112的边界。即，FWD区域102的长度(长边方向上的长度)L102与大致矩形的平面形状的有源区111中的、与FWD区域102的条状的方向平行的一边的长度L101大致相同。
IGBT区域101的IGBT的单位单元(元件的结构单位)被FWD区域102分成多个区域而配置。另外，在有源区111配置有栅极焊盘(电极焊盘)103、电流和温度感测用的感测焊盘104～107等电极焊盘。图11表示在有源区111的一个顶点附近配置有栅极焊盘103的情况。图12表示沿有源区111中的、与FWD区域102的条状正交的一边配置有栅极焊盘103和感测焊盘104～106，且在中央附近配置感测焊盘107的情况。
作为以往的RC－IGBT，提出了4个二极管区域以矩阵状的平面布局而配置，并以包围该4个二极管区域的方式配置IGBT区域的装置(例如，参照下述专利文献1(第0012段、图1、2、8、10))。在下述专利文献1中，IGBT区域的栅极沟槽和二极管区域的栅极沟槽在同一条状上沿该条状延伸的方向彼此分离地分别以条状的方式配置，其端部经由p型阱层而彼此相对。
另外，作为以往的RC－IGBT的另一例，提出了以与条状的多个IGBT区域和多个二极管区域正交的方式在该多个IGBT区域和多个二极管区域之间配置有不作为有源区发挥功能的非有源区的装置(例如，参照下述专利文献2(第0067段、图1、2))。在下述专利文献2中，在二极管单元区域以条状延伸的方向上，各二极管单元区域相互分离地配置，其端部经由非有源区而彼此相对。
现有技术文献
专利文献
专利文献1：日本特开2016－096222号公报
专利文献2：日本特开2013－138069号公报
发明内容
技术问题
为了抑制半导体芯片110a的温度上升，优选通过使配置于有源区111的FWD区域102的条数变多，从而消除IGBT区域101与FWD区域102的温度差。但是，在以往的RC－IGBT中，在是小芯片IGBT的情况(参照图11)下，在有源区111只能配置1～2条左右的FWD区域102。因此，存在半导体芯片的散热性变差的问题。因此，在优化半导体芯片的散热性的情况下，在调整FWD区域102的面积时，根据FWD区域102的面积不同而需要使FWD区域102的宽度w102变窄，并需要将使FWD区域102的宽度w102变窄的面积量用于FWD区域102的条数的增加。但是，如果使FWD区域102的宽度w102变得过窄，则在施加IGBT的通常的栅极阈值电压即15V以上的栅极电压时会存在FWD的正向特性变差的问题。另一方面，即使在芯片尺寸大的情况下，在调整FWD区域102的面积时也需要使FWD区域102的宽度w102变窄，产生与小芯片IGBT同样的问题。
另外，在是感测IGBT的情况下(参照图12)，由于栅极焊盘103与FWD区域102相接，所以需要对FWD区域102的平面布局下工夫。另外，在配置电极焊盘的部分，IGBT区域101的宽度w101变窄。并且，与小芯片IGBT同样地，FWD区域102的宽度w102也很窄。因此，存在成为IGBT的电子电流容易漏向FWD区域102的构造等，在IGBT与FWD的边界发生相互干涉，元件特性变差的问题。
本发明为了解决上述以往技术的问题，目的在于提供能够防止元件特性变差、或提高半导体芯片的散热性的半导体装置。此外，为了解决上述以往技术的问题，本发明的目的在于提供能够提高FWD区域的设计自由度的半导体装置。
技术方案
为了解决上述课题，达成本发明的目的，本发明的半导体装置具有如下特征。在半导体基板设置有供电流流通的有源区。在所述有源区设置有第一元件区域。在所述第一元件区域配置有具有第一沟槽栅结构的第一元件。在所述有源区设置有第二元件区域。在所述第二元件区域配置有具有第二沟槽栅结构的第二元件。所述第一沟槽栅结构具有第一沟槽和第一栅电极。所述第一沟槽设置于所述半导体基板的第一主面侧。第一栅电极经由第一栅极绝缘膜设置于所述第一沟槽的内部。所述第二沟槽栅结构具有第二沟槽和第二栅电极。所述第二沟槽与所述第一沟槽分离地设置于所述半导体基板的第一主面侧。所述第二栅电极经由第二栅极绝缘膜设置于所述第二沟槽的内部。所述第二元件区域相互分离地配置多个。所述第一元件区域是夹在多个所述第二元件区域之间的连续的区域。
另外，本发明的半导体装置的特征在于，在上述发明中，所述第二元件区域靠近所述有源区的外周地配置。
另外，本发明的半导体装置的特征在于，在上述发明中，多个所述第二元件区域被配置为与所述半导体基板的第一主面平行、且从构成具有矩形的平面形状的所述有源区的外周的一组对边起分别沿与另一组对边平行的第一方向延伸的条状的布局。配置于所述有源区的在所述第一方向上相对的一组对边中的一边侧的所述第二元件区域与配置于另一边侧的所述第二元件区域在与所述第一方向正交的第二方向上交错地配置，从芯片中心线起的FWD条数是相同数量。
另外，本发明的半导体装置的特征在于，在上述发明中，所述第二元件区域在所述第一方向上的长度比所述第二元件区域在所述第二方向上的宽度长。
另外，本发明的半导体装置的特征在于，在上述发明中，相邻的所述第二元件区域之间的宽度是所述第二元件区域在所述第二方向上的宽度以上。
另外，本发明的半导体装置的特征在于，在上述发明中，所述第二元件区域在所述第二方向上的宽度是50μm以上。
另外，本发明的半导体装置的特征在于，在上述发明中，所述第一元件具有第一导电型的第一半导体区域、第一导电型的第三半导体区域、第二导电型的第二半导体区域、第二导电型的第四半导体区域、所述第一沟槽、所述第一栅电极和第一电极、第二电极。所述第一半导体区域设置于所述半导体基板。所述第二半导体区域与所述第一半导体区域相接地设置于所述半导体基板的第一主面的表面层。所述第三半导体区域选择性地设置于所述第二半导体区域的内部。所述第一沟槽贯通所述第三半导体区域和所述第二半导体区域而到达所述第一半导体区域。所述第四半导体区域与所述第一半导体区域相接地设置于所述半导体基板的第二主面的表面层。所述第一电极与所述第二半导体区域和所述第三半导体区域相接。所述第二电极与所述第四半导体区域相接。所述第二元件具有从所述第一元件区域延伸到所述第二元件区域的所述第一半导体区域和所述第二半导体区域、第一导电型的第五半导体区域、所述第二沟槽、所述第二栅电极、所述第一电极、所述第二电极。所述第二沟槽贯通所述第二半导体区域而到达所述第一半导体区域。所述第五半导体区域与所述第一半导体区域和所述第四半导体区域相接地设置于所述半导体基板的第二主面的表面层。所述第一电极与所述第二半导体区域相接。所述第二电极与所述第五半导体区域相接。
另外，本发明的半导体装置的特征在于，在上述发明中，所述第一沟槽被配置为在与所述半导体基板的第一主面平行的方向上、且沿所述第一方向延伸的条状的布局。所述第二沟槽被配置为在与所述半导体基板的第一主面平行的方向上、且沿所述第一方向延伸的条状的布局。所述第一沟槽的端部和所述第二沟槽的端部在所述第一方向上彼此相对。所述半导体装置还包括第二导电型的第六半导体区域，所述第二导电型的第六半导体区域设置于所述第一沟槽的端部与所述第二沟槽的端部之间，并与所述第一沟槽的端部和所述第二沟槽的端部相接。
另外，本发明的半导体装置的特征在于，在上述发明中，所述第一沟槽被配置为在与所述半导体基板的第一主面平行的方向上、且沿所述第一方向延伸的条状的布局。所述第二沟槽被配置为在与所述半导体基板的第一主面平行的方向上、且沿所述第一方向延伸的条状的布局。所述第一沟槽的端部与所述第二沟槽的端部在所述第一方向上彼此相对。所述半导体装置还包括第二导电型的第六半导体区域，所述第二导电型的第六半导体区域设置在所述第一沟槽的端部与所述第二沟槽的端部之间，并与所述第一沟槽的端部和所述第二沟槽的端部相接。
另外，本发明的半导体装置的特征在于，在上述发明中，所述第六半导体区域的深度比所述第一沟槽的深度和所述第二沟槽的深度更深。
另外，本发明的半导体装置的特征在于，在上述发明中，在所述第一元件区域与所述第二元件区域之间还包括边界区。在所述边界区，所述第二半导体区域配置于所述第一半导体区域的表面层。
另外，本发明的半导体装置的特征在于，在上述发明中，在所述边界区的所述第二半导体区域包括第二导电型的第七半导体区域和第一导电型的第八半导体区域。所述第七半导体区域配置于所述第二半导体区域的表面层。所述第七半导体区域的杂质浓度比所述第二半导体区域的杂质浓度高。所述第八半导体区域配置于所述第二半导体区域的下表面。所述第八半导体区域的杂质浓度比所述第一半导体区域的杂质浓度高。
另外，本发明的半导体装置的特征在于，在上述发明中，所述第七半导体区域与所述第二栅电极电连接。
另外，本发明的半导体装置的特征在于，在上述发明中，在所述第一元件区域与所述第二元件区域之间还包括边界区。在所述边界区包括所述第六半导体区域和第二导电型的第九半导体区域。所述第六半导体区域设置于所述第一半导体区域的表面层，并覆盖所述第一沟槽和所述第二沟槽的底部。所述第九半导体区域设置于所述第六半导体区域的表面层。所述第九半导体区域的杂质浓度比所述第六半导体区域的杂质浓度高。
另外，本发明的半导体装置的特征在于，在上述发明中，所述第九半导体区域与所述第二栅电极电连接。
另外，本发明的半导体装置的特征在于，在上述发明中，所述第一元件区域是绝缘栅双极型晶体管，所述第二元件区域是续流二极管。
根据上述发明，能够在维持第一元件区域与第二元件区域的表面积比例的状态下使第二元件区域的预定宽度变宽，并且增加配置于有源区的第二元件区域的个数。
发明效果
根据本发明的半导体装置，能够得到防止元件特性的恶化或提高半导体芯片的散热性的效果。此外，根据本发明的半导体装置，能够得到提高设计自由度的效果。
附图说明
图1是表示实施方式1的半导体装置的平面布局的俯视图。
图2是放大表示图1的一部分的俯视图。
图3是放大表示图1的一部分的俯视图。
图4是表示图1～3的剖切线A－A’处的截面构造的剖面图。
图5是表示图1的剖切线B－B’处的截面构造的剖面图。
图6是表示根据IGBT区域和FWD区域的宽度的温度的振幅的图。
图7是表示实施方式2的半导体装置的平面布局的俯视图的变形例。
图8是表示实施方式3的半导体装置的平面布局的俯视图。
图9是表示实施方式4的半导体装置的平面布局的俯视图。
图10是表示实施方式5的半导体装置的平面布局的俯视图。
图11是表示以往的半导体装置的平面布局的一例的俯视图。
图12是表示以往的半导体装置的平面布局的一例的俯视图。
符号说明
1、71、81 IGBT区域
1a IGBT区域的、夹在有源区的一边侧的FWD区域间的部分
1b IGBT区域的、夹在有源区的另一边侧的FWD区域间的部分
2、72、82 FWD区域
3 栅极焊盘
10 半导体芯片
11 有源区
11a～11d 有源区的边
11e 有源区的中央部
12 边缘终端区域
13 有源区的中央部侧的IGBT区域与FWD区域的边界附近
14 有源区与边缘终端区域的边界附近
15 IGBT区域与FWD区域的边界区
16 IGBT区域与FWD区域的边界
21 IGBT区域
31 第一栅极沟槽
32 第二栅极沟槽
33 p+型接触区
34a～34c 接触孔
35 多晶硅层
36 栅极流道
41 n-型漂移区
42 p型基区
43 n+型发射区
44 p+型接触区
45 n型CS区域
46 第一栅极绝缘膜
47 栅极电位的第一栅电极
48 第二栅极绝缘膜
49 发射极电位的第二栅电极
50 层间绝缘膜
51 正面电极
52 n型FS区域
53 p+型集电区
54 n+型阴极区域
55 背面电极
61 p型阱区
62 p型阱区
73 栅极焊盘
74 阳极焊盘
75 阴极焊盘
76 OC焊盘
77 OV焊盘
D1 IGBT区域中的、沿相对于第一方向X倾斜的方向分离的部分间的距离
D2 沿相对于第一方向X倾斜的方向分离的FWD区域间的距离
X FWD区域以条状延伸的方向(第一方向)
Y 与FWD区域以条状延伸的方向正交的方向(第二方向)
Z 深度方向
w1 FWD区域的宽度
w2 在第二方向上相邻的FWD区域间的宽度
w3 相邻的第一栅极沟槽间的宽度(台面宽度)
w4 第一方向上的第一栅极沟槽、第二栅极沟槽间的宽度
w5 FWD区域的另一边侧的端部与该另一边之间的距离
S IGBT区域的宽度
具体实施方式
以下，参照附图，详细地说明本发明的半导体装置的优选实施方式。在本说明书和附图中，在标有n或p的层和区域中，分别意味着电子或空穴是多数载流子。另外，附加在n和p上的+和－分别意味着其与未附加+和－的层和区域相比，杂质浓度更高和杂质浓度更低。应予说明，在以下的实施方式的说明和附图中，对于同样的结构标记相同的符号，并省略重复的说明。
(实施方式1)
说明实施方式1的半导体装置的构造。图1是表示实施方式1的半导体装置的平面布局的俯视图。平面布局是指从芯片正面(半导体芯片(半导体基板)10的正面)观察到的各部分的平面形状和配置构成。在图1中，省略了分别配置于IGBT区域1和FWD区域2的IGBT和FWD的元件构造的图示。另外，在图1中示出了大致长方形的平面形状的半导体芯片10(在图8～10中也同样)，但半导体芯片10的平面形状也可以是正方形。
图2、图3是放大表示图1的一部分的俯视图。在图2、图3中，为了明确表示分别配置于IGBT区域1和FWD区域2的第一栅极沟槽31、第二栅极沟槽32的配置，省略了第一栅极沟槽31、第二栅极沟槽32内的栅极绝缘膜46和芯片正面上的层间绝缘膜50的图示。在图2中，示出了有源区11的中央部11e侧的IGBT区域1与FWD区域2的边界附近13。在图3中，示出了有源区11与边缘终端区域12的边界附近14的IGBT区域1和FWD区域2。
首先，说明实施方式1的半导体装置的平面布局。图1所示的实施方式1的半导体装置是将IGBT(绝缘栅双极型晶体管)和与该IGBT反向并联地连接的FWD(续流二极管)内置于同一个半导体芯片10而一体化而成的构造的RC－IGBT(逆导型IGBT)，其在有源区11具有IGBT区域1和FWD区域2。
有源区11是在导通状态时电流流动(负责电流驱动)的区域。有源区11具有例如大致矩形的平面形状。有源区11的周围被边缘终端区域12包围。边缘终端区域12是有源区11与半导体芯片10的芯片端之间的区域，是为了使从有源区11的n-型漂移区41(参照图4、图5)和p型基区42产生的等势线偏向边缘终端区域12，缓解芯片正面侧的电场，保持芯片整体的耐压(耐电压)的区域。耐压是指芯片正面侧的电场变强，并且产生雪崩电流时的电压。
在边缘终端区域12设置有例如场限环(FLR：Field Limiting Ring)等通常的耐压构造(未图示)。IGBT区域1是配置有IGBT的区域，是有源区11的、除了FWD区域2以外的区域。即，IGBT区域1的表面积与FWD区域2的表面积的总和是有源区11的表面积。图2、图3中示出了在IGBT区域1并列地配置有IGBT的多个单位单元(元件的结构单位)，在FWD区域2中并列地配置有FWD的多个单位单元的状态(图4、图5中也同样)。
FWD区域2是配置有FWD的区域。FWD区域2具有例如矩形的平面形状，并相互分离地配置有多个。也可以通过有源区11中的IGBT区域1与FWD区域2的表面积的比例来确定FWD区域2的个数。优选多个FWD区域2分散地配置于整个有源区11。其理由如下。作为RC－IGBT的特征，IGBT区域1与FWD区域2以相邻的方式配置。因此，能够分别分担来自IGBT区域1和FWD区域2的发热。由此，与IGBT区域1和FWD区域2单体相比，更能够抑制发热。因为FWD区域2的表面积比IGBT区域1小，所以电流密度更高。但是，虽然通过该RC－IGBT的构造来分担发热，但是根据IGBT区域1和FWD区域2的宽度和/或条数的不同，会存在产生发热差，并且半导体芯片10的温度容易上升的问题。因此，通过分散地配置多个FWD区域2，从而与配置一个FWD区域2的情况相比，更能够抑制各FWD区域2中的发热。
图6是表示根据IGBT区域和FWD区域的宽度的温度的振幅的图。在图6中，示出了根据IGBT区域1和FWD区域2的宽度的温度的振幅。图6的(a)表示IGBT区域1的宽度S比FWD区域2的宽度宽的情况。图6的(b)表示IGBT区域1的宽度S比FWD区域2的宽度窄的情况。图6的(c)表示图6的(a)和图6的(b)的温度。图6的(a)、图6的(b)的图中的虚线表示图6的(c)的细虚线部分的位置。示出了在FWD区域2的中央部温度变高，在IGBT区域1的中央部温度变低的倾向。
根据图6的(c)的结果，例如，在IGBT区域1的宽度S比FWD区域2的宽度宽(FWD区域2的条数少)的情况下，由于容易产生IGBT区域1与FWD区域2的温度差，所以表示温度差的振幅容易变大。因此，在FWD区域2容易发热。相反，在IGBT区域1的宽度S比FWD区域2的宽度窄(FWD区域2的条数多)的情况下，由于FWD区域2间的距离变窄，所以温度差变小，能够抑制FWD区域2的发热。此时的FWD区域2间的距离(IGBT区域1的宽度S)优选为FWD区域2的宽度的50％以上。其理由是，如果IGBT区域1的宽度S变窄，则容易引起导通损失的快回现象。但实际上，半导体芯片10的芯片尺寸是预先确定的，在不想改变IGBT区域1与FWD区域2的表面积比例的情况下，无法增加FWD区域2的条数。因此，通过如上述(参照图1)地配置IGBT区域1和FWD区域2，能够在半导体芯片10内增加FWD区域2的条数。另一方面，在仅想要提高散热性的情况下，也可以使FWD区域2的宽度变窄，将相应的面积用于FWD区域2的条数增加。
另外，这些多个FWD区域2优选等间隔地配置。其理由如下。由于IGBT与FWD交替地工作，所以在IGBT区域1与FWD区域2之间，发热的时机错开一个周期。因此，通过大致等间隔地配置这些多个FWD区域2，从而热量容易在IGBT区域1与FWD区域2之间相互分散，能够使半导体芯片10整体的发热在半导体芯片10的面内大致均匀。
另外，优选地，FWD区域2缩短其长度L2，尽可能地配置于有源区11与边缘终端区域12的边界侧。其理由如下。在半导体芯片10的正面上，如后所述，多晶硅层35以覆盖配置于FWD区域2的第二栅极沟槽32的边缘终端区域12侧的端部的方式配置。因此，在元件表面(后述的正面电极51的表面：参照图4)产生由该多晶硅层35造成的凹凸。在由多晶硅层35产生的凹凸部分接合键合线(或外部连接用端子，未图示)的情况下，存在在正面电极51产生断裂或裂缝的隐患。因此，优选地，将FWD区域2配置于有源区11与边缘终端区域12的边界侧，将由多晶硅层35造成的凹凸尽可能地配置在外侧。由此，能够扩大接合键合线的例如半导体芯片10的中央部(有源区11的中央部11e)的平坦面。因此，能够增大键合线的直径(直径)，能够降低接触电阻。
具体来说，多个FWD区域2被配置为，从构成有源区11的外周的一组对边(长边)11a、11b起，以分别正交于该边11a、11b且与构成有源区11的外周的另一组对边(短边)11c、11d平行的方式向有源区11的中央部11e侧延伸的条状的平面布局。有源区11的各边11a～11d是有源区11与边缘终端区域12的边界。在图1中，将配置为大致长方形的平面形状的有源区11的长边设为边11a、11b，将短边设为边11c、11d。
有源区11的一组对边11a、11b中的一边11a侧的FWD区域2与另一边11b侧的FWD区域2交错地配置，不沿该FWD区域2以条状延伸的方向(表示条状的长边方向。以下，称为第一方向)X相对。因此，即使在有源区11中分散地配置多个FWD区域2，也能够如后所述地将在IGBT区域1中以条状的平面布局配置的所有的栅电极(未图示)通过栅极沟槽(未图示)的端部而与栅极流道(未图示)连接。另外，优选地，与一组对边11a、11b相接的FWD区域2的条数是相同数量。其理由是因为，在键合线与半导体芯片10的中心连接时，在FWD区域2的条数不同的情况下，容易在FWD区域2少的一方发生电流集中，存在散热性变差的情况。
另外，优选地，各FWD区域2从有源区11的边11a、11b起，以未到达有源区11的中央部11e的长度(沿第一方向X(长边方向)延伸的长度)L2沿第一方向X延伸。即，各FWD区域2的长度L2比有源区11中的、平行于FWD区域2的条状的边11c、11d的长度L1的一半短(L2＜L1/2)。在该情况下，有源区11的一边11a侧的FWD区域2和另一边11b侧的FWD区域2不沿正交于第一方向X的方向(以下，称为第二方向)Y相对。
通过如此缩短各FWD区域2的长度L2，从而IGBT区域1中的、被夹在有源区11的一边11a侧的FWD区域2之间的部分1a与被夹在另一边11b侧的FWD区域2之间的部分1b在相对于第一方向X倾斜的方向上隔开距离D1而配置。并且，有源区11的一边11a侧的FWD区域2与另一边11b侧的FWD区域2在相对于第一方向X倾斜的方向上隔开距离D2而配置。由此，与FWD区域2在第一方向X上彼此相对的情况相比，能够延长该距离D1、D2。由此，能够防止由于FWD区域2之间变窄而造成的导通电压的快回现象所导致的特性恶化，并且，通过延长该距离D1、D2而能够进一步增加FWD区域2的条数，因此能够提高散热性。
另外，在例如工业用途(逆变器等)方面，在通过施加IGBT的通常的栅极阈值电压即15V以上的栅极电压从而使IGBT导通时，存在FWD也导通的隐患。在该情况下，FWD的电子电流被吸引到与该FWD相邻的IGBT的沟道(n型的反转层)，会产生FWD的正向特性变差等问题。FWD区域2的宽度(与第二方向Y(短边方向)平行的长度)w1越窄，这样的IGBT与FWD的边界处的相互干涉越容易发生。因此，FWD区域2的宽度w1优选为例如50μm以上。另外，在第二方向Y上相邻的FWD区域2间的宽度(间隔)w2优选为FWD区域2的宽度w1以上(w2≥w1)。其理由是，在第二方向Y上相邻的FWD区域2间的宽度w2小于FWD区域2的宽度w1的情况下，电导率调制会因快回现象而变慢。
另外，在有源区11，正面电极焊盘(未图示)和栅极焊盘(电极焊盘)3相互分离地配置。正面电极焊盘遍及例如有源区11的被栅极焊盘3覆盖的部分以外的整个部分覆盖半导体芯片10的正面。在图1中，示出了在有源区11的、与边缘终端区域12的边界，在有源区11的一个顶点配置栅极焊盘3的情况。在该情况下，正面电极焊盘具有大致L形的平面形状，大致L形的平面形状与具有例如大致矩形的平面形状的栅极焊盘3的、连续的两边相对。
如图2所示，在IGBT区域1和FWD区域2分别配置有第一栅极沟槽31、第二栅极沟槽32。第一栅极沟槽31、第二栅极沟槽32沿第一方向X平行且在相同间距的条状上相互分离，从而分别以条状配置。第一栅极沟槽31、第二栅极沟槽32相互分离地配置。另外，在第一方向X上相邻的第一栅极沟槽31、第二栅极沟槽32夹着IGBT区域1与FWD区域2的边界区15而端部彼此在第一方向X上相对。边界区15是第一方向X上的第一栅极沟槽31与第二栅极沟槽32之间的区域，是配置于有源区11之间的用于保持耐压的区域。
构成沿第一方向X平行的条状的平面布局的各第一栅极沟槽31可以具有沿第一方向X平行的直线状的平面形状，也可以具有将沿第一方向X平行的相邻的直线部的端部彼此连结的环状的平面形状。构成沿第一方向X平行的条状的平面布局的各第二栅极沟槽32可以具有沿第一方向X平行的直线状的平面形状，也可以具有将沿第一方向X平行的相邻的直线部的端部彼此连结的环状的平面形状。
另外，夹着有源区11的中央部11e而隔开距离D2(参照图1)地配置的FWD区域2彼此在第二方向Y上夹着至少两个直线状的平面形状的第一栅极沟槽31或一个环状的平面形状的第一栅极沟槽31而相对。即，在第二方向Y上最靠IGBT区域1侧的第二栅极沟槽32之间，至少配置有两个直线状的平面形状的第一栅极沟槽31或一个环状的平面形状的第一栅极沟槽31。
在第一方向X上相邻的第一栅极沟槽31、第二栅极沟槽32的端部间，且在IGBT区域1与FWD区域2的边界区15，以与该第一栅极沟槽31、第二栅极沟槽32的端部相接的方式设置有p+型接触区33。p+型接触区33具有与第二方向Y平行的直线状的平面形状。p+型接触区33在IGBT区域1与FWD区域2的边界区15在接触孔34a露出，该接触孔34a形成有与发射极电位的正面电极51(参照图4)接触的接触部(电接触部)。
另外，在相邻的第一栅极沟槽31之间、相邻的第二栅极沟槽32之间、以及相邻的第一栅极沟槽31与第二栅极沟槽32之间，与正面电极51接触的接触孔34b也分别设置为沿着第一方向X延伸的直线状的平面形状。在第一栅极沟槽31、第二栅极沟槽32具有环状的平面形状的情况下，在被环状的平面形状的各第一栅极沟槽31、第二栅极沟槽32包围的区域(第一栅极沟槽31、第二栅极沟槽32的内侧)，接触孔34b也设置为沿着第一方向X延伸的直线状的平面形状。
如图3所示，第一栅极沟槽31、第二栅极沟槽32的边缘终端区域12侧的端部延伸到边缘终端区域12。第一栅极沟槽31的边缘终端区域12侧的端部延伸到例如比第二栅极沟槽32的边缘终端区域12侧的端部更靠外侧(半导体芯片10的端部侧)的位置。在边缘终端区域12，IGBT的发射极电位的多晶硅(poly－Si)层35以覆盖第二栅极沟槽32的边缘终端区域12侧的端部的方式设置。
多晶硅层35例如以与所有的第二栅极沟槽32的边缘终端区域12侧的端部相对的方式，设置为沿着第二方向Y延伸的直线状的平面形状。在图3中，用细虚线表示多晶硅层35。多晶硅层35在第二栅极沟槽32的边缘终端区域12侧的端部与第二栅电极49电连接。另外，多晶硅层35在第二栅极沟槽32的边缘终端区域12侧的端部附近，经由接触孔34c与后述的p型阱区62电连接(参照图5)。
接触孔34c以与例如所有的第二栅极沟槽32的边缘终端区域12侧的端部相对的方式，设置为沿着第二方向Y延伸的直线状的平面形状。多个(在图5中是3个)接触孔34c也可以配置为沿着第二方向Y延伸的条状的平面布局。在接触孔34c中埋入有由例如钨(W)形成的插塞。因此，优选地，接触孔34c的宽度较窄。通过设置多个接触孔34c，从而能够防止由于多晶硅层35与p型阱区62的例如掩模错位而造成的连接不良。
另外，在边缘终端区域12，以覆盖第一栅极沟槽31的边缘终端区域12侧的端部的方式设置有IGBT的栅极电位的栅极流道36。栅极流道36由例如多晶硅形成。栅极流道36与该多晶硅层35分离地配置在比发射极电位的多晶硅层35更靠外侧的位置，并包围有源区11的周围。在各第一栅极沟槽31的边缘终端区域12侧的端部，栅极流道36与第一栅极沟槽31的内部的第一栅电极47电连接。栅极流道36与栅极焊盘3(参照图1)电连接。在图3中，与多晶硅层35相比，用更粗的虚线表示栅极流道36。
接下来，说明实施方式1的半导体装置的截面构造。图4是表示图1～3的剖切线A－A’处的截面构造的剖面图。图5是表示图1的剖切线B－B’处的截面构造的剖面图。图3的剖切线B1－B1’、剖切线B3－B3’、以及图2的剖切线B2－B2’是图1的剖切线B－B’的一部分。首先，参照图4来说明与第二方向Y平行地通过IGBT区域1与FWD区域2的边界16的剖切线A－A’的截面构造。
如图4所示，在成为n-型漂移区41的n-型的半导体芯片(半导体基板)10，IGBT区域1和FWD区域2在第二方向Y上并列地配置。在IGBT区域1，在半导体芯片10的正面的表面层设置有p型基区42。半导体芯片10的、除了p型基区42、后述的n型载流子积累(CS：CarrierStorage)区域45、n型场截止(FS：Field Stop)区域52、p+型集电区53和n+型阴极区域54以外的部分是n-型漂移区41。
在p型基区42的内部，n+型发射区43和p+型接触区44以相互相接的方式选择性地设置。在p型基区42与n-型漂移区41之间设置有n型CS区域45。n型CS区域45的杂质浓度比n-型漂移区41的杂质浓度高且比n+型发射区43的杂质浓度低。n型CS区域45具有在IGBT导通时使空穴积累并降低表面电阻的功能。因此，通过设置n型CS区域45，从而能够改善导通电阻。第一栅极沟槽31从半导体芯片10的正面沿深度方向Z贯通n+型发射区43、p型基区42和n型CS区域45而到达n-型漂移区41。深度方向Z是指从半导体芯片10的正面朝向背面的方向。
在第一栅极沟槽31的内部，经由第一栅极绝缘膜46设置有第一栅电极47。第一栅电极47与n+型发射区43夹着第一栅极沟槽31的侧壁的第一栅极绝缘膜46而相对。在图4中，示出了仅在沿着第一栅极沟槽31的侧壁的部分配置n+型发射区43，并在相邻的第一栅极沟槽31间的中央部配置p+型接触区44的情况。在该情况下，n+型发射区43和p+型接触区44具有沿着第一栅极沟槽31的侧壁而沿第一方向X延伸的直线状的平面形状。
虽然省略了图示，但也可以在相邻的第一栅极沟槽31之间沿第一方向X交替地反复配置n+型发射区43和p+型接触区44。在该情况下，n+型发射区43和p+型接触区44夹着第一栅极沟槽31的侧壁的第一栅极绝缘膜46而与第一栅电极47相对。并且，第一栅极沟槽31从半导体芯片10的正面沿深度方向Z贯通n+型发射区43、p+型接触区44、p型基区42和n型CS区域45而到达n-型漂移区41。
p+型接触区33形成为在IGBT区域1与FWD区域2的边界区15在接触孔34a露出，所述接触孔34a形成有与发射极电位的正面电极51(参照图4)接触的接触部(电接触部)。在p+型接触区33的下表面配置有后述的p型基区42。另外，在p型基区42的下表面配置有后述的n型CS区域45。
正面电极51经由接触孔34b而与n+型发射区43和p+型接触区44接触而与这些n+型发射区43和p+型接触区44电连接。另外，正面电极51通过层间绝缘膜50而与第一栅电极47电绝缘。正面电极51作为正面电极焊盘而发挥功能。p型基区42、层间绝缘膜50和正面电极51从IGBT区域1设置到FWD区域2。在FWD区域2未设置n+型发射区43和p+型接触区44。
在FWD区域2，p型基区42作为p型阳极区域而发挥功能，正面电极51兼作为阳极电极。另外，在FWD区域2设置有第二栅极沟槽32。第二栅极沟槽32从半导体芯片10的正面起沿深度方向Z贯通p型基区42和n型CS区域45并到达n-型漂移区41。第二栅极沟槽32的配置与例如IGBT区域1中的第一栅极沟槽31的配置相同。
在第二栅极沟槽32的内部，经由第二栅极绝缘膜48而设置有第二栅电极49。第二栅电极49与第一栅电极47电分离。即，在FWD区域2，与IGBT区域1中的p型基区42、第一栅极沟槽31、第一栅极绝缘膜46和第一栅电极47同样地设置有p型基区42、第二栅极沟槽32、第二栅极绝缘膜48和第二栅电极49。
正面电极51经由接触孔34b与p型基区42相接而与p型基区42电连接。正面电极51经由接触孔34c与后述的p型阱区62相接而与p型阱区62电连接。另外，正面电极51与第二栅电极49电连接，并将第二栅电极49固定于IGBT的发射极电位。正面电极51通过层间绝缘膜50而与第一栅电极47电绝缘。
在半导体芯片10的背面的表面层，n型FS区域52从IGBT区域1设置到FWD区域2。n型FS区域52具有在IGBT关断时抑制从p型基区42与n-型漂移区41的pn结延伸的耗尽层的延伸的功能。另外，在半导体芯片10的背面的表面层，在从半导体芯片10的背面起到比n型FS区域52浅的位置，在IGBT区域1设置有p+型集电区53，在FWD区域2设置有n+型阴极区域54。
p+型集电区53和n+型阴极区域54与例如n型FS区域52相接。另外，p+型集电区53与n+型阴极区域54彼此相接，并且沿与半导体芯片10的背面平行的方向并列地配置。背面电极55设置于半导体芯片10的整个背面，与p+型集电区53和n+型阴极区域54相接，并与这些p+型集电区53和n+型阴极区域54电连接。背面电极55兼作为集电电极和阴极电极。
下面，参照图5，说明与第一方向X平行地通过IGBT区域1与FWD区域2的边界区15和第一栅极沟槽31、第二栅极沟槽32的内部的剖切线B－B’的截面构造。如图5所示，在IGBT区域1与FWD区域2的边界区15，在半导体芯片10的正面的表面层设置有p型基区42。并且，在p型基区42与n-型漂移区41之间设置有n型CS区域45。在p型基区42的内部选择性地设置有p+型接触区33。
在第一方向X上的第一栅极沟槽31、第二栅极沟槽32之间的宽度(即IGBT区域1与FWD区域2的边界区15的宽度)w4优选为相邻的第一栅极沟槽31间的宽度(台面宽度)w3以下(w4≤w3)。其理由是，在IGBT区域1与FWD区域2的边界区15的宽度w4超过台面宽度w3的情况下，耐压会降低。
代替p型基区42和n型CS区域45，如虚线所示，也可以在IGBT区域1与FWD区域2的边界区15设置发射极电位的p型阱区61。在该情况下，即使使IGBT区域1与FWD区域2的边界区15的宽度w4比台面宽度w3宽，也不会发生耐压降低。因此，也可以使IGBT区域1与FWD区域2的边界区15的宽度w4比台面宽度w3宽。
p型阱区61从半导体芯片10的正面到达比第一栅极沟槽31、第二栅极沟槽32深的位置。另外，p型阱区61从第一栅极沟槽31、第二栅极沟槽32的、夹着边界区15而相对的端部的侧壁设置到底面，并覆盖第一栅极沟槽31、第二栅极沟槽32的底面角部。第一栅极沟槽31、第二栅极沟槽32的底面角部是指第一栅极沟槽31、第二栅极沟槽32的侧壁与底面的边界。
第一栅极沟槽31、第二栅极沟槽32的边缘终端区域12侧的端部如上所述地延伸到边缘终端区域12。在边缘终端区域12，在半导体芯片10的正面的表面层的比第一栅极沟槽31、第二栅极沟槽32更靠外侧的位置，p型阱区62以包围有源区11的周围的方式设置。p型阱区62从半导体芯片10的正面到达比第一栅极沟槽31、第二栅极沟槽32深的位置。另外，p型阱区62从第一栅极沟槽31、第二栅极沟槽32的边缘终端区域12侧的端部的侧壁设置到底面并覆盖底面角部。
另外，在边缘终端区域12，在半导体芯片10的正面的表面层的比p型阱区62更靠外侧的位置设置有例如FLR等耐压构造(未图示)。另外，在边缘终端区域12，在半导体芯片10的正面上，发射极电位的多晶硅层35与栅极电位的栅极流道36相互分离地设置。多晶硅层35从第二栅极沟槽32的边缘终端区域12侧的端部向外侧延伸，隔着半导体芯片10的正面上的例如第二栅极绝缘膜48(或层间绝缘膜50)而与p型阱区62的一部分在深度方向Z上相对。
多晶硅层35与第二栅极沟槽32的内部的第二栅电极49相接，并与该第二栅电极49电连接。另外，多晶硅层35经由沿深度方向Z贯通第二栅极绝缘膜48的接触孔34c而与p型阱区62相接，并与该p型阱区62电连接。栅极流道36隔着半导体芯片10的正面上的例如第一栅极绝缘膜46、第二栅极绝缘膜48(或层间绝缘膜50)而与p型阱区62在深度方向Z上相对。另外，多晶硅层35与第二栅极沟槽32的内部的第二栅电极49接触，与该第二栅电极49电连接，并且经由正面电极51和接触孔34a而与边界区15的p+型接触区33电连接。
另外，栅极流道36将第一栅极沟槽31的边缘终端区域12侧的端部的、向边缘终端区域12延伸的部分覆盖。栅极流道36在覆盖第一栅极沟槽31的边缘终端区域12侧的端部的部分与第一栅极沟槽31的内部的第一栅电极47相接，并与该第一栅电极47电连接。IGBT区域1是从栅极流道36的内侧(有源区11的中央部侧)的端部到IGBT区域1与FWD区域2的边界区15为止的区域。FWD区域2是从多晶硅层35的内侧的端部到IGBT区域1与FWD区域2的边界区15为止的区域。
正面电极51覆盖整个有源区11、以及IGBT区域1与FWD区域2的边界区15。另外，正面电极51延伸到边缘终端区域12，并经由层间绝缘膜50覆盖多晶硅层35。正面电极51经由沿深度方向贯通层间绝缘膜50的接触孔而与多晶硅层35接触，并与多晶硅层35电连接。栅极焊盘3经由层间绝缘膜50而设置于栅极流道36上。栅极焊盘3经由沿深度方向贯通层间绝缘膜50的接触孔而与栅极流道36接触，并与栅极流道36电连接。
p+型集电区53从IGBT区域1设置到IGBT区域1与FWD区域2的边界区15。另外，优选地，p+型集电区53从IGBT区域1与FWD区域2的边界区15延伸到FWD区域2，在深度方向Z上与第二栅极沟槽32的边界区15侧的端部相对。其理由是，FWD区域2中的n+型阴极区域54的电子的扩散使得容易从IGBT区域1中的p+型接触区33产生空穴，所以SW损失容易恶化。
以上，如所说明的那样，根据实施方式1，在有源区相互分离地配置多个FWD区域，使夹在该多个FWD区域之间的IGBT区域成为连续的区域。具体来说，以从有源区与边缘终端区域的边界起向与该边界正交的方向延伸且在有源区的中央部附近终止的条状的平面布局配置FWD区域，将有源区的、除FWD区域以外的部分作为IGBT区域。FWD区域隔着IGBT区域以相同数量配置。由此，即使谋求半导体芯片的缩小化，也能够以维持IGBT区域与FWD区域的表面积比例的状态扩大FWD区域的预定宽度，且能够增加配置于有源区的FWD区域的个数。
例如，在FWD区域的两端部达到有源区与边缘终端区域的边界的以往构造(参照图11、12)中，如果使IGBT区域与FWD区域的表面积比例优先，则FWD区域的宽度或个数(条数)被限制。另一方面，根据实施方式1，通过调整FWD区域的长度，能够以预定宽度和预定个数配置FWD区域，与以往构造相比设计的自由度更高。
另外，例如，通过将FWD区域的宽度设为50μm以上，从而能够使施加IGBT的通常的栅极阈值电压即15V以上的栅极电压时的FWD的正向特性的恶化在允许的范围内。另外，例如，通过将FWD区域的宽度设为400μm以上，从而能够防止施加IGBT的通常的栅极阈值电压即15V以上的栅极电压时的FWD的正向特性的恶化。
另外，通过增加FWD区域的个数，从而能够提高FWD的散热性。在芯片尺寸相同、且IGBT区域与FWD区域的表面积比例相同的情况下，与以往构造相比，能够将半导体芯片整体的发热量降低20％～30％左右。
另外，根据实施方式1，通过缩短FWD区域的长度，从而与以往构造相比，IGBT区域与FWD区域相邻的配置变少。例如，如图1所示，在以从有源区与边缘终端区域的边界起未到达有源区的中央部的长度配置FWD区域的情况下，在有源区的中央部仅配置有IGBT。因此，能够抑制IGBT与FWD的相互干涉。
另外，根据实施方式1，通过将有源区的一组对边中的一边侧的FWD区域与另一边侧的FWD区域交错地配置，从而能够将IGBT的栅电极在各第一栅极沟槽的端部的位置与包围有源区的周围的栅极流道连接。因此，IGBT的栅电极与栅极流道的连接变得容易。
(实施方式2)
接着，说明实施方式2的半导体装置的构造。图7是表示实施方式2的半导体装置的平面布局的俯视图。实施方式2的半导体装置与实施方式1的半导体装置的不同点在于，缩短FWD区域2的长度L2。在图7的(a)中，示出了FWD区域2在第一方向X上彼此相对地配置的状态。图7的(b)与实施方式1同样地，示出了FWD区域2以在第一方向X上不彼此相对的方式配置的状态。
图7的(c)与图7的(a)同样地表示FWD区域2在第一方向X上彼此相对地配置的状态。此外，配置于有源区11的两端(第二方向Y上的端部)的FWD区域2与相对的FWD区域2在长边方向(第一方向X)上相连地配置。应予说明，FWD区域2的条数由IGBT区域1与FWD区域2的表面积比例来决定。IGBT区域1和FWD区域2的截面构造除了如后述那样在正面电极51的下部未设置FWD区域2这一点以外，与实施方式1相同。
由于FWD区域2的长度L2短，所以能够进一步延长IGBT区域中的、沿相对于第一方向X倾斜的方向分离的部分间的距离D1和沿相对于第一方向X倾斜的方向分离的FWD区域2间的距离D2。因此，在半导体芯片10的中央部的正面电极51的下部未设置FWD区域2。正面电极51与键合线(未图示)连接。能够使与正面电极51连接的键合线的接合面与FWD区域2之间以一定的距离分离。通过使键合线的接合面与FWD区域2以一定的距离分离，从而能够抑制FWD区域2的发热。另外，通过使FWD区域2与键合线的接合面以一定的距离分离，从而键合线的接合面与FWD区域2之间的正面电极51的薄层电阻变大，能够进一步防止因FWD区域2的电流集中而导致的散热性变差。
另外，根据实施方式2，能够得到与实施方式1同样的效果。另外，根据实施方式2，通过缩短FWD区域的长度，能够进一步抑制FWD区域的发热。
(实施方式3)
接着，说明实施方式3的半导体装置的构造。图8是表示实施方式3的半导体装置的平面布局的俯视图。实施方式3的半导体装置是将实施方式1的半导体装置适用于用于进行电流的检测和控制的IGBT(感测IGBT)的。
具体来说，如图8所示，在有源区11，除了IGBT区域71的IGBT和FWD区域72的FWD以外，还配置有电流感测部、温度感测部和过电压保护部。电流感测部(未图示)是纵型MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)，具有检测在IGBT区域71的IGBT中流通的过电流(OC：Over Current)的功能。电流感测部的源极电极兼作为电流感测用的感测焊盘(以下，称为OC焊盘)76。电流感测部配置于例如OC焊盘76的正下方(在深度方向Z上相对的部分)。
温度感测部(未图示)是二极管，利用该二极管的温度特性而具有检测IGBT区域1的IGBT的温度的功能。温度感测部的阳极电极和阴极电极分别兼作为阳极焊盘74和阴极焊盘75。温度感测部配置于例如阳极焊盘74和阴极焊盘75的正下方。过电压保护部(未图示)是二极管，保护IGBT区域71的IGBT免于例如电涌等过电压(OV：Over Voltage)的影响。过电压保护部的阳极电极兼作为过电压保护用的感测焊盘(以下，称为OV焊盘)77。过电压保护部配置于例如OV焊盘77的正下方。
温度感测部和过电压保护部例如可以是由经由绝缘膜设置于半导体芯片10上的p型多晶硅层与n型多晶硅层的pn结构成的横型的二极管，也可以是由设置于半导体芯片10的内部的p型扩散区域和n型扩散区域的pn结构成的纵型的二极管。IGBT的正面电极焊盘(未图示)和栅极焊盘73、温度感测部的阳极焊盘74和阴极焊盘75、电流感测部的OC焊盘76、过电压保护部的OV焊盘77等电极焊盘在IGBT区域71中，与FWD区域72分离地配置于半导体芯片10的正面上。
图8中示出了在有源区11的与边缘终端区域12的边界附近，沿着有源区11的、与FWD区域72的条状正交的一边11b配置栅极焊盘73、阳极焊盘74、阴极焊盘75和OC焊盘76，并且在有源区11的中央部11e附近配置OV焊盘77的情况，但这些电极焊盘的配置能够进行各种变更。对于IGBT区域71和FWD区域72的结构而言，除了FWD区域72和栅极焊盘73的配置、正面电极焊盘(未图示)的平面形状不同以外，其他与实施方式1相同。
IGBT区域71的IGBT的正面电极51(参照图4)与温度感测部的阴极电极和过电压保护部的阳极电极电连接。FWD区域72以例如从有源区11的、与配置栅极焊盘73等的一边11b相对的另一边11a起向有源区11的中央部11e侧延伸的条状的平面布局配置，并在有源区11的中央部11e附近终止。IGBT区域71与实施方式1同样地，是有源区11的、除了FWD区域72以外的区域。
例如，像以往构造(参照图12)那样，以条状的布局配置的FWD区域102的两端部到达有源区111与边缘终端区域112的边界。在该情况下，在配置栅极焊盘103和/或感测焊盘104～107的部分，IGBT区域101的宽度w101’变窄，存在阻碍IGBT动作的隐患。另一方面，在本发明中，通过缩短FWD区域72的长度L2，并且构成为使FWD区域72在有源区11的中央部11e附近终止的平面布局，从而能够将IGBT区域71的宽度确保得很宽，因此能够防止IGBT特性变差。
另外，在本发明中，通过缩短FWD区域72的长度L2，并且构成为使FWD区域72在有源区11的中央部11e附近终止的平面布局，从而能够与栅极焊盘73和/或感测焊盘74～77分离地配置FWD区域72。由此，能够配置宽度w1宽的FWD区域72。通过使各FWD区域72的宽度w1变宽，从而各FWD区域72中的热阻变低，能够防止FWD的正向特性和反向恢复特性变差。
以上，如所说明的那样，根据实施方式3，能够得到与实施方式1相同的效果。另外，根据实施方式3，能够防止IGBT特性和FWD特性变差。
(实施方式4)
接着，说明实施方式4的半导体装置的构造。图9是表示实施方式4的半导体装置的平面布局的俯视图。实施方式4的半导体装置与实施方式3的半导体装置的不同点在于，使各FWD区域72的宽度w1变窄，提高各FWD区域72的散热性。通过与使各FWD区域72的宽度w1变窄相应地例如增加FWD区域72的个数，从而能够将FWD区域72的总表面积维持为预定的大小(例如与以往构造的FWD区域102的总表面积相同程度)。
IGBT的正面电极焊盘(未图示)和栅极焊盘73、温度感测部的阳极焊盘74和阴极焊盘75、电流感测部的OC焊盘76、过电压保护部的OV焊盘77等电极焊盘也可以配置为从FWD区域72上和/或IGBT区域71直到FWD区域72。图9中用虚线表示FWD区域72的、被电极焊盘覆盖的部分。在该情况下，温度感测部和过电压保护部也可以是使用FWD区域72的FWD的一部分构成的纵型的二极管。
以上，如所说明的那样，根据实施方式4，能够得到与实施方式1、2相同的效果。另外，根据实施方式4，通过使FWD区域的宽度变窄，分散地配置多个FWD区域，从而与在有源区配置一个FWD区域的情况相比，能够抑制各FWD区域的发热，并且提高FWD区域的散热性。
(实施方式5)
接着，说明实施方式5的半导体装置的构造。图10是表示实施方式5的半导体装置的平面布局的俯视图。实施方式5的半导体装置与实施方式1的半导体装置的不同点在于，有源区11的一边11a侧的FWD区域82的一部分与另一边11b侧的FWD区域82的一部分在第二方向Y上相对。IGBT区域81与实施方式1同样地，是有源区11的、除FWD区域82以外的区域。
具体来说，各FWD区域82从有源区11的对边11a、11b中的一边11a(或边11b)起越过有源区11的中央部11e而向相对的另一边11b(或边11a)侧延伸。优选地，FWD区域82的另一边11b(或边11a)侧的端部与该另一边11b(或边11a)之间的距离w5是FWD区域82的宽度w1以上(w5≥w1)。有源区11的一边11a侧的FWD区域82的另一边11b侧的部分与另一边11b侧的FWD区域82的另一边11a侧的部分在第二方向Y上相对。
以上，如所说明的那样，根据实施方式5，即使延长FWD区域的长度，只要FWD区域的一个端部未到达有源区与边缘终端区域的边界，则也能够得到与实施方式1～3相同的效果。
以上，本发明不限于上述实施方式，在不脱离本发明的主旨的范围内能够进行各种变更。例如，在上述各实施方式中，以将FWD区域配置为与大致长方形的有源区的短边平行的条状的平面布局的情况为例进行说明，但也可以将FWD区域配置为与大致长方形的有源区的长边平行的条状的平面布局。另外，FWD区域的个数可以是偶数，也可以是奇数。另外，上述各实施方式中，以是小芯片IGBT的情况为例进行说明，但也能够适用于芯片尺寸大的情况，在减小FWD区域的表面积的情况下也能发挥相同的效果。另外，在本发明中，使导电型(n型、p型)相反也同样成立。
产业上的可利用性
如以上所述，本发明的半导体装置可用于在逆变器等电力转换装置和/或各种工业用机械等的电源装置和/或汽车的点火器等中使用的耐压600V以上的半导体装置，尤其适合于在逆变器和/或IPM(Intelligent Power Module：智能功率模块)等中使用的RC－IGBT。

Claims (17)

1.一种半导体装置，其特征在于，包括：
有源区，其设置于半导体基板，电流在所述有源区流通；
第一元件区域，其设置于所述有源区，并配置有具有第一沟槽栅结构的第一元件；以及
第二元件区域，其设置于所述有源区，并配置有具有第二沟槽栅结构的第二元件，
所述第一沟槽栅结构具有：
第一沟槽，其设置于所述半导体基板的第一主面侧；以及
第一栅电极，其隔着第一栅极绝缘膜设置于所述第一沟槽的内部，
所述第二沟槽栅结构具有：
第二沟槽，其与所述第一沟槽分离地设置于所述半导体基板的第一主面侧；以及
第二栅电极，其隔着第二栅极绝缘膜设置于所述第二沟槽的内部，
所述第二元件区域相互分离地配置有多个，
多个所述第二元件区域被配置为与所述半导体基板的第一主面平行、且从构成具有矩形的平面形状的所述有源区的外周的一组对边的至少一方起沿与另一组对边平行的第一方向延伸的条状的布局，
所述第一元件区域是被夹在多个所述第二元件区域之间的连续的区域，
所述第一元件具有：
第一导电型的第一半导体区域，其设置于所述半导体基板；
第二导电型的第二半导体区域，其与所述第一半导体区域相接地设置于所述半导体基板的第一主面的表面层；
第一导电型的第三半导体区域，其选择性地设置于所述第二半导体区域的内部；
所述第一沟槽，其贯通所述第三半导体区域和所述第二半导体区域而到达所述第一半导体区域；
所述第一栅电极；
第二导电型的第四半导体区域，其与所述第一半导体区域相接地设置于所述半导体基板的第二主面的表面层；
第一电极，其与所述第二半导体区域和所述第三半导体区域相接；以及
第二电极，其与所述第四半导体区域相接，
所述第二元件具有：
所述第一半导体区域和所述第二半导体区域，其从所述第一元件区域延伸到所述第二元件区域；
所述第二沟槽，其贯通所述第二半导体区域而到达所述第一半导体区域；
所述第二栅电极；
第一导电型的第五半导体区域，其与所述第一半导体区域和所述第四半导体区域相接地设置于所述半导体基板的第二主面的表面层；
所述第一电极，其与所述第二半导体区域相接；以及
所述第二电极，其与所述第五半导体区域相接，
边缘终端区域，其是所述有源区的端部与所述半导体基板的端部之间的区域，且包围所述有源区的周围；
所述第一电极的电位的多晶硅层，其在所述边缘终端区域设置于所述半导体基板的第一主面，并覆盖所述第二沟槽的所述边缘终端区域侧的端部；以及
第二导电型的第十半导体区域，其在所述边缘终端区域设置于所述半导体基板的第一主面的表面层，位于比所述第一沟槽和所述第二沟槽更靠外侧的位置，并包围所述有源区的周围，
所述第十半导体区域沿与所述半导体基板的第一主面平行的方向到达所述第一沟槽和所述第二沟槽，并且从所述半导体基板的第一主面向第二主面侧到达比所述第一沟槽和所述第二沟槽深的位置，
所述多晶硅层在所述第二沟槽的所述边缘终端区域侧的端部与所述第二栅电极电连接，并且在所述第二沟槽的所述边缘终端区域侧的端部附近与所述第十半导体区域电连接。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第二元件区域靠近所述有源区的外周配置。
3.根据权利要求1所述的半导体装置，其特征在于，
配置于所述有源区的在所述第一方向上相对的一组对边中的一边侧的所述第二元件区域与配置于另一边侧的所述第二元件区域在与所述第一方向正交的第二方向上交错地配置，并且条数是相同数量。
4.根据权利要求3所述的半导体装置，其特征在于，
所述第二元件区域在所述第一方向上的长度比所述第二元件区域在所述第二方向上的宽度长。
5.根据权利要求3所述的半导体装置，其特征在于，
相邻的所述第二元件区域之间的宽度是所述第二元件区域在所述第二方向上的宽度以上。
6.根据权利要求3所述的半导体装置，其特征在于，
所述第二元件区域在所述第二方向上的宽度是50μm以上。
7.根据权利要求3所述的半导体装置，其特征在于，
所述第一沟槽被配置为在与所述半导体基板的第一主面平行的方向上、且沿所述第一方向延伸的条状的布局，
所述第二沟槽被配置为在与所述半导体基板的第一主面平行的方向上、且沿所述第一方向延伸的条状的布局，
所述第一沟槽的端部与所述第二沟槽的端部在所述第一方向上彼此相对，
所述半导体装置还包括第二导电型的第六半导体区域，所述第二导电型的第六半导体区域设置于所述第一沟槽的端部与所述第二沟槽的端部之间，并且与所述第一沟槽的端部和所述第二沟槽的端部相接。
8.根据权利要求1所述的半导体装置，其特征在于，
所述第一沟槽被配置为在与所述半导体基板的第一主面平行的方向上、且沿所述第一方向延伸的条状的布局，
所述第二沟槽被配置为在与所述半导体基板的第一主面平行的方向上、且沿所述第一方向延伸的条状的布局，
所述第一沟槽的端部与所述第二沟槽的端部在所述第一方向上彼此相对，
所述半导体装置还包括第二导电型的第六半导体区域，所述第二导电型的第六半导体区域设置于所述第一沟槽的端部与所述第二沟槽的端部之间，并且与所述第一沟槽的端部和所述第二沟槽的端部相接。
9.根据权利要求7所述的半导体装置，其特征在于，
所述第六半导体区域的深度比所述第一沟槽的深度和所述第二沟槽的深度深。
10.根据权利要求1所述的半导体装置，其特征在于，在所述第一元件区域与所述第二元件区域之间还包括边界区，
在所述边界区，所述第二半导体区域配置于所述第一半导体区域的表面层。
11.根据权利要求10所述的半导体装置，其特征在于，
在所述边界区的所述第二半导体区域包括第二导电型的第七半导体区域和第一导电型的第八半导体区域，
所述第二导电型的第七半导体区域配置于所述第二半导体区域的表面层，且杂质浓度比所述第二半导体区域的杂质浓度高，
所述第一导电型的第八半导体区域配置于所述第二半导体区域的下表面，且杂质浓度比所述第一半导体区域的杂质浓度高。
12.根据权利要求11所述的半导体装置，其特征在于，
所述第七半导体区域与所述第二栅电极电连接。
13.根据权利要求8所述的半导体装置，其特征在于，在所述第一元件区域与所述第二元件区域之间还包括边界区，
在所述边界区包括所述第六半导体区域和第二导电型的第九半导体区域，
所述第六半导体区域设置于所述第一半导体区域的表面层，并覆盖所述第一沟槽和所述第二沟槽的底部，
所述第二导电型的第九半导体区域设置于所述第六半导体区域的表面层，且杂质浓度比所述第六半导体区域的杂质浓度高。
14.根据权利要求13所述的半导体装置，其特征在于，
所述第九半导体区域与所述第二栅电极电连接。
15.根据权利要求1所述的半导体装置，其特征在于，包括边缘终端区域，所述边缘终端区域是所述有源区的端部与所述半导体基板的端部之间的区域，并包围所述有源区的周围，
多个所述第二元件区域被配置为与所述半导体基板的第一主面平行、且从构成具有矩形的平面形状的所述有源区的外周的一组对边起分别与该边正交而与构成所述有源区的外周的另一组对边平行地向所述有源区的中央部侧延伸的条状的布局，
构成所述有源区的外周的所述边是所述有源区与所述边缘终端区域的边界。
16.根据权利要求1～15中任一项所述的半导体装置，其特征在于，
所述第一元件区域是绝缘栅双极型晶体管，
所述第二元件区域是续流二极管。
17.一种半导体装置，其特征在于，包括：
有源区，其设置于半导体基板，电流在所述有源区流通；
第一元件区域，其设置于所述有源区，并配置有具有第一沟槽栅结构的第一元件；以及
第二元件区域，其设置于所述有源区，并配置有具有第二沟槽栅结构的第二元件，
所述第一沟槽栅结构具有：
第一沟槽，其设置于所述半导体基板的第一主面侧；以及
第一栅电极，其隔着第一栅极绝缘膜设置于所述第一沟槽的内部，
所述第二沟槽栅结构具有：
第二沟槽，其与所述第一沟槽分离地设置于所述半导体基板的第一主面侧；以及
第二栅电极，其隔着第二栅极绝缘膜设置于所述第二沟槽的内部，
所述第二元件区域相互分离地配置有多个，
多个所述第二元件区域被配置为与所述半导体基板的第一主面平行、且从构成具有矩形的平面形状的所述有源区的外周的一组对边的至少一方起沿与另一组对边平行的第一方向延伸的条状的布局，
所述第一元件区域是被夹在多个所述第二元件区域之间的连续的区域，
所述第一元件具有：
第一导电型的第一半导体区域，其设置于所述半导体基板；
第二导电型的第二半导体区域，其与所述第一半导体区域相接地设置于所述半导体基板的第一主面的表面层；
第一导电型的第三半导体区域，其选择性地设置于所述第二半导体区域的内部；
所述第一沟槽，其贯通所述第三半导体区域和所述第二半导体区域而到达所述第一半导体区域；
所述第一栅电极；
第二导电型的第四半导体区域，其与所述第一半导体区域相接地设置于所述半导体基板的第二主面的表面层；
第一电极，其与所述第二半导体区域和所述第三半导体区域相接；以及
第二电极，其与所述第四半导体区域相接，
所述第二元件具有：
所述第一半导体区域和所述第二半导体区域，其从所述第一元件区域延伸到所述第二元件区域；
所述第二沟槽，其贯通所述第二半导体区域而到达所述第一半导体区域；
所述第二栅电极；
第一导电型的第五半导体区域，其与所述第一半导体区域和所述第四半导体区域相接地设置于所述半导体基板的第二主面的表面层；
所述第一电极，其与所述第二半导体区域相接；以及
所述第二电极，其与所述第五半导体区域相接，
在所述第一元件区域与所述第二元件区域之间还包括边界区，
在所述边界区，所述第二半导体区域配置于所述第一半导体区域的表面层，
在所述边界区的所述第二半导体区域包括第二导电型的第七半导体区域和第一导电型的第八半导体区域，
所述第二导电型的第七半导体区域配置于所述第二半导体区域的表面层，且杂质浓度比所述第二半导体区域的杂质浓度高，
所述第一导电型的第八半导体区域配置于所述第二半导体区域的下表面，且杂质浓度比所述第一半导体区域的杂质浓度高。
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