WO2017047285A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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弘治 向井
崇一 吉田
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富士電機株式会社
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the semiconductor device.
  • RC reverse conducting IGBT
  • IGBT Insulated Gate Bipolar Transistor
  • FWD Free Wheeling Diode
  • FIG. 16 is a flowchart showing an outline of a method of manufacturing a conventional FS type RC-IGBT.
  • MOS gate metal-oxide film-semiconductor insulated gate
  • interlayer insulating film an interlayer insulating film
  • front surface electrode A front surface element structure such as an electrode pad is formed (step S101).
  • the semiconductor wafer is ground from the back surface side to a position of a product thickness used as a semiconductor device (step S102).
  • phosphorus (P) or selenium (Se) is ion implanted from the back surface of the semiconductor wafer after grinding to form an n-type FS layer on the surface layer of the back surface of the semiconductor wafer from the IGBT region to the diode region (step S103) ).
  • boron (B) is ion-implanted from the back surface of the semiconductor wafer to form ap + -type collector region from the IGBT region to the diode region at a position shallower than the n-type FS layer in the surface layer of the back surface of the semiconductor wafer.
  • a resist mask having an opening at a portion corresponding to the diode region is formed on the back surface of the semiconductor wafer by photolithography (step S105).
  • step S106 phosphorous is ion-implanted from the back surface of the semiconductor wafer using this resist mask as a mask, and the p + -type collector region in the diode region of the surface layer on the back surface of the semiconductor wafer is inverted to n-type to make the n + -type cathode region It forms (step S106).
  • step S107 the resist mask is removed by ashing (step S107).
  • the impurity ion-implanted into the semiconductor wafer is diffused by heat treatment (step S108).
  • a polyimide surface protective film is formed on the front surface of the semiconductor wafer (step S109).
  • the semiconductor wafer is irradiated with helium (He) or an electron beam to introduce lattice defects (crystal defects) which become lifetime killers in the n ⁇ type drift layer (step S 110).
  • lattice defects caused by helium or an electron beam are recovered by heat treatment (annealing) to adjust the amount of lattice defects in the semiconductor wafer.
  • the carrier lifetime is adjusted (step S111).
  • step S112 a back electrode in contact with the p + -type collector region and the n + -type cathode region is formed on the back surface of the semiconductor wafer (step S112). Thereafter, the semiconductor wafer is cut (diced) into individual chips, whereby a conventional RC-IGBT is completed.
  • the carrier lifetime control near the pn junction in the n - type layer on the diode side and the carrier lifetime control near the n - n + junction are both proton (H (H)
  • H (H) A method of controlling by irradiating + ) from both main surfaces has been proposed (see, for example, Patent Document 1 (paragraphs 0007 and 0014, FIG. 1)).
  • protons are irradiated from the main surfaces on the side closer to the pn junction and the n ⁇ n + junction in the n ⁇ -type layer, respectively.
  • a He line mask is used to cover the diode area of the back of the substrate, helium is implanted into the IGBT area, and then the active area of the IGBT area of the back of the substrate is covered with the He line mask;
  • a method of controlling the carrier lifetime by injecting helium into the outer edge portion of the IGBT region has been proposed (see, for example, Patent Document 2 (paragraphs 0053, 0056 to 0057, FIGS. 4 and 5)).
  • Patent Document 2 the range of helium is adjusted by a He line mask, and a low lifetime region is formed over the entire collector layer of the IGBT region and all of the drift layer, FS layer, and cathode layer of the diode region. .
  • the first one is located at a position slightly deeper than the p-type anode layer on the front surface and the trench gate in the MOS gate region over both the IGBT region and the diode region.
  • a method of forming a second low lifetime region at a position slightly deep inside the substrate from an n-type cathode layer and a p-type collector layer on the back surface is proposed (for example, Patent Document 3 below) , 0026, 0035 to 0040, see FIG.
  • the first low lifetime region is irradiated with helium (He) from the front or back surface
  • the second low lifetime region is irradiated with helium (He) from the back surface to a predetermined depth.
  • a method of forming the crystal defect density to be peak is described.
  • the switching speed of the IGBT region can be further improved if the second low lifetime region is also provided in the diode region.
  • a first low carrier lifetime region is formed in the n + -type cathode layer by particle beam irradiation such as proton irradiation or helium irradiation, and particle beam irradiation such as proton irradiation
  • particle beam irradiation such as proton irradiation or helium irradiation
  • particle beam irradiation such as proton irradiation
  • Patent Document 4 describes that particle beam irradiation may be performed from either side of a semiconductor substrate.
  • n-type FS layer when forming an n-type FS layer by ion implantation of phosphorus or selenium, it is difficult to form an n-type FS layer with good controllability deep from the back surface of the wafer. Reverse recovery vibration can not be suppressed.
  • proton irradiation the n-type FS layer can be formed with good controllability.
  • the irradiation depth of protons depends on the capability of the manufacturing apparatus, an expensive manufacturing apparatus capable of irradiating protons with high acceleration is required to form an n-type FS layer that extends deep from the wafer back surface. There is a problem that the cost increases.
  • a semiconductor device having a semiconductor layer of the same conductivity type as the drift layer and having a higher carrier concentration than the drift layer is provided inside the drift layer.
  • An object of the present invention is to provide a semiconductor device that can be improved and cost reduction, and a method of manufacturing the semiconductor device.
  • a method of manufacturing a semiconductor device has the following features. First, protons are irradiated from a side of one main surface of a semiconductor substrate of a first conductivity type with a first predetermined depth as a range, and the first conductivity containing a proton and having a peak of carrier concentration at the first predetermined depth A first irradiation step of forming a first semiconductor layer of a mold is performed. Next, a first heat treatment step of activating protons by heat treatment is performed.
  • helium is irradiated from a main surface side of the semiconductor substrate with a second predetermined depth deeper than the first predetermined depth as a range, and a second irradiation step of introducing lattice defects in the semiconductor substrate is performed.
  • a second heat treatment step of adjusting the amount of the lattice defects in the semiconductor substrate by heat treatment is performed.
  • a second semiconductor layer of a first conductivity type including protons and helium and in contact with the first semiconductor layer is formed on the other main surface side of the semiconductor substrate than the first semiconductor layer.
  • the peak of the carrier concentration is lower than that of the first semiconductor layer and on the other main surface side of the semiconductor substrate. It is characterized in that the second semiconductor layer having a carrier concentration distribution which decreases with a gentle slope as compared to the first semiconductor layer is formed.
  • the method further includes the step of forming a second conductivity type semiconductor region on the other main surface side of the semiconductor substrate before the first irradiation step. .
  • the first semiconductor layer and the second semiconductor layer serve as a field stop layer for suppressing the extension of a depletion layer extending from the pn junction between the second conductivity type semiconductor region and the semiconductor substrate to one main surface side of the semiconductor substrate.
  • a semiconductor layer is formed.
  • protons are irradiated a plurality of times in different ranges, and the depths from one main surface of the semiconductor substrate are different.
  • a plurality of the first semiconductor layers are formed.
  • the first semiconductor layer formed at the deepest position from one main surface of the semiconductor substrate is formed by proton irradiation within a range of the first predetermined depth. It features.
  • the first semiconductor layer in the second heat treatment step, may be further on one main surface side of the semiconductor substrate than the first semiconductor layer. And forming a third semiconductor layer of the first conductivity type containing proton and helium.
  • the peak of the carrier concentration is lower than that of the first semiconductor layer, and on one main surface side of the semiconductor substrate.
  • the third semiconductor layer may be formed to have a carrier concentration distribution that decreases with a gentle slope as it goes toward the first semiconductor layer.
  • the semiconductor device has the following features.
  • a first conductive first semiconductor layer containing protons is provided inside the semiconductor substrate of the first conductive type.
  • the first semiconductor layer has a carrier concentration peak at a first predetermined depth from one of the main surfaces of the semiconductor substrate.
  • a second semiconductor layer of a first conductivity type containing proton and helium is provided on the other main surface side of the semiconductor substrate than the first semiconductor layer. The second semiconductor layer is in contact with the first semiconductor layer.
  • the peak of the carrier concentration of the second semiconductor layer is lower than that of the first semiconductor layer, and the second semiconductor layer is directed to the other main surface side of the semiconductor substrate.
  • the semiconductor device is characterized by having a carrier concentration distribution which decreases at a gentle slope than the first semiconductor layer.
  • the semiconductor device further includes a second conductivity type semiconductor region provided on the other main surface side of the semiconductor substrate.
  • the first semiconductor layer and the second semiconductor layer suppress the extension of a depletion layer extending from a pn junction between the second conductivity type semiconductor region and the semiconductor substrate to one main surface side of the semiconductor substrate. It is characterized by being a stop layer.
  • a semiconductor device is, in the above-described invention, provided with a plurality of first semiconductor layers different in depth from one main surface of the semiconductor substrate.
  • the first semiconductor layer provided at the deepest position from one main surface of the semiconductor substrate has a carrier concentration peak at the first predetermined depth. Do.
  • the semiconductor device according to the present invention includes a proton and helium, which are provided on one main surface side of the semiconductor substrate than the first semiconductor layer and in contact with the first semiconductor layer.
  • a third semiconductor layer of a conductive type is provided.
  • the peak of the carrier concentration of the third semiconductor layer is lower than that of the first semiconductor layer, and the third semiconductor layer is directed to one main surface side of the semiconductor substrate.
  • the semiconductor device is characterized by having a carrier concentration distribution which decreases at a gentle slope than the first semiconductor layer.
  • the non-activated protons in the first semiconductor layer are diffused in the second heat treatment step, and the diffused protons are introduced by helium irradiation in the vicinity of the first semiconductor layer.
  • the second semiconductor layer containing helium may be formed in contact with the first semiconductor layer. Therefore, for example, as the field stop layer or the broad buffer layer, a thick semiconductor layer composed of the first and second semiconductor layers can be formed with good controllability regardless of the performance of the proton irradiation apparatus.
  • semiconductor layers such as field stop layers and broad buffer layers having the same conductivity type as the drift layer and higher carrier concentration than the drift layer are formed inside the drift layer. There is an effect that the reliability can be improved and the cost can be reduced.
  • FIG. 1 is an explanatory view of the structure of the semiconductor device according to the first embodiment.
  • FIG. 2A is a flowchart schematically illustrating a method of manufacturing a semiconductor device according to the first embodiment (part 1).
  • FIG. 2B is a flowchart schematically illustrating a method of manufacturing a semiconductor device according to the first embodiment (part 2).
  • FIG. 3 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 4 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5 is a characteristic diagram showing a carrier concentration distribution of the FS layer of the semiconductor device according to the first embodiment.
  • FIG. 6 is a characteristic diagram showing the carrier concentration distribution of the FS layer of the semiconductor device as a comparative example.
  • FIG. 7 is a characteristic diagram showing carrier concentration distribution by helium irradiation.
  • FIG. 8 is an explanatory view of the structure of the semiconductor device according to the second embodiment.
  • FIG. 8 is an explanatory view of the structure of the semiconductor device according to the third embodiment.
  • FIG. 10 is an explanatory view showing a carrier concentration distribution of another example of the semiconductor device according to the third embodiment.
  • FIG. 11 is an explanatory view of the structure of the semiconductor device according to the fourth embodiment.
  • FIG. 12 is an explanatory view of the structure of the semiconductor device according to the fifth embodiment.
  • FIG. 13 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the fifth embodiment.
  • FIG. 14 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the fifth embodiment.
  • FIG. 15 is a flowchart showing an outline of a method of manufacturing a semiconductor device according to the sixth embodiment.
  • FIG. 16 is a flowchart showing an outline of a method of manufacturing a conventional FS type RC-IGBT.
  • the layer or region having n or p it is meant that electrons or holes are majority carriers, respectively.
  • + and-attached to n and p mean that the impurity concentration is higher and the impurity concentration is lower than that of the layer or region to which it is not attached, respectively.
  • the same components are denoted by the same reference numerals and redundant description will be omitted.
  • the first conductivity type is n-type
  • the second conductivity type is p-type.
  • FIG. 1 is an explanatory view of the structure of the semiconductor device according to the first embodiment.
  • 1 (a) shows a sectional structure
  • FIG. 1 (b) shows carriers in the depth direction from the back surface of the substrate (the boundary between the semiconductor substrate and the back surface electrode) along the cutting line AA 'in FIG. The concentration distribution is shown.
  • the semiconductor device according to the first embodiment shown in FIG. 1 is an RC-IGBT in which an IGBT having a trench gate structure and a diode connected in reverse parallel to the IGBT are integrated on the same semiconductor substrate (semiconductor chip). .
  • an IGBT region 21 to be an operation region of the IGBT and a diode region 22 to be an operation region of a diode are provided in parallel.
  • a p-type base layer (second conductivity type semiconductor region) 2 is provided from the IGBT region 21 to the diode region 22 in the surface layer on the front surface of the semiconductor substrate to be the n ⁇ -type drift layer 1.
  • the p-type base layer 2 functions as a p-type anode region in the diode region 22.
  • a trench 3 which penetrates the p-type base layer 2 and reaches the n ⁇ -type drift layer 1 is provided. Trenches 3 are arranged, for example, in a striped planar layout at predetermined intervals in the direction from IGBT region 21 toward diode region 22 to separate p type base layer 2 into a plurality of regions (mesa portions).
  • a gate insulating film 4 is provided along the inner wall of the trench 3, and a gate electrode 5 is provided inside the gate insulating film 4.
  • the n + -type emitter region 6 and the p + -type contact region 7 are selectively provided in each mesa portion.
  • the n + -type emitter region 6 faces the gate electrode 5 with the gate insulating film 4 provided on the inner wall of the trench 3 interposed therebetween.
  • the n + -type emitter region 6 is not provided inside the p-type base layer 2.
  • the front surface electrode 9 is in contact with the n + -type emitter region 6 and the p + -type contact region 7 via a contact hole, and is electrically insulated from the gate electrode 5 by the interlayer insulating film 8.
  • the front surface electrode 9 functions as an emitter electrode in the IGBT region 21 and functions as an anode electrode in the diode region 22.
  • n-type field stop (FS) layer 10 is provided inside the n ⁇ -type drift layer 1 on the back side of the substrate.
  • the n-type FS layer 10 has a function of suppressing the extension of the depletion layer extending from the pn junction between the p-type base layer 2 and the n ⁇ -type drift layer 1 to the p + -type collector region 12 side when off.
  • the n-type FS layer 10 includes n-type layers (first semiconductor layers) 10a to 10d having a plurality of steps (here, four steps) having different depths from the back surface of the substrate from the IGBT region 21 to the diode region 22. In FIG.
  • reference numerals 10a to 10d are given in the depth direction from the back surface of the substrate in order from the first n-type layer 10a closest to the back surface of the substrate.
  • the plurality of n-type layers (hereinafter referred to as first to fourth n-type layers) 10a to 10d have a plurality of protons (H + at different ranges (projected range (projected length along the incident angle)) Rp. )
  • the diffusion layer containing protons includes complex defects (VOH) of protons, that is, hydrogen (H), holes (V) mainly formed at the time of proton irradiation, and oxygen (O) contained in the semiconductor substrate. It is a containing donor layer.
  • a VOH complex defect is a hydrogen-related donor or a donor called a hydrogen donor, which is a defect showing a donor in silicon or a semiconductor containing silicon. Hereinafter, it will be simply called a hydrogen donor.
  • the first to fourth n-type layers 10a to 10d each have a peak (maximum value) at which the proton of proton irradiation reaches (depth position for a range Rp from the back surface of the substrate), and from the peak positions It has a carrier concentration distribution that sharply decreases toward (the anode side and the cathode side).
  • the peak of the carrier concentration of the first n-type layer 10a closest to the back surface of the substrate is lower than the carrier concentration of the p + -type collector region 12 and the n + -type cathode region 13 described later, and the other second to fourth n-type layers 10b to Higher than the 10 d carrier concentration peak.
  • the first n-type layer 10 a may be in contact with the p + -type collector region 12 and the n + -type cathode region 13. As the first to fourth n-type layers 10a to 10d are disposed deeper from the back surface of the substrate, the peak of the carrier concentration is lower. The peak of the carrier concentration of the second to fourth n-type layers 10b to 10d may be substantially the same. By using protons, the first to fourth n-type layers 10a to 10d can be formed to a predetermined depth from the back surface of the substrate with good controllability.
  • the n-type FS layer 10 has an n-type layer (hereinafter, referred to as a fifth n-type layer (second semiconductor layer)) 10 e at a position deeper than the fourth surface 10 d from the back surface of the substrate.
  • the fifth n-type layer 10 e is provided in the diode region 22.
  • the fifth n-type layer 10 e may extend to the vicinity of the boundary between the IGBT region 21 and the diode region 22.
  • the fifth n-type layer 10 e is formed by proton irradiation for forming the fourth n-type layer 10 d and helium (He) irradiation for controlling the carrier lifetime of the n ⁇ -type drift layer 1, for example.
  • He helium
  • the fifth n-type layer 10 e is in contact with the anode side of the fourth n-type layer 10 d, and has a peak of carrier concentration at a position deeper than the fourth n-type layer 10 d from the back surface of the substrate.
  • the fifth n-type layer 10e has a lower carrier concentration peak than that of the first to fourth n-type layers 10a to 10d due to proton irradiation, and the first to fourth n-type layers 10a to 10d move from the peak position toward the anode. It has a nearly flat carrier concentration distribution that decreases with a gentler slope.
  • n ⁇ type drift layer 1 ⁇ ⁇ type drift layer 1 ⁇ ⁇ ⁇ type drift layer 1 ⁇ ⁇ ⁇ type drift layer 1 ⁇ ⁇ ⁇ ⁇ -type drift layer 1 ⁇ ⁇ -type drift layer 1 ⁇ ⁇ -type drift layer 1 .
  • the carrier concentration of the n ⁇ -type drift layer 1 is lower in the portion provided with the first defect layer 11 a than in the other portions. As a result, the carrier lifetime of the n ⁇ -type drift layer 1 in the diode region 22 is shortened, and the annihilation of carriers during reverse recovery of the diode can be accelerated to reduce reverse recovery loss.
  • the carrier concentration of the n ⁇ -type drift layer 1 is lower than the carrier concentration of the semiconductor substrate (the carrier concentration of the ingot) in the portion provided with the first defect layer 11 a and the semiconductor substrate in the portion provided with the n-type FS layer 10 Is higher than the carrier concentration of As a result, in the diode region 22, the carrier lifetime becomes longer on the cathode side than on the anode side of the n ⁇ -type drift layer 1. Therefore, the oscillation of the current / voltage waveforms Irp and Vrp during reverse recovery of the diode and the surge (transient abnormal voltage dV / dt) due to the oscillation of the voltage waveform Vrp are less likely to occur.
  • the n-type FS layer 10 has a wider carrier concentration distribution that reaches from the back surface of the substrate to a deeper position than in the conventional, so that soft recovery reverse recovery current / voltage Waveforms Irp and Vrp are obtained.
  • FIG. 1 shows a state in which the second defect layer 11 b is formed in the vicinity of the second n-type layer 10 b. In this case, the carrier concentration in the vicinity of the second n-type layer 10b can be reduced and adjusted.
  • the p + -type collector region 12 is provided in the IGBT region 21 and the n + -type cathode region 13 is provided in the diode region 22 at a position shallower than the n-type FS layer 10 in the surface layer on the back surface of the semiconductor substrate. .
  • the n + -type cathode region 13 is adjacent to the p + -type collector region 12.
  • the p + -type collector region 12 and the n + -type cathode region 13 may be in contact with the first n-type layer 10 a closest to the rear surface of the n-type FS layer 10.
  • the back surface electrode 14 is provided on the front surface (the entire back surface of the n ⁇ -type semiconductor substrate) of the p + -type collector region 12 and the n + -type cathode region 13.
  • the back surface electrode 14 functions as a collector electrode in the IGBT region 21 and functions as a cathode electrode in the diode region 22.
  • FIGS. 2A and 2B are flowcharts showing an outline of a method of manufacturing a semiconductor device according to the first embodiment.
  • 3 and 4 are cross-sectional views showing a state in the middle of manufacturing the semiconductor device according to the first embodiment.
  • the trench 3, the gate insulating film 4 and the gate electrode 5 are sequentially formed by a general method on the front surface side of the n ⁇ type semiconductor substrate (semiconductor wafer) to be the n ⁇ type drift layer 1.
  • a MOS gate is formed (step S1).
  • the p-type base layer 2 is formed to a depth shallower than the trench 3 in the surface layer of the entire front surface of the substrate by ion implantation of p-type impurities such as boron (B) (step S2).
  • n + -type emitter region 6 is selectively formed in p-type base layer 2 of IGBT region 21 by ion implantation of n-type impurities such as phosphorus (P) and arsenic (As) (step S3).
  • p + -type contact region 7 is selectively formed in p-type base layer 2 of IGBT region 21 by ion implantation of p-type impurity such as boron (step S4). At this time, the p + -type contact region 7 may be selectively formed in the p-type base layer 2 of the diode region 22.
  • an interlayer insulating film 8 such as a BPSG film is deposited (formed) so as to cover the gate electrode 5 (step S5).
  • the interlayer insulating film 8 is patterned to form a contact hole, and the n + -type emitter region 6 and the p + -type contact region 7 are exposed in the IGBT region 21 and the p-type base layer 2 in the diode region 22 is exposed.
  • a plug electrode (not shown) is formed inside the contact hole via a barrier metal (not shown) (step S7).
  • the front surface electrode 9 is formed on the entire surface of the interlayer insulating film 8 so as to be in contact with the plug electrode inside the contact hole, for example, by sputtering (step S8).
  • the semiconductor substrate is ground from the back surface side to a position of a product thickness used as a semiconductor device (step S9).
  • p-type impurities such as boron are ion implanted into the entire back surface of the substrate to form the p + -type collector region 12 in the surface layer of the entire back surface of the substrate (step S10).
  • a resist mask (not shown) having an opening at a portion corresponding to the diode region is formed on the rear surface of the substrate by photolithography (step S11).
  • the resist mask by ion-implanting the n-type impurity as a mask such as phosphorus, etc., of the substrate back surface of the surface layer, and a p + -type collector region 12 is inverted to n-type in the diode region 22 n + -type cathode region 13 are formed (step S12).
  • the resist mask is removed by an ashing process (step S13).
  • the p + -type collector region 12 and the n + -type cathode region 13 are activated by laser annealing (step S14).
  • the entire front surface of the substrate is covered with a surface protection film (not shown) such as a polyimide film, for example, and then the surface protection film is patterned to expose the surface electrodes 9 and the respective electrode pads (step S15). ).
  • step S16 protons are irradiated from the back side of the substrate to form the n-type FS layer 10 (step S16).
  • step S16 for example, proton irradiation is performed a plurality of times (for example, four times here) having different ranges Rp from the back surface of the substrate, and a plurality of n stages of n-type FS layers 10 having different depths from the back surface of the substrate Form a mold layer.
  • the range Rp of each proton irradiation may be adjusted by irradiating protons directly from the back surface of the substrate at different acceleration voltages.
  • an n-type layer with a half width of about 3 ⁇ m having a peak of carrier concentration at a depth of about 60 ⁇ m from the irradiation surface is formed.
  • the acceleration voltage for proton irradiation is about 8 MeV
  • an n-type layer with a half width of about 10 ⁇ m having a peak of carrier concentration at a depth of about 60 ⁇ m from the irradiation surface is formed.
  • the acceleration voltage may be fixed, and the ranges Rp of each proton irradiation may be adjusted by irradiating protons via absorbers of different thicknesses.
  • the acceleration voltage for proton irradiation constant at about 4.3 MeV and the absorber thickness at about 95 ⁇ m, an n-type with a half width of about 10 ⁇ m having a peak of carrier concentration at a depth of about 60 ⁇ m from the irradiated surface A layer is formed.
  • the absorber is, for example, a member made of a material such as aluminum (Al) having a stopping power comparable to that of the semiconductor substrate.
  • the dose amount is set lower as the range Rp from the back surface of the substrate becomes longer in plural times of proton irradiation.
  • step S16 the dose of proton irradiation for forming the first n-type layer 10a closer to the back surface of the substrate is higher than the dose of proton irradiation for forming the other second to fourth n-type layers 10b to 10d.
  • the dose of proton irradiation for forming the other second to fourth n-type layers 10b to 10d may be substantially the same.
  • the order of forming the plurality of n-type layers can be changed variously.
  • protons in the semiconductor substrate are activated by heat treatment (annealing) (step S17).
  • first helium irradiation 31 is performed from the back surface of the substrate to a position deeper than the range Rp of proton irradiation in step S16. Then, a lattice defect serving as a lifetime killer is introduced into the n ⁇ -type drift layer 1 in the vicinity of the boundary between the IGBT region 21 and the diode region 22 (step S18).
  • the range of the first helium irradiation 31 is deeper from the rear surface of the substrate than the end of the fourth n-type layer 10 d on the anode side. At this time, it is preferable to adjust the range of the first helium irradiation 31 using the absorber 32 so that helium does not reach the MOS gate on the front side of the substrate.
  • step S18 a material having a stopping power similar to that of the semiconductor substrate, such as aluminum, between the semiconductor substrate and the absorber 32 so that no lattice defect is introduced into the portion of the IGBT region 21 where the lattice defect is not introduced.
  • a thick metal plate 33 made of The metal plate 33 is, for example, a member having a substantially circular planar shape capable of covering the entire back surface of the substrate, and has an opening 33a that exposes the irradiation area of the first helium irradiation 31 on the back surface of the substrate.
  • a large number of lattice defects are introduced into the arrival position of helium (the depth position for the range Rp of the first helium irradiation 31 (hereinafter referred to as the first helium arrival position)) 31a by the first helium irradiation 31, and the carrier concentration is Will drop significantly.
  • lattice defects are formed in the entire region 31b where helium passes (the region from the back surface of the substrate to the first helium arrival position 31a (hereinafter, the first helium passage region)) 31b. That is, the first defect layer 11a is formed at the first helium arrival position 31a.
  • the carrier concentration of the portion away from the first helium arrival position 31a also decreases slightly.
  • the portion distant from the helium arrival position is a portion of the helium passage region that is closer to the substrate backside than the portion showing the depression of the carrier concentration distribution centered on the helium arrival position where the carrier concentration is a minimum value.
  • step S 18 helium is irradiated from the back surface of the substrate (hereinafter referred to as second helium irradiation) 34 to form p + -type collector region 12 and n ⁇ of n ⁇ type drift layer 1.
  • a lattice defect may be introduced near the boundary with the + type cathode region 13 to adjust the switching characteristics of the RC-IGBT.
  • the range Rp of the second helium irradiation 34 is adjusted using, for example, the absorber 35.
  • the second helium irradiation 34 Due to the second helium irradiation 34, many lattice defects are further introduced into the arrival position of helium (depth position for the range Rp of the second helium irradiation 34 (hereinafter referred to as second helium arrival position)) 34a, Carrier concentration is significantly reduced. That is, the second defect layer 11 b is formed at the second helium arrival position 34 a. In addition, a lattice defect is introduced in the entire region 34b through which helium passes (the region from the back surface of the substrate to the second helium arrival position 34a (hereinafter referred to as second helium passage region)) 34b, away from the second helium arrival position 34a The carrier concentration of the portion also decreases slightly. In FIG. 4, the hatched portion is the first helium passage region 31 b by the first helium irradiation 31.
  • the lattice defects due to the first and second helium irradiations 31 and 34 are recovered by heat treatment (annealing) to adjust the amount of lattice defects in the semiconductor substrate, thereby adjusting the carrier lifetime (step S19).
  • the non-activated protons in the fourth n-type layer 10d are diffused, and the fourth n-type layer 10d is in contact with the fourth n-type layer 10d on the anode side of the fourth n-type layer 10d and toward the anode side.
  • a fifth n-type layer 10 e is formed which has a carrier concentration distribution which decreases with a gentler slope (see FIG. 1).
  • the fifth n-type layer 10e is formed in the first helium passage region 31b, and protons and helium coexist in the fifth n-type layer 10e.
  • the non-activated protons in the first to fourth n-type layers 10a to 10d are diffused, and the lattice defects in the first and second helium passage regions 31b and 34b are recovered by the diffusion of the protons.
  • lattice defects remain at the first and second helium arrival positions 31a and 34a, and the state in which the carrier concentration is significantly reduced is maintained.
  • the back electrode 14 in contact with the p + -type collector region 12 and the n + -type cathode region 13 is formed on the entire back surface of the semiconductor substrate (step S20). Thereafter, the semiconductor wafer is cut (diced) into individual chips, whereby an RC-IGBT having a trench gate structure shown in FIG. 1 is completed.
  • Example 1 The carrier concentration distribution of the n-type FS layer 10 was verified.
  • FIG. 5 is a characteristic diagram showing a carrier concentration distribution of the FS layer of the semiconductor device according to the first embodiment.
  • FIG. 6 is a characteristic diagram showing the carrier concentration distribution of the FS layer of the semiconductor device as a comparative example.
  • an RC-IGBT having a trench gate structure was manufactured (manufactured) under the above conditions (hereinafter referred to as Example 1).
  • an RC-IGBT was manufactured using a silicon wafer (semiconductor substrate) cut (sliced) from an ingot manufactured by an MCZ (Magnetic field applied Czochralski) method.
  • the specific resistance of the silicon wafer is 38 ⁇ cm (converted carrier concentration (carrier concentration of ingot) is 1.13 ⁇ 10 14 / cm 3 ), and the thickness is 70 ⁇ m.
  • first to fourth n-type layers 10a to 10d are formed as the n-type FS layer 10 by four times of proton irradiation with different accelerating voltages.
  • the proton irradiation for forming the first n-type layer 10a has an acceleration voltage of 0.40 MeV and a dose of 3.0 ⁇ 10 14 / cm 2 so that the range Rp from the back surface of the wafer is about 4 ⁇ m.
  • the proton irradiation for forming the second n-type layer 10b has an acceleration voltage of 0.82 MeV and a dose of 1.0 ⁇ 10 13 / cm 2 so that the range Rp from the back surface of the wafer is about 10 ⁇ m. .
  • the proton irradiation for forming the third n-type layer 10c has an acceleration voltage of 1.10 MeV and a dose of 7.0 ⁇ 10 12 / cm 2 so that the range Rp from the back surface of the wafer is about 18 ⁇ m. .
  • the proton irradiation for forming the fourth n-type layer 10d has an acceleration voltage of 1.45 MeV and a dose of 1.0 ⁇ 10 13 / cm 2 so that the range Rp from the back surface of the wafer is about 28 ⁇ m. .
  • step S17 annealing for activating protons was performed at a temperature of 380 ° C. for 5 hours.
  • the first and second helium irradiations 31 and 34 are performed.
  • the first helium irradiation 31 was adjusted with an absorber so that the dose amount was 9.0 ⁇ 10 10 / cm 2 and the range Rp from the back surface of the wafer was about 58 ⁇ m.
  • the second helium irradiation 34 was adjusted by an absorber so that the dose amount was 5.0 ⁇ 10 10 / cm 2 and the range Rp from the back surface of the wafer was about 10 ⁇ m.
  • annealing for recovering lattice defects by the first and second helium irradiations 31 and 34 is performed at a temperature of 360 ° C. for one hour.
  • a RC-IGBT having a trench gate structure as a comparative example was manufactured.
  • the comparative example is different from the example 1 in that the heat treatment for recovering lattice defects caused by helium in the first and second helium irradiations 31 and 34 in step S18 and in step S19 is not performed.
  • the conditions of the comparative example except that the processes of steps S18 and S19 are not performed are the same as those of the first embodiment.
  • carrier concentration distribution was measured by a spreading resistance measurement (SR: Spreading Resistance) method about these Example 1 and a comparative example. The results are shown in FIGS. In FIG.
  • n-type layers 100a to 100d are formed as the n-type FS layer, and carriers in a portion deeper than the fourth n-type layer 100d disposed at the deepest position from the wafer back surface. It was confirmed that the concentration was the same as the carrier concentration of the silicon wafer (the carrier concentration of the n ⁇ -type drift layer 101).
  • Reference numeral 113 is an n + -type cathode region.
  • the silicon wafer is 10 .mu.m thick (width) t1 at a deeper position on the anode side than the fourth n-type layer 10d disposed at the deepest position from the wafer back surface. It was confirmed that a region (fifth n-type layer 10e) having a higher carrier concentration than the carrier concentration (the carrier concentration of n -- type drift layer 101) was formed. The fifth n-type layer 10 e was confirmed to have a carrier concentration peak at a position deeper than the fourth n-type layer 10 d disposed at the deepest position from the wafer back surface (depth of 35.1 ⁇ m from the wafer back surface). .
  • the peak of the carrier concentration of the fifth n-type layer 10 e is 1.81 ⁇ 10 14 / cm 3 , which is lower than the peak of the carrier concentration of the first to fourth n-type layers 10 a to 10 d.
  • the fifth n-type layer 10e is thicker (wider) than the thickness (half-width) t2 of the fourth n-type layer 10d, and decreases with a gentle slope than the fourth n-type layer 10d toward the anode. It was confirmed to have a concentration distribution.
  • FIG. 7 is a characteristic diagram showing carrier concentration distribution by helium irradiation.
  • a monitor wafer semiconductor substrate on which only the first and second helium irradiations 31 and 34 of step S18 of the method for manufacturing a semiconductor device according to the first embodiment described above were performed was prepared (hereinafter referred to as Example 2).
  • Example 2 a silicon wafer (semiconductor substrate) cut from an ingot manufactured by the MCZ method was used as a monitor wafer.
  • the specific resistance of the silicon wafer is 54.6 ⁇ cm (converted carrier concentration is 7.9 ⁇ 10 13 / cm 3 ).
  • the first helium irradiation 31 was adjusted with an absorber so that the dose amount was 9.0 ⁇ 10 10 / cm 2 and the range Rp from the back surface of the wafer was about 110 ⁇ m.
  • the second helium irradiation 34 was adjusted by an absorber so that the dose amount was 1.1 ⁇ 10 11 / cm 2 and the range Rp from the back surface of the wafer was about 10 ⁇ m.
  • the first and second defect layers 11a and 11b each having a half width of 7 ⁇ m were formed by using helium 3 ( 3 He) for both the first and second helium irradiations 31 and 34.
  • the annealing in step S19 is not performed.
  • the carrier concentration distribution in the vicinity of the wafer center was measured by the SR method in the second embodiment. The results are shown in FIG.
  • the carrier concentration is significantly reduced at the first helium arrival position 31 a where the first defect layer 11 a is formed by the first helium irradiation 31. Also, it was confirmed that a lattice defect was formed in the entire first helium passage region 31b by the first helium irradiation 31, and the carrier concentration in the portion away from the first helium arrival position 31a was slightly reduced.
  • the carrier concentration distribution of the portion 41 away from the first helium arrival position 31a in the first helium passage region 31b by the first helium irradiation 31 gradually decreases from the wafer back surface side toward the first helium arrival position 31a side It is confirmed that you are doing.
  • the concentration gradient in the direction from the first helium arrival position 31a toward the wafer backside was 6.23 ⁇ 10 13 / cm 3 to 7.27 ⁇ 10 13 / cm 3 .
  • the carrier concentration is significantly reduced at the portion on the wafer back surface side (the second helium arrival position 34 a) of the first helium passage region 31 b due to the second helium irradiation 34.
  • the first helium passage region 31 b has a carrier concentration distribution which gradually decreases from the back surface of the wafer toward the first helium arrival position 31 a.
  • the carrier concentration at the first helium arrival position 31a can be significantly reduced and, of the first helium passage region 31b, It has been confirmed that the carrier concentration of the portion away from the first helium arrival position 31a can be slightly reduced.
  • the carrier concentration of the portion 42 deeper than the first helium arrival position 31a from the back surface of the wafer is the same as the carrier concentration of the silicon wafer (corresponding to the carrier concentration of the n ⁇ -type drift layer 1). It was confirmed that they were not affected by 31, 34.
  • the carrier concentration was significantly reduced also at the second helium arrival position 34 a where the second defect layer 11 b is formed by the second helium irradiation 34. It has been confirmed that a lattice defect is also formed over the entire second helium passage region 34b by the second helium irradiation 34, and the carrier concentration in the portion away from the second helium arrival position 34a is slightly reduced.
  • the carrier concentration of the portion 43 on the wafer rear surface side with respect to the second helium arrival position 34 a was 5.0 ⁇ 10 13 / cm 3 .
  • protons are irradiated from the back surface of the substrate and helium is irradiated and annealed at a deeper range than the proton irradiation, thereby forming protons formed by proton irradiation.
  • An n-type layer containing proton and helium can be formed as an n-type FS layer at a position deeper from the back surface of the substrate than the n-type layer contained.
  • the n-type layer containing this proton and helium is in contact with the n-type layer by proton irradiation, and has a carrier concentration distribution which decreases with a gentle slope than the n-type layer by proton irradiation toward the front side of the substrate. .
  • n-type FS layer consisting of an n-type layer containing proton and an n-type layer containing proton and helium at a deep position from the back surface of the substrate inside the n - type drift layer it can.
  • the n-type FS layer can be formed with good controllability, reaching the deep position from the back surface of the substrate by proton irradiation and helium irradiation, so that the reliability of the RB-IGBT can be improved. it can.
  • a type FS layer can be formed. For this reason, it is not necessary to use the expensive manufacturing apparatus which can irradiate a proton with high acceleration rather than a general proton irradiation apparatus, and the increase in cost can be prevented.
  • FIG. 8 is an explanatory view of the structure of the semiconductor device according to the second embodiment.
  • FIG. 8 (a) shows a cross sectional structure
  • FIG. 8 (b) shows a carrier concentration distribution in the depth direction from the back surface of the substrate taken along the line BB 'in FIG. 8 (a).
  • the semiconductor device according to the second embodiment is one in which the first embodiment is applied to an RC-IGBT in which an n-type layer (hereinafter referred to as a first n-type layer) 50a formed by proton irradiation is one stage.
  • a first n-type layer hereinafter referred to as a first n-type layer
  • the n-type FS layer 50 includes a first step n-type layer 50a by proton irradiation and an n-type layer 50b by proton irradiation and helium irradiation (hereinafter referred to as a second n-type layer).
  • a first step n-type layer 50a by proton irradiation and an n-type layer 50b by proton irradiation and helium irradiation hereinafter referred to as a second n-type layer.
  • the first n-type layer 50 a is provided at a position near the back surface of the substrate inside the n ⁇ -type drift layer 1, that is, in the vicinity of the p + -type collector region 12 and the n + -type cathode region 13.
  • the first n-type layer 50a may be provided under the same conditions as the n-type layer closest to the back surface of the substrate among the plurality of n-type layers constituting the n-type FS layer in the first embodiment.
  • the second n-type layer 50 b is a diffusion containing proton and helium formed by proton irradiation to form the first n-type layer 50 a and the first helium irradiation 31 (or the second helium irradiation 34 or both) It is a layer.
  • the range of the first helium irradiation 31 (or the second helium irradiation 34 or both) is deeper than the range Rp of proton irradiation from the rear surface of the substrate.
  • the second n-type layer 50 b is provided at a deeper position than the first n-type layer 50 a from the back surface of the substrate.
  • the second n-type layer 50b is in contact with the anode side of the first n-type layer 50a, and has a peak of carrier concentration at a position deeper than the first n-type layer 50a from the back surface of the substrate.
  • the second n-type layer 50b has a carrier concentration peak lower than that of the first n-type layer 50a, and is substantially flat and decreases at a gentle slope as compared to the first n-type layer 50a from the peak position to the anode side. It has carrier concentration distribution.
  • the thickness t3 of the second n-type layer 50b may be thicker than the thickness t4 of the first n-type layer 50a (t3> t4).
  • the proton irradiation in step S16 may be performed only once in the method of manufacturing the semiconductor device according to the first embodiment (see FIG. 2B).
  • the carrier concentration distribution on the anode side of the n-type FS layer in the vicinity of the p + -type collector region and the n + -type cathode region of the n ⁇ -type drift layer in the depth direction It is possible to make a smooth impurity concentration distribution with a relatively wide width (thickness). Therefore, the switching characteristics of the RC-IGBT can be adjusted.
  • FIG. 9 is an explanatory view of the structure of the semiconductor device according to the third embodiment.
  • FIG. 9 (a) shows a cross sectional structure
  • FIG. 9 (b) shows a carrier concentration distribution in the depth direction from the back surface of the substrate along the cutting line CC 'in FIG. 9 (a).
  • the semiconductor device according to the third embodiment differs from the semiconductor device according to the second embodiment in a predetermined position deep from the back surface of the substrate inside the n ⁇ type drift layer 1 (for example, a depth of about 30 ⁇ m to 60 ⁇ m from the back surface of the substrate) Or a broad buffer structure in which one n-type FS layer 51 is provided as a broad buffer layer at a depth of about 60 ⁇ m or more.
  • the broad buffer structure is a structure provided with a broad buffer layer having a peak at the center in the depth direction and having a carrier concentration distribution which decreases from the peak position toward both main surface sides of the substrate.
  • the n-type FS layer 51 includes the first n-type layer 51a by proton irradiation and the n-type layers by proton irradiation and helium irradiation (hereinafter referred to as second and third n-type layers Layers 51b and 51c).
  • the first n-type layer 51 a is provided at a deep position from the back surface of the substrate inside the n ⁇ -type drift layer 1 from the IGBT region 21 to the diode region 22.
  • the first n-type layer 51a is a diffusion layer containing protons, which is formed by one proton irradiation.
  • the n-type FS layer 51 has second and third n-type layers 51b and 51c on both substrate main surface sides of the first n-type layer 51a.
  • the second and third n-type layers 51 b and 51 c are diffusion layers formed by proton irradiation and first helium irradiation 31 and containing proton and helium. That is, as in the first embodiment, the second and third n-type layers 51b and 51c are provided at a deeper position from the back surface of the substrate than the range Rp of proton irradiation, as in the first embodiment.
  • the second and third n-type layers 51 b and 51 c are provided in the diode region 22.
  • the second and third n-type layers 51 b and 51 c may extend to the vicinity of the boundary between the IGBT region 21 and the diode region 22.
  • the second n-type layer 51b is in contact with the anode side of the first n-type layer 51a, and has a peak of carrier concentration at a position deeper than the first n-type layer 51a from the back surface of the substrate.
  • the second n-type layer 51b has a lower carrier concentration peak than that of the first n-type layer 51a due to proton irradiation, and decreases with a gentle slope as it goes from the peak position to the anode side than the first n-type layer 51a. It has a substantially flat carrier concentration distribution.
  • the third n-type layer 51c is in contact with the cathode side of the first n-type layer 51a, and has a peak of carrier concentration at a position deeper than the first n-type layer 51a from the back surface of the substrate.
  • the third n-type layer 51c has a lower carrier concentration peak than that of the first n-type layer 51a due to proton irradiation, and decreases with a gentle slope from the peak position toward the cathode side as compared to the first n-type layer 51a. It has a substantially flat carrier concentration distribution.
  • the thicknesses t5 and t6 of the second and third n-type layers 51b and 51c may be larger than the thickness t7 of the first n-type layer 51a (t5> t7 and t6> t7). Further, the n-type FS layer 51 has the second and third n-type layers 51b and 51c, so that the thickness t8 is relatively large.
  • proton irradiation in step S16 may be performed at a deeper range Rp from the back surface of the substrate than in the second embodiment.
  • the non-activated protons in the first n-type layer 51a are diffused in the diode region 22 to the both substrate main surface sides of the first n-type layer 51a by the annealing in step S19.
  • the carrier concentration has a peak on each of the substrate main surface sides of the first n-type layer 51a, and the carrier concentration decreases with a gentle slope compared to the first n-type layer 51a from the peak position to each substrate main surface side.
  • Two n-type layers having a distribution are formed in the diode region 22.
  • the two n-type layers are the second and third n-type layers 51 b and 51 c.
  • FIG. 10 is an explanatory view showing a carrier concentration distribution of another example of the semiconductor device according to the third embodiment.
  • the defect layer 11b is not shown.
  • 10 (a) and 10 (b) show carrier concentration distributions in the depth direction from the back surface of the substrate in the diode region 22.
  • the range of the first helium irradiation 31 (the first helium passage region 31d of the first helium irradiation 31) is in the vicinity of the range Rp of proton irradiation and the range Rp of proton irradiation It may be shallow from the back side of the substrate.
  • the third n-type layer 51c containing proton and helium is formed only on the cathode side of the first n-type layer 51a.
  • the configuration of the third n-type layer 51c is similar to, for example, the third n-type layer 51c of the semiconductor device according to the third embodiment shown in FIG.
  • the range of the first helium irradiation 31 (the first helium passage region 31e of the first helium irradiation 31) is in the vicinity of the range Rp of the proton irradiation and the flying of the proton irradiation.
  • the depth may be deeper from the rear surface of the substrate than Rp.
  • second and third n-type layers 51d and 51c containing proton and helium are formed on the anode side and the cathode side of the first n-type layer 51a, respectively.
  • the second n-type layer 51 d on the anode side is located in the range of the half width of the peak of the defect layer formed by the first helium irradiation 31 and contains many lattice defects. For this reason, the second n-type layer 51d has a higher carrier concentration peak than the third n-type layer 51c on the cathode side, is steeper than the third n-type layer 51c, and has a peak higher than the first n-type layer 51a It also has a carrier concentration distribution that decreases with a gentle slope.
  • the configuration of the third n-type layer 51c is similar to, for example, the third n-type layer 51c of the semiconductor device according to the third embodiment shown in FIG.
  • the same effect as that of the first embodiment can be obtained.
  • the first n-type layer by proton irradiation in which the carrier concentration decreases at a steep slope from the peak position as in the conventional case and the first n-type layer are in contact with the first n-type layer.
  • a broad buffer layer can be formed having the second and third n-type layers in which the carrier concentration gradually decreases.
  • the semiconductor device of the broad buffer structure can obtain a soft recovery reverse recovery current / voltage waveform at high speed operation and has a high effect of suppressing oscillation of the reverse recovery current / voltage waveform. Therefore, it is possible to provide a power semiconductor device such as an IGBT having high speed, low loss, and soft recovery characteristics, which is useful for a power control device or the like.
  • FIG. 11 is an explanatory view of the structure of the semiconductor device according to the fourth embodiment.
  • FIG. 11 (a) shows a cross sectional structure
  • FIG. 11 (b) shows a carrier concentration distribution in the depth direction from the rear surface of the substrate along the cutting line DD 'in FIG. 11 (a).
  • the semiconductor device according to the fourth embodiment is different from the semiconductor device according to the third embodiment in that two n-type FS layers (hereinafter referred to as first and second n-type FS layers) 51 having different depths from the back surface of the substrate. , 52 are provided.
  • first and second n-type FS layers two n-type FS layers
  • the configuration of the first n-type FS layer 51 is, for example, the same as the n-type FS layer of the third embodiment.
  • the second n-type FS layer 52 has a plurality of steps (here, four steps) of n-type layers 52a to 52d having different depths from the back surface of the substrate.
  • the plurality of n-type layers (hereinafter referred to as first to fourth n-type layers) 52a to 52d of the second n-type FS layer 52 are diffusion layers formed by plural times of proton irradiation with different ranges Rp.
  • the configuration of the second n-type FS layer 52 is, for example, the same as the first to fourth n-type layers formed by proton irradiation among the plurality of n-type layers forming the n-type FS layer of the first embodiment. It may be.
  • reference numerals 52a to 52d are given in the depth direction from the rear surface of the substrate in order from the first n-type layer 52a closest to the rear surface of the substrate.
  • the first n-type of the first n-type FS layer 51 is irradiated with protons (a plurality of proton irradiations) in step S16.
  • the layer 51a may be formed, and the first to fourth n-type layers 52a to 52d of the second n-type FS layer 52 may be formed.
  • FIG. 11 shows a state in which the second defect layer 11b by the second helium irradiation 34 in step S18 is formed in the vicinity of the second n-type layer 52b (the same applies to FIGS. 12 and 14).
  • FIG. 12 is an explanatory view of the structure of the semiconductor device according to the fifth embodiment.
  • 13 and 14 are cross-sectional views showing the semiconductor device according to the fifth embodiment in the process of being manufactured.
  • the semiconductor device according to the fifth embodiment is different from the semiconductor device according to the fourth embodiment in the second and third n-type layers (n-type layer by proton irradiation and helium irradiation) 51e constituting the first n-type FS layer 51.
  • 51 f is provided from the IGBT region 21 to the diode region 22.
  • the first n-type layer (by proton irradiation) 51a of the first n-type FS layer 51 is in a state of being sandwiched by the second and third n-type layers 51e and 51f respectively disposed on the substrate main surface side.
  • the first defect layer 11 a is provided from the IGBT region 21 to the diode region 22.
  • the first helium irradiation 31 in step S18 may be performed from the IGBT region 21 to the diode region 22. That is, as shown in FIG. 13, in the first helium irradiation 31 of step S18, a thick metal plate (see FIG. 3) is not arranged between the semiconductor substrate and the absorber 32. Thereby, as shown in FIG. 14, the entire IGBT region 21 and the diode region 22 become the first helium passage region 31 b (hatched portion with diagonal lines).
  • FIG. 14 shows a state in which the second helium irradiation 34 is performed in step S18. Therefore, second and third n-type layers 51e and 51f are formed over the diode region 22 and the IGBT region 21 respectively on the substrate main surface side of the first n-type layer 51a by annealing in step S19.
  • the fifth embodiment may be applied to the first to third embodiments, and the n-type layer by proton irradiation and helium irradiation formed in each of the first to third embodiments may be formed from the IGBT region 21 to the diode region 22. .
  • FIG. 15 is a flowchart showing an outline of a method of manufacturing a semiconductor device according to the sixth embodiment.
  • the semiconductor device manufacturing method according to the sixth embodiment is different from the semiconductor device manufacturing method according to the first embodiment in that the order of proton irradiation and helium irradiation is changed. That is, proton irradiation is performed after helium irradiation.
  • steps from formation of a MOS gate (step S1) to formation of a surface protective film (step S15) are sequentially performed.
  • step S21 helium irradiation is performed.
  • step S21 The method and conditions of the helium irradiation in step S21 are the same as the helium irradiation in the first embodiment.
  • step S22 proton irradiation is performed (step S22).
  • step S23 the protons in the semiconductor substrate are activated by heat treatment (annealing), and lattice defects caused by helium irradiation are recovered (step S23).
  • step S21 heat treatment for recovering lattice defects caused by helium irradiation is not performed before proton irradiation in step S22.
  • the annealing conditions in step S23 are, for example, the same as the annealing conditions for activating the protons in the first embodiment.
  • the method of manufacturing a semiconductor device according to the sixth embodiment may be applied when manufacturing the semiconductor devices according to the second to fifth embodiments.
  • the effects of the structure of the semiconductor device of the first to fifth embodiments can be obtained.
  • the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.
  • the trench gate structure RC-IGBT is described as an example in each embodiment described above, the present invention can be applied to various semiconductor devices provided with an n-type FS layer such as an IGBT alone or a diode alone.
  • the case of performing the first helium irradiation to control the carrier lifetime is described as an example, but the n-type including proton and helium to be the n-type FS layer is described.
  • First helium irradiation may be performed for the purpose of forming a layer.
  • the semiconductor device and the method for manufacturing the semiconductor device according to the present invention are useful for a power semiconductor device used for a power conversion device such as an inverter or a power supply device such as various industrial machines.

Abstract

基板裏面側から異なる飛程で複数回のプロトン照射を行い、深さの異なる第１～４ｎ型層（１０ａ）～（１０ｄ）を形成した後、プロトンを活性化させる。次に、基板裏面からプロトン照射の飛程よりも深い位置にヘリウムを照射し、格子欠陥を導入する。格子欠陥量を調整する熱処理時に、第４ｎ型層（１０ｄ）中の活性化されていないプロトンが拡散され、第４ｎ型層（１０ｄ）のアノード側に、第４ｎ型層（１０ｄ）に接し、かつアノード側に向うにしたがって第４ｎ型層（１０ｄ）よりもなだらかな傾斜で減少するキャリア濃度分布を有する第５ｎ型層（１０ｅ）が形成される。このプロトンおよびヘリウムを含む第５ｎ型層（１０ｅ）と、プロトンを含む第１～４ｎ型層（１０ａ）～（１０ｄ）とでｎ型ＦＳ層（１０）が構成される。このようにすることで、信頼性を向上させることができ、かつ低コスト化を図ることができる半導体装置を提供すること。

Description

半導体装置および半導体装置の製造方法
　この発明は、半導体装置および半導体装置の製造方法に関する。
　従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）と、このＩＧＢＴに逆並列に接続した還流ダイオード（ＦＷＤ：Ｆｒｅｅ　Ｗｈｅｅｌｉｎｇ　Ｄｉｏｄｅ）とを同一半導体基板上に一体化した逆導通型ＩＧＢＴ（ＲＣ（Ｒｅｖｅｒｓｅ　Ｃｏｎｄｕｃｔｉｎｇ）－ＩＧＢＴ）が公知である。ＲＣ－ＩＧＢＴなどのパワー半導体装置では、ｎ-型ドリフト層のキャリアライフタイムを制御したり、ｎ-型ドリフト層の内部にｎ型フィールドストップ（ＦＳ：Ｆｉｅｌｄ　Ｓｔｏｐ）層を形成したり、することが一般的である。
　従来のＦＳ型ＲＣ－ＩＧＢＴの製造方法について説明する。図１６は、従来のＦＳ型ＲＣ－ＩＧＢＴの製造方法の概要を示すフローチャートである。まず、通常採用される厚い状態の半導体ウエハのおもて面側に、一般的な方法により、ＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）、層間絶縁膜およびおもて面電極（電極パッド）などのおもて面素子構造を形成する（ステップＳ１０１）。次に、半導体ウエハを裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削する（ステップＳ１０２）。次に、半導体ウエハの研削後の裏面からリン（Ｐ）やセレン（Ｓｅ）をイオン注入し、半導体ウエハの裏面の表面層に、ＩＧＢＴ領域からダイオード領域にわたってｎ型ＦＳ層を形成する（ステップＳ１０３）。
　次に、半導体ウエハの裏面からボロン（Ｂ）をイオン注入し、半導体ウエハの裏面の表面層の、ｎ型ＦＳ層よりも浅い位置に、ＩＧＢＴ領域からダイオード領域にわたってｐ+型コレクタ領域を形成する（ステップＳ１０４）。次に、フォトリソグラフィにより、半導体ウエハの裏面に、ダイオード領域に対応する部分を開口したレジストマスクを形成する（ステップＳ１０５）。次に、このレジストマスクをマスクとして半導体ウエハの裏面からリンをイオン注入し、半導体ウエハの裏面の表面層の、ダイオード領域におけるｐ+型コレクタ領域をｎ型に反転させてｎ+型カソード領域を形成する（ステップＳ１０６）。次に、灰化（アッシング）処理によりレジストマスクを除去する（ステップＳ１０７）。
　次に、半導体ウエハにイオン注入した不純物を熱処理により拡散させる（ステップＳ１０８）。次に、半導体ウエハのおもて面に、ポリイミド表面保護膜を形成する（ステップＳ１０９）。次に、半導体ウエハにヘリウム（Ｈｅ）または電子線を照射して、ｎ-型ドリフト層にライフタイムキラーとなる格子欠陥（結晶欠陥）を導入する（ステップＳ１１０）。次に、熱処理（アニール）によりヘリウムまたは電子線による格子欠陥を回復させて半導体ウエハ中の格子欠陥量を調整する。これにより、キャリアライフタイムを調整する（ステップＳ１１１）。次に、半導体ウエハの裏面に、ｐ+型コレクタ領域およびｎ+型カソード領域に接する裏面電極を形成する（ステップＳ１１２）。その後、半導体ウエハを切断（ダイシング）して個々のチップ状に個片化することで、従来のＲＣ－ＩＧＢＴが完成する。
　ＲＣ－ＩＧＢＴのキャリアライフタイムを制御する方法として、ダイオード側のｎ-型層中のｐｎ接合近傍のキャリアライフタイム制御と、ｎ-ｎ+接合近傍のキャリアライフタイム制御とを、それぞれプロトン（Ｈ+）を両主面から照射することによって制御する方法が提案されている（例えば、下記特許文献１（第０００７，００１４段落、第１図）参照。）。下記特許文献１では、ｎ-型層中のｐｎ接合およびｎ-ｎ+接合にそれぞれ近い側の主面からプロトンを照射している。また、ｎ-型層中のｐｎ接合近傍およびｎ-ｎ+接合近傍のキャリアライフタイムを、プロトンと電子線とを二重に照射することにより制御することが提案されている。
　また、別の方法として、Ｈｅ線マスクで基板裏面のうちのダイオード領域を覆い、ＩＧＢＴ領域にヘリウムを打ち込み、その後、基板裏面のうちのＩＧＢＴ領域の活性領域をＨｅ線マスクで覆い、ダイオード領域およびＩＧＢＴ領域の外縁部にヘリウムを打ち込むことでキャリアライフタイムを制御する方法が提案されている（例えば、下記特許文献２（第００５３，００５６～００５７段落、第４，５図）参照。）。下記特許文献２では、Ｈｅ線マスクによってヘリウムの飛程を調整し、ＩＧＢＴ領域のコレクタ層全域と、ダイオード領域のドリフト層、ＦＳ層およびカソード層の全域とに低ライフタイム領域を形成している。
　また、ＲＣ－ＩＧＢＴのキャリアライフタイムを制御する別の方法として、ＩＧＢＴ領域とダイオード領域の両方に亘り、おもて面のｐ型アノード層およびＭＯＳゲート領域のトレンチゲートより少し深い位置に第１の低ライフタイム領域と、裏面のｎ型カソード層およびｐ型コレクタ層から少し基板内側の深い位置に第２の低ライフタイム領域と、を形成する方法が提案されている（例えば下記特許文献３、第００２６，００３５～００４０段落、第６図等を参照）。下記特許文献３では、第１の低ライフタイム領域は表面または裏面からヘリウム（Ｈｅ）を照射し、第２の低ライフタイム領域は裏面からヘリウム（Ｈｅ）を照射してそれぞれ所定の深さに結晶欠陥密度がピークとなるよう形成する方法が記載されている。また、第２の低ライフタイム領域がダイオード領域にも設けられていると、ＩＧＢＴ領域のスイッチング速度をさらに改善することができるとの記載がある。
　さらに、ダイオードのキャリアライフタイムを制御する方法として、プロトン照射やヘリウム照射などの粒子線照射によりｎ+型カソード層内に第１の低キャリアライフタイム領域を形成し、プロトン照射などの粒子線照射によりｐ型アノード層のｎ-型カソード層内に第２の低キャリアライフタイム領域を形成する方法が提案されている（例えば下記特許文献４、第００４７～００５２、第４図等を参照）。下記特許文献４には、粒子線照射は半導体基板のどちらの面から行ってもよいとの記載がある。
特開平０８－１０２５４５号公報 特開２０１２－０４３８９１号公報 特開２０１１－２３８８７２号公報 特開平１０－０７４９５９号公報
　しかしながら、上述したようにリンやセレンのイオン注入でｎ型ＦＳ層を形成する場合は、ウエハ裏面から深い位置にｎ型ＦＳ層を制御性良く形成することが難しく、ＩＧＢＴのターンオフ振動やダイオードの逆回復振動を抑制することができない。一方、プロトン照射であればｎ型ＦＳ層を制御性良く形成することができる。しかしながら、プロトンの照射深さは製造装置の能力に依存するため、ウエハ裏面から深い位置にまで達するｎ型ＦＳ層を形成するためには、高加速度でプロトンを照射可能な高価な製造装置を必要とし、コストが増大するという問題がある。
　この発明は、上述した従来技術による問題点を解消するため、ドリフト層の内部に、ドリフト層と同導電型で、かつドリフト層よりもキャリア濃度の高い半導体層を有する半導体装置において、信頼性を向上させることができ、かつ低コスト化を図ることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板の一方の主面側から第１所定深さを飛程としてプロトンを照射し、プロトンを含み、前記第１所定深さにキャリア濃度のピークを有する第１導電型の第１半導体層を形成する第１照射工程を行う。次に、熱処理によりプロトンを活性化させる第１熱処理工程を行う。次に、前記半導体基板の一方の主面側から前記第１所定深さよりも深い第２所定深さを飛程としてヘリウムを照射し、前記半導体基板に格子欠陥を導入する第２照射工程を行う。次に、熱処理により、前記半導体基板中の前記格子欠陥の量を調整する第２熱処理工程を行う。前記第２熱処理工程では、前記第１半導体層よりも前記半導体基板の他方の主面側に、プロトンおよびヘリウムを含み、前記第１半導体層に接する第１導電型の第２半導体層を形成する。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２熱処理工程では、前記第１半導体層よりもキャリア濃度のピークが低く、かつ前記半導体基板の他方の主面側に向うにしたがって前記第１半導体層よりもなだらかな傾斜で減少するキャリア濃度分布を有する前記第２半導体層を形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１照射工程の前に、前記半導体基板の他方の主面側に第２導電型半導体領域を形成する工程をさらに含む。前記第２導電型半導体領域と前記半導体基板との間のｐｎ接合から前記半導体基板の一方の主面側に伸びる空乏層の伸びを抑制するフィールドストップ層として、前記第１半導体層および前記第２半導体層を形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１照射工程では、異なる飛程でプロトンを複数回照射し、前記半導体基板の一方の主面からの深さの異なる複数の前記第１半導体層を形成する。複数の前記第１半導体層のうち、前記半導体基板の一方の主面から最も深い位置に形成する前記第１半導体層を、前記第１所定深さを飛程とするプロトン照射により形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２熱処理工程では、さらに、前記第１半導体層よりも前記半導体基板の一方の主面側に、前記第１半導体層に接する、プロトンおよびヘリウムを含む第１導電型の第３半導体層を形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２熱処理工程では、前記第１半導体層よりもキャリア濃度のピークが低く、かつ前記半導体基板の一方の主面側に向うにしたがって前記第１半導体層よりもなだらかな傾斜で減少するキャリア濃度分布を有する前記第３半導体層を形成することを特徴とする。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板の内部に、プロトンを含む第１導電型の第１半導体層が設けられている。前記第１半導体層は、前記半導体基板の一方の主面から第１所定深さにキャリア濃度のピークを有する。前記第１半導体層よりも前記半導体基板の他方の主面側に、プロトンおよびヘリウムを含む第１導電型の第２半導体層が設けられている。前記第２半導体層は、前記第１半導体層に接する。
　また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層は、前記第１半導体層よりもキャリア濃度のピークが低く、かつ前記半導体基板の他方の主面側に向うにしたがって前記第１半導体層よりもなだらかな傾斜で減少するキャリア濃度分布を有することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の他方の主面側に設けられた第２導電型半導体領域をさらに備える。前記第１半導体層および前記第２半導体層は、前記第２導電型半導体領域と前記半導体基板との間のｐｎ接合から前記半導体基板の一方の主面側に伸びる空乏層の伸びを抑制するフィールドストップ層であることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の一方の主面からの深さの異なる複数の前記第１半導体層を備える。複数の前記第１半導体層のうち、前記半導体基板の一方の主面から最も深い位置に設けられた前記第１半導体層は、前記第１所定深さにキャリア濃度のピークを有することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層よりも前記半導体基板の一方の主面側に設けられ、前記第１半導体層に接する、プロトンおよびヘリウムを含む第１導電型の第３半導体層を備えることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体層は、前記第１半導体層よりもキャリア濃度のピークが低く、かつ前記半導体基板の一方の主面側に向うにしたがって前記第１半導体層よりもなだらかな傾斜で減少するキャリア濃度分布を有することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の一方の主面から前記第１所定深さよりも深い第２所定深さに含まれるヘリウムの格子欠陥からなる欠陥層をさらに備えることを特徴とする。
　上述した発明によれば、第２熱処理工程により第１半導体層中の活性化されていないプロトンが拡散されることで、この拡散されたプロトンと、当該第１半導体層付近にヘリウム照射により導入されたヘリウムと、を含む第２半導体層を、第１半導体層に接するように形成することができる。このため、例えばフィールドストップ層やブロードバッファ層として、第１，２半導体層からなる厚さの厚い半導体層をプロトン照射装置の性能によらず制御性よく形成することができる。
　本発明にかかる半導体装置および半導体装置の製造方法によれば、ドリフト層の内部に、ドリフト層と同導電型で、かつドリフト層よりもキャリア濃度の高いフィールドストップ層やブロードバッファ層などの半導体層を有する半導体装置において、信頼性を向上させることができ、かつ低コスト化を図ることができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の構造を示す説明図である。 図２Ａは、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである（その１）。 図２Ｂは、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである（その２）。 図３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図４は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図５は、実施例１にかかる半導体装置のＦＳ層のキャリア濃度分布を示す特性図である。 図６は、比較例となる半導体装置のＦＳ層のキャリア濃度分布を示す特性図である。 図７は、ヘリウム照射によるキャリア濃度分布を示す特性図である。 図８は、実施の形態２にかかる半導体装置の構造を示す説明図である。 図８は、実施の形態３にかかる半導体装置の構造を示す説明図である。 図１０は、実施の形態３にかかる半導体装置の別の一例のキャリア濃度分布を示す説明図である。 図１１は、実施の形態４にかかる半導体装置の構造を示す説明図である。 図１２は、実施の形態５にかかる半導体装置の構造を示す説明図である。 図１３は、実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 図１４は、実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 図１５は、実施の形態６にかかる半導体装置の製造方法の概要を示すフローチャートである。 図１６は、従来のＦＳ型ＲＣ－ＩＧＢＴの製造方法の概要を示すフローチャートである。
　以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型とする。
（実施の形態１）
　実施の形態１にかかる半導体装置の構造について、ＲＣ－ＩＧＢＴを例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す説明図である。図１（ａ）には断面構造を示し、図１（ｂ）には図１（ａ）の切断線Ａ－Ａ'における基板裏面（半導体基板と裏面電極との境界）から深さ方向のキャリア濃度分布を示す。図１に示す実施の形態１にかかる半導体装置は、トレンチゲート構造のＩＧＢＴと、このＩＧＢＴに逆並列に接続したダイオードとを同一の半導体基板（半導体チップ）上に一体化したＲＣ－ＩＧＢＴである。具体的には、同一の半導体基板上に、ＩＧＢＴの動作領域となるＩＧＢＴ領域２１と、ダイオードの動作領域となるダイオード領域２２と、が並列に設けられている。
　ｎ-型ドリフト層１となる半導体基板のおもて面の表面層には、ＩＧＢＴ領域２１からダイオード領域２２にわたってｐ型ベース層（第２導電型半導体領域）２が設けられている。ｐ型ベース層２は、ダイオード領域２２においてｐ型アノード領域として機能する。ｐ型ベース層２を貫通してｎ-型ドリフト層１に達するトレンチ３が設けられている。トレンチ３は、ＩＧＢＴ領域２１からダイオード領域２２に向う方向に所定の間隔で例えばストライプ状の平面レイアウトに配置され、ｐ型ベース層２を複数の領域（メサ部）に分離する。トレンチ３の内部には、トレンチ３の内壁に沿ってゲート絶縁膜４が設けられ、ゲート絶縁膜４の内側にゲート電極５が設けられている。
　ＩＧＢＴ領域２１において、ｐ型ベース層２の内部には、各メサ部にそれぞれｎ+型エミッタ領域６およびｐ+型コンタクト領域７がそれぞれ選択的に設けられている。ｎ+型エミッタ領域６は、トレンチ３の内壁に設けられたゲート絶縁膜４を挟んでゲート電極５に対向する。ダイオード領域２２において、ｐ型ベース層２の内部には、ｎ+型エミッタ領域６は設けられていない。おもて面電極９は、コンタクトホールを介してｎ+型エミッタ領域６およびｐ+型コンタクト領域７に接するとともに、層間絶縁膜８によってゲート電極５と電気的に絶縁されている。おもて面電極９は、ＩＧＢＴ領域２１においてエミッタ電極として機能し、ダイオード領域２２においてアノード電極として機能する。
　ｎ-型ドリフト層１の内部には、基板裏面側に、ｎ型フィールドストップ（ＦＳ）層１０が設けられている。ｎ型ＦＳ層１０は、オフ時にｐ型ベース層２とｎ-型ドリフト層１との間のｐｎ接合からｐ+型コレクタ領域１２側に伸びる空乏層の伸びを抑制する機能を有する。ｎ型ＦＳ層１０は、ＩＧＢＴ領域２１からダイオード領域２２にわたって、基板裏面からの深さの異なる複数段（ここでは４段とする）のｎ型層（第１半導体層）１０ａ～１０ｄを有する。図１では、基板裏面に最も近い第１ｎ型層１０ａから順に、基板裏面から深さ方向に符号１０ａ～１０ｄを付す。これら複数段のｎ型層（以下、第１～４ｎ型層とする）１０ａ～１０ｄは、飛程（射影飛程（入射角に沿った投影長））Ｒｐの異なる複数回のプロトン（Ｈ+）照射により形成された、プロトンを含む拡散層である。
　プロトンを含む拡散層とは、プロトンすなわち水素（Ｈ）と、主にプロトン照射時に形成された空孔（Ｖ）と、半導体基板に含まれている酸素（Ｏ）との複合欠陥（ＶＯＨ）を含むドナー層である。ＶＯＨ複合欠陥は、水素関連ドナーまたは水素ドナーと呼ばれるドナーで、シリコンあるいはシリコンを含む半導体においてドナーを示す欠陥である。以下、単に水素ドナーと呼ぶことにする。
　第１～４ｎ型層１０ａ～１０ｄは、それぞれ、プロトン照射のプロトンの到達位置（基板裏面から飛程Ｒｐ分の深さ位置）をピーク（極大値）とし、当該ピーク位置から基板両主面側（アノード側およびカソード側）にそれぞれ向うにしたがって急峻に減少するキャリア濃度分布を有する。基板裏面に最も近い第１ｎ型層１０ａのキャリア濃度のピークは、後述するｐ+型コレクタ領域１２およびｎ+型カソード領域１３のキャリア濃度よりも低く、かつ他の第２～４ｎ型層１０ｂ～１０ｄのキャリア濃度のピークよりも高い。第１ｎ型層１０ａは、ｐ+型コレクタ領域１２およびｎ+型カソード領域１３に接していてもよい。第１～４ｎ型層１０ａ～１０ｄは、基板裏面から深い位置に配置されるほど、キャリア濃度のピークが低くなっている。第２～４ｎ型層１０ｂ～１０ｄのキャリア濃度のピークはほぼ同程度であってもよい。プロトンを用いることで、制御性良く基板裏面から所定の深さに第１～４ｎ型層１０ａ～１０ｄを形成することができる。
　さらに、ｎ型ＦＳ層１０は、基板裏面から第４ｎ型層１０ｄよりも深い位置にｎ型層（以下、第５ｎ型層（第２半導体層）とする）１０ｅを有する。第５ｎ型層１０ｅは、ダイオード領域２２に設けられている。第５ｎ型層１０ｅは、ＩＧＢＴ領域２１の、ダイオード領域２２との境界付近にまで延在していてもよい。また、第５ｎ型層１０ｅは、第４ｎ型層１０ｄを形成するためのプロトン照射と、例えばｎ-型ドリフト層１のキャリアライフタイムを制御するためのヘリウム（Ｈｅ）照射とにより形成された、プロトンおよびヘリウムを含む拡散層である。第５ｎ型層１０ｅは、第４ｎ型層１０ｄのアノード側に接し、基板裏面から第４ｎ型層１０ｄよりも深い位置にキャリア濃度のピークを有する。また、第５ｎ型層１０ｅは、プロトン照射による第１～４ｎ型層１０ａ～１０ｄよりもキャリア濃度のピークが低く、かつ当該ピーク位置からアノード側に向うにしたがって第１～４ｎ型層１０ａ～１０ｄよりもなだらかな傾斜で減少するほぼ平坦なキャリア濃度分布を有する。第５ｎ型層１０ｅの厚さｔ１は、第４ｎ型層１０ｄの厚さｔ２よりも厚い（ｔ１＞ｔ２）。すなわち、基板裏面から最も深い位置には、ｎ型ＦＳ層１０として、第４，５ｎ型層１０ｄ，１０ｅからなる厚さ（＝ｔ１＋ｔ２）の厚いｎ型層が配置されている。
　また、ｎ-型ドリフト層１の内部には、ダイオード領域２２において、基板裏面から第５ｎ型層１０ｅよりも深い位置に、ヘリウム（Ｈｅ）照射によりライフタイムキラーとなる空孔（Ｖ）などの格子欠陥（×印で示す）を導入してなる欠陥層（以下、第１欠陥層とする）１１ａが設けられている。第１欠陥層１１ａは、ＩＧＢＴ領域２１の、ダイオード領域２２との境界付近にまで延在していてもよい。ｎ-型ドリフト層１のキャリア濃度は、第１欠陥層１１ａを設けた部分で他の部分より低くなっている。このため、ダイオード領域２２においてｎ-型ドリフト層１のキャリアライフタイムが短くなり、ダイオードの逆回復時のキャリアの消滅を早めて逆回復損失を低減させることができる。
　また、ｎ-型ドリフト層１のキャリア濃度は、第１欠陥層１１ａを設けた部分で半導体基板のキャリア濃度（インゴットのキャリア濃度）より低く、かつｎ型ＦＳ層１０を設けた部分で半導体基板のキャリア濃度よりも高くなっている。これにより、ダイオード領域２２においてｎ-型ドリフト層１のアノード側よりもカソード側でキャリアライフタイムが長くなる。このため、ダイオードの逆回復時の電流・電圧波形Ｉｒｐ，Ｖｒｐの発振や、電圧波形Ｖｒｐの発振によるサージ（過渡的な異常電圧ｄＶ／ｄｔ）が生じにくい。そして、第５ｎ型層１０ｅが設けられることで、ｎ型ＦＳ層１０は従来よりも基板裏面から深い位置まで達する幅の広いキャリア濃度分布を有するため、従来よりもソフトリカバリーな逆回復電流・電圧波形Ｉｒｐ，Ｖｒｐが得られる。
　さらに、ヘリウム照射による欠陥層（以下、第２欠陥層とする）１１ｂを、ｎ-型ドリフト層１の、ｐ+型コレクタ領域１２およびｎ+型カソード領域１３との境界付近に形成してもよい。ｎ-型ドリフト層１の、第２欠陥層１１ｂを設けた部分付近のキャリア濃度を低減させて所定のキャリア濃度に調整することができるため、ＲＣ－ＩＧＢＴのスイッチング特性を調整することができる。図１には、第２ｎ型層１０ｂ付近に第２欠陥層１１ｂを形成した状態を示す。この場合、第２ｎ型層１０ｂ付近のキャリア濃度を低減させて調整することができる。
　半導体基板の裏面の表面層の、ｎ型ＦＳ層１０よりも浅い位置には、ＩＧＢＴ領域２１にｐ+型コレクタ領域１２が設けられ、ダイオード領域２２にｎ+型カソード領域１３が設けられている。ｎ+型カソード領域１３は、ｐ+型コレクタ領域１２に隣接する。ｐ+型コレクタ領域１２およびｎ+型カソード領域１３は、ｎ型ＦＳ層１０の最も基板裏面側の第１ｎ型層１０ａに接していてもよい。裏面電極１４は、ｐ+型コレクタ領域１２およびｎ+型カソード領域１３の表面（ｎ-型半導体基板の裏面全体）に設けられている。裏面電極１４は、ＩＧＢＴ領域２１においてコレクタ電極として機能し、ダイオード領域２２においてカソード電極として機能する。
　次に、実施の形態１にかかる半導体装置の製造方法について説明する。図２Ａ，２Ｂは、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。図３，４は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、ｎ-型ドリフト層１となるｎ-型の半導体基板（半導体ウエハ）のおもて面側に、一般的な方法により、トレンチ３、ゲート絶縁膜４およびゲート電極５を順に形成してＭＯＳゲートを形成する（ステップＳ１）。次に、ボロン（Ｂ）などのｐ型不純物のイオン注入により、基板おもて面全体の表面層に、トレンチ３よりも浅い深さでｐ型ベース層２を形成する（ステップＳ２）。
　次に、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物のイオン注入により、ＩＧＢＴ領域２１のｐ型ベース層２の内部にｎ+型エミッタ領域６を選択的に形成する（ステップＳ３）。次に、ボロンなどのｐ型不純物のイオン注入により、ＩＧＢＴ領域２１のｐ型ベース層２の内部にｐ+型コンタクト領域７を選択的に形成する（ステップＳ４）。このとき、ダイオード領域２２のｐ型ベース層２の内部にｐ+型コンタクト領域７を選択的に形成してもよい。ｎ+型エミッタ領域６とｐ+型コンタクト領域７とを形成する順番を入れ替えてもよい。次に、ゲート電極５を覆うように例えばＢＰＳＧ膜などの層間絶縁膜８を堆積（形成）する（ステップＳ５）。
　次に、層間絶縁膜８をパターニングしてコンタクトホールを形成し、ＩＧＢＴ領域２１においてｎ+型エミッタ領域６およびｐ+型コンタクト領域７を露出させ、ダイオード領域２２のｐ型ベース層２を露出させる（ステップＳ６）。次に、コンタクトホールの内部に、バリアメタル（不図示）を介してプラグ電極（不図示）を形成する（ステップＳ７）。次に、例えばスパッタリング法により、コンタクトホールの内部のプラグ電極に接するように、層間絶縁膜８の表面全体におもて面電極９を形成する（ステップＳ８）。次に、半導体基板を裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削する（ステップＳ９）。次に、基板裏面全体に例えばボロンなどのｐ型不純物をイオン注入し、基板裏面全体の表面層にｐ+型コレクタ領域１２を形成する（ステップＳ１０）。
　次に、フォトリソグラフィにより、基板裏面上に、ダイオード領域に対応する部分を開口したレジストマスク（不図示）を形成する（ステップＳ１１）。次に、このレジストマスクをマスクとして例えばリンなどのｎ型不純物をイオン注入し、基板裏面の表面層の、ダイオード領域２２におけるｐ+型コレクタ領域１２をｎ型に反転させてｎ+型カソード領域１３を形成する（ステップＳ１２）。次に、灰化（アッシング）処理によりレジストマスクを除去する（ステップＳ１３）。次に、レーザーアニールによりｐ+型コレクタ領域１２およびｎ+型カソード領域１３を活性化させる（ステップＳ１４）。次に、基板おもて面全体を例えばポリイミド膜などの表面保護膜（不図示）で覆った後、表面保護膜をパターニングしておもて面電極９や各電極パッドを露出させる（ステップＳ１５）。
　次に、基板裏面側からプロトンを照射してｎ型ＦＳ層１０を形成する（ステップＳ１６）。ステップＳ１６においては、例えば、基板裏面からの飛程Ｒｐが異なる複数回（例えば、ここでは４回）のプロトン照射を行い、ｎ型ＦＳ層１０として基板裏面からの深さの異なる複数段のｎ型層を形成する。このとき、基板裏面から異なる加速電圧で直接プロトンを照射することで各プロトン照射の飛程Ｒｐを調整してもよい。例えば、プロトン照射の加速電圧を３ＭｅＶ程度とすることで、照射面から６０μｍ程度の深さにキャリア濃度のピークを有する半値幅３μｍ程度のｎ型層が形成される。また、プロトン照射の加速電圧を８ＭｅＶ程度とした場合、照射面から６０μｍ程度の深さにキャリア濃度のピークを有する半値幅１０μｍ程度のｎ型層が形成される。
　また、ステップＳ１６においては、例えば、加速電圧を一定とし、それぞれ異なる厚さのアブソーバーを介してプロトンを照射することで各プロトン照射の飛程Ｒｐを調整してもよい。例えば、プロトン照射の加速電圧を４．３ＭｅＶ程度で一定とし、アブソーバーの厚さを９５μｍ程度とすることで、照射面から６０μｍ程度の深さにキャリア濃度のピークを有する半値幅１０μｍ程度のｎ型層が形成される。アブソーバーは、例えばアルミニウム（Ａｌ）など半導体基板と同程度の阻止能を有する材料でできた部材である。また、複数回のプロトン照射は、基板裏面からの飛程Ｒｐが長くなるほど、ドーズ量を低く設定する。
　なお、ステップＳ１６においては、基板裏面に近い第１ｎ型層１０ａを形成するためのプロトン照射のドーズ量が、他の第２～４ｎ型層１０ｂ～１０ｄを形成するためのプロトン照射のドーズ量よりも高ければよく、他の第２～４ｎ型層１０ｂ～１０ｄを形成するためのプロトン照射のドーズ量はほぼ同程度であってもよい。複数段のｎ型層を形成する順序は種々変更可能である。次に、熱処理（アニール）により、半導体基板中のプロトンを活性化させる（ステップＳ１７）。
　次に、図３に示すように、基板裏面からステップＳ１６のプロトン照射の飛程Ｒｐよりも深い位置を飛程とするヘリウム照射（以下、第１ヘリウム照射とする）３１を行い、ダイオード領域２２からＩＧＢＴ領域２１の、ダイオード領域２２との境界付近にわたってｎ-型ドリフト層１にライフタイムキラーとなる格子欠陥を導入する（ステップＳ１８）。例えば、第１ヘリウム照射３１の飛程は、第４ｎ型層１０ｄのアノード側の端部よりも基板裏面から深い。このとき、ヘリウムが基板おもて面側のＭＯＳゲートに達しないように、アブソーバー３２を用いて第１ヘリウム照射３１の飛程を調整することが好ましい。
　また、ステップＳ１８においては、ＩＧＢＴ領域２１の格子欠陥を導入しない部分に格子欠陥が導入されないように、半導体基板とアブソーバー３２との間に、例えばアルミニウムなど半導体基板と同程度の阻止能を有する材料でできた厚い金属板３３を配置する。金属板３３は、例えば、基板裏面全体を覆うことができる略円形状の平面形状を有する部材であり、基板裏面の第１ヘリウム照射３１の照射領域を露出する開口部３３ａを有する。この第１ヘリウム照射３１により、ヘリウムの到達位置（第１ヘリウム照射３１の飛程Ｒｐ分の深さ位置（以下、第１ヘリウム到達位置とする））３１ａに格子欠陥が多く導入され、キャリア濃度が大幅に低下する。かつ、ヘリウムが通過した領域（基板裏面から第１ヘリウム到達位置３１ａまでの領域（以下、第１ヘリウム通過領域）とする）３１ｂ全体に格子欠陥が形成される。すなわち、第１ヘリウム到達位置３１ａに第１欠陥層１１ａが形成される。かつ、第１ヘリウム到達位置３１ａから離れた部分のキャリア濃度も若干低下する。ヘリウム到達位置から離れた部分とは、ヘリウム通過領域のうち、キャリア濃度が極小値となるヘリウム到達位置を中心とするキャリア濃度分布の凹みを示す部分よりも基板裏面側の部分である。
　さらに、図４に示すように、ステップＳ１８の処理において、基板裏面からヘリウムを照射（以下、第２ヘリウム照射とする）３４し、ｎ-型ドリフト層１の、ｐ+型コレクタ領域１２およびｎ+型カソード領域１３との境界付近に格子欠陥を導入してＲＣ－ＩＧＢＴのスイッチング特性を調整してもよい。このとき、第２ヘリウム照射３４の飛程Ｒｐは、例えばアブソーバー３５を用いて調整する。この第２ヘリウム照射３４により、さらに、ヘリウムの到達位置（第２ヘリウム照射３４の飛程Ｒｐ分の深さ位置（以下、第２ヘリウム到達位置とする））３４ａに格子欠陥が多く導入され、キャリア濃度が大幅に低下する。すなわち、第２ヘリウム到達位置３４ａに第２欠陥層１１ｂが形成される。かつ、ヘリウムが通過した領域（基板裏面から第２ヘリウム到達位置３４ａまでの領域（以下、第２ヘリウム通過領域）とする）３４ｂ全体に格子欠陥が導入され、第２ヘリウム到達位置３４ａから離れた部分のキャリア濃度も若干低下する。図４において、斜線のハッチング部分は第１ヘリウム照射３１による第１ヘリウム通過領域３１ｂである。
　次に、熱処理（アニール）により、第１，２ヘリウム照射３１，３４による格子欠陥を回復させて半導体基板中の格子欠陥量を調整することにより、キャリアライフタイムを調整する（ステップＳ１９）。このとき、第４ｎ型層１０ｄ中の活性化されていないプロトンが拡散され、第４ｎ型層１０ｄのアノード側に、第４ｎ型層１０ｄに接し、かつアノード側に向うにしたがって第４ｎ型層１０ｄよりもなだらかな傾斜で減少するキャリア濃度分布を有する第５ｎ型層１０ｅが形成される（図１参照）。
　この第５ｎ型層１０ｅは第１ヘリウム通過領域３１ｂに形成され、第５ｎ型層１０ｅの内部にはプロトンとヘリウムとが共存する。また、第１～４ｎ型層１０ａ～１０ｄ中の活性化されていないプロトンが拡散され、このプロトンの拡散により第１，２ヘリウム通過領域３１ｂ，３４ｂの格子欠陥が回復される。かつ、第１，２ヘリウム到達位置３１ａ，３４ａには格子欠陥が残り、キャリア濃度が大幅に低下した状態が維持される。これにより、ダイオード領域２２においてアノード側でキャリアライフタイムが短く、かつカソード側の広い範囲でキャリアライフタイムが長くなるキャリア濃度分布を形成することができる。
　次に、半導体基板の裏面全体に、ｐ+型コレクタ領域１２およびｎ+型カソード領域１３に接する裏面電極１４を形成する（ステップＳ２０）。その後、半導体ウエハを切断（ダイシング）して個々のチップ状に個片化することで、図１に示すトレンチゲート構造のＲＣ－ＩＧＢＴが完成する。
（実施例１）
　ｎ型ＦＳ層１０のキャリア濃度分布について検証した。図５は、実施例１にかかる半導体装置のＦＳ層のキャリア濃度分布を示す特性図である。図６は、比較例となる半導体装置のＦＳ層のキャリア濃度分布を示す特性図である。まず、上述した実施の形態１にかかる半導体装置の製造方法にしたがい、上記諸条件でトレンチゲート構造のＲＣ－ＩＧＢＴを作製（製造）した（以下、実施例１とする）。具体的には、実施例１においては、ＭＣＺ（Ｍａｇｎｅｔｉｃ　ｆｉｅｌｄ　ａｐｐｌｉｅｄ　Ｃｚｏｃｈｒａｌｓｋｉ）法により作製したインゴットから切断（スライシング）したシリコンウエハ（半導体基板）を用いてＲＣ－ＩＧＢＴを作製した。シリコンウエハの比抵抗を３８Ωｃｍ（換算したキャリア濃度（インゴットのキャリア濃度）は１．１３×１０14／ｃｍ3）であり、厚さを７０μｍとした。
　ステップＳ１６において、ｎ型ＦＳ層１０として、加速電圧の異なる４回のプロトン照射により第１～４ｎ型層１０ａ～１０ｄを形成した。第１ｎ型層１０ａを形成するためのプロトン照射は、ウエハ裏面からの飛程Ｒｐが４μｍ程度となるように加速電圧を０．４０ＭｅＶとして、ドーズ量を３．０×１０14／ｃｍ2とした。第２ｎ型層１０ｂを形成するためのプロトン照射は、ウエハ裏面からの飛程Ｒｐが１０μｍ程度となるように加速電圧を０．８２ＭｅＶとして、ドーズ量を１．０×１０13／ｃｍ2とした。第３ｎ型層１０ｃを形成するためのプロトン照射は、ウエハ裏面からの飛程Ｒｐが１８μｍ程度となるように加速電圧を１．１０ＭｅＶとして、ドーズ量を７．０×１０12／ｃｍ2とした。
　第４ｎ型層１０ｄを形成するためのプロトン照射は、ウエハ裏面からの飛程Ｒｐが２８μｍ程度となるように加速電圧を１．４５ＭｅＶとして、ドーズ量を１．０×１０13／ｃｍ2とした。ステップＳ１７において、プロトンを活性化させるためのアニールを３８０℃の温度で５時間行った。ステップＳ１８において、第１，２ヘリウム照射３１，３４を行った。第１ヘリウム照射３１は、ドーズ量を９．０×１０10／ｃｍ2とし、ウエハ裏面からの飛程Ｒｐが５８μｍ程度となるようにアブソーバーで調整した。第２ヘリウム照射３４は、ドーズ量を５．０×１０10／ｃｍ2とし、ウエハ裏面からの飛程Ｒｐが１０μｍ程度となるようにアブソーバーで調整した。ステップＳ１９において、第１，２ヘリウム照射３１，３４による格子欠陥を回復させるためのアニールを３６０℃の温度で１時間行った。
　また、比較例となるトレンチゲート構造のＲＣ－ＩＧＢＴを作製した。比較例が実施例１と異なる点は、ステップＳ１８の第１，２ヘリウム照射３１，３４およびステップＳ１９のヘリウムによる格子欠陥を回復させる熱処理を行っていない点である。比較例の、ステップＳ１８，Ｓ１９の処理を行わない以外の条件は、実施例１と同様である。そして、これら実施例１および比較例について、拡がり抵抗測定（ＳＲ：Ｓｐｒｅａｄｉｎｇ　Ｒｅｓｉｓｔａｎｃｅ）法によりキャリア濃度分布を測定した。その結果をそれぞれ図５，６に示す。図５には、第１，２ヘリウム照射３１，３４の第１，２ヘリウム通過領域３１ｂ，３４ｂをウエハ裏面（深さ０μｍの位置）から第１，２ヘリウム到達位置３１ａ，３４ａに達する矢印で示す（図７においても同様）。
　図６に示すように、比較例では、ｎ型ＦＳ層として４つのｎ型層１００ａ～１００ｄしか形成されず、ウエハ裏面から最も深い位置に配置された第４ｎ型層１００ｄよりも深い部分のキャリア濃度はシリコンウエハのキャリア濃度（ｎ-型ドリフト層１０１のキャリア濃度）と同じであることが確認された。符号１１３はｎ+型カソード領域である。
　一方、図５に示すように、実施例１では、ウエハ裏面から最も深い位置に配置された第４ｎ型層１０ｄよりもアノード側に深い位置に１０μｍの厚さ（幅）ｔ１で、シリコンウエハのキャリア濃度（ｎ-型ドリフト層１０１のキャリア濃度）よりもキャリア濃度の高い領域（第５ｎ型層１０ｅ）が形成されていることが確認された。この第５ｎ型層１０ｅは、ウエハ裏面から最も深い位置に配置された第４ｎ型層１０ｄよりも深い位置（ウエハ裏面から３５．１μｍの深さ）にキャリア濃度のピークをもつことが確認された。また、第５ｎ型層１０ｅのキャリア濃度のピークは１．８１×１０14／ｃｍ3であり、第１～４ｎ型層１０ａ～１０ｄのキャリア濃度のピークよりも低いことが確認された。また、第５ｎ型層１０ｅは、第４ｎ型層１０ｄの厚さ（半値幅）ｔ２より厚く（広い幅）で、アノード側に向うにしたがって第４ｎ型層１０ｄよりもなだらかな傾斜で減少するキャリア濃度分布を有することが確認された。
（実施例２）
　次に、第１ヘリウム照射３１によるキャリア濃度変化について検証した。図７は、ヘリウム照射によるキャリア濃度分布を示す特性図である。まず、上述した実施の形態１にかかる半導体装置の製造方法のステップＳ１８の第１，２ヘリウム照射３１，３４のみを行ったモニターウエハ（半導体基板）を用意した（以下、実施例２とする）。実施例２においては、モニターウエハとして、ＭＣＺ法により作製したインゴットから切断したシリコンウエハ（半導体基板）を用いた。シリコンウエハの比抵抗は５４．６Ωｃｍ（換算したキャリア濃度は７．９×１０13／ｃｍ3）である。第１ヘリウム照射３１は、ドーズ量を９．０×１０10／ｃｍ2とし、ウエハ裏面からの飛程Ｒｐが１１０μｍ程度となるようにアブソーバーで調整した。第２ヘリウム照射３４は、ドーズ量を１．１×１０11／ｃｍ2とし、ウエハ裏面からの飛程Ｒｐが１０μｍ程度となるようにアブソーバーで調整した。第１，２ヘリウム照射３１，３４ともにヘリウム３（3Ｈｅ）を用い、それぞれ半値幅７μｍの第１，２欠陥層１１ａ，１１ｂを形成した。ステップＳ１９のアニールは行っていない。そして、この実施例２についてＳＲ法によりウエハ中心付近のキャリア濃度分布を測定した。その結果を図７に示す。
　図７に示す結果より、第１ヘリウム照射３１により第１欠陥層１１ａが形成される第１ヘリウム到達位置３１ａでキャリア濃度が大幅に低下することが確認された。かつ、第１ヘリウム照射３１による第１ヘリウム通過領域３１ｂ全体に格子欠陥が形成され、第１ヘリウム到達位置３１ａから離れた部分のキャリア濃度が若干低下することが確認された。第１ヘリウム照射３１による第１ヘリウム通過領域３１ｂのうち、第１ヘリウム到達位置３１ａから離れた部分４１のキャリア濃度分布は、ウエハ裏面側から第１ヘリウム到達位置３１ａ側に向うにしたがってなだらかに減少していることが確認された。その第１ヘリウム到達位置３１ａからウエハ裏面側に向う方向の濃度傾斜は６．２３×１０13／ｃｍ3～７．２７×１０13／ｃｍ3であった。実施例２においては、後述するように第２ヘリウム照射３４により第１ヘリウム通過領域３１ｂのウエハ裏面側の部分（第２ヘリウム到達位置３４ａ）でキャリア濃度が大幅に低下している。第２ヘリウム照射３４を行わない場合には、第１ヘリウム通過領域３１ｂはウエハ裏面から第１ヘリウム到達位置３１ａに向うにしたがってなだらかに減少するキャリア濃度分布となる。
　このように、例えばキャリアライフタイムを制御するために第１ヘリウム照射３１を行うことで、第１ヘリウム到達位置３１ａのキャリア濃度を大幅に低下させることができるとともに、第１ヘリウム通過領域３１ｂのうち、第１ヘリウム到達位置３１ａから離れた部分のキャリア濃度を若干低下させることができることが確認された。そして、ウエハ裏面から第１ヘリウム到達位置３１ａよりも深い部分４２のキャリア濃度は、シリコンウエハのキャリア濃度（ｎ-型ドリフト層１のキャリア濃度に相当）と同じであり、第１，２ヘリウム照射３１，３４による影響を受けないことが確認された。第２ヘリウム照射３４により第２欠陥層１１ｂが形成される第２ヘリウム到達位置３４ａにおいてもキャリア濃度が大幅に低下することが確認された。第２ヘリウム照射３４による第２ヘリウム通過領域３４ｂ全体にも格子欠陥が形成され、第２ヘリウム到達位置３４ａから離れた部分のキャリア濃度が若干低下することが確認された。第２ヘリウム到達位置３４ａよりもウエハ裏面側の部分４３のキャリア濃度は、５．０×１０13／ｃｍ3であった。
　以上、説明したように、実施の形態１によれば、基板裏面からプロトンを照射し、かつ当該プロトン照射よりも深い飛程でヘリウムを照射してアニールすることで、プロトン照射により形成したプロトンを含むｎ型層よりも基板裏面から深い位置に、ｎ型ＦＳ層として、プロトンおよびヘリウムを含むｎ型層を形成することができる。このプロトンおよびヘリウムを含むｎ型層は、プロトン照射によるｎ型層に接し、かつ基板おもて面側に向うにしたがってプロトン照射によるｎ型層よりもなだらかな傾斜で減少するキャリア濃度分布を有する。すなわち、ｎ-型ドリフト層の内部の基板裏面から深い位置に、プロトンを含むｎ型層と、プロトンおよびヘリウムを含むｎ型層と、からなる厚さの厚いｎ型ＦＳ層を形成することができる。
　また、実施の形態１によれば、基板裏面から深い位置にまで達する厚いｎ型ＦＳ層を形成すること、および、ヘリウム照射による格子欠陥がプロトン照射により回復されること、により、ｄＶ／ｄｔやサージ電圧を抑制することができ、ソフトリカバリーな電流・電圧波形とすることができる。また、実施の形態１によれば、プロトン照射およびヘリウム照射により基板裏面から深い位置にまで達するｎ型ＦＳ層を制御性良く形成することができるため、ＲＢ－ＩＧＢＴの信頼性を向上させることができる。また、実施の形態１によれば、プロトン照射およびヘリウム照射により、一般的なプロトン照射装置の照射限界（プロトン照射装置によるプロトンの飛程の限界）よりも基板裏面から深い位置にまで達する厚いｎ型ＦＳ層を形成することができる。このため、一般的なプロトン照射装置よりもプロトンを高加速度で照射可能な高価な製造装置を用いる必要がなく、コストの増大を防止することができる。
（実施の形態２）
　次に、実施の形態２にかかる半導体装置の構造について説明する。図８は、実施の形態２にかかる半導体装置の構造を示す説明図である。図８（ａ）には断面構造を示し、図８（ｂ）には図８（ａ）の切断線Ｂ－Ｂ'における基板裏面から深さ方向のキャリア濃度分布を示す。実施の形態２にかかる半導体装置は、プロトン照射により形成するｎ型層（以下、第１ｎ型層とする）５０ａを１段としたＲＣ－ＩＧＢＴに実施の形態１を適用したものである。実施の形態２においては、ｎ型ＦＳ層５０は、プロトン照射による１段の第１ｎ型層５０ａと、プロトン照射およびヘリウム照射によるｎ型層（以下、第２ｎ型層とする）５０ｂと、を有する。
　第１ｎ型層５０ａは、ｎ-型ドリフト層１の内部の基板裏面に近い位置、すなわちｐ+型コレクタ領域１２およびｎ+型カソード領域１３付近に設けられている。第１ｎ型層５０ａは、実施の形態１においてｎ型ＦＳ層を構成する複数のｎ型層のうち、基板裏面に最も近いｎ型層と同様の条件で設けられていてもよい。第２ｎ型層５０ｂは、第１ｎ型層５０ａを形成するためのプロトン照射と、第１ヘリウム照射３１（または第２ヘリウム照射３４、もしくはその両方）とにより形成された、プロトンおよびヘリウムを含む拡散層である。第２，３ｎ型層５０ｂの形成において、第１ヘリウム照射３１の飛程（または第２ヘリウム照射３４、もしくはその両方）はプロトン照射の飛程Ｒｐよりも基板裏面から深い。
　第２ｎ型層５０ｂは、基板裏面から第１ｎ型層５０ａよりも深い位置に設けられている。また、第２ｎ型層５０ｂは、第１ｎ型層５０ａのアノード側に接し、基板裏面から第１ｎ型層５０ａよりも深い位置にキャリア濃度のピークを有する。また、第２ｎ型層５０ｂは、第１ｎ型層５０ａよりもキャリア濃度のピークが低く、かつ当該ピーク位置からアノード側に向うにしたがって第１ｎ型層５０ａよりもなだらかな傾斜で減少するほぼ平坦なキャリア濃度分布を有する。第２ｎ型層５０ｂの厚さｔ３は、第１ｎ型層５０ａの厚さｔ４よりも厚くてもよい（ｔ３＞ｔ４）。
　実施の形態２にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法においてステップＳ１６のプロトン照射を１回のみ行えばよい（図２Ｂ参照）。
　以上、説明したように、実施の形態２によれば、ｎ-型ドリフト層の、ｐ+型コレクタ領域およびｎ+型カソード領域付近においてｎ型ＦＳ層のアノード側のキャリア濃度分布を深さ方向に比較的広い幅（厚さ）でなだらかな不純物濃度分布にすることができる。このため、ＲＣ－ＩＧＢＴのスイッチング特性を調整することができる。
（実施の形態３）
　次に、実施の形態３にかかる半導体装置の構造について説明する。図９は、実施の形態３にかかる半導体装置の構造を示す説明図である。図９（ａ）には断面構造を示し、図９（ｂ）には図９（ａ）の切断線Ｃ－Ｃ'における基板裏面から深さ方向のキャリア濃度分布を示す。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、ｎ-型ドリフト層１の内部の基板裏面から深い所定位置（例えば基板裏面から例えば３０μｍ～６０μｍ程度の深さ、または６０μｍ以上程度の深さ）にブロードバッファ層として１つのｎ型ＦＳ層５１を設けたブロードバッファ構造としている点である。ブロードバッファ構造とは、ピークを深さ方向の中心とし、当該ピーク位置から基板両主面側にそれぞれ向うにしたがって減少するキャリア濃度分布を有するブロードバッファ層を備えた構造である。
　すなわち、実施の形態３においては、ｎ型ＦＳ層５１は、プロトン照射による第１ｎ型層５１ａと、プロトン照射およびヘリウム照射によるｎ型層（以下、第２，３ｎ型層（第２，３半導体層）とする）５１ｂ，５１ｃと、を有する。具体的には、第１ｎ型層５１ａは、ＩＧＢＴ領域２１からダイオード領域２２にわたって、ｎ-型ドリフト層１の内部の基板裏面から深い位置に設けられている。第１ｎ型層５１ａは、１回のプロトン照射により形成された、プロトンを含む拡散層である。さらに、ｎ型ＦＳ層５１は、第１ｎ型層５１ａの基板両主面側にそれぞれ第２，３ｎ型層５１ｂ，５１ｃを有する。第２，３ｎ型層５１ｂ，５１ｃは、プロトン照射および第１ヘリウム照射３１により形成された、プロトンおよびヘリウムを含む拡散層である。すなわち、第２，３ｎ型層５１ｂ，５１ｃは、第１ヘリウム照射３１の飛程は実施の形態１と同様にプロトン照射の飛程Ｒｐよりも基板裏面から深い位置に設けられる。
　また、第２，３ｎ型層５１ｂ，５１ｃは、ダイオード領域２２に設けられる。第２，３ｎ型層５１ｂ，５１ｃは、ＩＧＢＴ領域２１の、ダイオード領域２２との境界付近にまで延在していてもよい。第２ｎ型層５１ｂは、第１ｎ型層５１ａのアノード側に接し、基板裏面から第１ｎ型層５１ａよりも深い位置にキャリア濃度のピークを有する。また、第２ｎ型層５１ｂは、プロトン照射による第１ｎ型層５１ａよりもキャリア濃度のピークが低く、かつ当該ピーク位置からアノード側に向うにしたがって第１ｎ型層５１ａよりもなだらかな傾斜で減少するほぼ平坦なキャリア濃度分布を有する。
　第３ｎ型層５１ｃは、第１ｎ型層５１ａのカソード側に接し、基板裏面から第１ｎ型層５１ａよりも深い位置にキャリア濃度のピークを有する。また、第３ｎ型層５１ｃは、プロトン照射による第１ｎ型層５１ａよりもキャリア濃度のピークが低く、かつ当該ピーク位置からカソード側に向うにしたがって第１ｎ型層５１ａよりもなだらかな傾斜で減少するほぼ平坦なキャリア濃度分布を有する。第２，３ｎ型層５１ｂ，５１ｃの厚さｔ５，ｔ６は、第１ｎ型層５１ａの厚さｔ７よりも厚くてもよい（ｔ５＞ｔ７、ｔ６＞ｔ７）。また、ｎ型ＦＳ層５１は第２，３ｎ型層５１ｂ，５１ｃを有することで、その厚さｔ８は比較的厚くなっている。
　実施の形態３にかかる半導体装置の製造方法は、実施の形態２にかかる半導体装置の製造方法において、実施の形態２よりも基板裏面から深い飛程ＲｐでステップＳ１６のプロトン照射を行えばよい。実施の形態３においては、ステップＳ１９のアニールにより第１ｎ型層５１ａ中の活性化されていないプロトンがダイオード領域２２において第１ｎ型層５１ａの基板両主面側にそれぞれ拡散される。これにより、第１ｎ型層５１ａの基板両主面側にそれぞれピークを有し、当該ピーク位置から基板両主面側にそれぞれ向うにしたがって第１ｎ型層５１ａよりもなだらかな傾斜で減少するキャリア濃度分布を有する２つのｎ型層がダイオード領域２２に形成される。この２つのｎ型層が第２，３ｎ型層５１ｂ，５１ｃである。
　次に、実施の形態３にかかる半導体装置の別の一例の構造について説明する。図１０は、実施の形態３にかかる半導体装置の別の一例のキャリア濃度分布を示す説明図である。図１０では、欠陥層１１ｂを図示省略する。図１０（ａ），１０（ｂ）ともに、ダイオード領域２２における基板裏面から深さ方向のキャリア濃度分布を示す。図１０（ａ），１０（ｂ）ともに、横軸は基板裏面からの深さであり、縦軸はキャリア濃度である。図１０（ａ）に示すように、第１ヘリウム照射３１の飛程（第１ヘリウム照射３１の第１ヘリウム通過領域３１ｄ）を、プロトン照射の飛程Ｒｐ付近で、かつプロトン照射の飛程Ｒｐよりも基板裏面から浅くてもよい。この場合、第１ｎ型層５１ａのカソード側にのみプロトンおよびヘリウムを含む第３ｎ型層５１ｃが形成される。第３ｎ型層５１ｃの構成は、例えば図９に示す実施の形態３にかかる半導体装置の第３ｎ型層５１ｃと同様である。
　また、図１０（ｂ）に示すように、第１ヘリウム照射３１の飛程（第１ヘリウム照射３１の第１ヘリウム通過領域３１ｅ）を、プロトン照射の飛程Ｒｐ付近で、かつプロトン照射の飛程Ｒｐよりも基板裏面から深くてもよい。この場合、第１ｎ型層５１ａのアノード側およびカソード側にそれぞれプロトンおよびヘリウムを含む第２，３ｎ型層５１ｄ，５１ｃが形成される。アノード側の第２ｎ型層５１ｄは、第１ヘリウム照射３１により形成される欠陥層のピークの半値幅の範囲内に位置し格子欠陥を多く含む。このため、第２ｎ型層５１ｄは、カソード側の第３ｎ型層５１ｃよりもキャリア濃度のピークが高く、かつ第３ｎ型層５１ｃよりも急峻で、アノード側に向うにしたがって第１ｎ型層５１ａよりもなだらかな傾斜で減少するキャリア濃度分布を有する。第３ｎ型層５１ｃの構成は、例えば図９に示す実施の形態３にかかる半導体装置の第３ｎ型層５１ｃと同様である。
　以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態３によれば、従来と同様にピーク位置から急峻な傾斜でキャリア濃度が減少するプロトン照射による第１ｎ型層と、当該第１ｎ型層に接し、かつ第１ｎ型層よりもなだらかにキャリア濃度が減少する第２，３ｎ型層と、を有するブロードバッファ層を形成することができる。ブロードバッファ構造の半導体装置は、高速動作においてソフトリカバリーな逆回復電流・電圧波形が得られ、かつ逆回復電流・電圧波形の発振を抑制する効果が高い。このため、高速・低損失で、かつソフトリカバリー特性を備えたＩＧＢＴ等によるパワー半導体装置を提供することができ、電力制御装置等に有用である。
　また、従来、ブロードバッファ構造の半導体装置の製造方法として、エピタキシャル成長により複数の半導体層を積層して半導体基板を作製する際に、基板裏面から深い所定位置にブロードバッファ層となる相対的にリン濃度の高い半導体層をエピタキシャル成長させる方法が提案されている（以下、従来例１とする）。別の方法として、半導体基板に照射したプロトンを、熱処理によりプロトン照射面から飛程Ｒｐの深さ位置付近でドナー化させることでブロードバッファ層を形成する方法が提案されている（以下、従来例２とする）。従来例１では、従来例２に比べてコストが高く、従来例２では、ブロードバッファ層の深さ位置であるプロトン照射の飛程がプロトン照射装置の性能に依存する。それに対して、実施の形態３によれば、プロトン照射およびヘリウム照射により、プロトン照射装置の照射限界よりも基板裏面から深い位置にまで達する厚いブロードバッファ層を形成することができる。このため、従来例１に比べてコストが低く、かつ従来例２に比べて基板裏面から深い位置にまで達する厚いブロードバッファ層を形成することができる。
（実施の形態４）
　次に、実施の形態４にかかる半導体装置の構造について説明する。図１１は、実施の形態４にかかる半導体装置の構造を示す説明図である。図１１（ａ）には断面構造を示し、図１１（ｂ）には図１１（ａ）の切断線Ｄ－Ｄ'における基板裏面から深さ方向のキャリア濃度分布を示す。実施の形態４にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、基板裏面からの深さが異なる２つのｎ型ＦＳ層（以下、第１，２ｎ型ＦＳ層とする）５１，５２を設けている点である。
　第１ｎ型ＦＳ層５１の構成は、例えば、実施の形態３のｎ型ＦＳ層と同様である。第２ｎ型ＦＳ層５２は、基板裏面からの深さの異なる複数段（ここでは４段とする）のｎ型層５２ａ～５２ｄを有する。これら第２ｎ型ＦＳ層５２の複数段のｎ型層（以下、第１～４ｎ型層とする）５２ａ～５２ｄは、飛程Ｒｐの異なる複数回のプロトン照射により形成された拡散層である。第２ｎ型ＦＳ層５２の構成は、例えば、実施の形態１のｎ型ＦＳ層を構成する複数の複数段のｎ型層のうち、プロトン照射により形成された第１～４ｎ型層と同様であってもよい。図１１においては、第２ｎ型ＦＳ層５２について、基板裏面に最も近い第１ｎ型層５２ａから順に、基板裏面から深さ方向に符号５２ａ～５２ｄを付す。
　実施の形態４にかかる半導体装置の製造方法は、実施の形態３にかかる半導体装置の製造方法において、ステップＳ１６のプロトン照射（複数回のプロトン照射）で、第１ｎ型ＦＳ層５１の第１ｎ型層５１ａを形成するとともに、第２ｎ型ＦＳ層５２の第１～４ｎ型層５２ａ～５２ｄを形成すればよい。図１１には、ステップＳ１８の第２ヘリウム照射３４による第２欠陥層１１ｂを、第２ｎ型層５２ｂ付近に形成した状態を示す（図１２，１４においても同様である）。
　以上、説明したように、実施の形態４によれば、実施の形態１～３と同様の効果を得ることができる。
（実施の形態５）
　次に、実施の形態５にかかる半導体装置の構造について説明する。図１２は、実施の形態５にかかる半導体装置の構造を示す説明図である。図１３，１４は、実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態５にかかる半導体装置が実施の形態４にかかる半導体装置と異なる点は、第１ｎ型ＦＳ層５１を構成する第２，３ｎ型層（プロトン照射およびヘリウム照射によるｎ型層）５１ｅ、５１ｆを、ＩＧＢＴ領域２１からダイオード領域２２にわたって設けている点である。すなわち、第１ｎ型ＦＳ層５１の第１ｎ型層（プロトン照射による）５１ａは、基板両主面側にそれぞれ配置された第２，３ｎ型層５１ｅ、５１ｆに挟まれた状態となっている。第１欠陥層１１ａは、ＩＧＢＴ領域２１からダイオード領域２２にわたって設けられている。
　実施の形態５にかかる半導体装置の製造方法は、実施の形態４にかかる半導体装置の方法において、ステップＳ１８の第１ヘリウム照射３１を、ＩＧＢＴ領域２１からダイオード領域２２にわたって行えばよい。すなわち、図１３に示すように、ステップＳ１８の第１ヘリウム照射３１において、半導体基板とアブソーバー３２との間に厚い金属板（図３参照）を配置しない。これにより、図１４に示すように、ＩＧＢＴ領域２１およびダイオード領域２２全体が第１ヘリウム通過領域３１ｂ（斜線のハッチング部分）となる。図１４には、ステップＳ１８において第２ヘリウム照射３４を行っている状態を示す。このため、その後のステップＳ１９のアニールで、第１ｎ型層５１ａの基板両主面側にそれぞれ、ダイオード領域２２からＩＧＢＴ領域２１にわたって第２，３ｎ型層５１ｅ、５１ｆが形成される。
　実施の形態５を実施の形態１～３に適用し、各実施の形態１～３において形成されるプロトン照射およびヘリウム照射によるｎ型層を、ＩＧＢＴ領域２１からダイオード領域２２にわたって形成してもよい。
　以上、説明したように、実施の形態５によれば、実施の形態１～４と同様の効果を得ることができる。
（実施の形態６）
　次に、実施の形態６にかかる半導体装置の製造方法について、図１，２Ａ，１５を参照しながら説明する。図１５は、実施の形態６にかかる半導体装置の製造方法の概要を示すフローチャートである。実施の形態６にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法を異なる点は、プロトン照射とヘリウム照射との順序を入れ換えて行っている点である。すなわち、ヘリウム照射の後にプロトン照射を行っている。
　具体的には、図２Ａ，１５に示すように、実施の形態１と同様に、ＭＯＳゲートの形成（ステップＳ１）から表面保護膜の形成（ステップＳ１５）までの工程を順に行う。次に、ヘリウム照射を行う（ステップＳ２１）。ステップＳ２１のヘリウム照射の方法および条件は実施の形態１のヘリウム照射と同様である。次に、プロトン照射を行う（ステップＳ２２）。ステップＳ２２のプロトン照射の方法および条件は実施の形態１のプロトン照射と同様である。次に、熱処理（アニール）により、半導体基板中のプロトンを活性化させるとともに、ヘリウム照射による格子欠陥を回復させる（ステップＳ２３）。
　このように実施の形態６においては、ステップＳ２１のヘリウム照射の後、ステップＳ２２のプロトン照射の前に、ヘリウム照射による格子欠陥を回復させるための熱処理を行わない。これにより、プロトンと結合してドナー化される格子欠陥がステップＳ２２のプロトン照射の前に回復され消滅することを回避することができ、実施の形態１と同様にプロトン照射による水素ドナーを形成することができる。ステップＳ２３のアニール条件は、例えば実施の形態１のプロトンを活性化させるためのアニール条件と同様である。その後、実施の形態１と同様に、裏面電極１４の形成（ステップＳ２０）以降の工程を順に行い、図１に示すトレンチゲート構造のＲＣ－ＩＧＢＴが完成する。
　実施の形態６にかかる半導体装置の製造方法を実施の形態２～５にかかる半導体装置を製造する際に適用してもよい。
　以上、説明したように、実施の形態６にかかる半導体装置の製造方法によれば、実施の形態１～５にかかる半導体装置の構造による効果を得ることができる。
　以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、トレンチゲート構造のＲＣ－ＩＧＢＴを例に説明しているが、例えばＩＧＢＴ単体やダイオード単体などｎ型ＦＳ層を備えた様々な半導体装置に適用可能である。また、上述した各実施の形態１，２では、キャリアライフタイムを制御するために第１ヘリウム照射を行う場合を例に説明しているが、ｎ型ＦＳ層となるプロトンおよびヘリウムを含むｎ型層を形成することを目的として第１ヘリウム照射を行ってもよい。
　以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
　１　ｎ-型ドリフト層
　２　ｐ型ベース層（ｐ型アノード層）
　３　トレンチ
　４　ゲート絶縁膜
　５　ゲート電極
　６　ｎ+型エミッタ領域
　７　ｐ+型コンタクト領域
　８　層間絶縁膜
　９　おもて面電極
　１０，５０，５１，５２　ｎ型ＦＳ層
　１０ａ～１０ｅ，５０ａ，５０ｂ，５１ａ～５１ｄ，５２ａ～５２ｄ　ｎ型ＦＳ層を構成するｎ型層
　１１ａ，１１ｂ　欠陥層
　１２　ｐ+型コレクタ領域
　１３　ｎ+型カソード領域
　１４　裏面電極
　２１　ＩＧＢＴ領域
　２２　ダイオード領域
　３１，３４　ヘリウム照射
　３１ａ，３４ａ　ヘリウム到達位置
　３１ｂ，３４ｂ　ヘリウム通過領域
　３２，３５　アブソーバー
　３３　金属板
　３３ａ　金属板の開口部

Claims (13)

  1. 　第１導電型の半導体基板の一方の主面側から第１所定深さを飛程としてプロトンを照射し、プロトンを含み、かつ前記第１所定深さにキャリア濃度のピークを有する第１導電型の第１半導体層を形成する第１照射工程と、
    　熱処理によりプロトンを活性化させる第１熱処理工程と、
    　前記半導体基板の一方の主面側から前記第１所定深さよりも深い第２所定深さを飛程としてヘリウムを照射し、前記半導体基板に格子欠陥を導入する第２照射工程と、
    　熱処理により、前記半導体基板中の前記格子欠陥の量を調整する第２熱処理工程と、
    　を含み、
    　前記第２熱処理工程では、前記第１半導体層よりも前記半導体基板の他方の主面側に、プロトンおよびヘリウムを含み、かつ前記第１半導体層に接する第１導電型の第２半導体層を形成することを特徴とする半導体装置の製造方法。
  2. 　前記第２熱処理工程では、前記第１半導体層よりもキャリア濃度のピークが低く、かつ前記半導体基板の他方の主面側に向うにしたがって前記第１半導体層よりもなだらかな傾斜で減少するキャリア濃度分布を有する前記第２半導体層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記第１照射工程の前に、前記半導体基板の他方の主面側に第２導電型半導体領域を形成する工程をさらに含み、
    　前記第２導電型半導体領域と前記半導体基板との間のｐｎ接合から前記半導体基板の一方の主面側に伸びる空乏層の伸びを抑制するフィールドストップ層として、前記第１半導体層および前記第２半導体層を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 　前記第１照射工程では、
    　異なる飛程でプロトンを複数回照射し、前記半導体基板の一方の主面からの深さの異なる複数の前記第１半導体層を形成し、
    　複数の前記第１半導体層のうち、前記半導体基板の一方の主面から最も深い位置に形成する前記第１半導体層を、前記第１所定深さを飛程とするプロトン照射により形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
  5. 　前記第２熱処理工程では、さらに、前記第１半導体層よりも前記半導体基板の一方の主面側に、前記第１半導体層に接する、プロトンおよびヘリウムを含む第１導電型の第３半導体層を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
  6. 　前記第２熱処理工程では、前記第１半導体層よりもキャリア濃度のピークが低く、かつ前記半導体基板の一方の主面側に向うにしたがって前記第１半導体層よりもなだらかな傾斜で減少するキャリア濃度分布を有する前記第３半導体層を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 　第１導電型の半導体基板の内部に設けられ、前記半導体基板の一方の主面から第１所定深さにキャリア濃度のピークを有する、プロトンを含む第１導電型の第１半導体層と、
    　前記第１半導体層よりも前記半導体基板の他方の主面側に設けられ、前記第１半導体層に接する、プロトンおよびヘリウムを含む第１導電型の第２半導体層と、
    　を備えることを特徴とする半導体装置。
  8. 　前記第２半導体層は、前記第１半導体層よりもキャリア濃度のピークが低く、かつ前記半導体基板の他方の主面側に向うにしたがって前記第１半導体層よりもなだらかな傾斜で減少するキャリア濃度分布を有することを特徴とする請求項７に記載の半導体装置。
  9. 　前記半導体基板の他方の主面側に設けられた第２導電型半導体領域をさらに備え、
    　前記第１半導体層および前記第２半導体層は、前記第２導電型半導体領域と前記半導体基板との間のｐｎ接合から前記半導体基板の一方の主面側に伸びる空乏層の伸びを抑制するフィールドストップ層であることを特徴とする請求項７に記載の半導体装置。
  10. 　前記半導体基板の一方の主面からの深さの異なる複数の前記第１半導体層を備え、
    　複数の前記第１半導体層のうち、前記半導体基板の一方の主面から最も深い位置に設けられた前記第１半導体層は、前記第１所定深さにキャリア濃度のピークを有することを特徴とする請求項７に記載の半導体装置。
  11. 　前記第１半導体層よりも前記半導体基板の一方の主面側に設けられ、前記第１半導体層に接する、プロトンおよびヘリウムを含む第１導電型の第３半導体層を備えることを特徴とする請求項７に記載の半導体装置。
  12. 　前記第３半導体層は、前記第１半導体層よりもキャリア濃度のピークが低く、かつ前記半導体基板の一方の主面側に向うにしたがって前記第１半導体層よりもなだらかな傾斜で減少するキャリア濃度分布を有することを特徴とする請求項１１に記載の半導体装置。
  13. 　前記半導体基板の一方の主面から前記第１所定深さよりも深い第２所定深さに含まれるヘリウムの格子欠陥からなる欠陥層をさらに備えることを特徴とする請求項７～１２のいずれか一つに記載の半導体装置。
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US16/521,630 US10840099B2 (en) 2015-09-16 2019-07-25 Semiconductor device having IGBT and diode with field stop layer formed of hydrogen donor and helium
US17/071,762 US11508581B2 (en) 2015-09-16 2020-10-15 Semiconductor device having IGBT and diode with field stop layer formed of hydrogen donor and helium

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Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017128247A1 (de) * 2017-11-29 2019-05-29 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleitervorrichtung mit ersten und zweiten Feldstoppzonenbereichen
JP2020027921A (ja) * 2018-08-17 2020-02-20 三菱電機株式会社 半導体装置およびその製造方法
WO2020080295A1 (ja) * 2018-10-18 2020-04-23 富士電機株式会社 半導体装置および製造方法
WO2020100995A1 (ja) * 2018-11-16 2020-05-22 富士電機株式会社 半導体装置および製造方法
WO2020100997A1 (ja) * 2018-11-16 2020-05-22 富士電機株式会社 半導体装置および製造方法
JP2021073733A (ja) * 2018-03-19 2021-05-13 富士電機株式会社 半導体装置および半導体装置の製造方法
US20210273046A1 (en) * 2017-06-29 2021-09-02 Alpha And Omega Semiconductor (Cayman) Ltd. Semiconductor device incorporating epitaxial layer field stop zone
US11139291B2 (en) 2017-12-06 2021-10-05 Fuji Electric Co., Ltd. Semiconductor device
WO2021201216A1 (ja) * 2020-04-01 2021-10-07 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2021201235A1 (ja) * 2020-04-01 2021-10-07 富士電機株式会社 半導体装置および半導体装置の製造方法
DE112020001029T5 (de) 2019-10-11 2021-11-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und herstellungsverfahren einer halbleitervorrichtung
JPWO2021125140A1 (ja) * 2019-12-17 2021-12-16 富士電機株式会社 半導体装置
JPWO2022014624A1 (ja) * 2020-07-14 2022-01-20
WO2022014623A1 (ja) * 2020-07-15 2022-01-20 富士電機株式会社 半導体装置
US11424126B2 (en) 2020-06-17 2022-08-23 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
WO2023145805A1 (ja) * 2022-01-28 2023-08-03 富士電機株式会社 半導体装置および製造方法
US11901443B2 (en) 2018-08-14 2024-02-13 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method
US11972950B2 (en) 2018-12-28 2024-04-30 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016051970A1 (ja) * 2014-09-30 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
CN105814694B (zh) 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
DE112016001611B4 (de) * 2015-09-16 2022-06-30 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
CN107851584B (zh) * 2016-02-23 2021-06-11 富士电机株式会社 半导体装置
KR20180104236A (ko) * 2017-03-10 2018-09-20 매그나칩 반도체 유한회사 전력 반도체 소자의 제조 방법
WO2019017104A1 (ja) * 2017-07-18 2019-01-24 富士電機株式会社 半導体装置
DE102017118975B4 (de) * 2017-08-18 2023-07-27 Infineon Technologies Ag Halbleitervorrichtung mit einem cz-halbleiterkörper und verfahren zum herstellen einer halbleitervorrichtung mit einem cz-halbleiterkörper
US11393812B2 (en) * 2017-12-28 2022-07-19 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP7036198B2 (ja) * 2018-04-11 2022-03-15 三菱電機株式会社 半導体装置、半導体ウエハおよび半導体装置の製造方法
CN112652661A (zh) * 2019-10-10 2021-04-13 珠海格力电器股份有限公司 一种晶体管及其制备方法
DE102020110072A1 (de) * 2020-04-09 2021-10-14 Infineon Technologies Ag Vertikale leistungs-halbleitervorrichtung und herstellungsverfahren
CN111900087B (zh) * 2020-08-31 2022-09-20 华虹半导体(无锡)有限公司 Igbt器件的制造方法
JP2022092731A (ja) 2020-12-11 2022-06-23 株式会社東芝 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013074181A (ja) * 2011-09-28 2013-04-22 Toyota Motor Corp 半導体装置とその製造方法
WO2013100155A1 (ja) * 2011-12-28 2013-07-04 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2014209507A (ja) * 2013-04-16 2014-11-06 ローム株式会社 半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08102545A (ja) 1994-09-30 1996-04-16 Meidensha Corp 半導体素子のライフタイム制御方法
JPH1074959A (ja) 1996-07-03 1998-03-17 Toshiba Corp 電力用半導体素子
DE102004004045B4 (de) 2004-01-27 2009-04-02 Infineon Technologies Ag Halbleiterbauelement mit temporärem Feldstoppbereich und Verfahren zu dessen Herstellung
US7557386B2 (en) 2006-03-30 2009-07-07 Infineon Technologies Austria Ag Reverse conducting IGBT with vertical carrier lifetime adjustment
JP5695343B2 (ja) 2010-05-13 2015-04-01 株式会社豊田中央研究所 半導体装置
JP5605073B2 (ja) 2010-08-17 2014-10-15 株式会社デンソー 半導体装置
DE102011113549B4 (de) 2011-09-15 2019-10-17 Infineon Technologies Ag Ein Halbleiterbauelement mit einer Feldstoppzone in einem Halbleiterkörper und ein Verfahren zur Herstellung einer Feldstoppzone in einem Halbleiterkörper
US9214521B2 (en) 2012-06-21 2015-12-15 Infineon Technologies Ag Reverse conducting IGBT
US9263271B2 (en) 2012-10-25 2016-02-16 Infineon Technologies Ag Method for processing a semiconductor carrier, a semiconductor chip arrangement and a method for manufacturing a semiconductor device
US9627517B2 (en) 2013-02-07 2017-04-18 Infineon Technologies Ag Bipolar semiconductor switch and a manufacturing method therefor
US9041096B2 (en) 2013-04-16 2015-05-26 Rohm Co., Ltd. Superjunction semiconductor device and manufacturing method therefor
JP6119593B2 (ja) * 2013-12-17 2017-04-26 トヨタ自動車株式会社 半導体装置
JP5895950B2 (ja) 2014-01-20 2016-03-30 トヨタ自動車株式会社 半導体装置の製造方法
US9312135B2 (en) 2014-03-19 2016-04-12 Infineon Technologies Ag Method of manufacturing semiconductor devices including generating and annealing radiation-induced crystal defects
US9754787B2 (en) 2014-06-24 2017-09-05 Infineon Technologies Ag Method for treating a semiconductor wafer
US9312120B2 (en) 2014-08-29 2016-04-12 Infineon Technologies Ag Method for processing an oxygen containing semiconductor body
DE102014117538A1 (de) 2014-11-28 2016-06-02 Infineon Technologies Ag Verfahren zum Herstellen von Halbleitervorrichtungen unter Verwendung von Implantation leichter Ionen und Halbleitervorrichtung
DE102015107085A1 (de) 2015-05-06 2016-11-10 Infineon Technologies Ag Verfahren zum Herstellen von Halbleitervorrichtungen und Sauerstoffkorrelierte thermische Donatoren enthaltende Halbleitervorrichtung
JP6311840B2 (ja) * 2015-06-17 2018-04-18 富士電機株式会社 半導体装置および半導体装置の製造方法
DE112016001611B4 (de) * 2015-09-16 2022-06-30 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102016120771B3 (de) 2016-10-31 2018-03-08 Infineon Technologies Ag Verfahren zum Herstellen von Halbleitervorrichtungen und Halbleitervorrichtung, die wasserstoff-korrelierte Donatoren enthält

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013074181A (ja) * 2011-09-28 2013-04-22 Toyota Motor Corp 半導体装置とその製造方法
WO2013100155A1 (ja) * 2011-12-28 2013-07-04 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2014209507A (ja) * 2013-04-16 2014-11-06 ローム株式会社 半導体装置

Cited By (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11749716B2 (en) * 2017-06-29 2023-09-05 Alpha And Omega Semiconductor (Cayman) Ltd. Semiconductor device incorporating epitaxial layer field stop zone
US20210273046A1 (en) * 2017-06-29 2021-09-02 Alpha And Omega Semiconductor (Cayman) Ltd. Semiconductor device incorporating epitaxial layer field stop zone
US11081544B2 (en) 2017-11-29 2021-08-03 Infineon Technologies Ag Method of manufacturing a semiconductor device comprising first and second field stop zone portions
DE102017128247A1 (de) * 2017-11-29 2019-05-29 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleitervorrichtung mit ersten und zweiten Feldstoppzonenbereichen
US11139291B2 (en) 2017-12-06 2021-10-05 Fuji Electric Co., Ltd. Semiconductor device
JP2022062217A (ja) * 2018-03-19 2022-04-19 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2021073733A (ja) * 2018-03-19 2021-05-13 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7327541B2 (ja) 2018-03-19 2023-08-16 富士電機株式会社 半導体装置および半導体装置の製造方法
US11824095B2 (en) 2018-03-19 2023-11-21 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method
JP7024896B2 (ja) 2018-03-19 2022-02-24 富士電機株式会社 半導体装置および半導体装置の製造方法
US11901443B2 (en) 2018-08-14 2024-02-13 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method
CN110838517A (zh) * 2018-08-17 2020-02-25 三菱电机株式会社 半导体装置及其制造方法
US11101133B2 (en) 2018-08-17 2021-08-24 Mitsubishi Electric Corporation Semiconductor device and manufacturing method thereof
JP2020027921A (ja) * 2018-08-17 2020-02-20 三菱電機株式会社 半導体装置およびその製造方法
CN110838517B (zh) * 2018-08-17 2024-02-06 三菱电机株式会社 半导体装置及其制造方法
WO2020080295A1 (ja) * 2018-10-18 2020-04-23 富士電機株式会社 半導体装置および製造方法
JP7067636B2 (ja) 2018-10-18 2022-05-16 富士電機株式会社 半導体装置および製造方法
US11735424B2 (en) 2018-10-18 2023-08-22 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method thereof
US11342186B2 (en) 2018-10-18 2022-05-24 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method thereof
JPWO2020080295A1 (ja) * 2018-10-18 2021-04-01 富士電機株式会社 半導体装置および製造方法
US11854782B2 (en) 2018-11-16 2023-12-26 Fuji Electric Co., Ltd. Semiconductor device and fabrication method
JP7400874B2 (ja) 2018-11-16 2023-12-19 富士電機株式会社 半導体装置および製造方法
US11373869B2 (en) 2018-11-16 2022-06-28 Fuji Electric Co., Ltd. Semiconductor device and fabrication method
JP7351380B2 (ja) 2018-11-16 2023-09-27 富士電機株式会社 半導体装置
WO2020100995A1 (ja) * 2018-11-16 2020-05-22 富士電機株式会社 半導体装置および製造方法
WO2020100997A1 (ja) * 2018-11-16 2020-05-22 富士電機株式会社 半導体装置および製造方法
US11715771B2 (en) 2018-11-16 2023-08-01 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method
JPWO2020100997A1 (ja) * 2018-11-16 2021-05-13 富士電機株式会社 半導体装置および製造方法
JPWO2020100995A1 (ja) * 2018-11-16 2021-05-20 富士電機株式会社 半導体装置および製造方法
JP7078133B2 (ja) 2018-11-16 2022-05-31 富士電機株式会社 半導体装置および製造方法
JP7099541B2 (ja) 2018-11-16 2022-07-12 富士電機株式会社 半導体装置および製造方法
US11972950B2 (en) 2018-12-28 2024-04-30 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing
DE112020001029T5 (de) 2019-10-11 2021-11-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und herstellungsverfahren einer halbleitervorrichtung
US11901419B2 (en) 2019-10-11 2024-02-13 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
JPWO2021125140A1 (ja) * 2019-12-17 2021-12-16 富士電機株式会社 半導体装置
JP7188539B2 (ja) 2019-12-17 2022-12-13 富士電機株式会社 半導体装置
JP2022024094A (ja) * 2019-12-17 2022-02-08 富士電機株式会社 半導体装置
JP7452632B2 (ja) 2020-04-01 2024-03-19 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7367856B2 (ja) 2020-04-01 2023-10-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JPWO2021201235A1 (ja) * 2020-04-01 2021-10-07
WO2021201235A1 (ja) * 2020-04-01 2021-10-07 富士電機株式会社 半導体装置および半導体装置の製造方法
JPWO2021201216A1 (ja) * 2020-04-01 2021-10-07
WO2021201216A1 (ja) * 2020-04-01 2021-10-07 富士電機株式会社 半導体装置および半導体装置の製造方法
US11424126B2 (en) 2020-06-17 2022-08-23 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
WO2022014624A1 (ja) * 2020-07-14 2022-01-20 富士電機株式会社 半導体装置
JPWO2022014624A1 (ja) * 2020-07-14 2022-01-20
JP7439929B2 (ja) 2020-07-14 2024-02-28 富士電機株式会社 半導体装置
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JP7405261B2 (ja) 2020-07-15 2023-12-26 富士電機株式会社 半導体装置
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