JP7439929B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7439929B2
JP7439929B2 JP2022536412A JP2022536412A JP7439929B2 JP 7439929 B2 JP7439929 B2 JP 7439929B2 JP 2022536412 A JP2022536412 A JP 2022536412A JP 2022536412 A JP2022536412 A JP 2022536412A JP 7439929 B2 JP7439929 B2 JP 7439929B2
Authority
JP
Japan
Prior art keywords
concentration
doping concentration
shallowest
region
peak
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022536412A
Other languages
English (en)
Other versions
JPWO2022014624A1 (ja
JPWO2022014624A5 (ja
Inventor
隆正 石川
典明 八尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JPWO2022014624A1 publication Critical patent/JPWO2022014624A1/ja
Publication of JPWO2022014624A5 publication Critical patent/JPWO2022014624A5/ja
Application granted granted Critical
Publication of JP7439929B2 publication Critical patent/JP7439929B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置に関する。
従来、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等の半導体装置において、ドリフト領域よりもドーピング濃度の高いバッファ領域を設けた構造が知られている（例えば特許文献１参照）。
特許文献１ ＷＯ２０１８－０７４４３４号
 解決しようとする課題
半導体装置は、短絡耐量等の特性がよいことが好ましい。
一般的開示
上記課題を解決するために、本発明の一つの態様においては、上面および下面を有する半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板に設けられた、第１導電型のドリフト領域を備えてよい。半導体装置は、ドリフト領域と半導体基板の下面との間に設けられた、ドリフト領域よりもドーピング濃度の高い第１導電型のバッファ領域を備えてよい。バッファ領域は、半導体基板の深さ方向の異なる位置に配置され、下面から最も遠い最深水素化学濃度ピークを含む複数の水素化学濃度ピークを有してよい。バッファ領域は、複数の水素化学濃度ピークと対応する位置に配置され、下面に最も近い最浅ドーピング濃度ピークを含む複数のドーピング濃度ピークを有してよい。バッファ領域は、最深水素化学濃度ピークと、ドリフト領域との間に設けられた高濃度領域を有してよい。高濃度領域の深さ方向のドーピング濃度分布は、ドリフト領域に接しており、且つ、ドリフト領域に向けてドーピング濃度が徐々に低下するスロープを有してよい。スロープは上に凸の部分を含んでよい。スロープの傾きを直線で近似した近似濃度直線において、最浅ドーピング濃度ピークの深さ位置における濃度を最浅参考濃度とした場合に、最浅ドーピング濃度ピークのドーピング濃度が、最浅参考濃度の５％以上、５０％以下であってよい。
近似濃度直線の対数傾きが１０００（／ｃｍ）以上、２０００（／ｃｍ）以下であってよい。
最浅ドーピング濃度ピークと、半導体基板の下面との距離が１μｍ以上であってよい。
最浅ドーピング濃度ピークと、半導体基板の下面との距離が３μｍ未満であってよい。
最深水素化学濃度ピークと、半導体基板の下面との距離が２０μｍ以下であってよい。
複数の水素化学濃度ピークは、下面に最も近い最浅水素化学濃度ピークを含んでよい。最浅水素化学濃度ピークと、最深水素化学濃度ピークとの距離が１５μｍ以下であってよい。
高濃度領域およびドリフト領域の境界位置と、半導体基板の下面との距離が２５μｍ以下であってよい。
複数のドーピング濃度ピークは、下面から最も遠い最深ドーピング濃度ピークを含んでよい。近似濃度直線において、最深ドーピング濃度ピークの深さ位置における濃度を最深参考濃度とした場合に、最深ドーピング濃度ピークのドーピング濃度が、最深参考濃度より高くてよい。
複数のドーピング濃度ピークは、下面に２番目に近い第２ドーピング濃度ピークを含んでよい。近似濃度直線において、第２ドーピング濃度ピークの深さ位置における濃度を第２参考濃度とした場合に、第２ドーピング濃度ピークのドーピング濃度が、第２参考濃度より低くてよい。
最浅ドーピング濃度ピークのドーピング濃度は、第２ドーピング濃度ピークのドーピング濃度の１０倍以下であってよい。
最浅参考濃度に対する最浅ドーピング濃度ピークのドーピング濃度の割合が、第２参考濃度に対する第２ドーピング濃度ピークのドーピング濃度の割合よりも大きくてよい。
半導体装置は、バッファ領域と、半導体基板の下面との間に設けられた第２導電型のコレクタ領域を備えてよい。複数の水素化学濃度ピークは、下面に最も近い最浅水素化学濃度ピークを含んでよい。コレクタ領域と、最浅水素化学濃度ピークとの間に、水素以外のｎ型ドーパントの化学濃度ピークがなくてよい。
最浅水素化学濃度ピークの水素化学濃度は、最浅参考濃度よりも高くてよい。
最浅水素化学濃度ピークの水素化学濃度は、最浅参考濃度よりも低くてよい。
最浅水素化学濃度ピークのピーク位置における酸素化学濃度は、最浅参考濃度よりも高くてよい。
最浅水素化学濃度ピークのピーク位置における酸素化学濃度は、最浅参考濃度よりも低くてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。 図１における領域Ａの拡大図である。 図２におけるｂ－ｂ断面の一例を示す図である。 図３のｄ－ｄ線におけるドーピング濃度Ｄｄ（／ｃｍ３）および水素化学濃度ＣＨ（ａｔｏｍｓ／ｃｍ３）の分布例を示す図である。 図４に示した分布における、バッファ領域２０の近傍を拡大した図である。 図５におけるスロープ１０２の近傍を拡大した図である。 高濃度領域１０１のドーピング濃度分布の他の例である。 高濃度領域１０１のドーピング濃度分布の他の例である。 近似濃度直線１０５の対数傾きαを説明する図である。 平坦部１５０を説明する図である。 比較例におけるドーピング濃度Ｄｄおよび水素化学濃度ＣＨの分布例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。本明細書においては、不純物とは、特にＮ型のドナーまたはＰ型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。
本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度またはアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をＮＤ、アクセプタ濃度をＮＡとすると、任意の位置における正味のネット・ドーピング濃度はＮＤ－ＮＡとなる。
ドナーは、半導体に電子を供給する機能を有している。アクセプタは、半導体から電子を受け取る機能を有している。ドナーおよびアクセプタは、不純物自体には限定されない。例えば、半導体中に存在する空孔（Ｖ）、酸素（Ｏ）および水素（Ｈ）が結合したＶＯＨ欠陥は、電子を供給するドナーとして機能する。
本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。また、本明細書においてＰ＋＋型またはＮ＋＋型と記載した場合には、Ｐ＋型またはＮ＋型よりもドーピング濃度が高いことを意味する。
本明細書において化学濃度とは、電気的な活性化の状態によらずに測定される不純物の原子密度を指す。化学濃度は、例えば二次イオン質量分析法（ＳＩＭＳ）により計測できる。上述したネット・ドーピング濃度は、電圧－容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ法）により計測されるキャリア濃度を、ネット・ドーピング濃度としてよい。ＣＶ法またはＳＲ法により計測されるキャリア濃度は、熱平衡状態における値としてよい。また、Ｎ型の領域においては、ドナー濃度がアクセプタ濃度よりも十分大きいので、当該領域におけるキャリア濃度を、ドナー濃度としてもよい。同様に、Ｐ型の領域においては、当該領域におけるキャリア濃度を、アクセプタ濃度としてもよい。
また、ドナー、アクセプタまたはネット・ドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度としてよい。ドナー、アクセプタまたはネット・ドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度の平均値をドナー、アクセプタまたはネット・ドーピングの濃度としてよい。
ＳＲ法により計測されるキャリア濃度が、ドナーまたはアクセプタの濃度より低くてもよい。拡がり抵抗を測定する際に電流が流れる範囲において、半導体基板のキャリア移動度が結晶状態の値よりも低い場合がある。キャリア移動度の低下は、格子欠陥等による結晶構造の乱れ（ディスオーダー）により、キャリアが散乱されることで生じる。
ＣＶ法またはＳＲ法により計測されるキャリア濃度から算出したドナーまたはアクセプタの濃度は、ドナーまたはアクセプタを示す元素の化学濃度よりも低くてよい。一例として、シリコンの半導体においてドナーとなるリンまたはヒ素のドナー濃度、あるいはアクセプタとなるボロン（ホウ素）のアクセプタ濃度は、これらの化学濃度の９９％程度である。一方、シリコンの半導体においてドナーとなる水素のドナー濃度は、水素の化学濃度の０．１％から１０％程度である。
本明細書の単位系は、特に断りがなければＳＩ単位系である。長さの単位をｃｍ等で表示することがあるが、諸計算はメートル（ｍ）に換算してから行ってよい。
図１は、本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。図１においては、各部材を半導体基板１０の上面に投影した位置を示している。図１においては、半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。
半導体装置１００は、半導体基板１０を備えている。半導体基板１０は、上面視において端辺２０２を有する。本明細書で単に上面視と称した場合、半導体基板１０の上面側から見ることを意味している。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺２０２を有する。図１においては、Ｘ軸およびＹ軸は、いずれかの端辺２０２と平行である。またＺ軸は、半導体基板１０の上面と垂直である。
半導体基板１０には活性部１６０が設けられている。活性部１６０は、半導体装置１００が動作した場合に半導体基板１０の上面と下面との間で、深さ方向に主電流が流れる領域である。活性部１６０の上方には、エミッタ電極が設けられているが図１では省略している。
活性部１６０には、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０と、還流ダイオード（ＦＷＤ）等のダイオード素子を含むダイオード部８０の少なくとも一方が設けられている。図１の例では、トランジスタ部７０およびダイオード部８０は、半導体基板１０の上面における所定の配列方向（本例ではＸ軸方向）に沿って、交互に配置されている。他の例では、活性部１６０には、トランジスタ部７０およびダイオード部８０の一方だけが設けられていてもよい。
図１においては、トランジスタ部７０が配置される領域には記号「Ｉ」を付し、ダイオード部８０が配置される領域には記号「Ｆ」を付している。本明細書では、上面視において配列方向と垂直な方向を延伸方向（図１ではＹ軸方向）と称する場合がある。トランジスタ部７０およびダイオード部８０は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部７０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。同様に、ダイオード部８０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。トランジスタ部７０およびダイオード部８０の延伸方向と、後述する各トレンチ部の長手方向とは同一であってよい。
ダイオード部８０は、半導体基板１０の下面と接する領域に、Ｎ＋型のカソード領域を有する。本明細書では、カソード領域が設けられた領域を、ダイオード部８０と称する。つまりダイオード部８０は、上面視においてカソード領域と重なる領域である。半導体基板１０の下面には、カソード領域以外の領域には、Ｐ＋型のコレクタ領域が設けられてよい。本明細書では、ダイオード部８０を、後述するゲート配線までＹ軸方向に延長した延長領域８１も、ダイオード部８０に含める場合がある。延長領域８１の下面には、コレクタ領域が設けられている。
トランジスタ部７０は、半導体基板１０の下面と接する領域に、Ｐ＋型のコレクタ領域を有する。また、トランジスタ部７０は、半導体基板１０の上面側に、Ｎ型のエミッタ領域、Ｐ型のベース領域、ゲート導電部およびゲート絶縁膜を有するゲート構造が周期的に配置されている。
半導体装置１００は、半導体基板１０の上方に１つ以上のパッドを有してよい。本例の半導体装置１００は、ゲートパッド１１２を有している。半導体装置１００は、アノードパッド、カソードパッドおよび電流検出パッド等のパッドを有してもよい。各パッドは、端辺２０２の近傍に配置されている。端辺２０２の近傍とは、上面視における端辺２０２と、エミッタ電極との間の領域を指す。半導体装置１００の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
ゲートパッド１１２には、ゲート電位が印加される。ゲートパッド１１２は、活性部１６０のゲートトレンチ部の導電部に電気的に接続される。半導体装置１００は、ゲートパッド１１２とゲートトレンチ部とを接続するゲート配線を備える。図１においては、ゲート配線に斜線のハッチングを付している。
本例のゲート配線は、外周ゲート配線１３０と、活性側ゲート配線１３１とを有している。外周ゲート配線１３０は、上面視において活性部１６０と半導体基板１０の端辺２０２との間に配置されている。本例の外周ゲート配線１３０は、上面視において活性部１６０を囲んでいる。上面視において外周ゲート配線１３０に囲まれた領域を活性部１６０としてもよい。また、外周ゲート配線１３０は、ゲートパッド１１２と接続されている。外周ゲート配線１３０は、半導体基板１０の上方に配置されている。外周ゲート配線１３０は、アルミニウム等を含む金属配線であってよい。
活性側ゲート配線１３１は、活性部１６０に設けられている。活性部１６０に活性側ゲート配線１３１を設けることで、半導体基板１０の各領域について、ゲートパッド１１２からの配線長のばらつきを低減できる。
活性側ゲート配線１３１は、活性部１６０のゲートトレンチ部と接続される。活性側ゲート配線１３１は、半導体基板１０の上方に配置されている。活性側ゲート配線１３１は、不純物がドープされたポリシリコン等の半導体で形成された配線であってよい。
活性側ゲート配線１３１は、外周ゲート配線１３０と接続されてよい。本例の活性側ゲート配線１３１は、Ｙ軸方向の略中央で一方の外周ゲート配線１３０から他方の外周ゲート配線１３０まで、活性部１６０を横切るように、Ｘ軸方向に延伸して設けられている。活性側ゲート配線１３１により活性部１６０が分割されている場合、それぞれの分割領域において、トランジスタ部７０およびダイオード部８０がＸ軸方向に交互に配置されてよい。
また、半導体装置１００は、ポリシリコン等で形成されたＰＮ接合ダイオードである不図示の温度センス部や、活性部１６０に設けられたトランジスタ部の動作を模擬する不図示の電流検出部を備えてもよい。
本例の半導体装置１００は、活性部１６０と端辺２０２との間に、エッジ終端構造部９０を備える。本例のエッジ終端構造部９０は、外周ゲート配線１３０と端辺２０２との間に配置されている。エッジ終端構造部９０は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部９０は、複数のガードリング９２を有する。ガードリング９２は、半導体基板１０の上面と接するＰ型の領域である。ガードリング９２は、上面視において活性部１６０を囲んでいてよい。複数のガードリング９２は、外周ゲート配線１３０と端辺２０２との間において、所定の間隔で配置されている。外側に配置されたガードリング９２は、一つ内側に配置されたガードリング９２を囲んでいてよい。外側とは、端辺２０２に近い側を指し、内側とは、外周ゲート配線１３０に近い側を指す。複数のガードリング９２を設けることで、活性部１６０の上面側における空乏層を外側に伸ばすことができ、半導体装置１００の耐圧を向上できる。エッジ終端構造部９０は、活性部１６０を囲んで環状に設けられたフィールドプレートおよびリサーフのうちの少なくとも一つを更に備えていてもよい。
図２は、図１における領域Ａの拡大図である。領域Ａは、トランジスタ部７０、ダイオード部８０、および、活性側ゲート配線１３１を含む領域である。本例の半導体装置１００は、半導体基板１０の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。また、本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２および活性側ゲート配線１３１を備える。エミッタ電極５２および活性側ゲート配線１３１は互いに分離して設けられる。
エミッタ電極５２および活性側ゲート配線１３１と、半導体基板１０の上面との間には層間絶縁膜が設けられるが、図１では省略している。本例の層間絶縁膜には、コンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。図２においては、それぞれのコンタクトホール５４に斜線のハッチングを付している。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。エミッタ電極５２は、コンタクトホール５４を通って、半導体基板１０の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。また、エミッタ電極５２は、層間絶縁膜に設けられたコンタクトホールを通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２は、Ｙ軸方向におけるダミートレンチ部３０の先端において、ダミートレンチ部３０のダミー導電部と接続されてよい。
活性側ゲート配線１３１は、層間絶縁膜に設けられたコンタクトホールを通って、ゲートトレンチ部４０と接続する。活性側ゲート配線１３１は、Ｙ軸方向におけるゲートトレンチ部４０の先端部４１において、ゲートトレンチ部４０のゲート導電部と接続されてよい。活性側ゲート配線１３１は、ダミートレンチ部３０内のダミー導電部とは接続されない。
エミッタ電極５２は、金属を含む材料で形成される。図２においては、エミッタ電極５２が設けられる範囲を示している。例えば、エミッタ電極５２の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金、例えばＡｌＳｉ、ＡｌＳｉＣｕ等の金属合金で形成される。エミッタ電極５２は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにコンタクトホール内において、バリアメタルとアルミニウム等に接するようにタングステン等を埋め込んで形成されたプラグを有してもよい。
ウェル領域１１は、活性側ゲート配線１３１と重なって設けられている。ウェル領域１１は、活性側ゲート配線１３１と重ならない範囲にも、所定の幅で延伸して設けられている。本例のウェル領域１１は、コンタクトホール５４のＹ軸方向の端から、活性側ゲート配線１３１側に離れて設けられている。ウェル領域１１は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のベース領域１４はＰ－型であり、ウェル領域１１はＰ＋型である。
トランジスタ部７０およびダイオード部８０のそれぞれは、配列方向に複数配列されたトレンチ部を有する。本例のトランジスタ部７０には、配列方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが交互に設けられている。本例のダイオード部８０には、複数のダミートレンチ部３０が、配列方向に沿って設けられている。本例のダイオード部８０には、ゲートトレンチ部４０が設けられていない。
本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する２つの直線部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの直線部分３９を接続する先端部４１を有してよい。図２における延伸方向はＹ軸方向である。
先端部４１の少なくとも一部は、上面視において曲線状に設けられることが好ましい。２つの直線部分３９のＹ軸方向における端部どうしを先端部４１が接続することで、直線部分３９の端部における電界集中を緩和できる。
トランジスタ部７０において、ダミートレンチ部３０はゲートトレンチ部４０のそれぞれの直線部分３９の間に設けられる。それぞれの直線部分３９の間には、１本のダミートレンチ部３０が設けられてよく、複数本のダミートレンチ部３０が設けられていてもよい。ダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよく、ゲートトレンチ部４０と同様に、直線部分２９と先端部３１とを有していてもよい。図２に示した半導体装置１００は、先端部３１を有さない直線形状のダミートレンチ部３０と、先端部３１を有するダミートレンチ部３０の両方を含んでいる。
ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０のＹ軸方向の端部は、上面視においてウェル領域１１に設けられる。つまり、各トレンチ部のＹ軸方向の端部において、各トレンチ部の深さ方向の底部は、ウェル領域１１に覆われている。これにより、各トレンチ部の当該底部における電界集中を緩和できる。
配列方向において各トレンチ部の間には、メサ部が設けられている。メサ部は、半導体基板１０の内部において、トレンチ部に挟まれた領域を指す。一例としてメサ部の上端は半導体基板１０の上面である。メサ部の下端の深さ位置は、トレンチ部の下端の深さ位置と同一である。本例のメサ部は、半導体基板１０の上面において、トレンチに沿って延伸方向（Ｙ軸方向）に延伸して設けられている。本例では、トランジスタ部７０にはメサ部６０が設けられ、ダイオード部８０にはメサ部６１が設けられている。本明細書において単にメサ部と称した場合、メサ部６０およびメサ部６１のそれぞれを指している。
それぞれのメサ部には、ベース領域１４が設けられる。メサ部において半導体基板１０の上面に露出したベース領域１４のうち、活性側ゲート配線１３１に最も近く配置された領域をベース領域１４－ｅとする。図２においては、それぞれのメサ部の延伸方向における一方の端部に配置されたベース領域１４－ｅを示しているが、それぞれのメサ部の他方の端部にもベース領域１４－ｅが配置されている。それぞれのメサ部には、上面視においてベース領域１４－ｅに挟まれた領域に、第１導電型のエミッタ領域１２および第２導電型のコンタクト領域１５の少なくとも一方が設けられてよい。本例のエミッタ領域１２はＮ＋型であり、コンタクト領域１５はＰ＋型である。エミッタ領域１２およびコンタクト領域１５は、深さ方向において、ベース領域１４と半導体基板１０の上面との間に設けられてよい。
トランジスタ部７０のメサ部６０は、半導体基板１０の上面に露出したエミッタ領域１２を有する。エミッタ領域１２は、ゲートトレンチ部４０に接して設けられている。ゲートトレンチ部４０に接するメサ部６０は、半導体基板１０の上面に露出したコンタクト領域１５が設けられていてよい。
メサ部６０におけるコンタクト領域１５およびエミッタ領域１２のそれぞれは、Ｘ軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられる。一例として、メサ部６０のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿って交互に配置されている。
他の例においては、メサ部６０のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域にコンタクト領域１５が設けられる。
ダイオード部８０のメサ部６１には、エミッタ領域１２が設けられていない。メサ部６１の上面には、ベース領域１４およびコンタクト領域１５が設けられてよい。メサ部６１の上面においてベース領域１４－ｅに挟まれた領域には、それぞれのベース領域１４－ｅに接してコンタクト領域１５が設けられてよい。メサ部６１の上面においてコンタクト領域１５に挟まれた領域には、ベース領域１４が設けられてよい。ベース領域１４は、コンタクト領域１５に挟まれた領域全体に配置されてよい。
それぞれのメサ部の上方には、コンタクトホール５４が設けられている。コンタクトホール５４は、ベース領域１４－ｅに挟まれた領域に配置されている。本例のコンタクトホール５４は、コンタクト領域１５、ベース領域１４およびエミッタ領域１２の各領域の上方に設けられる。コンタクトホール５４は、ベース領域１４－ｅおよびウェル領域１１に対応する領域には設けられない。コンタクトホール５４は、メサ部６０の配列方向（Ｘ軸方向）における中央に配置されてよい。
ダイオード部８０において、半導体基板１０の下面と隣接する領域には、Ｎ＋型のカソード領域８２が設けられる。半導体基板１０の下面において、カソード領域８２が設けられていない領域には、Ｐ＋型のコレクタ領域２２が設けられてよい。図２においては、カソード領域８２およびコレクタ領域２２の境界を点線で示している。
カソード領域８２は、Ｙ軸方向においてウェル領域１１から離れて配置されている。これにより、比較的にドーピング濃度が高く、且つ、深い位置まで形成されているＰ型の領域（ウェル領域１１）と、カソード領域８２との距離を確保して、耐圧を向上できる。本例のカソード領域８２のＹ軸方向における端部は、コンタクトホール５４のＹ軸方向における端部よりも、ウェル領域１１から離れて配置されている。他の例では、カソード領域８２のＹ軸方向における端部は、ウェル領域１１とコンタクトホール５４との間に配置されていてもよい。
図３は、図２におけるｂ－ｂ断面の一例を示す図である。ｂ－ｂ断面は、エミッタ領域１２およびカソード領域８２を通過するＸＺ面である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。層間絶縁膜３８は、半導体基板１０の上面に設けられている。層間絶縁膜３８は、ホウ素またはリン等の不純物が添加されたシリケートガラス等の絶縁膜、熱酸化膜、および、その他の絶縁膜の少なくとも一層を含む膜である。層間絶縁膜３８には、図２において説明したコンタクトホール５４が設けられている。
エミッタ電極５２は、層間絶縁膜３８の上方に設けられる。エミッタ電極５２は、層間絶縁膜３８のコンタクトホール５４を通って、半導体基板１０の上面２１と接触している。コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、アルミニウム等の金属材料で形成されている。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向（Ｚ軸方向）を深さ方向と称する。
半導体基板１０は、Ｎ－型のドリフト領域１８を有する。ドリフト領域１８は、ドーピング濃度が、バルク・ドナーのドナー濃度と一致する領域である。バルク・ドナーについては後述する。ドリフト領域１８は、トランジスタ部７０およびダイオード部８０のそれぞれに設けられている。
トランジスタ部７０のメサ部６０には、Ｎ＋型のエミッタ領域１２およびＰ－型のベース領域１４が、半導体基板１０の上面２１側から順番に設けられている。ベース領域１４の下方にはドリフト領域１８が設けられている。メサ部６０には、Ｎ＋型の蓄積領域１６が設けられてもよい。蓄積領域１６は、ベース領域１４とドリフト領域１８との間に配置される。
エミッタ領域１２は半導体基板１０の上面２１に露出しており、且つ、ゲートトレンチ部４０と接して設けられている。エミッタ領域１２は、メサ部６０の両側のトレンチ部と接していてよい。エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度が高い。
ベース領域１４は、エミッタ領域１２の下方に設けられている。本例のベース領域１４は、エミッタ領域１２と接して設けられている。ベース領域１４は、メサ部６０の両側のトレンチ部と接していてよい。
蓄積領域１６は、ベース領域１４の下方に設けられている。蓄積領域１６は、ドリフト領域１８よりもドーピング濃度が高いＮ＋型の領域である。ドリフト領域１８とベース領域１４との間に高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減できる。蓄積領域１６は、各メサ部６０におけるベース領域１４の下面全体を覆うように設けられてよい。
ダイオード部８０のメサ部６１には、半導体基板１０の上面２１に接して、Ｐ－型のベース領域１４が設けられている。ベース領域１４の下方には、ドリフト領域１８が設けられている。メサ部６１において、ベース領域１４の下方に蓄積領域１６が設けられていてもよい。
トランジスタ部７０およびダイオード部８０のそれぞれにおいて、ドリフト領域１８の下にはＮ＋型のバッファ領域２０が設けられてよい。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ドリフト領域１８よりもドナー濃度の高い複数のドナー濃度ピークを有する。複数のドナー濃度ピークは、半導体基板１０の深さ方向における異なる位置に配置される。バッファ領域２０のドナー濃度ピークの少なくとも一つは、水素ドナーの濃度ピークであってよい。バッファ領域２０は、ベース領域１４の下端から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
トランジスタ部７０において、バッファ領域２０の下には、Ｐ＋型のコレクタ領域２２が設けられる。コレクタ領域２２のアクセプタ濃度は、ベース領域１４のアクセプタ濃度より高い。コレクタ領域２２は、ベース領域１４と同一のアクセプタを含んでよく、異なるアクセプタを含んでもよい。コレクタ領域２２のアクセプタは、例えばボロンである。
ダイオード部８０において、バッファ領域２０の下には、Ｎ＋型のカソード領域８２が設けられる。カソード領域８２のドナー濃度は、ドリフト領域１８のドナー濃度より高い。カソード領域８２のドナーは、例えば水素またはリンである。なお、各領域のドナーおよびアクセプタとなる元素は、上述した例に限定されない。コレクタ領域２２およびカソード領域８２は、半導体基板１０の下面２３に露出しており、コレクタ電極２４と接続している。コレクタ電極２４は、半導体基板１０の下面２３全体と接触してよい。エミッタ電極５２およびコレクタ電極２４は、アルミニウム等の金属材料で形成される。
半導体基板１０の上面２１側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が設けられる。各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達している。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらのドーピング領域も貫通して、ドリフト領域１８に到達している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
上述したように、トランジスタ部７０には、ゲートトレンチ部４０およびダミートレンチ部３０が設けられている。ダイオード部８０には、ダミートレンチ部３０が設けられ、ゲートトレンチ部４０が設けられていない。本例においてダイオード部８０とトランジスタ部７０のＸ軸方向における境界は、カソード領域８２とコレクタ領域２２の境界である。
ゲートトレンチ部４０は、半導体基板１０の上面２１に設けられたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
ゲート導電部４４は、深さ方向において、ベース領域１４よりも長く設けられてよい。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４は、ゲート配線に電気的に接続されている。ゲート導電部４４に所定のゲート電圧が印加されると、ベース領域１４のうちゲートトレンチ部４０に接する界面の表層に電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー導電部３４は、ゲートパッドとは異なる電極に接続されてよい。例えば、ゲートパッドとは異なる外部回路に接続する図示しないダミーパッドに、ダミー導電部３４を接続し、ゲート導電部４４とは異なる制御を行ってもよい。また、ダミー導電部３４をエミッタ電極５２に電気的に接続させてもよい。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。
本例のゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われている。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は、下側に凸の曲面状（断面においては曲線状）であってよい。
半導体基板１０は、第１導電型（Ｎ型）のバルク・ドナーが全体に分布している。バルク・ドナーは、半導体基板１０の元となるインゴットの製造時に、インゴット内に略一様に含まれたドーパントによるドナーである。本例のバルク・ドナーは、水素以外の元素である。バルク・ドナーのドーパントは、例えばリンやアンチモンであるが、これに限定されない。本例のバルク・ドナーは、リンである。バルク・ドナーは、Ｐ型の領域にも含まれている。半導体基板１０は、半導体のインゴットから切り出したウエハであってよく、ウエハを個片化したチップであってもよい。半導体のインゴットは、チョクラルスキー法（ＣＺ法）、磁場印加型チョクラルスキー法（ＭＣＺ法）、フロートゾーン法（ＦＺ法）のいずれかで製造されよい。本例におけるインゴットは、ＭＣＺ法で製造されている。ドリフト領域１８は、ドーピング濃度がバルク・ドナーのドナー濃度と一致する領域であってよい。他の例では、ドリフト領域１８のドーピング濃度は、バルク・ドナー濃度より高くてもよい。また、バルク・ドナー濃度は、半導体基板１０に一様に分布するバルク・ドナーのドーパント（例えばリン）の化学濃度の９０％から１００％の間であってよい。
図４は、図３のｄ－ｄ線におけるドーピング濃度Ｄｄ（／ｃｍ３）および水素化学濃度ＣＨ（ａｔｏｍｓ／ｃｍ３）の分布例を示す図である。本例のｄ－ｄ線は、トランジスタ部７０において、エミッタ領域１２、ベース領域１４、蓄積領域１６、バッファ領域２０およびコレクタ領域２２を通過する。ドーピング濃度Ｄｄは、ＳＲ法で測定されたキャリア濃度であってよい。水素化学濃度ＣＨは、ＳＩＭＳ法で測定された水素原子の原子密度であってよい。図４における縦軸は各濃度を示す対数軸である。横軸は、半導体基板１０の下面２３を基準とした深さ位置を示している。つまり横軸は、下面２３の位置を０とし、各位置の下面２３との距離（μｍ）を示している。図４においては、半導体基板１０の深さ方向における中央位置をＺｃとする。
本例のエミッタ領域１２には、リン等のＮ型のドーパントがイオン注入されている。本例のベース領域１４には、ボロン等のＰ型のドーパントがイオン注入されている。蓄積領域１６には、リン等のＮ型のドーパントがイオン注入されている。コレクタ領域２２には、ボロン等のＰ型のドーパントがイオン注入されている。本例のエミッタ領域１２、ベース領域１４、蓄積領域１６およびコレクタ領域２２のそれぞれは、ドーピング濃度のピークを有している。他の例では、エミッタ領域１２、ベース領域１４、蓄積領域１６およびコレクタ領域２２の少なくとも一つは、ドーピング濃度のピークを有さず、ほぼ平坦なドーピング濃度分布を有していてもよい。例えば、複数の深さ位置にイオン注入して熱処理することで、ほぼ平坦なドーピング濃度分布を形成できる。また、エピタキシャル成長等の方法によっても、ほぼ平坦なドーピング濃度分布を形成できる。
ドリフト領域１８は、エミッタ領域１２よりもドーピング濃度が低い領域である。ドリフト領域１８は、ドーピング濃度分布がほぼ平坦な平坦部１５０を有してよい。ドリフト領域１８のドーピング濃度は、半導体基板１０の全体に一様に含まれるバルク・ドナーの濃度Ｄｂと同一であってよい。つまり、ドリフト領域１８は、局所的にドーパントが注入されずに、バルク・ドナー濃度Ｄｂのまま残存した領域であってよい。他の例では、ドリフト領域１８のドーピング濃度は、バルク・ドナー濃度Ｄｂよりも高くてもよい。
例えばドリフト領域１８は、半導体基板１０中の空孔等の格子欠陥（Ｖ）、酸素（Ｏ）、水素（Ｈ）が結合したＶＯＨ欠陥（水素ドナーとも称する）が分布していてもよい。半導体基板１０の全体には、インゴットの製造時に意図的にまたは意図せずに添加された酸素が分布している。また、半導体基板１０の少なくとも一部の領域には、意図的にまたは意図せずに形成された格子欠陥が分布している。半導体基板１０に水素を注入して熱処理することで、水素が拡散した領域に水素ドナーが形成される場合がある。
特に、電子線、ヘリウムイオン、水素イオン等の荷電粒子線を半導体基板１０に照射することで、荷電粒子線が通過した通過領域には、単原子空孔（Ｖ）、複原子空孔（ＶＶ）等の、空孔を主体とする格子欠陥が形成される。空孔に隣接する原子は、ダングリング・ボンドを有する。格子欠陥には格子間原子や転位等も含まれ、広義ではドナーやアクセプタも含まれ得るが、本明細書では空孔を主体とする格子欠陥を空孔型格子欠陥、空孔型欠陥、あるいは単に格子欠陥と称する場合がある。また、格子欠陥が多く形成されることで、半導体基板１０の結晶性が強く乱れることがある。本明細書では、この結晶性の乱れをディスオーダーと称する場合がある。
通過領域が形成され、且つ、水素が注入された半導体基板１０を熱処理することで、水素が通過領域中に拡散して、通過領域に水素ドナーが形成される。半導体基板１０における酸素濃度、欠陥密度はほぼ一様なので、通過領域に生成される水素ドナー濃度も、ほぼ一様にできる。また、通過領域の深さ方向における長さは、荷電粒子の注入位置で調整できるので、半導体基板１０の任意の深さ位置に水素ドナーを形成できる。また、水素ドナーの濃度は、注入する水素の濃度、通過領域に形成する格子欠陥の密度（すなわち、荷電粒子のドーズ量）により調整可能である。水素ドナー等を形成することで、バルク・ドナー濃度よりもドーピング濃度が高く、且つ、深さ方向において長い領域に渡って設けられたドリフト領域１８を形成できる。
バッファ領域２０は、半導体基板１０の深さ方向において異なる位置に配置された、複数の水素化学濃度ピーク１２５を有する。水素化学濃度ピーク１２５は、半導体基板１０に局所的に注入された水素イオンによるピークである。半導体基板１０に対して、加速エネルギーを変化させて複数回水素イオンを注入することで、複数の水素化学濃度ピーク１２５が形成される。水素イオンは、例えば半導体基板１０の下面２３から注入される。この場合、図４に示すように、水素化学濃度ＣＨは、下面２３から最も離れた水素化学濃度ピーク１２５よりも上面２１側において、急峻に低下する。
また、バッファ領域２０は、半導体基板１０の深さ方向において異なる位置に配置された、複数のドーピング濃度ピーク２５を有する。ドーピング濃度ピーク２５は、水素化学濃度ピーク１２５と一対一に対応して設けられてよい。水素を注入した位置の近傍には上述した水素ドナーが多く形成されるので、当該位置にドーピング濃度ピーク２５が形成される。この場合、ドーピング濃度ピーク２５は、水素ドナーの濃度ピークである。ドーピング濃度ピーク２５と水素化学濃度ピーク１２５は、同一の深さ位置に設けられてよい。ピークどうしが同一の深さ位置に設けられるとは、ピークの頂点の位置が一致している場合に加えて、一方のピークの半値全幅内に、他方のピークの頂点が含まれる場合を含む。バッファ領域２０は、水素化学濃度ピーク１２５と同数のドーピング濃度ピーク２５を有してよく、水素化学濃度ピーク１２５よりも多いドーピング濃度ピーク２５を有していてもよい。例えば、バッファ領域２０に、水素とは異なるＮ型ドーパントを更に注入することで、水素ドナー以外のＮ型ドーパントのドーピング濃度ピーク２５を形成できる。当該ドーピング濃度ピーク２５は、水素ドナーによるドーピング濃度ピーク２５と、下面２３との間に配置されてよい。
バッファ領域２０は、水素化学濃度ピーク１２５のうち、下面２３から最も遠い最深水素化学濃度ピーク１２５と、ドリフト領域１８との間に、高濃度領域１０１を有する。高濃度領域１０１は、ドリフト領域１８よりもドーピング濃度が高く、且つ、深さ方向のドーピング濃度分布が、上に凸の部分を含むスロープを有する領域である。当該スロープは、ドリフト領域１８に接している。つまり、当該スロープは、最深水素化学濃度ピーク１２５からドリフト領域１８に向かう方向において、ドリフト領域１８のドーピング濃度まで徐々に低下するスロープである。上に凸とは、図４に示すように、縦軸の上側が高濃度であり、下側が低濃度であるドーピング濃度分布において、上側に凸であることを指す。
高濃度領域１０１は、上述した水素ドナーを含む領域である。高濃度領域１０１は、深さ位置Ｚ４に注入された水素が拡散することで形成された領域であってよい。高濃度領域１０１の深さ方向における長さは、深さ位置Ｚ４に水素を注入した後に熱処理を行う温度および時間で制御できる。
図５は、図４に示した分布における、バッファ領域２０の近傍を拡大した図である。なお図５においては、酸素化学濃度ＣＯＸの分布を更に示している。酸素化学濃度ＣＯＸは、半導体基板１０において一様に分布してよい。また、酸素化学濃度ＣＯＸの分布は、半導体基板１０の深さ方向においてわずかに傾きを有していてもよい。つまり酸素化学濃度ＣＯＸは、半導体基板１０の深さ方向に沿って単調に増加または減少してもよい。また半導体基板１０は、半導体基板１０の少なくとも一方の主面（下面２３および上面２１）の近傍において、主面に向かって酸素化学濃度ＣＯＸが減少する領域を有していてもよい。
図５においては、複数の水素化学濃度ピーク１２５を、下面２３側から第１の水素化学濃度ピーク１２５－１、第２の水素化学濃度ピーク１２５－２、第３の水素化学濃度ピーク１２５－３、第４の水素化学濃度ピーク１２５－４とする。第１の水素化学濃度ピーク１２５－１は、下面２３に最も近い最浅水素化学濃度ピークである。また、第４の水素化学濃度ピーク１２５－４は、下面２３から最も離れた最深水素化学濃度ピークである。なお、水素化学濃度ピーク１２５の数は４個に限定されない。ドリフト領域１８と下面２３との間に配置された複数の水素化学濃度ピーク１２５のうち、ドリフト領域１８に最も近い水素化学濃度ピーク１２５が、最深水素化学濃度ピークである。第ｋの水素化学濃度ピーク１２５－ｋの水素化学濃度をＣｋとする。
また、水素化学濃度ＣＨの分布は、２つの水素化学濃度ピーク１２５の間に、水素化学濃度極小部２２５を有する。水素化学濃度極小部２２５は、水素化学濃度ＣＨが極小値となる領域である。図５においては、複数の水素化学濃度極小部２２５を、下面２３側から第１の水素化学濃度極小部２２５－１、第２の水素化学濃度極小部２２５－２、第３の水素化学濃度極小部２２５－３とする。第ｋの水素化学濃度極小部２２５－ｋの水素化学濃度をＶｋとする。
図５においては、複数のドーピング濃度ピーク２５を、下面２３側から第１のドーピング濃度ピーク２５－１、第２のドーピング濃度ピーク２５－２、第３のドーピング濃度ピーク２５－３、第４のドーピング濃度ピーク２５－４とする。第１のドーピング濃度ピーク２５－１は、下面２３に最も近い最浅ドーピング濃度ピークである。また、第４のドーピング濃度ピーク２５－４は、下面２３から最も離れた最深ドーピング濃度ピークである。なお、ドーピング濃度ピーク２５の数は４個に限定されない。ドリフト領域１８とコレクタ領域２２（ダイオード部８０においては、カソード領域８２）との間に配置された複数のドーピング濃度ピーク２５のうち、ドリフト領域１８に最も近いドーピング濃度ピーク２５が、最深ドーピング濃度ピークである。
本例では、第ｋの水素化学濃度ピーク１２５－ｋと、第ｋのドーピング濃度ピーク２５－ｋが、深さ位置Ｚｋに配置されている。本例のｋは１から４の整数である。また、第ｋのドーピング濃度ピーク２５－ｋの頂点のドーピング濃度をＰｋとする。
高濃度領域１０１は、第４の水素化学濃度ピーク１２５－４と、ドリフト領域１８との間に設けられる。高濃度領域１０１のドーピング濃度Ｄｄの分布は、ドリフト領域１８と接するスロープ１０２を有する。スロープ１０２は、水素化学濃度ＣＨが上面２１に向かって減衰するのに伴い、減衰してよい。上述したように、スロープ１０２は、第４の水素化学濃度ピーク１２５－４からドリフト領域１８に向かってドーピング濃度Ｄｄが徐々に低下する下りスロープである。スロープ１０２は、上に凸の部分を含む。例えばスロープ１０２は、ドーピング濃度がドリフト領域１８に向けて下がり始める領域の近傍において、上に凸の部分を含んでよい。
スロープ１０２の傾きを近似した直線を、近似濃度直線１０５とする。近似濃度直線１０５は、スロープ１０２の全体を最小二乗法で近似した直線であってよい。近似濃度直線１０５を、それぞれの深さ位置Ｚ１、Ｚ２、Ｚ３、Ｚ４まで外挿する。それぞれの深さ位置Ｚ１、Ｚ２、Ｚ３、Ｚ４における、近似濃度直線１０５で示される濃度を参考濃度Ｒ１、Ｒ２、Ｒ３、Ｒ４とする。本例において、参考濃度Ｒ１は最浅参考濃度であり、参考濃度Ｒ４は最深参考濃度である。
バッファ領域２０を深さ方向に長く形成すると、下面２３側からドリフト領域１８への正孔の注入が阻害される。短絡時のように、半導体装置１００のエミッタ－コレクタ間電流として大きな電流が流れた場合、下面２３側からの正孔注入が十分でないと、下面２３側に電界が集中して、アバランシェが発生しやすくなる。このため、短絡耐量を向上させる観点では、バッファ領域２０は、深さ方向に長くしすぎないことが好ましい。
また、下面２３に最も近い第１のドーピング濃度ピーク２５－１のドーピング濃度Ｐ１が高いと、下面２３側からの正孔注入が阻害される。このため、ドーピング濃度Ｐ１は高すぎないことが好ましい。ただし、ドーピング濃度Ｐ１が低すぎると、上面２１側から広がる空乏層がコレクタ領域２２等に達する可能性が高くなる。このため、ドーピング濃度Ｐ１は、低すぎないことが好ましい。
また、第１のドーピング濃度ピーク２５－１が下面２３に近いと、下面２３に生じたキズが第１のドーピング濃度ピーク２５－１に達しやすくなる。キズが第１のドーピング濃度ピーク２５－１に達すると、半導体装置１００の耐圧が低下する。このため、第１のドーピング濃度ピーク２５－１はと下面２３との距離は、ある程度確保されていることが好ましい。
本例の半導体装置１００においては、第１のドーピング濃度ピーク２５－１のドーピング濃度Ｐ１が、参考濃度Ｒ１の５％以上、５０％以下である。参考濃度Ｒ１に対するドーピング濃度Ｐ１の比を５％以上にすることで、バッファ領域２０が長くなることを抑制できる。これにより、短絡耐量を向上できる。なおバッファ領域２０が長くなると、スロープ１０２と第１のドーピング濃度ピーク２５－１までの距離が長くなり、Ｐ１／Ｒ１の比は低下する。
また、Ｐ１／Ｒ１を５％以上とすることで、第１のドーピング濃度ピーク２５－１が、下面２３に近くなりすぎるのを抑制できる。下面２３に近いほど近似濃度直線１０５の濃度は上がっているので、Ｐ１／Ｒ１の比は低下する。また、Ｐ１／Ｒ１を５０％以下とすることで、第１のドーピング濃度ピーク２５－１が高濃度になることを抑制できる。これにより、短絡耐量を向上できる。
このように、Ｐ１／Ｒ１を５％以上、５０％以下とすることで、短絡耐量を向上させ、また、耐圧を向上できる。Ｐ１／Ｒ１は、１０％以上であってよく、２０％以上であってもよい。Ｐ１／Ｒ１は、４０％以下であってよく、３０％以下であってもよい。
第１のドーピング濃度ピーク２５－１と、半導体基板１０の下面２３との距離は、１μｍ以上であることが好ましい。これにより、下面２３に生じたキズが第１のドーピング濃度ピーク２５－１に達することを抑制できる。当該距離は、１．５μｍ以上であってもよい。当該距離は、３μｍ未満であってよい。これにより、コレクタ領域２２と第１のドーピング濃度ピーク２５－１とが離れすぎるのを抑制できる。当該距離は２．５μｍ以下であってもよい。
第４の水素化学濃度ピーク１２５－４の深さ位置Ｚ４と、半導体基板１０の下面２３との距離は、２０μｍ以下であってよい。これにより、バッファ領域２０が長くなりすぎて短絡耐量が低下することを防げる。当該距離は１５μｍ以下であってもよい。なお、半導体基板１０の深さ方向の厚みに対する、当該距離の比は、２０％以下であってよく、１５％以下であってもよい。
第１の水素化学濃度ピーク１２５－１と、第４の水素化学濃度ピーク１２５－４との深さ方向の距離は、１５μｍ以下であってよい。当該距離は、深さ位置Ｚ１から深さ位置Ｚ４までの距離である。これにより、バッファ領域２０が長くなりすぎて短絡耐量が低下することを防げる。当該距離は１３μｍ以下であってもよい。なお、半導体基板１０の深さ方向の厚みに対する、当該距離の比は、１５％以下であってよく、１３％以下であってもよい。
高濃度領域１０１およびドリフト領域１８の境界位置Ｚｂと、半導体基板１０の下面２３との距離は、２５μｍ以下であってよい。境界位置Ｚｂは、高濃度領域１０１からドリフト領域１８に向かう方向において、ドーピング濃度Ｄｄがドリフト領域１８のドーピング濃度と初めて一致する位置である。これにより、バッファ領域２０が長くなりすぎるのを防げる。当該距離は、２０μｍ以下であってもよい。なお、半導体基板１０の深さ方向の厚みに対する、当該距離の比は、２５％以下であってよく、２０％以下であってもよい。
境界位置Ｚｂと、第４のドーピング濃度ピーク２５－４の位置Ｚ４との距離は、１０μｍ以下であってよい。これによっても、バッファ領域２０が長くなりすぎるのを防げる。当該距離は、５μｍ以下であってもよい。なお、半導体基板１０の深さ方向の厚みに対する、当該距離の比は、１０％以下であってよく、５％以下であってもよい。
第４のドーピング濃度ピーク２５－４のドーピング濃度Ｐ４は、参考濃度Ｒ４より高くてよい。これにより、高濃度領域１０１が長くなりすぎるのを防げる。高濃度領域１０１が長くなり、第４のドーピング濃度ピーク２５－４と境界位置Ｚｂとの距離が大きくなると、参考濃度Ｒ４が大きくなる。ドーピング濃度Ｐ４は、参考濃度Ｒ４の１．５倍以上であってもよい。
第２のドーピング濃度ピーク２５－２のドーピング濃度Ｐ２は、参考濃度Ｒ２より低くてよい。Ｐ２／Ｒ２は、１０％以上であってよく、２０％以上であってもよい。Ｐ２／Ｒ２は、５０％以下であってよく、４０％以下であってもよい。
第３のドーピング濃度ピーク２５－３のドーピング濃度Ｐ３は、参考濃度Ｒ３より低くてよい。Ｐ３／Ｒ３は、１０％以上であってよく、２０％以上であってもよい。Ｐ３／Ｒ３は、５０％以下であってよく、４０％以下であってもよい。なお、最深ドーピング濃度ピーク２５と、最浅ドーピング濃度ピーク２５の間にあるドーピング濃度ピークは、いずれも対応する参考濃度より低くてよい。
第１のドーピング濃度ピーク２５－１のドーピング濃度Ｐ１は、第２のドーピング濃度ピーク２５－２のドーピング濃度Ｐ２の１０倍以下であってよい。これにより、ドーピング濃度Ｐ１が高くなりすぎるのを防ぎ、短絡耐量を向上できる。ドーピング濃度Ｐ１は、ドーピング濃度Ｐ２の５倍以下であってもよい。
上述した割合Ｐ１／Ｒ１は、割合Ｐ２／Ｒ２よりも大きくてよい。これにより、深さ位置Ｚ１が下面２３に近くなりすぎるのを防げる。深さ位置Ｚ１が下面２３に近いほど、参考濃度Ｒ１は高くなる。
第１の水素化学濃度ピーク１２５－１の水素化学濃度Ｃ１は、深さ位置Ｚ１における参考濃度Ｒ１よりも高くてよい。水素化学濃度Ｃ１は、参考濃度Ｒ１の２倍以上であってよく、５倍以上であってもよい。水素化学濃度Ｃ１は、参考濃度Ｒ１より低くてもよい。
第２～第４の水素化学濃度ピーク１２５－２～４の水素化学濃度Ｃ２～Ｃ４も、それぞれの深さ位置Ｚ２～Ｚ４における参考濃度Ｒ２～Ｒ４よりも、高くてよい。水素化学濃度Ｃｋは、参考濃度Ｒｋの２倍以上であってよく、５倍以上であってもよい。水素化学濃度Ｃｋは、参考濃度Ｒｋより低くてもよい。
第１の水素化学濃度極小部２２５－１の水素化学濃度Ｖ１は、深さ位置Ｚ１における参考濃度Ｒ１よりも高くてよいし、低くてもよい。本例では、水素化学濃度Ｖ１は、参考濃度Ｒ１よりも高い。第２～第３の水素化学濃度極小部２２５－２～３の水素化学濃度Ｖ２～Ｖ３も、それぞれの深さ位置Ｚ２～Ｚ３における参考濃度Ｒ２～Ｒ３よりも、高くてよい。
第１の水素化学濃度ピーク１２５－１の水素化学濃度Ｃ１は、深さ位置Ｚ１における酸素化学濃度ＣＯＸ１よりも高くてよいし、低くてもよい。本例では、水素化学濃度Ｃ１は、酸素化学濃度ＣＯＸ１よりも高い。
第１の水素化学濃度ピーク１２５－１のピーク位置（つまり深さ位置Ｚ１）における酸素化学濃度ＣＯＸ１は、深さ位置Ｚ１における最浅参考濃度Ｒ１よりも高くてよいし、低くてもよい。本例では、酸素化学濃度ＣＯＸ１は、最浅参考濃度Ｒ１よりも高い。
本例では、コレクタ領域２２と、第１の水素化学濃度ピーク１２５－１との間には、水素以外のｎ型ドーパントの化学濃度ピークがない。つまり、バッファ領域２０に存在するドーピング濃度ピーク２５は、全て水素ドナーのピークである。他の例では、コレクタ領域２２と、第１の水素化学濃度ピーク１２５－１との間に、リン等の水素以外のｎ型ドーパントの化学濃度ピークがあってもよい。この場合、最浅ドーピング濃度ピークは、リン等のｎ型ドーパントの濃度ピークである。
図６Ａは、図５におけるスロープ１０２の近傍を拡大した図である。バッファ領域２０のドーピング濃度Ｄｄの分布は、第４のドーピング濃度ピーク２５－４よりも上面２１側において、変曲点１０３を有してよい。変曲点１０３は、深さ位置Ｚ４から上面２１側に向かう方向において、ドーピング濃度分布を深さ位置で２階微分した微分値の符号が最初に変化する点である。
高濃度領域１０１は、変曲点１０３から、ドリフト領域１８との境界位置Ｚｂまでの領域であってよい。スロープ１０２は、変曲点１０３よりも上面２１側に配置されている。スロープ１０２は、境界位置Ｚｂから下面２３側に向かってドーピング濃度Ｄｄが上昇し続ける領域である。本例のスロープ１０２は、深さ位置Ｚｈから境界位置Ｚｂまで、ドーピング濃度ＤｄがＤｈからＤｂまで連続して低下している。深さ位置Ｚｈは、高濃度領域のドーピング濃度分布が極大となる位置であってよい。
スロープ１０２は、上に凸の領域１０６を含む。スロープ１０２は、主に深さ位置Ｚ４に注入された水素が拡散して形成されるので、上に凸の領域１０６が含まれる。領域１０６は、深さ位置Ｚｈに接する領域であってよい。スロープ１０２は、下に凸の領域１０７を含んでよく、含んでいなくてもよい。領域１０７は、領域１０６と、深さ位置Ｚｂとの間に配置されてよい。
近似濃度直線１０５は、スロープ１０２の全体を、最小二乗法で近似した直線である。つまり、深さ位置Ｚｈから境界位置Ｚｂまでのドーピング濃度Ｄｄの分布を近似した直線である。他の例では、近似濃度直線１０５は、深さ位置Ｚｈにおけるドーピング濃度Ｄｈと、境界位置Ｚｂにおけるドーピング濃度Ｄｂの２点を結んだ直線であってもよい。ドーピング濃度Ｄｄの分布は、図６Ａに示すように、深さ位置Ｚｈと変曲点１０３との間において極小値を有してよい。
図６Ｂは、高濃度領域１０１のドーピング濃度分布の他の例である。図６Ａの例とは、ドーピング濃度分布が、極小値を有さずにキンク状である点で相違する。本例のドーピング濃度Ｄｄの分布は、変曲点１０３においてキンク状の部分を有する。また、深さ位置Ｚ４からＺｂまで、ドーピング濃度Ｄｄは単調に減少してよい。また、本例の深さ位置Ｚｈは、ドーピング濃度Ｄｄを深さ位置Ｚで２次微分した微分値が極大となる位置であってよい。
図６Ｃは、高濃度領域１０１のドーピング濃度分布の他の例である。図６Ａの例とは、ドーピング濃度Ｄｄの分布が階段状の部分Ｆを有する点で相違する。階段状の部分Ｆとは、深さ方向においてドーピング濃度Ｄｄが均一（または平坦）な部分である。ドーピング濃度Ｄｄの分布は、図６Ａに示したように極小値を更に有してよく、有さなくともよい。本例のドーピング濃度Ｄｄは、深さ位置Ｚ４から部分Ｆまで単調に減少し、部分Ｆで均一な濃度となり、部分Ｆから深さ位置Ｚｂまで単調に減少している。本例の深さ位置Ｚｈは、２次微分した微分値が極大となる位置であってよい。特に、深さ位置Ｚｈは、平坦な領域Ｆの最も上面２１側の位置であってよい。
図７は、近似濃度直線１０５の対数傾きαを説明する図である。（深さ位置、ドーピング濃度）＝（Ｚａ１、Ｄａ１）、（Ｚａ２、Ｄａ２）の２点を通る直線の傾きαは下式で与えられる。
α＝｜ｌｏｇ１０（Ｄａ２）－ｌｏｇ１０（Ｄａ１）｜／｜Ｚａ２－Ｚａ１｜
近似濃度直線１０５の対数傾きαは、任意の２点の値を用いて、上式から算出できる。対数は、常用対数でよく、自然対数でもよい。本例では、常用対数である。近似濃度直線１０５の対数傾きαは、１０００（／ｃｍ）以上、２０００（／ｃｍ）以下であってよい。これにより、短絡時の空間電荷領域を、一層コレクタ領域に近づけることができ、特に短絡電流が高いときの短絡耐量を増加させることができる。短絡電流が高いとは、短絡発生時のゲート電圧がゲート閾値よりも１０Ｖ以上高い状態であってよく、１５Ｖ以上高い状態であってよく、２０Ｖ以上高い状態であってよい。
図８は、平坦部１５０を説明する図である。平坦部１５０は、ドーピング濃度Ｄｄが、所定の最大値ｍａｘと所定の最小値ｍｉｎとの間となっている領域が、深さ方向において連続している部分である。最大値ｍａｘは、当該領域におけるドーピング濃度Ｄｄの最大値を用いてよい。最小値ｍｉｎは、最大値ｍａｘの５０％の値であってよく、７０％の値であってよく、９０％の値であってもよい。
あるいは、深さ方向の所定範囲におけるドーピング濃度分布の平均濃度に対して、ドーピング濃度Ｄｄの値が、当該ドーピング濃度分布の平均濃度の±５０％以内にある領域を平坦部１５０としてよく、±３０％以内にある領域を平坦部１５０としてよく、±１０％以内にある領域を平坦部１５０としてもよい。図６Ａ～Ｃ等において説明した境界位置Ｚｂは、図８において説明した平坦部１５０のドーピング濃度Ｄｂの範囲から、ドーピング濃度Ｄｂが逸脱する位置であってよい。
図９は、比較例におけるドーピング濃度Ｄｄおよび水素化学濃度ＣＨの分布例を示す図である。本例では、第１のドーピング濃度ピーク２５－１は、リンの濃度ピークである。本例では、第１のドーピング濃度ピーク２５－１が、下面２３の近傍に配置されている。このため、高濃度領域１０１と、第１のドーピング濃度ピーク２５－１との距離が大きくなり、第１のドーピング濃度ピーク２５－１が、近似濃度直線１０５よりも大きくなっている。
このような場合、例えば、下面２３にキズが生じた場合に、耐圧低下が生じやすくなる。また、バッファ領域２０が長くなるので、短絡耐量が下がる場合がある。図１から図８の例によれば、耐圧低下を抑制しつつ、短絡耐量を確保できる。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・ドーピング濃度ピーク、２９・・・直線部分、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・直線部分、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、５２・・・エミッタ電極、５４・・・コンタクトホール、６０、６１・・・メサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８１・・・延長領域、８２・・・カソード領域、９０・・・エッジ終端構造部、９２・・・ガードリング、１００・・・半導体装置、１０１・・・高濃度領域、１０２・・・スロープ、１０３・・・変曲点、１０５・・・近似濃度直線、１０６・・・領域、１０７・・・領域、１１２・・・ゲートパッド、１２５・・・水素化学濃度ピーク、１３０・・・外周ゲート配線、１３１・・・活性側ゲート配線、１５０・・・平坦部、１６０・・・活性部、２０２・・・端辺、２２５・・・水素化学濃度極小部

Claims (25)

  1. 上面および下面を有する半導体基板と、
    前記半導体基板に設けられた、第１導電型のドリフト領域と、
    前記ドリフト領域と前記半導体基板の前記下面との間に設けられた、前記ドリフト領域よりもドーピング濃度の高い第１導電型のバッファ領域と
    を備え、
    前記バッファ領域は、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面から最も遠い最深水素化学濃度ピークを含む複数の水素化学濃度ピークと、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面に最も近い最浅ドーピング濃度ピークを含む複数のドーピング濃度ピークと、
    前記最深水素化学濃度ピークと、前記ドリフト領域との間に設けられた高濃度領域と
    を有し、
    前記高濃度領域の前記深さ方向のドーピング濃度分布は、前記ドリフト領域に接しており、且つ、前記ドリフト領域に向けてドーピング濃度が徐々に低下するスロープを有し、
    前記スロープは上に凸の部分を含み、
    前記スロープの傾きを直線で近似した近似濃度直線は、前記最浅ドーピング濃度ピークの深さ位置における最浅参考濃度を有し、
    前記最浅ドーピング濃度ピークのドーピング濃度が、前記最浅参考濃度の１０％以上、５０％以下である半導体装置。
  2. 上面および下面を有する半導体基板と、
    前記半導体基板に設けられた、第１導電型のドリフト領域と、
    前記ドリフト領域と前記半導体基板の前記下面との間に設けられた、前記ドリフト領域よりもドーピング濃度の高い第１導電型のバッファ領域と
    を備え、
    前記バッファ領域は、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面から最も遠い最深水素化学濃度ピークを含む複数の水素化学濃度ピークと、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面に最も近い最浅ドーピング濃度ピークを含む複数のドーピング濃度ピークと、
    前記最深水素化学濃度ピークと、前記ドリフト領域との間に設けられた高濃度領域と
    を有し、
    前記高濃度領域の前記深さ方向のドーピング濃度分布は、前記ドリフト領域に接しており、且つ、前記ドリフト領域に向けてドーピング濃度が徐々に低下するスロープを有し、
    前記スロープは上に凸の部分を含み、
    前記スロープの傾きを直線で近似した近似濃度直線は、前記最浅ドーピング濃度ピークの深さ位置における最浅参考濃度を有し、
    前記最浅ドーピング濃度ピークのドーピング濃度が、前記最浅参考濃度の５％以上、５０％以下であり、
    前記最深水素化学濃度ピークと、前記半導体基板の前記下面との距離が２０μｍ以下である
    半導体装置。
  3. 前記複数の水素化学濃度ピークは、前記下面に最も近い最浅水素化学濃度ピークを含み、
    前記最浅水素化学濃度ピークと、前記最深水素化学濃度ピークとの距離が１５μｍ以下である
    請求項２に記載の半導体装置。
  4. 上面および下面を有する半導体基板と、
    前記半導体基板に設けられた、第１導電型のドリフト領域と、
    前記ドリフト領域と前記半導体基板の前記下面との間に設けられた、前記ドリフト領域よりもドーピング濃度の高い第１導電型のバッファ領域と
    を備え、
    前記バッファ領域は、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面から最も遠い最深水素化学濃度ピークを含む複数の水素化学濃度ピークと、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面に最も近い最浅ドーピング濃度ピークを含む複数のドーピング濃度ピークと、
    前記最深水素化学濃度ピークと、前記ドリフト領域との間に設けられた高濃度領域と
    を有し、
    前記高濃度領域の前記深さ方向のドーピング濃度分布は、前記ドリフト領域に接しており、且つ、前記ドリフト領域に向けてドーピング濃度が徐々に低下するスロープを有し、
    前記スロープは上に凸の部分を含み、
    前記スロープの傾きを直線で近似した近似濃度直線は、前記最浅ドーピング濃度ピークの深さ位置における最浅参考濃度を有し、
    前記最浅ドーピング濃度ピークのドーピング濃度が、前記最浅参考濃度の５％以上、５０％以下であり、
    前記高濃度領域および前記ドリフト領域の境界位置と、前記半導体基板の前記下面との距離が２５μｍ以下である
    半導体装置。
  5. 上面および下面を有する半導体基板と、
    前記半導体基板に設けられた、第１導電型のドリフト領域と、
    前記ドリフト領域と前記半導体基板の前記下面との間に設けられた、前記ドリフト領域よりもドーピング濃度の高い第１導電型のバッファ領域と
    を備え、
    前記バッファ領域は、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面から最も遠い最深水素化学濃度ピークを含む複数の水素化学濃度ピークと、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面に最も近い最浅ドーピング濃度ピークと前記下面に２番目に近い第２ドーピング濃度ピークを含む複数のドーピング濃度ピークと、
    前記最深水素化学濃度ピークと、前記ドリフト領域との間に設けられた高濃度領域と
    を有し、
    前記高濃度領域の前記深さ方向のドーピング濃度分布は、前記ドリフト領域に接しており、且つ、前記ドリフト領域に向けてドーピング濃度が徐々に低下するスロープを有し、
    前記スロープは上に凸の部分を含み、
    前記スロープの傾きを直線で近似した近似濃度直線は、前記最浅ドーピング濃度ピークの深さ位置における最浅参考濃度を有し、
    前記最浅ドーピング濃度ピークのドーピング濃度が、前記最浅参考濃度の５％以上、５０％以下であり、
    前記近似濃度直線において、前記第２ドーピング濃度ピークの深さ位置における濃度を第２参考濃度とした場合に、前記第２ドーピング濃度ピークのドーピング濃度が、前記第２参考濃度の１０％以上、５０％以下である
    半導体装置。
  6. 上面および下面を有する半導体基板と、
    前記半導体基板に設けられた、第１導電型のドリフト領域と、
    前記ドリフト領域と前記半導体基板の前記下面との間に設けられた、前記ドリフト領域よりもドーピング濃度の高い第１導電型のバッファ領域と
    を備え、
    前記バッファ領域は、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面から最も遠い最深水素化学濃度ピークと前記下面に最も近い最浅水素化学濃度ピークを含む複数の水素化学濃度ピークと、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面に最も近い最浅ドーピング濃度ピークを含む複数のドーピング濃度ピークと、
    前記最深水素化学濃度ピークと、前記ドリフト領域との間に設けられた高濃度領域と
    を有し、
    前記高濃度領域の前記深さ方向のドーピング濃度分布は、前記ドリフト領域に接しており、且つ、前記ドリフト領域に向けてドーピング濃度が徐々に低下するスロープを有し、
    前記スロープは上に凸の部分を含み、
    前記スロープの傾きを直線で近似した近似濃度直線は、前記最浅ドーピング濃度ピークの深さ位置における最浅参考濃度を有し、
    前記最浅ドーピング濃度ピークのドーピング濃度が、前記最浅参考濃度の５％以上、５０％以下であり、
    前記最浅水素化学濃度ピークの水素化学濃度は、前記最浅参考濃度よりも低い
    半導体装置。
  7. 上面および下面を有する半導体基板と、
    前記半導体基板に設けられた、第１導電型のドリフト領域と、
    前記ドリフト領域と前記半導体基板の前記下面との間に設けられた、前記ドリフト領域よりもドーピング濃度の高い第１導電型のバッファ領域と
    を備え、
    前記バッファ領域は、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面から最も遠い最深水素化学濃度ピークと前記下面に２番目に近い第２水素化学濃度ピークを含む複数の水素化学濃度ピークと、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面に最も近い最浅ドーピング濃度ピークと前記下面に２番目に近い第２ドーピング濃度ピークを含む複数のドーピング濃度ピークと、
    前記最深水素化学濃度ピークと、前記ドリフト領域との間に設けられた高濃度領域と
    を有し、
    前記高濃度領域の前記深さ方向のドーピング濃度分布は、前記ドリフト領域に接しており、且つ、前記ドリフト領域に向けてドーピング濃度が徐々に低下するスロープを有し、
    前記スロープは上に凸の部分を含み、
    前記スロープの傾きを直線で近似した近似濃度直線は、前記最浅ドーピング濃度ピークの深さ位置における最浅参考濃度を有し、
    前記最浅ドーピング濃度ピークのドーピング濃度が、前記最浅参考濃度の５％以上、５０％以下であり、
    前記近似濃度直線において、前記第２ドーピング濃度ピークの深さ位置における濃度を第２参考濃度とした場合に、前記第２ドーピング濃度ピークのドーピング濃度が、前記第２参考濃度より低く、
    前記第２水素化学濃度ピークの水素化学濃度は、前記第２参考濃度よりも低い
    半導体装置。
  8. 上面および下面を有する半導体基板と、
    前記半導体基板に設けられた、第１導電型のドリフト領域と、
    前記ドリフト領域と前記半導体基板の前記下面との間に設けられた、前記ドリフト領域よりもドーピング濃度の高い第１導電型のバッファ領域と、
    前記バッファ領域と前記下面との間に設けられた第２導電型のコレクタ領域または第１導電型のカソード領域と
    を備え、
    前記バッファ領域は、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面から最も遠い最深水素化学濃度ピークを含む複数の水素化学濃度ピークと、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面に最も近い最浅ドーピング濃度ピークを含む複数のドーピング濃度ピークと、
    前記最深水素化学濃度ピークと、前記ドリフト領域との間に設けられた高濃度領域と
    を有し、
    前記高濃度領域の前記深さ方向のドーピング濃度分布は、前記ドリフト領域に接しており、且つ、前記ドリフト領域に向けてドーピング濃度が徐々に低下するスロープを有し、
    前記スロープは上に凸の部分を含み、
    前記スロープの傾きを直線で近似した近似濃度直線は、前記最浅ドーピング濃度ピークの深さ位置における最浅参考濃度を有し、
    前記最浅ドーピング濃度ピークのドーピング濃度が、前記最浅参考濃度の１０％以上、５０％以下であり、
    前記最浅ドーピング濃度ピークと、前記半導体基板の前記下面との距離が１μｍ以上、３μｍ未満である
    半導体装置。
  9. 上面および下面を有する半導体基板と、
    前記半導体基板に設けられた、第１導電型のドリフト領域と、
    前記ドリフト領域と前記半導体基板の前記下面との間に設けられた、前記ドリフト領域よりもドーピング濃度の高い第１導電型のバッファ領域と
    を備え、
    前記バッファ領域は、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面から最も遠い最深水素化学濃度ピークを含む複数の水素化学濃度ピークと、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面に最も近い最浅ドーピング濃度ピークと前記下面から最も遠い最深ドーピング濃度ピークを含む複数のドーピング濃度ピークと、
    前記最深水素化学濃度ピークと、前記ドリフト領域との間に設けられた高濃度領域と
    を有し、
    前記高濃度領域の前記深さ方向のドーピング濃度分布は、前記ドリフト領域に接しており、且つ、前記ドリフト領域に向けてドーピング濃度が徐々に低下するスロープを有し、
    前記スロープは上に凸の部分を含み、
    前記スロープの傾きを直線で近似した近似濃度直線は、前記最浅ドーピング濃度ピークの深さ位置における最浅参考濃度を有し、
    前記最浅ドーピング濃度ピークのドーピング濃度が、前記最浅参考濃度の５％以上、５０％以下であり、
    前記高濃度領域および前記ドリフト領域の境界位置と、前記最深ドーピング濃度ピークとの距離が５μｍ以下である
    半導体装置。
  10. 上面および下面を有する半導体基板と、
    前記半導体基板に設けられた、第１導電型のドリフト領域と、
    前記ドリフト領域と前記半導体基板の前記下面との間に設けられた、前記ドリフト領域よりもドーピング濃度の高い第１導電型のバッファ領域と
    を備え、
    前記バッファ領域は、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面から最も遠い最深水素化学濃度ピークを含む複数の水素化学濃度ピークと、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面に最も近い最浅ドーピング濃度ピークを含む複数のドーピング濃度ピークと、
    前記最深水素化学濃度ピークと、前記ドリフト領域との間に設けられた高濃度領域と
    を有し、
    前記高濃度領域の前記深さ方向のドーピング濃度分布は、前記ドリフト領域に接しており、且つ、前記ドリフト領域に向けてドーピング濃度が徐々に低下するスロープを有し、
    前記スロープは上に凸の部分を含み、
    前記スロープの傾きを直線で近似した近似濃度直線は、前記最浅ドーピング濃度ピークの深さ位置における最浅参考濃度を有し、
    前記最浅ドーピング濃度ピークのドーピング濃度が、前記最浅参考濃度の５％以上、５０％以下であり、
    前記複数のドーピング濃度ピークは、前記下面から３番目に近い第３ドーピング濃度ピークを含み、
    前記近似濃度直線において、前記第３ドーピング濃度ピークの深さ位置における濃度を第３参考濃度とした場合に、前記第３ドーピング濃度ピークのドーピング濃度が、前記第３参考濃度の２０％以上、５０％以下である
    半導体装置。
  11. 上面および下面を有する半導体基板と、
    前記半導体基板に設けられた、第１導電型のドリフト領域と、
    前記ドリフト領域と前記半導体基板の前記下面との間に設けられた、前記ドリフト領域よりもドーピング濃度の高い第１導電型のバッファ領域と
    を備え、
    前記バッファ領域は、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面から最も遠い最深水素化学濃度ピークを含む複数の水素化学濃度ピークと、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面に最も近い最浅ドーピング濃度ピークと前記下面に２番目に近い第２ドーピング濃度ピークを含む複数のドーピング濃度ピークと、
    前記最深水素化学濃度ピークと、前記ドリフト領域との間に設けられた高濃度領域と
    を有し、
    前記高濃度領域の前記深さ方向のドーピング濃度分布は、前記ドリフト領域に接しており、且つ、前記ドリフト領域に向けてドーピング濃度が徐々に低下するスロープを有し、
    前記スロープは上に凸の部分を含み、
    前記スロープの傾きを直線で近似した近似濃度直線は、前記最浅ドーピング濃度ピークの深さ位置における最浅参考濃度を有し、
    前記最浅ドーピング濃度ピークのドーピング濃度が、前記最浅参考濃度の５％以上、５０％以下であり、
    前記最浅ドーピング濃度ピークのドーピング濃度は、前記第２ドーピング濃度ピークのドーピング濃度の５倍以下である
    半導体装置。
  12. 上面および下面を有する半導体基板と、
    前記半導体基板に設けられた、第１導電型のドリフト領域と、
    前記ドリフト領域と前記半導体基板の前記下面との間に設けられた、前記ドリフト領域よりもドーピング濃度の高い第１導電型のバッファ領域と
    を備え、
    前記バッファ領域は、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面から最も遠い最深水素化学濃度ピークと前記下面に最も近い最浅水素化学濃度ピークを含む複数の水素化学濃度ピークと、
    前記最浅水素化学濃度ピークと前記複数の水素化学濃度ピークのうち前記下面に２番目に近い前記水素化学濃度ピークの間に位置し、水素化学濃度が極小値となる第１の水素化学濃度極小部と、
    前記半導体基板の深さ方向の異なる位置に配置され、前記下面に最も近い最浅ドーピング濃度ピークを含む複数のドーピング濃度ピークと、
    前記最深水素化学濃度ピークと、前記ドリフト領域との間に設けられた高濃度領域と
    を有し、
    前記高濃度領域の前記深さ方向のドーピング濃度分布は、前記ドリフト領域に接しており、且つ、前記ドリフト領域に向けてドーピング濃度が徐々に低下するスロープを有し、
    前記スロープは上に凸の部分を含み、
    前記スロープの傾きを直線で近似した近似濃度直線は、前記最浅ドーピング濃度ピークの深さ位置における最浅参考濃度を有し、
    前記最浅ドーピング濃度ピークのドーピング濃度が、前記最浅参考濃度の５％以上、５０％以下であり、
    前記第１の水素化学濃度極小部の水素化学濃度は、前記最浅参考濃度よりも高い
    半導体装置。
  13. 前記近似濃度直線は、前記高濃度領域のドーピング濃度分布が極大となる位置のうち、前記ドリフト領域に最も近い位置から前記高濃度領域および前記ドリフト領域の境界位置までのドーピング濃度分布を最小二乗法で近似した直線である
    請求項１から１２のいずれか一項に記載の半導体装置。
  14. 前記近似濃度直線は、前記高濃度領域のドーピング濃度分布が極大となる位置のうち、前記ドリフト領域に最も近い位置におけるドーピング濃度と、前記高濃度領域および前記ドリフト領域の境界位置におけるドーピング濃度の２点を結んだ直線である
    請求項１から１２のいずれか一項に記載の半導体装置。
  15. 前記近似濃度直線の対数傾きが１０００（／ｃｍ）以上、２０００（／ｃｍ）以下である
    請求項１から１４のいずれか一項に記載の半導体装置。
  16. 前記最浅ドーピング濃度ピークと、前記半導体基板の前記下面との距離が１μｍ以上である
    請求項１から７または９から１２のいずれか一項に記載の半導体装置。
  17. 前記最浅ドーピング濃度ピークと、前記半導体基板の前記下面との距離が３μｍ未満である
    請求項１６に記載の半導体装置。
  18. 前記複数のドーピング濃度ピークは、前記下面から最も遠い最深ドーピング濃度ピークを含み、
    前記近似濃度直線において、前記最深ドーピング濃度ピークの深さ位置における濃度を最深参考濃度とした場合に、前記最深ドーピング濃度ピークのドーピング濃度が、前記最深参考濃度より高い
    請求項１から１７のいずれか一項に記載の半導体装置。
  19. 前記複数のドーピング濃度ピークは、前記下面に２番目に近い第２ドーピング濃度ピークを含み、
    前記近似濃度直線において、前記第２ドーピング濃度ピークの深さ位置における濃度を第２参考濃度とした場合に、前記第２ドーピング濃度ピークのドーピング濃度が、前記第２参考濃度より低い
    請求項１から４または６から１２のいずれか一項に記載の半導体装置。
  20. 前記最浅ドーピング濃度ピークのドーピング濃度は、前記第２ドーピング濃度ピークのドーピング濃度の１０倍以下である
    請求項５または１９に記載の半導体装置。
  21. 前記最浅参考濃度に対する前記最浅ドーピング濃度ピークのドーピング濃度の割合が、前記第２参考濃度に対する前記第２ドーピング濃度ピークのドーピング濃度の割合よりも大きい
    請求項５、１９または２０のいずれか一項に記載の半導体装置。
  22. 前記バッファ領域と、前記半導体基板の下面との間に設けられた第２導電型のコレクタ領域を更に備え、
    前記複数の水素化学濃度ピークは、前記下面に最も近い最浅水素化学濃度ピークを含み、
    前記コレクタ領域と、前記最浅水素化学濃度ピークとの間に、水素以外のｎ型ドーパントの化学濃度ピークがない
    請求項１から２１のいずれか一項に記載の半導体装置。
  23. 前記複数の水素化学濃度ピークは、前記下面に最も近い最浅水素化学濃度ピークを含み、
    前記最浅水素化学濃度ピークの水素化学濃度は、前記最浅参考濃度よりも高い
    請求項１から５または７から１２のいずれか一項に記載の半導体装置。
  24. 前記複数の水素化学濃度ピークは、前記下面に最も近い最浅水素化学濃度ピークを含み、
    前記最浅水素化学濃度ピークのピーク位置における酸素化学濃度は、前記最浅参考濃度よりも高い
    請求項１から２３のいずれか一項に記載の半導体装置。
  25. 前記複数の水素化学濃度ピークは、前記下面に最も近い最浅水素化学濃度ピークを含み、
    前記最浅水素化学濃度ピークのピーク位置における酸素化学濃度は、前記最浅参考濃度よりも低い
    請求項１から２３のいずれか一項に記載の半導体装置。
JP2022536412A 2020-07-14 2021-07-13 半導体装置 Active JP7439929B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020120909 2020-07-14
JP2020120909 2020-07-14
PCT/JP2021/026376 WO2022014624A1 (ja) 2020-07-14 2021-07-13 半導体装置

Publications (3)

Publication Number Publication Date
JPWO2022014624A1 JPWO2022014624A1 (ja) 2022-01-20
JPWO2022014624A5 JPWO2022014624A5 (ja) 2022-08-23
JP7439929B2 true JP7439929B2 (ja) 2024-02-28

Family

ID=79554676

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022536412A Active JP7439929B2 (ja) 2020-07-14 2021-07-13 半導体装置

Country Status (4)

Country Link
US (1) US20220320324A1 (ja)
JP (1) JP7439929B2 (ja)
CN (1) CN114902425A (ja)
WO (1) WO2022014624A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017047285A1 (ja) 2015-09-16 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2020100995A1 (ja) 2018-11-16 2020-05-22 富士電機株式会社 半導体装置および製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5817686B2 (ja) * 2011-11-30 2015-11-18 株式会社デンソー 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017047285A1 (ja) 2015-09-16 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2020100995A1 (ja) 2018-11-16 2020-05-22 富士電機株式会社 半導体装置および製造方法

Also Published As

Publication number Publication date
CN114902425A (zh) 2022-08-12
US20220320324A1 (en) 2022-10-06
JPWO2022014624A1 (ja) 2022-01-20
WO2022014624A1 (ja) 2022-01-20

Similar Documents

Publication Publication Date Title
JP7268743B2 (ja) 半導体装置
US11894426B2 (en) Semiconductor device and manufacturing method for semiconductor device
US20240186383A1 (en) Semiconductor device and manufacturing method of semiconductor device
JP2024024105A (ja) 半導体装置
JP2024038425A (ja) 半導体装置
JP7279846B2 (ja) 半導体装置
CN112752871B (zh) 半导体装置及制造方法
WO2022196768A1 (ja) 半導体装置
JP7439929B2 (ja) 半導体装置
JP2023119676A (ja) 半導体装置
JP7231066B2 (ja) 半導体装置および半導体装置の製造方法
JP7400834B2 (ja) 半導体装置および半導体装置の製造方法
WO2023145805A1 (ja) 半導体装置および製造方法
WO2023199932A1 (ja) 半導体装置および製造方法
WO2023063411A1 (ja) 半導体装置
CN117650157A (zh) 半导体装置
JP2022161357A (ja) 半導体装置および製造方法
CN117913137A (zh) 半导体装置及半导体装置的制造方法
CN115516642A (zh) 半导体装置及半导体装置的制造方法
CN115443542A (zh) 半导体装置的制造方法以及半导体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220623

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220623

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230425

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230621

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20230912

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231207

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20231215

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240116

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240129

R150 Certificate of patent or registration of utility model

Ref document number: 7439929

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150