CN114902425A - 半导体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 208
- 239000000126 substance Substances 0.000 claims abstract description 175
- 239000001257 hydrogen Substances 0.000 claims abstract description 173
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 173
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 158
- 239000000758 substrate Substances 0.000 claims abstract description 125
- 230000007423 decrease Effects 0.000 claims abstract description 14
- 239000002019 doping agent Substances 0.000 claims description 21
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 20
- 239000001301 oxygen Substances 0.000 claims description 20
- 229910052760 oxygen Inorganic materials 0.000 claims description 20
- 239000000386 donor Substances 0.000 description 46
- 238000000034 method Methods 0.000 description 25
- 238000009826 distribution Methods 0.000 description 16
- 230000007547 defect Effects 0.000 description 14
- 239000000852 hydrogen donor Substances 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 14
- 238000009825 accumulation Methods 0.000 description 13
- 230000002093 peripheral effect Effects 0.000 description 13
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 12
- 229910052698 phosphorus Inorganic materials 0.000 description 12
- 239000011574 phosphorus Substances 0.000 description 12
- 150000002431 hydrogen Chemical class 0.000 description 11
- 239000010410 layer Substances 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- -1 helium ions Chemical class 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000003892 spreading Methods 0.000 description 3
- 230000007480 spreading Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000004069 differentiation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- KPSZQYZCNSCYGG-UHFFFAOYSA-N [B].[B] Chemical compound [B].[B] KPSZQYZCNSCYGG-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 150000003609 titanium compounds Chemical class 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000004857 zone melting Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8613—Mesa PN junction diodes
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/402—Field plates
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Abstract
本发明提供一种半导体装置,半导体基板的缓冲区具有:多个氢化学浓度峰,其配置在半导体基板的深度方向上的不同位置;多个掺杂浓度峰,其配置在与多个氢化学浓度峰对应的位置;以及高浓度区,其设置在最深氢化学浓度峰与漂移区之间,高浓度区的深度方向上的掺杂浓度分布具有斜坡,该斜坡与漂移区接触,并且掺杂浓度朝向漂移区逐渐地减小,斜坡包括向上凸起的部分,在以直线的方式对斜坡的斜率进行拟合而得的拟合浓度直线上,在将最深掺杂浓度峰的深度位置处的浓度设为最浅参考浓度的情况下,最浅掺杂浓度峰的掺杂浓度为最浅参考浓度的5%以上且50%以下。
Description
技术领域
本发明涉及一种半导体装置。
背景技术
以往,在IGBT(绝缘栅双极型晶体管)等半导体装置中,已知有设置了掺杂浓度比漂移区的掺杂浓度高的缓冲区的结构(例如,参照专利文献1)。
专利文献1:WO2018-074434号
发明内容
技术问题
优选半导体装置的短路耐量等特性良好。
技术方案
为了解决上述问题,在本发明的一个方式中,提供一种具备半导体基板的半导体装置,该半导体基板具有上表面和下表面。半导体装置可以具备设置于半导体基板的第一导电型的漂移区。半导体装置可以具备设置于漂移区与半导体基板的下表面之间,并且掺杂浓度比漂移区的掺杂浓度高的第一导电型的缓冲区。缓冲区可以具有配置在半导体基板的深度方向上的不同位置并且包括距下表面最远的最深氢化学浓度峰的多个氢化学浓度峰。缓冲区可以具有配置在与多个氢化学浓度峰对应的位置并且包括距下表面最近的最浅掺杂浓度峰的多个掺杂浓度峰。缓冲区可以具有设置在最深氢化学浓度峰与漂移区之间的高浓度区。高浓度区的深度方向上的掺杂浓度分布可以具有斜坡,该斜坡与漂移区接触,并且掺杂浓度朝向漂移区逐渐地减小。斜坡可以包括向上凸起的部分。在以直线的方式对斜坡的斜率进行拟合而得的拟合浓度直线上,在将最浅掺杂浓度峰的深度位置处的浓度设为最浅参考浓度的情况下,最浅掺杂浓度峰的掺杂浓度可以是最浅参考浓度的5%以上且50%以下。
拟合浓度直线的对数斜率可以是1000(/cm)以上且2000(/cm)以下。
最浅掺杂浓度峰与半导体基板的下表面之间的距离可以是1μm以上。
最浅掺杂浓度峰与半导体基板的下表面之间的距离可以小于3μm。
最深氢化学浓度峰与半导体基板的下表面之间的距离可以是20μm以下。
多个氢化学浓度峰可以包括距下表面最近的最浅氢化学浓度峰。最浅氢化学浓度峰与最深氢化学浓度峰之间的距离可以是15μm以下。
高浓度区和漂移区的边界位置与半导体基板的下表面之间的距离可以是25μm以下。
多个掺杂浓度峰可以包括距下表面最远的最深掺杂浓度峰。在拟合浓度直线上,在将最深掺杂浓度峰的深度位置处的浓度设为最深参考浓度的情况下,最深掺杂浓度峰的掺杂浓度可以高于最深参考浓度。
多个掺杂浓度峰可以包括距下表面第二近的第二掺杂浓度峰。在拟合浓度直线,在将第二掺杂浓度峰的深度位置处的浓度设为第二参考浓度的情况下,第二掺杂浓度峰的掺杂浓度可以低于第二参考浓度。
最浅掺杂浓度峰的掺杂浓度可以为第二掺杂浓度峰的掺杂浓度的10倍以下。
最浅掺杂浓度峰的掺杂浓度相对于最浅参考浓度的比例可以大于第二掺杂浓度峰的掺杂浓度相对于第二参考浓度的比例。
半导体装置可以具备设置在缓冲区与半导体基板的下表面之间的第二导电型的集电区。多个氢化学浓度峰可以包括距下表面最近的最浅氢化学浓度峰。在集电区与最浅氢化学浓度峰之间,可以没有除氢以外的n型掺杂剂的化学浓度峰。
最浅氢化学浓度峰的氢化学浓度可以高于最浅参考浓度。
最浅氢化学浓度峰的氢化学浓度可以低于最浅参考浓度。
最浅氢化学浓度峰的峰位置处的氧化学浓度可以高于最浅参考浓度。
最浅氢化学浓度峰的峰位置处的氧化学浓度可以低于最浅参考浓度。
应予说明,上述发明内容并没有列举本发明的全部必要特征。另外,这些特征组的子组合也能够另外成为发明。
附图说明
图1是示出本发明的一个实施方式的半导体装置100的一例的俯视图。
图2是图1中的区域A的放大图。
图3是示出图2中的b-b截面的一例的图。
图4是示出图3的d-d线处的掺杂浓度Dd(/cm3)和氢化学浓度CH(atoms/cm3)的分布例的图。
图5是将图4所示的分布中的缓冲区20的附近放大而得的图。
图6A是将图5中的斜坡102的附近放大而得的图。
图6B是高浓度区101的掺杂浓度分布的其他例。
图6C是高浓度区101的掺杂浓度分布的其他例。
图7是对拟合浓度直线105的对数斜率α进行说明的图。
图8是对平坦部150进行说明的图。
图9是示出比较例中的掺杂浓度Dd和氢化学浓度CH的分布例的图。
符号说明
10···半导体基板、11···阱区、12···发射区、14···基区、15···接触区、16···蓄积区、18···漂移区、20···缓冲区、21···上表面、22···集电区、23···下表面、24···集电极、25···掺杂浓度峰、29···直线部分、30···虚设沟槽部、31···前端部、32···虚设绝缘膜、34···虚设导电部、38···层间绝缘膜、39···直线部分、40···栅极沟槽部、41···前端部、42···栅极绝缘膜、44···栅极导电部、52···发射极、54···接触孔、60、61···台面部、70···晶体管部、80···二极管部、81···延长区域、82···阴极区、90···边缘终端结构部、92···保护环、100···半导体装置、101···高浓度区、102···斜坡、103···拐点、105···拟合浓度直线、106···区域、107···区域、112···栅极焊盘、125···氢化学浓度峰、130···外周栅极布线、131···有源侧栅极布线、150···平坦部、160···有源部、202···端边、225···氢化学浓度极小部
具体实施方式
以下,虽然通过发明的实施方式对本发明进行说明,但是以下的实施方式并不限定权利要求所涉及的发明。另外,实施方式中所说明的特征的全部组合未必是发明的技术方案所必须的。
在本说明书中,将与半导体基板的深度方向平行的方向上的一侧称为“上”,将另一侧称为“下”。在基板、层或其他部件的两个主表面之中,将一个表面称为上表面,将另一个表面称为下表面。“上”、“下”的方向不限于重力方向或半导体装置实际安装时的方向。
在本说明书中,有时使用X轴、Y轴以及Z轴的直角坐标轴来说明技术事项。直角坐标轴只不过确定构成要素的相对位置,并不限定特定的方向。例如,Z轴并不限定表示相对于地面的高度方向。应予说明,+Z轴方向与-Z轴方向是彼此相反的方向。在不记载正负而记载为Z轴方向的情况下,是指与+Z轴和-Z轴平行的方向。
在本说明书中,将与半导体基板的上表面和下表面平行的正交轴设为X轴和Y轴。另外,将与半导体基板的上表面和下表面垂直的轴设为Z轴。在本说明书中,有时将Z轴的方向称为深度方向。另外,在本说明书中,有时将包括X轴和Y轴并与半导体基板的上表面和下表面平行的方向称为水平方向。
在本说明书中,在称为“相同”或者“相等”的情况下,也可以包括具有因制造偏差等引起的误差的情况。该误差例如在10%以内。
在本说明书中,将掺杂有杂质的掺杂区域的导电型设为P型或N型而进行说明。在本说明书中,杂质有时特别指N型的施主或P型的受主中的任一者,有时记载为掺杂剂。在本说明书中,掺杂是指向半导体基板导入施主或受主,并被设定为表示N型的导电型的半导体或表示P型的导电型的半导体。
在本说明书中,掺杂浓度是指热平衡状态下的施主的浓度或受主的浓度。在本说明书中,净掺杂浓度是指在将施主浓度作为正离子的浓度并将受主浓度作为负离子的浓度时,包含电荷的极性而相加而得的实质的浓度。作为一例,若将施主浓度设为ND,并将受主浓度设为NA,则任意位置处的实质的净掺杂浓度为ND-NA。
施主具有向半导体供给电子的功能。受主具有从半导体获取电子的功能。施主和受主不限于杂质本身。例如,将存在于半导体中的空位(V)、氧(O)以及氢(H)结合而成的VOH缺陷作为供给电子的施主而起作用。
在本说明书中记载为P+型或N+型的情况下,意味着掺杂浓度比P型或N型的掺杂浓度高,在记载为P-型或N-型的情况下,意味着掺杂浓度比P型或N型的掺杂浓度低。另外,在本说明书中记载为P++型或N++型的情况下,意味着掺杂浓度比P+型或N+型的掺杂浓度高。
在本说明书中,化学浓度是指不依赖于电有源化的状态而测定的杂质的原子密度。化学浓度能够通过例如二次离子质谱分析法(SIMS)来计测。上述净掺杂浓度能够通过电压-电容测定法(CV法)来测定。另外,可以将利用扩展电阻测定法(SR法)计测出的载流子浓度作为净掺杂浓度。通过CV法或SR法计测的载流子浓度可以被设为热平衡状态下的值。另外,在N型的区域中,施主浓度远远大于受主浓度,因此也可以将该区域中的载流子浓度设为施主浓度。同样地,在P型的区域中,也可以将该区域中的载流子浓度设为受主浓度。
另外,在施主、受主或净掺杂的浓度分布具有峰的情况下,可以将该峰值设为该区域的施主、受主或净掺杂的浓度。在施主、受主或净掺杂的浓度几乎均匀的情况下等,也可以将该区域中的施主、受主或净掺杂的浓度的平均值设为施主、受主或净掺杂的浓度。
通过SR法计测而得的载流子浓度可以低于施主或受主的浓度。在测定扩展电阻时电流流通的范围内,有半导体基板的载流子移动度低于结晶状态的值的情况。由于晶格缺陷等引起的结晶结构的混乱(紊乱)而使载流子散乱,从而产生载流子移动度的下降。
根据通过CV法或SR法而计测的载流子浓度而计算出的施主或受主的浓度可以低于表示施主或受主的元素的化学浓度。作为一例,在硅的半导体中成为施主的磷或砷的施主浓度、或者成为受主的硼(Boron)的受主浓度是它们的化学浓度的99%左右。另一方面,在硅的半导体中成为施主的氢的施主浓度是氢的化学浓度的0.1%至10%左右。
除非另有说明,否则本说明书中的单位制是SI单位制。虽然有时利用cm等来表示长度的单位,但是各计算可以换算为米(m)后而进行。
图1是示出本发明的一个实施方式的半导体装置100的一例的俯视图。在图1中,示出将各部件投影到半导体基板10的上表面的位置。在图1中,仅示出半导体装置100的一部分的部件,并省略了一部分的部件。
半导体装置100具备半导体基板10。半导体基板10在俯视下具有端边202。在本说明书中简称为俯视的情况是指从半导体基板10的上表面侧观察的情况。本例的半导体基板10具有在俯视下彼此相对的两组端边202。在图1中,X轴和Y轴与任一个端边202平行。另外,Z轴与半导体基板10的上表面垂直。
在半导体基板10设置有有源部160。有源部160是在半导体装置100动作的情况下主电流在半导体基板10的上表面与下表面之间沿深度方向流通的区域。虽然在有源部160的上方设置有发射极,但是在图1中进行省略。
在有源部160设置有晶体管部70和二极管部80中的至少一者,该晶体管部70包括IGBT等晶体管元件,该二极管部80包括续流二极管(FWD)等二极管元件。在图1的例子中,晶体管部70和二极管部80沿着半导体基板10的上表面的预定的排列方向(在本例中为X轴方向)交替地配置。在其他的例子中,在有源部160也可以仅设置有晶体管部70和二极管部80中的一者。
在图1中,在配置有晶体管部70的区域标注符号“I”,在配置有二极管部80的区域标注符号“F”。在本说明书中,有时将俯视下与排列方向垂直的方向称为延伸方向(在图1中为Y轴方向)。晶体管部70和二极管部80可以分别在延伸方向上具有长度。即,晶体管部70的Y轴方向上的长度大于X轴方向上的宽度。同样地,二极管部80的Y轴方向上的长度大于X轴方向上的宽度。晶体管部70和二极管部80的延伸方向与后述的各沟槽部的长度方向可以相同。
二极管部80在与半导体基板10的下表面接触的区域具有N+型的阴极区。在本说明书中,将设置有阴极区的区域称为二极管部80。即,二极管部80是在俯视下与阴极区重叠的区域。在半导体基板10的下表面,在除阴极区以外的区域可以设置有P+型的集电区。在本说明书中,使二极管部80在Y轴方向上延长到后述的栅极布线的延长区域81有时也包含于二极管部80。在延长区域81的下表面设置有集电区。
晶体管部70在与半导体基板10的下表面接触的区域具有P+型的集电区。另外,晶体管部70在半导体基板10的上表面侧周期性地配置有栅极结构,所述栅极结构具有N型的发射区、P型的基区、栅极导电部以及栅极绝缘膜。
半导体装置100在半导体基板10的上方可以具有一个以上的焊盘。本例的半导体装置100具有栅极焊盘112。半导体装置100也可以具有阳极焊盘、阴极焊盘以及电流检测焊盘等焊盘。各焊盘配置于端边202的附近。端边202的附近是指俯视下的端边202与发射极之间的区域。在半导体装置100实际安装时,各焊盘可以经由引线等布线而与外部的电路连接。
在栅极焊盘112施加有栅极电位。栅极焊盘112与有源部160的栅极沟槽部的导电部电连接。半导体装置100具备将栅极焊盘112与栅极沟槽部连接的栅极布线。在图1中,对栅极布线标注斜线的阴影。
本例的栅极布线具有外周栅极布线130、以及有源侧栅极布线131。外周栅极布线130在俯视下配置在有源部160与半导体基板10的端边202之间。本例的外周栅极布线130在俯视下包围有源部160。也可以将在俯视下被外周栅极布线130包围的区域作为有源部160。另外,外周栅极布线130与栅极焊盘112连接。外周栅极布线130配置在半导体基板10的上方。外周栅极布线130可以是包含铝等的金属布线。
有源侧栅极布线131设置于有源部160。由于在有源部160设置有源侧栅极布线131,所以对于半导体基板10的各区域而言,能够降低从栅极焊盘112开始的布线长度的偏差。
有源侧栅极布线131与有源部160的栅极沟槽部连接。有源侧栅极布线131配置在半导体基板10的上方。有源侧栅极布线131可以是由掺杂有杂质的多晶硅等半导体形成的布线。
有源侧栅极布线131可以与外周栅极布线130连接。本例的有源侧栅极布线131在Y轴方向的大致中央从一侧的外周栅极布线130起,以横穿有源部160的方式沿X轴方向延伸设置到另一侧的外周栅极布线130。在有源部160被有源侧栅极布线131分割的情况下,在各分割区域中,晶体管部70和二极管部80可以沿X轴方向交替地配置。
另外,半导体装置100也可以具备由多晶硅等形成的作为PN结二极管的未图示的温度感测部、模拟设置于有源部160的晶体管部的动作的未图示的电流检测部。
本例的半导体装置100在有源部160与端边202之间具备边缘终端结构部90。本例的边缘终端结构部90配置在外周栅极布线130与端边202之间。边缘终端结构部90缓解半导体基板10的上表面侧的电场集中。边缘终端结构部90具有多个保护环92。保护环92是与半导体基板10的上表面接触的P型的区域。保护环92可以在俯视下包围有源部160。多个保护环92在外周栅极布线130与端边202之间以预定的间隔配置。配置于外侧的保护环92可以包围配置于内侧的一个保护环92。外侧是指靠近端边202的一侧,内侧是指靠近外周栅极布线130的一侧。通过设置多个保护环92,从而能够使有源部160的上表面侧的耗尽层向外侧延伸,并且能够提高半导体装置100的耐压。边缘终端结构部90还可以具备包围有源部160而设置为环状的场板和降低表面电场中的至少一个。
图2是图1中的区域A的放大图。区域A是包括晶体管部70、二极管部80以及有源侧栅极布线131的区域。本例的半导体装置100具备设置于半导体基板10的上表面侧的内部的栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14以及接触区15。栅极沟槽部40和虚设沟槽部30分别是沟槽部的一例。另外,本例的半导体装置100具备设置于半导体基板10的上表面的上方的发射极52和有源侧栅极布线131。发射极52和有源侧栅极布线131彼此分离地设置。
虽然在发射极52与半导体基板10的上表面之间、以及有源侧栅极布线131与半导体基板10的上表面之间设置有层间绝缘膜,但是在图1中进行省略。在本例的层间绝缘膜,以贯通该层间绝缘膜的方式设置有接触孔54。在图2中,对各接触孔54标注斜线的阴影。
发射极52设置在栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14以及接触区15的上方。发射极52通过接触孔54而与半导体基板10的上表面的发射区12、接触区15以及基区14接触。另外,发射极52通过设置于层间绝缘膜的接触孔而与虚设沟槽部30内的虚设导电部连接。发射极52在Y轴方向上的虚设沟槽部30的前端可以与虚设沟槽部30的虚设导电部连接。
有源侧栅极布线131通过设置于层间绝缘膜的接触孔而与栅极沟槽部40连接。有源侧栅极布线131在Y轴方向上的栅极沟槽部40的前端部41可以与栅极沟槽部40的栅极导电部连接。有源侧栅极布线131不与虚设沟槽部30内的虚设导电部连接。
发射极52由包含金属的材料形成。在图2中示出设置有发射极52的范围。例如,发射极52的至少一部分区域由铝或铝-硅合金、例如AlSi、AlSiCu等金属合金形成。发射极52可以在由铝等形成的区域的下层具有由钛或钛化合物等形成的阻挡金属。此外,在接触孔内也可以具有插塞,该插塞以与阻挡金属和铝等接触的方式埋入钨等而形成。
阱区11与有源侧栅极布线131重叠而设置。阱区11在不与有源侧栅极布线131重叠的范围,也以预定的宽度延伸而设置。本例的阱区11以从接触孔54的Y轴方向上的一端向有源侧栅极布线131侧离开的方式设置。阱区11是掺杂浓度比基区14的掺杂浓度高的第二导电型的区域。本例的基区14为P-型,阱区11为P+型。
晶体管部70和二极管部80分别具有在排列方向上排列有多个的沟槽部。在本例的晶体管部70,沿排列方向交替地设置有一个以上的栅极沟槽部40、以及一个以上的虚设沟槽部30。在本例的二极管部80,沿排列方向设置有多个虚设沟槽部30。在本例的二极管部80不设置栅极沟槽部40。
本例的栅极沟槽部40可以具有沿与排列方向垂直的延伸方向而延伸的两个直线部分39(沿延伸方向呈直线状的沟槽的部分)、以及连接两个直线部分39的前端部41。图2中的延伸方向为Y轴方向。
优选前端部41的至少一部分在俯视下被设置为曲线状。由于前端部41将两个直线部分39的Y轴方向上的端部彼此连接,所以能够缓解直线部分39的端部处的电场集中。
在晶体管部70中,虚设沟槽部30设置于栅极沟槽部40的各直线部分39之间。在各直线部分39之间可以设置有一条虚设沟槽部30,也可以设置有多条虚设沟槽部30。虚设沟槽部30可以具有沿延伸方向延伸的直线形状,也可以与栅极沟槽部40同样地具有直线部分29和前端部31。图2所示的半导体装置100包括不具有前端部31的直线形状的虚设沟槽部30、以及具有前端部31的虚设沟槽部30这两者。
阱区11的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度更深。栅极沟槽部40和虚设沟槽部30的Y轴方向上的端部在俯视下设置于阱区11。即,在各沟槽部的Y轴方向上的端部,各沟槽部的深度方向上的底部被阱区11覆盖。由此,能够缓解各沟槽部的该底部处的电场集中。
在排列方向上,在各沟槽部之间设置有台面部。台面部是指在半导体基板10的内部被沟槽部夹着的区域。作为一例,台面部的上端是半导体基板10的上表面。台面部的下端的深度位置与沟槽部的下端的深度位置相同。本例的台面部在半导体基板10的上表面以沿沟槽在延伸方向(Y轴方向)上延伸的方式设置。在本例中,在晶体管部70设置有台面部60,在二极管部80设置有台面部61。在本说明书中,在简称为台面部的情况下,分别是指台面部60和台面部61。
在各台面部设置有基区14。将在台面部在半导体基板10的上表面露出的基区14中的、最靠近有源侧栅极布线131地配置的区域设为基区14-e。在图2中示出配置于各台面部的延伸方向上的一个端部的基区14-e,但是在各台面部的另一个端部也配置有基区14-e。在各台面部,在俯视下被基区14-e夹持的区域可以设置有第一导电型的发射区12和第二导电型的接触区15中的至少一者。本例的发射区12为N+型,接触区15为P+型。发射区12和接触区15在深度方向上可以设置在基区14与半导体基板10的上表面之间。
晶体管部70的台面部60具有在半导体基板10的上表面露出的发射区12。发射区12与栅极沟槽部40接触而设置。与栅极沟槽部40接触的台面部60可以设置有在半导体基板10的上表面露出的接触区15。
台面部60中的接触区15和发射区12分别从X轴方向上的一个沟槽部起设置到另一个沟槽部为止。作为一例,台面部60的接触区15和发射区12沿沟槽部的延伸方向(Y轴方向)交替地配置。
在其他例子中,台面部60的接触区15和发射区12也可以沿沟槽部的延伸方向(Y轴方向)设置为条纹状。例如,在与沟槽部接触的区域设置有发射区12,在被发射区12夹持的区域设置有接触区15。
在二极管部80的台面部61不设置发射区12。在台面部61的上表面可以设置有基区14和接触区15。在台面部61的上表面,在被基区14-e夹持的区域,可以与各基区14-e接触地设置有接触区15。在台面部61的上表面,在被接触区15夹持的区域可以设置有基区14。基区14可以配置在被接触区15夹持的整个区域。
在各台面部的上方设置有接触孔54。接触孔54配置于被基区14-e夹持的区域。本例的接触孔54设置在接触区15、基区14以及发射区12这些各区域的上方。接触孔54不设置在与基区14-e和阱区11对应的区域。接触孔54可以配置在台面部60的排列方向(X轴方向)上的中央。
在二极管部80,在与半导体基板10的下表面相邻的区域设置有N+型的阴极区82。在半导体基板10的下表面,在不设置阴极区82的区域可以设置有P+型的集电区22。在图2中,利用虚线来表示阴极区82与集电区22的边界。
阴极区82在Y轴方向上与阱区11分离而配置。由此,能够确保掺杂浓度比较高且形成到深的位置的P型的区域(阱区11)与阴极区82之间的距离,并且能够提高耐压。本例的阴极区82的Y轴方向上的端部被配置为比接触孔54的Y轴方向上的端部更离开阱区11。在其他例子中,阴极区82的Y轴方向上的端部也可以配置在阱区11与接触孔54之间。
图3是示出图2中的b-b截面的一例的图。b-b截面是通过发射区12和阴极区82的XZ面。本例的半导体装置100在该截面中具有半导体基板10、层间绝缘膜38、发射极52以及集电极24。层间绝缘膜38设置在半导体基板10的上表面。层间绝缘膜38是包含添加了硼或磷等杂质的硅酸盐玻璃等绝缘膜、热氧化膜、以及其他绝缘膜中的至少一层的膜。在层间绝缘膜38设置有在图2中说明的接触孔54。
发射极52设置在层间绝缘膜38的上方。发射极52通过层间绝缘膜38的接触孔54而与半导体基板10的上表面21接触。集电极24设置在半导体基板10的下表面23。发射极52和集电极24由铝等金属材料形成。在本说明书中,将连结发射极52和集电极24的方向(Z轴方向)称为深度方向。
半导体基板10具有N-型的漂移区18。漂移区18是漂移区18的掺杂浓度与体施主的施主浓度一致的区域。后面会对体施主进行描述。漂移区18分别设置于晶体管部70和二极管部80。
在晶体管部70的台面部60,从半导体基板10的上表面21侧起依次设置有N+型的发射区12和P-型的基区14。在基区14的下方设置有漂移区18。在台面部60也可以设置有N+型的蓄积区16。蓄积区16配置在基区14与漂移区18之间。
发射区12在半导体基板10的上表面21露出,并且与栅极沟槽部40接触地设置。发射区12可以与台面部60的两侧的沟槽部接触。发射区12的掺杂浓度比漂移区18的掺杂浓度高。
基区14设置在发射区12的下方。本例的基区14与发射区12接触而设置。基区14可以与台面部60的两侧的沟槽部接触。
蓄积区16设置在基区14的下方。蓄积区16是掺杂浓度比漂移区18的掺杂浓度高的N+型的区域。通过在漂移区18与基区14之间设置高浓度的蓄积区16,从而能够提高载流子注入促进效果(IE效果),并能够降低导通电压。蓄积区16可以以覆盖各台面部60处的基区14的整个下表面的方式设置。
在二极管部80的台面部61,以与半导体基板10的上表面21接触的方式设置有P-型的基区14。在基区14的下方设置有漂移区18。在台面部61,在基区14的下方也可以设置有蓄积区16。
在各晶体管部70和二极管部80,在漂移区18之下可以设置有N+型的缓冲区20。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20具有施主浓度比漂移区18高的多个施主浓度峰。多个施主浓度峰配置于半导体基板10的深度方向上的不同位置。缓冲区20的施主浓度峰中的至少一个可以是氢施主的浓度峰。缓冲区20可以作为防止从基区14的下端扩展的耗尽层到达P+型的集电区22和N+型的阴极区82的场截止层而起作用。
在晶体管部70,在缓冲区20之下设置有P+型的集电区22。集电区22的受主浓度比基区14的受主浓度高。集电区22可以包含与基区14相同的受主,也可以包含与基区14不同的受主。集电区22的受主是例如硼。
在二极管部80,在缓冲区20之下设置有N+型的阴极区82。阴极区82的施主浓度比漂移区18的施主浓度高。阴极区82的施主为例如氢或磷。应予说明,成为各区域的施主和受主的元素不限于上述例子。集电区22和阴极区82在半导体基板10的下表面23露出,与集电极24连接。集电极24可以与半导体基板10的整个下表面23接触。发射极52和集电极24由铝等金属材料形成。
在半导体基板10的上表面21侧设置有一个以上的栅极沟槽部40和一个以上的虚设沟槽部30。各沟槽部从半导体基板10的上表面21贯通基区14而到达漂移区18。在设置有发射区12、接触区15以及蓄积区16中的至少任一个的区域中,各沟槽部也贯通这些掺杂区域而到达漂移区18。沟槽部贯通掺杂区域并不限于以形成掺杂区域之后形成沟槽部的顺序进行制造。在形成了沟槽部后在沟槽部之间形成掺杂区域的情况也包括在沟槽部贯通掺杂区域的情况中。
如上所述,在晶体管部70设置有栅极沟槽部40和虚设沟槽部30。在二极管部80设置有虚设沟槽部30,不设置栅极沟槽部40。在本例中,二极管部80与晶体管部70的X轴方向上的边界是阴极区82与集电区22的边界。
栅极沟槽部40具有设置于半导体基板10的上表面21的栅极沟槽、栅极绝缘膜42以及栅极导电部44。栅极绝缘膜42覆盖栅极沟槽的内壁而设置。栅极绝缘膜42可以使栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部设置在比栅极绝缘膜42更靠内侧的位置。即,栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。
栅极导电部44可以在深度方向上设置得比基区14更长。该截面处的栅极沟槽部40在半导体基板10的上表面21被层间绝缘膜38覆盖。栅极导电部44与栅极布线电连接。若对栅极导电部44施加预定的栅极电压,则在基区14中的与栅极沟槽部40接触的界面的表层形成因电子的反型层而形成的沟道。
虚设沟槽部30可以在该截面中具有与栅极沟槽部40相同的结构。虚设沟槽部30具有设置于半导体基板10的上表面21的虚设沟槽、虚设绝缘膜32以及虚设导电部34。虚设导电部34可以连接于与栅极焊盘不同的电极。例如,也可以在未图示的虚设焊盘连接虚设导电部34,进行与栅极导电部44不同的控制,该虚设焊盘连接于与栅极焊盘不同的外部电路。另外,也可以使虚设导电部34与发射极52电连接。虚设绝缘膜32覆盖虚设沟槽的内壁而设置。虚设导电部34设置在虚设沟槽的内部,并且设置在比虚设绝缘膜32更靠内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。例如,虚设导电部34由多晶硅等导电材料形成。虚设导电部34在深度方向上可以具有与栅极导电部44相同的长度。
本例的栅极沟槽部40和虚设沟槽部30在半导体基板10的上表面21被层间绝缘膜38覆盖。应予说明,虚设沟槽部30和栅极沟槽部40的底部可以是向下侧凸起的曲面状(在截面中为曲线状)。
半导体基板10整体地分布有第一导电型(N型)的体施主。体施主是在制造成为半导体基板10的基础的晶锭时,由在晶锭内大致均匀地包含的掺杂剂形成的施主。本例的体施主是除氢以外的元素。体施主的掺杂剂是例如磷、锑,但是不限于此。本例的体施主是磷。体施主也包含在P型区域。半导体基板10可以是从半导体的晶锭切出的晶片,也可以是将晶片单片化而成的芯片。半导体的晶锭可以通过直拉法(CZ法)、磁场直拉法(MCZ法)、悬浮区熔法(FZ法)中的任一者来制造。本例中的晶锭是通过MCZ法来制造的。漂移区18可以是掺杂浓度与体施主的施主浓度一致的区域。在其他例子中,漂移区18的掺杂浓度可以比体施主浓度高。另外,体施主浓度可以在均匀地分布在半导体基板10中的体施主的掺杂剂(例如,磷)的化学浓度的90%至100%之间。
图4是示出图3的d-d线处的掺杂浓度Dd(/cm3)和氢化学浓度CH(atoms/cm3)的分布例的图。本例的d-d线在晶体管部70中通过发射区12、基区14、蓄积区16、缓冲区20以及集电区22。掺杂浓度Dd可以是通过SR法测定的载流子浓度。氢化学浓度CH可以是通过SIMS法测定而得的氢原子的原子密度。图4中的纵轴是表示各浓度的对数轴。横轴表示以半导体基板10的下表面23为基准的深度位置。即,横轴将下表面23的位置设为0,表示各位置与下表面23之间的距离(μm)。在图4中,将半导体基板10的深度方向上的中央位置设为Zc。
在本例的发射区12离子注入有磷等N型的掺杂剂。在本例的基区14离子注入有硼等P型的掺杂剂。在蓄积区16离子注入有磷等N型的掺杂剂。在集电区22离子注入有硼等P型的掺杂剂。本例的发射区12、基区14、蓄积区16以及集电区22分别具有掺杂浓度的峰。在其他例子中,发射区12、基区14、蓄积区16以及集电区22中的至少一者可以不具有掺杂浓度的峰,而具有大致平坦的掺杂浓度分布。例如,通过向多个深度位置进行离子注入并进行热处理,从而能够形成大致平坦的掺杂浓度分布。另外,也能够通过外延生长等方法来形成大致平坦的掺杂浓度分布。
漂移区18是掺杂浓度比发射区12的掺杂浓度低的区域。漂移区18可以具有掺杂浓度分布大致平坦的平坦部150。漂移区18的掺杂浓度可以与均匀地包含在整个半导体基板10中的体施主的浓度Db相同。即,漂移区18可以是没有局部地注入掺杂剂而以体施主浓度Db的方式残留的区域。在其他例子中,漂移区18的掺杂浓度可以比体施主浓度Db高。
例如漂移区18也可以分布有将半导体基板10中的空位等晶格缺陷(V)、氧(O)、氢(H)结合而成的VOH缺陷(也称为氢施主)。在整个半导体基板10中分布有在制造晶锭时有意或无意地添加的氧。另外,在半导体基板10的至少一部分区域分布有有意或无意地形成的晶格缺陷。有时通过向半导体基板10注入氢并进行热处理,从而在氢扩散的区域中形成氢施主。
特别是,通过向半导体基板10照射电子束、氦离子、氢离子等带电粒子束,从而在带电粒子束通过的通过区域形成有以单原子空位(V)、多原子空位(VV)等空位为主体的晶格缺陷。与空位相邻的原子具有悬挂键。晶格缺陷也包含晶格间原子或位错等,在广义上也可以包含施主或受主,但是在本说明书中,有时将以空位为主体的晶格缺陷称为空位型晶格缺陷、空位型缺陷、或者简称为晶格缺陷。另外,由于大量形成晶格缺陷,所以有半导体基板10的结晶性剧烈混乱的情况。在本说明书中,有时将该结晶性的混乱称为紊乱。
通过对形成有通过区域且注入有氢的半导体基板10进行热处理,从而使氢在通过区域中扩散,在通过区域形成氢施主。由于半导体基板10中的氧浓度、缺陷密度大致均匀,所以在通过区域生成的氢施主浓度也能够大致均匀。另外,由于通过区域的深度方向上的长度能够根据带电粒子的注入位置来调整,所以能够在半导体基板10的任意的深度位置形成氢施主。另外,氢施主的浓度能够通过注入的氢的浓度、形成于通过区域的晶格缺陷的密度(即,带电粒子的剂量)来调整。通过形成氢施主等,从而能够形成掺杂浓度比体施主浓度高且在深度方向上遍及较长的区域而设置的漂移区18。
缓冲区20具有在半导体基板10的深度方向上配置于不同位置的多个氢化学浓度峰125。氢化学浓度峰125是通过向半导体基板10局部地注入的氢离子而引起的峰。对于半导体基板10,通过使加速能量变化而多次注入氢离子,从而形成多个氢化学浓度峰125。氢离子例如从半导体基板10的下表面23注入。在该情况下,如图4所示,氢化学浓度CH在比距下表面23最远的氢化学浓度峰125更靠上表面21侧急剧地降低。
另外,缓冲区20具有在半导体基板10的深度方向上配置于不同位置的多个掺杂浓度峰25。掺杂浓度峰25可以与氢化学浓度峰125一一对应地设置。由于在注入了氢的位置的附近大量形成有上述氢施主,所以在该位置形成有掺杂浓度峰25。在该情况下,掺杂浓度峰25是氢施主的浓度峰。掺杂浓度峰25与氢化学浓度峰125可以设置在相同的深度位置。峰彼此设置在相同的深度位置是指,除峰的顶点的位置一致的情况以外,还包括在一个峰的半峰全宽内包含另一个峰的顶点的情况。缓冲区20可以具有与氢化学浓度峰125相同数量的掺杂浓度峰25,也可以具有比氢化学浓度峰125更多的掺杂浓度峰25。例如,通过向缓冲区20进一步注入与氢不同的N型掺杂剂,从而能够形成除氢施主以外的N型掺杂剂的掺杂浓度峰25。该掺杂浓度峰25可以配置在基于氢施主的掺杂浓度峰25与下表面23之间。
缓冲区20在氢化学浓度峰125中的距下表面23最远的最深氢化学浓度峰125与漂移区18之间具有高浓度区101。高浓度区101是掺杂浓度比漂移区18的掺杂浓度高且深度方向上的掺杂浓度分布具有包括向上凸起的部分的斜坡的区域。该斜坡与漂移区18接触。即,该斜坡是在从最深氢化学浓度峰125朝向漂移区18的方向上逐渐降低直到漂移区18的掺杂浓度为止的斜坡。如图4所示,向上凸起是指在纵轴的上侧为高浓度且下侧为低浓度的掺杂浓度分布中向上侧凸起的情况。
高浓度区101是包括上述氢施主的区域。高浓度区101可以是通过使向深度位置Z4注入的氢扩散从而形成的区域。高浓度区101的深度方向上的长度能够通过向深度位置Z4注入氢之后进行热处理的温度和时间来控制。
图5是将图4所示的分布中的缓冲区20的附近放大而得的图。应予说明,在图5中还示出氧化学浓度COX的分布。氧化学浓度COX在半导体基板10中可以均匀地分布。另外,氧化学浓度COX的分布也可以在半导体基板10的深度方向上稍微具有斜率。即,氧化学浓度COX也可以沿半导体基板10的深度方向单调地增加或减小。另外,半导体基板10在半导体基板10的至少一个主面(下表面23和上表面21)的附近也可以具有氧化学浓度COX朝向主面减小的区域。
在图5中,从下面23侧起,将多个氢化学浓度峰125设为第一氢化学浓度峰125-1、第二氢化学浓度峰125-2、第三氢化学浓度峰125-3、第四氢化学浓度峰125-4。第一氢化学浓度峰125-1是距下表面23最近的最浅氢化学浓度峰。另外,第四氢化学浓度峰125-4是距下表面23最远的最深氢化学浓度峰。应予说明,氢化学浓度峰125的数量不限于四个。在漂移区18与下表面23之间的多个氢化学浓度峰125中,距漂移区18最近的氢化学浓度峰125是最深氢化学浓度峰。将第k氢化学浓度峰125-k的氢化学浓度设为Ck。
另外,氢化学浓度CH的分布在两个氢化学浓度峰125之间具有氢化学浓度极小部225。氢化学浓度极小部225是氢化学浓度CH为极小值的区域。在图5中,从下表面23侧起,将多个氢化学浓度极小部225设为第一氢化学浓度极小部225-1、第二氢化学浓度极小部225-2、第三氢化学浓度极小部225-3。将第k氢化学浓度极小部225-k的氢化学浓度设为Vk。
在图5中,从下表面23侧起,将多个掺杂浓度峰25设为第一掺杂浓度峰25-1、第二掺杂浓度峰25-2、第三掺杂浓度峰25-3、第四掺杂浓度峰25-4。第一掺杂浓度峰25-1是距下表面23最近的最浅掺杂浓度峰。另外,第四掺杂浓度峰25-4是距下表面23最远的最深掺杂浓度峰。应予说明,掺杂浓度峰25的数量不限于四个。配置在漂移区18与集电区22(在二极管部80中为阴极区82)之间的多个掺杂浓度峰25中,距漂移区18最近的掺杂浓度峰25为最深掺杂浓度峰。
在本例中,第k氢化学浓度峰125-k与第k掺杂浓度峰25-k配置在深度位置Zk。本例的k是1至4的整数。另外,将第k掺杂浓度峰25-k的顶点的掺杂浓度设为Pk。
高浓度区101设置在氢化学浓度峰125-4与漂移区18之间。高浓度区101的掺杂浓度Dd的分布具有与漂移区18接触的斜坡102。斜坡102可以随着氢化学浓度CH朝向上表面21衰减而衰减。如上所述,斜坡102是掺杂浓度Dd从氢化学浓度峰125-4朝向漂移区18逐渐地降低的下斜坡。斜坡102包括向上凸起的部分。例如,斜坡102可以在掺杂浓度开始朝向漂移区18下降的区域的附近包括向上凸起的部分。
将斜坡102的斜率进行拟合而得的直线设为拟合浓度直线105。拟合浓度直线105可以是利用最小二乘法对整个斜坡102进行拟合而得的直线。将拟合浓度直线105外插到各深度位置Z1、Z2、Z3、Z4。将各深度位置Z1、Z2、Z3、Z4处的由拟合浓度直线105表示的浓度设为参考浓度R1、R2、R3、R4。在本例中,参考浓度R1为最浅参考浓度,参考浓度R4为最深参考浓度。
若在深度方向上较长地形成缓冲区20,则阻碍空穴从下表面23侧向漂移区18注入。在如短路时那样地流通大的电流作为半导体装置100的发射极-集电极间电流的情况下,若从下表面23侧的空穴注入不充分,则电场集中于下表面23侧,容易产生雪崩。因此,从提高短路耐量的观点出发,优选缓冲区20在深度方向上不过长。
另外,若距下表面23最近的第一掺杂浓度峰25-1的掺杂浓度P1高,则阻碍来自下表面23侧的空穴注入。因此,优选掺杂浓度P1不过高。但是,若掺杂浓度P1过低,则从上表面21侧扩展的耗尽层到达集电区22等的可能性变高。因此,优选掺杂浓度P1不过低。
另外,若第一掺杂浓度峰25-1接近下表面23,则在下表面23产生的损伤容易到达第一掺杂浓度峰25-1。若损伤到达第一掺杂浓度峰25-1,则半导体装置100的耐压降低。因此,优选一定程度上确保第一掺杂浓度峰25-1与下表面23之间的距离。
在本例的半导体装置100中,第一掺杂浓度峰25-1的掺杂浓度P1为参考浓度R1的5%以上且50%以下。通过使掺杂浓度P1相对于参考浓度R1之比为5%以上,从而能够抑制缓冲区20变长。由此,能够提高短路耐量。应予说明,若缓冲区20变长,则斜坡102与第一掺杂浓度峰25-1之间的距离变长,P1/R1之比降低。
另外,通过将P1/R1设为5%以上,从而能够抑制第一掺杂浓度峰25-1过于接近下表面23。由于越接近下表面23,拟合浓度直线105的浓度越高,所以P1/R1之比降低。另外,通过将P1/R1设为50%以下,能够抑制第一掺杂浓度峰25-1成为高浓度。由此,能够提高短路耐量。
如此,通过将P1/R1设为5%以上且50%以下,能够提高短路耐量,另外,能够提高耐压。P1/R1可以是10%以上,也可以是20%以上。P1/R1可以是40%以下,也可以是30%以下。
优选第一掺杂浓度峰25-1与半导体基板10的下表面23之间的距离为1μm以上。由此,能够抑制在下表面23产生的损伤到达第一掺杂浓度峰25-1。该距离可以是1.5μm以上。该距离也可以小于3μm。由此,能够抑制集电区22与第一掺杂浓度峰25-1过于分离。该距离也可以是2.5μm以下。
第四氢化学浓度峰125-4的深度位置Z4与半导体基板10的下表面23之间的距离可以是20μm以下。由此,防止缓冲区20变得过长而使短路耐量降低。该距离也可以是15μm以下。应予说明,该距离相对于半导体基板10的深度方向的厚度之比可以是20%以下,也可以是15%以下。
第一氢化学浓度峰125-1与第四氢化学浓度峰125-4在深度方向上的距离可以是15μm以下。该距离是从深度位置Z1起到深度位置Z4为止的距离。由此,防止缓冲区20变得过长而短路耐量降低。该距离也可以是13μm以下。应予说明,该距离相对于半导体基板10的深度方向的厚度之比可以是15%以下,也可以是13%以下。
高浓度区101和漂移区18的边界位置Zb与半导体基板10的下表面23之间的距离可以是25μm以下。边界位置Zb是在从高浓度区101朝向漂移区18的方向上掺杂浓度Dd与漂移区18的掺杂浓度首次一致的位置。由此,防止缓冲区20变得过长。该距离也可以是20μm以下。应予说明,该距离相对于半导体基板10的深度方向的厚度之比可以是25%以下,也可以是20%以下。
边界位置Zb与第四掺杂浓度峰25-4的位置Z4之间的距离可以是10μm以下。由此,也能够防止缓冲区20变得过长。该距离也可以是5μm以下。应予说明,该距离相对于半导体基板10的深度方向的厚度之比可以是10%以下,也可以是5%以下。
第四掺杂浓度峰25-4的掺杂浓度P4可以比参考浓度R4高。由此,防止高浓度区101变得过长。若高浓度区101变长,第四掺杂浓度峰25-4与边界位置Zb之间的距离变大,则参考浓度R4变大。掺杂浓度P4可以是参考浓度R4的1.5倍以上。
第二掺杂浓度峰25-2的掺杂浓度P2可以比参考浓度R2低。P2/R2可以是10%以上,也可以是20%以上。P2/R2可以是50%以下,也可以是40%以下。
第三掺杂浓度峰25-3的掺杂浓度P3可以比参考浓度R3低。P3/R3可以是10%以上,也可以是20%以上。P3/R3可以是50%以下,也可以是40%以下。应予说明,位于最深掺杂浓度峰25与最浅掺杂浓度峰25之间的掺杂浓度峰都可以比对应的参考浓度低。
第一掺杂浓度峰25-1的掺杂浓度P1可以是第二掺杂浓度峰25-2的掺杂浓度P2的10倍以下。由此,能够防止掺杂浓度P1变得过高,能够提高短路耐量。掺杂浓度P1可以是掺杂浓度P2的5倍以下。
上述比例P1/R1可以大于比例P2/R2。由此,防止深度位置Z1变得过于接近下表面23。深度位置Z1越接近下表面23,参考浓度R1变得越高。
第一氢化学浓度峰125-1的氢化学浓度C1可以高于深度位置Z1处的参考浓度R1。氢化学浓度C1可以是参考浓度R1的2倍以上,也可以是5倍以上。氢化学浓度C1可以低于参考浓度R1。
第二氢化学浓度峰125-2~第四氢化学浓度峰125-4的氢化学浓度C2~C4也可以高于各自的深度位置Z2~Z4处的参考浓度R2~R4。氢化学浓度Ck可以是参考浓度Rk的2倍以上,也可以为5倍以上。氢化学浓度Ck可以低于参考浓度Rk。
第一氢化学浓度极小部225-1的氢化学浓度V1可以比深度位置Z1处的参考浓度R1高,也可以比深度位置Z1处的参考浓度R1低。在本例中,氢化学浓度V1比参考浓度R1高。第二氢化学浓度极小部225-2~第三氢化学浓度极小部225-3的氢化学浓度V2~V3也可以高于各自的深度位置Z2~Z3处的参考浓度R2~R3。
第一氢化学浓度峰125-1的氢化学浓度C1可以比深度位置Z1处的氧化学浓度COX1高,也可以比深度位置Z1处的氧化学浓度COX1低。在本例中,氢化学浓度C1高于氧化学浓度COX1。
第一氢化学浓度峰125-1的峰位置(即深度位置Z1)处的氧化学浓度COX1可以比深度位置Z1处的最浅参考浓度R1高,也可以比深度位置Z1处的最浅参考浓度R1低。在本例中,氧化学浓度COX1比最浅参考浓度R1高。
在本例中,在集电区22与第一氢化学浓度峰125-1之间没有除氢以外的n型掺杂剂的化学浓度峰。即,存在于缓冲区20的掺杂浓度峰25全部是氢施主的峰。在其他例子中,在集电区22与第一氢化学浓度峰125-1之间也可以有磷等除氢以外的n型掺杂剂的化学浓度峰。在该情况下,最浅掺杂浓度峰是磷等n型掺杂剂的浓度峰。
图6A是将图5中的斜坡102的附近放大而得的图。缓冲区20的掺杂浓度Dd的分布可以在比第四掺杂浓度峰25-4更靠上表面21侧具有拐点103。拐点103是在从深度位置Z4朝向上表面21侧的方向上,以深度位置对掺杂浓度分布进行二阶微分而得的微分值的符号最开始变化的点。
高浓度区101可以是从拐点103起到与漂移区18之间的边界位置Zb为止的区域。斜坡102配置在比拐点103更靠上表面21侧的位置。斜坡102是掺杂浓度Dd从边界位置Zb朝向下表面23侧持续上升的区域。对于本例的斜坡102而言,从深度位置Zh起到边界位置Zb为止,掺杂浓度Dd从Dh连续地降低到Db。深度位置Zh可以是高浓度区的掺杂浓度分布为极大的位置。
斜坡102包括向上凸起的区域106。由于斜坡102主要通过使注入到深度位置Z4的氢扩散而形成,所以包括向上凸起的区域106。区域106可以是与深度位置Zh接触的区域。斜坡102可以包括向下凸起的区域107,也可以不包括向下凸起的区域107。区域107可以配置在区域106与深度位置Zb之间。
拟合浓度直线105是利用最小二乘法对整个斜坡102进行拟合而得的直线。即,是对从深度位置Zh起到边界位置Zb为止的掺杂浓度Db的分布进行拟合而得的直线。在其他例子中,拟合浓度直线105也可以是将深度位置Zh处的掺杂浓度Dh与边界位置Zb处的掺杂浓度Db这两点连结而得的直线。如图6A所示,掺杂浓度Dd的分布可以在深度位置Zh与拐点103之间具有极小值。
图6B是高浓度区101的掺杂浓度分布的其他例。与图6A的例子的不同点在于,掺杂浓度分布不具有极小值而为扭结状。本例的掺杂浓度Dd的分布在拐点103处具有扭结状的部分。另外,从深度位置Z4起到Zb为止,掺杂浓度Dd可以单调地减小。另外,本例的深度位置Zh可以是以深度位置Z对掺杂浓度Dd进行二次微分而得的微分值为极大的位置。
图6C是高浓度区101的掺杂浓度分布的其他例。与图6A的例子的不同点在于,掺杂浓度Dd的分布具有台阶状的部分F。台阶状的部分F是指掺杂浓度Dd在深度方向上均匀(或平坦)的部分。掺杂浓度Dd的分布可以如图6A所示那样还具有极小值,也可以不具有极小值。本例的掺杂浓度Dd从深度位置Z4起到部分F为止单调地减小,在部分F成为均匀的浓度,并且从部分F起到深度位置Zb为止单调地减小。本例的深度位置Zh可以是进行了二次微分而得的微分值为极大的位置。特别是,深度位置Zh可以是平坦的区域F的最靠上表面21侧的位置。
图7是对拟合浓度直线105的对数斜率α进行说明的图。通过(深度位置、掺杂浓度)=(Za1、Da1)、(Za2、Da2)这两点的直线的斜率α由下式给出。
α=|log10(Da2)-log10(Da1)|/|Za2-Za1|
拟合浓度直线105的对数斜率α能够使用任意两点的值,根据上式而计算出来。对数可以是常用对数,也可以是自然对数。在本例中,是常用对数。拟合浓度直线105的对数斜率α可以是1000(/cm)以上且2000(/cm)以下。由此,能够使短路时的空间电荷区域进一步接近集电区,特别是能够使短路电流高时的短路耐量增加。短路电流高可以是发生短路时的栅极电压比栅极阈值高10V以上的状态,也可以是高15V以上的状态,还可以是高20V以上的状态。
图8是对平坦部150进行说明的图。平坦部150是掺杂浓度Dd处于预定的最大值max与预定的最小值min之间的区域在深度方向上连续的部分。最大值max可以使用该区域中的掺杂浓度Dd的最大值。最小值min可以是最大值max的50%的值,也可以是最大值max的70%的值,还可以是最大值max的90%的值。
或者,相对于深度方向上的预定范围内的掺杂浓度分布的平均浓度,可以将掺杂浓度Dd的值处于该掺杂浓度分布的平均浓度的±50%以内的区域作为平坦部150,也可以将处于±30%以内的区域作为平坦部150,还可以将处于±10%以内的区域作为平坦部150。在图6A~图6C等中说明的边界位置Zb可以是掺杂浓度Dd从在图8中说明的平坦部150的掺杂浓度Dd的范围脱离的位置。
图9是示出比较例中的掺杂浓度Dd和氢化学浓度CH的分布例的图。在本例中,第一掺杂浓度峰25-1是磷的浓度峰。在本例中,第一掺杂浓度峰25-1配置于下表面23的附近。因此,高浓度区101与第一掺杂浓度25-1之间的距离变大,第一掺杂浓度25-1变得比拟合浓度直线105更大。
在这样的情况下,例如,在下表面23产生了损伤的情况下,容易产生耐压降低。另外,由于缓冲区20变长,所以有短路耐量下降的情况。根据图1至图8的例子,能够在抑制耐压降低的同时确保短路耐量。
应当注意,权利要求书、说明书及附图中示出的装置、系统、程序及方法中的动作、过程、步骤和阶段等各处理的执行顺序只要未特别明示“早于”、“预先”等,另外,未在后续处理中使用之前的处理结果,则可以以任意顺序来实现。关于权利要求书、说明书及附图中的动作流程,即使为方便起见使用“首先”、“接下来”等进行了说明,也并不意味着必须以该顺序来实施。
权利要求书(按照条约第19条的修改)
1.一种半导体装置,其特征在于,具备:
半导体基板,其具有上表面和下表面;
第一导电型的漂移区,其设置于所述半导体基板;以及
第一导电型的缓冲区,其设置于所述漂移区与所述半导体基板的所述下表面之间,并且掺杂浓度比所述漂移区的掺杂浓度高;
所述缓冲区具有:
多个氢化学浓度峰,其配置在所述半导体基板的深度方向上的不同位置,并且包括距所述下表面最远的最深氢化学浓度峰;
多个掺杂浓度峰,其配置在所述半导体基板的深度方向上的不同位置,并且包括距所述下表面最近的最浅掺杂浓度峰;以及
高浓度区,其设置在所述最深氢化学浓度峰与所述漂移区之间,
所述高浓度区的所述深度方向上的掺杂浓度分布具有斜坡,该斜坡与所述漂移区相接,并且掺杂浓度朝向所述漂移区逐渐地减小,
所述斜坡包括向上凸起的部分,
以直线的方式对所述斜坡的斜率进行拟合而得的拟合浓度直线具有所述最浅掺杂浓度峰的深度位置处的最浅参考浓度,
所述最浅掺杂浓度峰的掺杂浓度是所述最浅参考浓度的5%以上且50%以下。
2.(修改后)根据权利要求1所述的半导体装置,其特征在于,
所述最浅掺杂浓度峰的掺杂浓度为所述最浅参考浓度的10%以上。
3.(修改后)根据权利要求1或2所述的半导体装置,其特征在于,
所述拟合浓度直线是利用最小二乘法对从所述高浓度区的掺杂浓度分布为极大的位置中的距所述漂移区最近的位置起到所述高浓度区与所述漂移区的边界位置为止的掺杂浓度分布进行拟合而得的直线。
4.(修改后)根据权利要求1或2所述的半导体装置,其特征在于,
所述拟合浓度直线是将所述高浓度区的掺杂浓度分布为极大的位置中的距所述漂移区最近的位置处的掺杂浓度与所述高浓度区和所述漂移区的边界位置处的掺杂浓度这两点连结而得的直线。
5.(修改后)根据权利要求1至4中任一项所述的半导体装置,其特征在于,
所述拟合浓度直线的对数斜率是1000(/cm)以上且2000(/cm)以下。
6.(修改后)根据权利要求1至5中任一项所述的半导体装置,其特征在于,
所述最浅掺杂浓度峰与所述半导体基板的所述下表面之间的距离是1μm以上。
7.(修改后)根据权利要求6所述的半导体装置,其特征在于,
所述最浅掺杂浓度峰与所述半导体基板的所述下表面之间的距离小于3μm。
8.(修改后)根据权利要求1至7中任一项所述的半导体装置,其特征在于,
所述最深氢化学浓度峰与所述半导体基板的所述下表面之间的距离是20μm以下。
9.(修改后)根据权利要求8所述的半导体装置,其特征在于,
所述多个氢化学浓度峰包括距所述下表面最近的最浅氢化学浓度峰,
所述最浅氢化学浓度峰与所述最深氢化学浓度峰之间的距离是15μm以下。
10.(修改后)根据权利要求1至9中任一项所述的半导体装置,其特征在于,
所述高浓度区和所述漂移区的边界位置与所述半导体基板的所述下表面之间的距离是25μm以下。
11.(修改后)根据权利要求1至10中任一项所述的半导体装置,其特征在于,
所述多个掺杂浓度峰包括距所述下表面最远的最深掺杂浓度峰,
在所述拟合浓度直线上,在将所述最深掺杂浓度峰的深度位置处的浓度设为最深参考浓度的情况下,所述最深掺杂浓度峰的掺杂浓度高于所述最深参考浓度。
12.(修改后)根据权利要求1至11中任一项所述的半导体装置,其特征在于,
所述多个掺杂浓度峰包括距所述下表面第二近的第二掺杂浓度峰,
在所述拟合浓度直线上,在将所述第二掺杂浓度峰的深度位置处的浓度设为第二参考浓度的情况下,所述第二掺杂浓度峰的掺杂浓度低于所述第二参考浓度。
13.(修改后)根据权利要求12所述的半导体装置,其特征在于,
所述第二掺杂浓度峰的掺杂浓度是所述第二参考浓度的10%以上且50%以下。
14.(修改后)根据权利要求12或13所述的半导体装置,其特征在于,
所述最浅掺杂浓度峰的掺杂浓度为所述第二掺杂浓度峰的掺杂浓度的10倍以下。
15.(修改后)根据权利要求12至14中任一项所述的半导体装置,其特征在于,
所述最浅掺杂浓度峰的掺杂浓度相对于所述最浅参考浓度的比例大于所述第二掺杂浓度峰的掺杂浓度相对于所述第二参考浓度的比例。
16.(修改后)根据权利要求12至15中任一项所述的半导体装置,其特征在于,
所述多个氢化学浓度峰包括距所述下表面第二近的第二氢化学浓度峰,
所述第二氢化学浓度峰的氢化学浓度低于所述第二参考浓度。
17.(追加)根据权利要求1至16中任一项所述的半导体装置,其特征在于,
所述半导体装置还具备设置在所述缓冲区与所述半导体基板的下表面之间的第二导电型的集电区,
所述多个氢化学浓度峰包括距所述下表面最近的最浅氢化学浓度峰,
在所述集电区与所述最浅氢化学浓度峰之间,没有除氢以外的n型掺杂剂的化学浓度峰。
18.(追加)根据权利要求1至17中任一项所述的半导体装置,其特征在于,
所述多个氢化学浓度峰包括距所述下表面最近的最浅氢化学浓度峰,
所述最浅氢化学浓度峰的氢化学浓度高于所述最浅参考浓度。
19.(追加)根据权利要求1至17中任一项所述的半导体装置,其特征在于,
所述多个氢化学浓度峰包括距所述下表面最近的最浅氢化学浓度峰,
所述最浅氢化学浓度峰的氢化学浓度低于所述最浅参考浓度。
20.(追加)根据权利要求1至19中任一项所述的半导体装置,其特征在于,
所述多个氢化学浓度峰包括距所述下表面最近的最浅氢化学浓度峰,
所述最浅氢化学浓度峰的峰位置处的氧化学浓度高于所述最浅参考浓度。
21.(追加)根据权利要求1至19中任一项所述的半导体装置,其特征在于,
所述多个氢化学浓度峰包括距所述下表面最近的最浅氢化学浓度峰,
所述最浅氢化学浓度峰的峰位置处的氧化学浓度低于所述最浅参考浓度。
Claims (16)
1.一种半导体装置,其特征在于,具备:
半导体基板,其具有上表面和下表面;
第一导电型的漂移区,其设置于所述半导体基板;以及
第一导电型的缓冲区,其设置于所述漂移区与所述半导体基板的所述下表面之间,并且掺杂浓度比所述漂移区的掺杂浓度高;
所述缓冲区具有:
多个氢化学浓度峰,其配置在所述半导体基板的深度方向上的不同位置,并且包括距所述下表面最远的最深氢化学浓度峰;
多个掺杂浓度峰,其配置在所述半导体基板的深度方向上的不同位置,并且包括距所述下表面最近的最浅掺杂浓度峰;以及
高浓度区,其设置在所述最深氢化学浓度峰与所述漂移区之间,
所述高浓度区的所述深度方向上的掺杂浓度分布具有斜坡,该斜坡与所述漂移区相接,并且掺杂浓度朝向所述漂移区逐渐地减小,
所述斜坡包括向上凸起的部分,
以直线的方式对所述斜坡的斜率进行拟合而得的拟合浓度直线具有所述最浅掺杂浓度峰的深度位置处的最浅参考浓度,
所述最浅掺杂浓度峰的掺杂浓度是所述最浅参考浓度的5%以上且50%以下。
2.根据权利要求1所述的半导体装置,其特征在于,
所述拟合浓度直线的对数斜率是1000(/cm)以上且2000(/cm)以下。
3.根据权利要求1或2所述的半导体装置,其特征在于,
所述最浅掺杂浓度峰与所述半导体基板的所述下表面之间的距离是1μm以上。
4.根据权利要求3所述的半导体装置,其特征在于,
所述最浅掺杂浓度峰与所述半导体基板的所述下表面之间的距离小于3μm。
5.根据权利要求1至4中任一项所述的半导体装置,其特征在于,
所述最深氢化学浓度峰与所述半导体基板的所述下表面之间的距离是20μm以下。
6.根据权利要求5所述的半导体装置,其特征在于,
所述多个氢化学浓度峰包括距所述下表面最近的最浅氢化学浓度峰,
所述最浅氢化学浓度峰与所述最深氢化学浓度峰之间的距离是15μm以下。
7.根据权利要求1至6中任一项所述的半导体装置,其特征在于,
所述高浓度区和所述漂移区的边界位置与所述半导体基板的所述下表面之间的距离是25μm以下。
8.根据权利要求1至7中任一项所述的半导体装置,其特征在于,
所述多个掺杂浓度峰包括距所述下表面最远的最深掺杂浓度峰,
在所述拟合浓度直线上,在将所述最深掺杂浓度峰的深度位置处的浓度设为最深参考浓度的情况下,所述最深掺杂浓度峰的掺杂浓度高于所述最深参考浓度。
9.根据权利要求1至8中任一项所述的半导体装置,其特征在于,
所述多个掺杂浓度峰包括距所述下表面第二近的第二掺杂浓度峰,
在所述拟合浓度直线上,在将所述第二掺杂浓度峰的深度位置处的浓度设为第二参考浓度的情况下,所述第二掺杂浓度峰的掺杂浓度低于所述第二参考浓度。
10.根据权利要求9所述的半导体装置,其特征在于,
所述最浅掺杂浓度峰的掺杂浓度为所述第二掺杂浓度峰的掺杂浓度的10倍以下。
11.根据权利要求9或10所述的半导体装置,其特征在于,
所述最浅掺杂浓度峰的掺杂浓度相对于所述最浅参考浓度的比例大于所述第二掺杂浓度峰的掺杂浓度相对于所述第二参考浓度的比例。
12.根据权利要求1至11中任一项所述的半导体装置,其特征在于,
所述半导体装置还具备设置在所述缓冲区与所述半导体基板的下表面之间的第二导电型的集电区,
所述多个氢化学浓度峰包括距所述下表面最近的最浅氢化学浓度峰,
在所述集电区与所述最浅氢化学浓度峰之间,没有除氢以外的n型掺杂剂的化学浓度峰。
13.根据权利要求1至12中任一项所述的半导体装置,其特征在于,
所述多个氢化学浓度峰包括距所述下表面最近的最浅氢化学浓度峰,
所述最浅氢化学浓度峰的氢化学浓度高于所述最浅参考浓度。
14.根据权利要求1至12中任一项所述的半导体装置,其特征在于,
所述多个氢化学浓度峰包括距所述下表面最近的最浅氢化学浓度峰,
所述最浅氢化学浓度峰的氢化学浓度低于所述最浅参考浓度。
15.根据权利要求1至14中任一项所述的半导体装置,其特征在于,
所述多个氢化学浓度峰包括距所述下表面最近的最浅氢化学浓度峰,
所述最浅氢化学浓度峰的峰位置处的氧化学浓度高于所述最浅参考浓度。
16.根据权利要求1至14中任一项所述的半导体装置,其特征在于,
所述多个氢化学浓度峰包括距所述下表面最近的最浅氢化学浓度峰,
所述最浅氢化学浓度峰的峰位置处的氧化学浓度低于所述最浅参考浓度。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020120909 | 2020-07-14 | ||
JP2020-120909 | 2020-07-14 | ||
PCT/JP2021/026376 WO2022014624A1 (ja) | 2020-07-14 | 2021-07-13 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN114902425A true CN114902425A (zh) | 2022-08-12 |
Family
ID=79554676
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202180007451.6A Pending CN114902425A (zh) | 2020-07-14 | 2021-07-13 | 半导体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20220320324A1 (zh) |
JP (1) | JP7439929B2 (zh) |
CN (1) | CN114902425A (zh) |
WO (1) | WO2022014624A1 (zh) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5817686B2 (ja) * | 2011-11-30 | 2015-11-18 | 株式会社デンソー | 半導体装置 |
WO2017047285A1 (ja) * | 2015-09-16 | 2017-03-23 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
DE112019001741B4 (de) * | 2018-11-16 | 2024-10-10 | Fuji Electric Co., Ltd. | Halbleitervorrichtung und herstellungsverfahren |
-
2021
- 2021-07-13 JP JP2022536412A patent/JP7439929B2/ja active Active
- 2021-07-13 CN CN202180007451.6A patent/CN114902425A/zh active Pending
- 2021-07-13 WO PCT/JP2021/026376 patent/WO2022014624A1/ja active Application Filing
-
2022
- 2022-06-21 US US17/844,763 patent/US20220320324A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
JP7439929B2 (ja) | 2024-02-28 |
JPWO2022014624A1 (zh) | 2022-01-20 |
WO2022014624A1 (ja) | 2022-01-20 |
US20220320324A1 (en) | 2022-10-06 |
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PB01 | Publication | ||
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