CN115443543A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN115443543A
CN115443543A CN202180030596.8A CN202180030596A CN115443543A CN 115443543 A CN115443543 A CN 115443543A CN 202180030596 A CN202180030596 A CN 202180030596A CN 115443543 A CN115443543 A CN 115443543A
Authority
CN
China
Prior art keywords
peak
region
concentration
helium
chemical concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180030596.8A
Other languages
English (en)
Inventor
原田祐一
野口晴司
小宫山典宏
伊仓巧裕
樱井洋辅
铃木启久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN115443543A publication Critical patent/CN115443543A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/8613Mesa PN junction diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/221Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities of killers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0647Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
    • H01L27/0652Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H01L27/0664Vertical bipolar transistor in combination with diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • H01L29/407Recessed field plates, e.g. trench field plates, buried field plates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • H01L29/66348Vertical insulated gate bipolar transistors with a recessed gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种半导体装置,所述半导体装置具备:半导体基板,其具有第一导电型的漂移区;以及第一导电型的缓冲区,其设置在漂移区与半导体基板的下表面之间,并且掺杂浓度比漂移区的掺杂浓度高,缓冲区具有配置在半导体基板的深度方向上的不同位置的两个以上的氦化学浓度峰。各个氦化学浓度峰的半峰全宽可以为1μm以下。各个氦化学浓度峰可以注入4He而形成。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
以往,已知有通过对半导体装置注入氦等粒子从而形成晶格缺陷的技术(例如,参照专利文献1)。
专利文献1:日本特开2008-135439号公报
发明内容
技术问题
优选能够高精度地控制晶格缺陷的分布。
技术方案
为了解决上述问题,在本发明的第一方式中,提供一种半导体装置。半导体装置可以具备半导体基板,其具有第一导电型的漂移区。半导体装置可以具备第一导电型的缓冲区,其设置在漂移区与半导体基板的下表面之间,并且掺杂浓度比漂移区的掺杂浓度高。缓冲区可以具有配置在半导体基板的深度方向上的不同位置的两个以上的氦化学浓度峰。
两个以上的氦化学浓度峰的氦化学浓度可以相同。
缓冲区可以具有第一氦化学浓度峰、以及比第一氦化学浓度峰更远离半导体基板的下表面而配置的第二氦化学浓度峰。第二氦化学浓度峰的分布宽度可以大于第一氦化学浓度峰的分布宽度。第一氦化学浓度峰的氦化学浓度可以比第二氦化学浓度峰的氦化学浓度高。第一氦化学浓度峰的氦化学浓度可以比第二氦化学浓度峰的氦化学浓度低。
在深度方向上相邻的两个氦化学浓度峰的峰间隔在缓冲区中可以是均等的。
两个以上的氦化学浓度峰可以被配置为,在深度方向上分别具有峰间隔。第一个峰间隔可以大于第二个峰间隔,第二个峰间隔位于比第一个峰间隔更远离半导体基板的下表面的位置。第一个峰间隔可以小于第二个峰间隔,第二个峰间隔位于比第一个峰间隔更远离半导体基板的下表面的位置。
缓冲区可以具有一个以上的氢化学浓度峰。各氦化学浓度峰可以配置在与任一氢化学浓度峰都不同的深度位置。
各氦化学浓度峰的半峰全宽可以小于比各氦化学浓度峰更远离半导体基板的下表面而配置的任一氢化学浓度峰的半峰全宽。
缓冲区可以具有配置在半导体基板的深度方向上的不同位置的两个以上的掺杂浓度峰。两个以上的掺杂浓度峰可以包括最远离半导体基板的下表面而配置的最深掺杂浓度峰。两个以上的氦化学浓度峰可以配置在最深掺杂浓度峰与半导体基板的下表面之间。
各氦化学浓度峰的半峰全宽可以是1μm以下。
缓冲区可以包括耗尽层边缘位置,该耗尽层边缘位置是从漂移区的上端朝向半导体基板的下表面对漂移区和缓冲区的净掺杂浓度进行积分而得的积分浓度达到临界积分浓度的位置。缓冲区可以具有配置在比耗尽层边缘位置更靠半导体基板的下表面侧的第一氦化学浓度峰。缓冲区可以具有配置在比耗尽层边缘位置更靠半导体基板的上表面侧的第二氦化学浓度峰。
第一氦化学浓度峰的氦化学浓度可以比第二氦化学浓度峰的氦化学浓度高。
缓冲区可以具有第一掺杂浓度峰、比第一掺杂浓度峰更远离半导体基板的下表面而配置的第二掺杂浓度峰、以及比第二掺杂浓度峰更远离半导体基板的下表面而配置的第三掺杂浓度峰。第一氦化学浓度峰可以配置在第一掺杂浓度峰与第二掺杂浓度峰之间。第二氦化学浓度峰可以配置在第二掺杂浓度峰与第三掺杂浓度峰之间。
耗尽层边缘位置可以配置在第二掺杂浓度峰的半峰全宽的范围内。
半导体装置还可以具备配置在半导体基板的上表面侧的上表面侧寿命抑制剂。
应予说明,上述发明内容并没有列举本发明的全部必要特征。另外,这些特征组的子组合也能够另外成为发明。
附图说明
图1是示出半导体装置100的一例的俯视图。
图2是图1中的区域D的放大图。
图3是示出图2中的e-e截面的一例的图。
图4A是示出图3的F-F线处的掺杂浓度分布、氢化学浓度分布以及氦化学浓度分布的一例的图。
图4B是示出离子的注入深度(Rp)与注入所需要的加速能量之间的关系的图。
图4C是示出离子的注入深度(Rp)与注入方向的分布宽度(straggling)(ΔRp、标准偏差)之间的关系的图。
图5A是示出缓冲区20中的掺杂浓度分布、氢化学浓度分布、氦化学浓度分布以及复合中心浓度分布的一例的图。
图5B是示出缓冲区20中的掺杂浓度分布、氢化学浓度分布、氦化学浓度分布以及复合中心浓度分布的一例的图。
图6是示出缓冲区20中的氦化学浓度分布和复合中心浓度分布的其他例的图。
图7是示出缓冲区20中的氦化学浓度分布和复合中心浓度分布的其他例的图。
图8是示出缓冲区20中的氦化学浓度分布和复合中心浓度分布的其他例的图。
图9是示出缓冲区20中的氦化学浓度分布和复合中心浓度分布的其他例的图。
图10A是示出缓冲区20中的氦化学浓度分布和复合中心浓度分布的其他例的图。
图10B是示出缓冲区20中的氦化学浓度分布和复合中心浓度分布的其他例的图。
图10C是示出缓冲区20中的氦化学浓度分布和复合中心浓度分布的其他例的图。
图10D是对缓冲区20所包含的耗尽层边缘位置Ze进行说明的图。
图10E是示出缓冲区20中的掺杂浓度分布、氢化学浓度分布以及积分浓度分布的其他例的图。
图10F是示出上表面侧寿命抑制剂210和下表面侧寿命抑制剂220的一例的图。
图10G是示出二极管部80中的电压波形和电流波形的一例的图。
图11是对氦化学浓度峰221的半峰全宽Wk进行说明的图。
图12A是示出缓冲区20中的掺杂浓度分布与氢化学浓度分布的一例的图。
图12B是示出半导体装置100的制造方法中的一部分工序的图。
图13示出比较例的缓冲区20中的载流子浓度分布和氦化学浓度分布的一例。
图14是示出e-e截面的其他例的图。
图15是示出图14的F-F线处的掺杂浓度分布和氢化学浓度分布的一例的图。
图16是示出缓冲区20的形成方法的一例的图。
图17是示出比较例的集电区22的截面形状的图。
图18是示出半导体装置的耐压试验的结果的图。
图19是示出半导体装置的耐压试验的结果的图。
图20是示出半导体装置100的其他例的图。
图21是示出半导体装置100的制造工序的其他例的图。
图22是示出图21所示的半导体装置100的掺杂浓度分布和氢化学浓度分布的一例的图。
图23是示出e-e截面的其他例的图。
图24是示出图23所示的缓冲区20的形成方法的一例的图。
符号说明
10···半导体基板、11···阱区、12···发射区、14···基区、15···接触区、16···蓄积区、18···漂移区、20···缓冲区、21···上表面、22···集电区、23···下表面、24···集电极、25···掺杂浓度峰、29···直线部分、30···虚设沟槽部、31···前端部、32···虚设绝缘膜、34···虚设导电部、35···谷部、38···层间绝缘膜、39···直线部分、40···栅极沟槽部、41···前端部、42···栅极绝缘膜、44···栅极导电部、52···发射极、54···接触孔、60、61···台面部、70···晶体管部、80···二极管部、81···延长区、82···阴极区、90···边缘终端结构部、100···半导体装置、103···氢化学浓度峰、105···峰间区域、130···外周栅极布线、131···有源侧栅极布线、160···有源部、162···端边、164···栅极焊盘、210···上表面侧寿命抑制剂、211···氦化学浓度峰、220···下表面侧寿命抑制剂、221···氦化学浓度峰
具体实施方式
以下,虽然通过发明的实施方式对本发明进行说明,但是以下的实施方式并不限定权利要求所涉及的发明。另外,实施方式中所说明的特征的全部组合未必是发明的技术方案所必须的。
在本说明书中,将与半导体基板的深度方向平行的方向上的一侧称为“上”,将另一侧称为“下”。在基板、层或其他部件的两个主表面之中,将一个表面称为上表面,将另一个表面称为下表面。“上”、“下”的方向不限于重力方向或半导体装置实际安装时的方向。
在本说明书中,有时使用X轴、Y轴以及Z轴的直角坐标轴来说明技术事项。直角坐标轴只不过确定构成要素的相对位置,并不限定特定的方向。例如,Z轴并不限定表示相对于地面的高度方向。应予说明,+Z轴方向与-Z轴方向是彼此相反的方向。在不记载正负而记载为Z轴方向的情况下,是指与+Z轴和-Z轴平行的方向。
在本说明书中,将与半导体基板的上表面和下表面平行的正交轴设为X轴和Y轴。另外,将与半导体基板的上表面和下表面垂直的轴设为Z轴。在本说明书中,有时将Z轴的方向称为深度方向。另外,在本说明书中,有时将包括X轴和Y轴而与半导体基板的上表面和下表面平行的方向称为水平方向。
另外,有时将从半导体基板的深度方向上的中心起到半导体基板的上表面为止的区域称为上表面侧。同样地,有时将从半导体基板的深度方向上的中心起到半导体基板的下表面为止的区域称为下表面侧。
在本说明书中,在称为“同一”或者“相等”的情况下,也可以包括具有因制造偏差等而引起的误差的情况。该误差例如在10%以内。
在本说明书中,将掺杂了杂质的掺杂区域的导电型设为P型或N型而进行说明。在本说明书中,杂质有时特别指N型的施主或P型的受主中的任一者,有时记载为掺杂剂。在本说明书中,掺杂是指向半导体基板导入施主或受主而形成为示出N型的导电型的半导体或示出P型的导电型的半导体。
在本说明书中,掺杂浓度是指热平衡状态下的施主的浓度或受主的浓度。在本说明书中,净掺杂浓度是指在将施主浓度设为正离子的浓度并将受主浓度设为负离子的浓度而包含电荷的极性相加所得的实质的浓度。作为一例,若将施主浓度设为ND,并将受主浓度设为NA,则任意位置处的实质的净掺杂浓度成为ND-NA。在本说明书中,有时将净掺杂浓度仅记载为掺杂浓度。
施主具有向半导体供给电子的功能。受主具有从半导体获取电子的功能。施主和受主不限于杂质本身。例如,存在于半导体中的空位(V)、氧(O)以及氢(H)结合所得的VOH缺陷作为供给电子的施主而起作用。在本说明书中,有时将VOH缺陷称为氢施主。
在本说明书中,半导体基板整体地分布有N型的体施主。体施主是在制造成为半导体基板的基础的晶锭时,由在晶锭内大致均匀地包含的掺杂剂而形成的施主。本例的体施主是除氢以外的元素。虽然体施主的掺杂剂是例如磷、锑、砷、硒、硫磺,但是不限于此。本例的体施主是磷。体施主也包含在P型的区域。半导体基板可以是从半导体的晶锭切出的晶片,也可以是将晶片单片化而成的芯片。半导体的晶锭可以利用直拉法(CZ法)、磁场直拉法(MCZ法)、悬浮区熔法(FZ法)中的任一者来制造。本例中的晶锭是利用MCZ法来制造的。利用MCZ法制造出的基板所包含的氧浓度是1×1017~7×1017/cm3。利用FZ法制造出的基板所包含的氧浓度是1×1015~5×1016/cm3。氧浓度高的情况会有容易产生氢施主的倾向。体施主浓度可以使用分布在整个半导体基板的体施主的化学浓度,也可以是该化学浓度的90%至100%之间的值。另外,半导体基板也可以使用不包含磷等掺杂剂的无掺杂基板。在该情况下,无掺杂基板的体施主浓度(D0)为例如1×1010/cm3以上且5×1012/cm3以下。无掺杂基板的体施主浓度(D0)优选为1×1011/cm3以上。无掺杂基板的体施主浓度(D0)优选为5×1012/cm3以下。应予说明,本说明书中的各浓度可以是室温下的值。作为一例,室温下的值可以使用300K(开尔文)(约26.9℃)时的值。
在本说明书中记载为P+型或N+型的情况下,意味着掺杂浓度比P型或N型的掺杂浓度高,在记载为P-型或N-型的情况下,意味着掺杂浓度比P型或N型的掺杂浓度低。另外,在本说明书中记载为P++型或N++型的情况下,意味着掺杂浓度比P+型或N+型的掺杂浓度高。除非另有说明,否则本说明书中的单位制是SI单位制。虽然有时以cm来表示长度的单位,但是各计算可以换算为米(m)之后而进行。
在本说明书中,化学浓度是指不依赖于电活化的状态而测定的杂质的原子密度。化学浓度(原子密度)能够通过例如二次离子质谱分析法(SIMS)来计测。上述净掺杂浓度能够通过电压-电容测定法(CV法)来测定。另外,可以将利用扩展电阻测定法(SR法)而计测的载流子浓度作为净掺杂浓度。载流子是指电子或空穴的电荷载流子。通过CV法或SR法计测的载流子浓度可以作为热平衡状态下的值。另外,在N型的区域中,施主浓度远远大于受主浓度,因此也可以将该区域中的载流子浓度设为施主浓度。同样地,在P型的区域中,也可以将该区域中的载流子浓度设为受主浓度。在本说明书中,有时将N型区域的掺杂浓度称为施主浓度,有时将P型区域的掺杂浓度称为受主浓度。
另外,在施主、受主或净掺杂的浓度分布具有峰的情况下,可以将该峰值作为该区域中的施主、受主或净掺杂的浓度。在施主、受主或净掺杂的浓度几乎均匀的情况下等,也可以将该区域中的施主、受主或净掺杂的浓度的平均值作为施主、受主或净掺杂的浓度。在本说明书中,在单位体积的浓度表示中使用atoms/cm3或/cm3。该单位用于半导体基板内的施主或受主浓度、或者化学浓度。也可以省略atoms标记。
通过SR法计测的载流子浓度可以低于施主或受主的浓度。在测定扩展电阻时电流流通的范围内,有半导体基板的载流子迁移率低于结晶状态的载流子迁移率的值的情况。由于晶格缺陷等引起的晶体结构的紊乱(无序)而使载流子散乱,从而产生载流子迁移率的下降。载流子浓度下降的理由如下。在SR法中,测定扩展电阻,根据扩展电阻的测定值换算载流子浓度。此时,载流子的迁移率使用结晶状态的迁移率。另一方面,在导入了晶格缺陷的位置,尽管载流子迁移率降低,但根据结晶状态的载流子迁移率计算出载流子浓度。因此,成为比实际的载流子浓度、即施主或受主的浓度低的值。
根据通过CV法或SR法计测的载流子浓度计算出的施主或受主的浓度可以低于表示施主或受主的元素的化学浓度。作为一例,在硅的半导体中成为施主的磷或砷的施主浓度、或者成为受主的硼(Boron)的受主浓度是它们的化学浓度的99%左右。另一方面,在硅的半导体中成为施主的氢的施主浓度是氢的化学浓度的0.1%至10%左右。
图1是示出半导体装置100的一例的俯视图。在图1中示出将各部件投影到半导体基板10的上表面的位置。在图1中,仅示出半导体装置100的一部分的部件,并省略一部分的部件。
半导体装置100具备半导体基板10。半导体基板10是由半导体材料形成的基板。作为一例,半导体基板10是硅基板。半导体基板10在俯视下具有端边162。在本说明书中简称为俯视的情况下,是指从半导体基板10的上表面侧观察。本例的半导体基板10具有在俯视下彼此相对的两组端边162。在图1中,X轴和Y轴与任一个端边162平行。另外,Z轴与半导体基板10的上表面垂直。
在半导体基板10设置有有源部160。有源部160是在半导体装置100动作的情况下主电流沿深度方向在半导体基板10的上表面与下表面之间流通的区域。在有源部160的上方设置有发射极,但是在图1中省略。
在有源部160设置有包括IGBT等晶体管元件的晶体管部70、以及包括续流二极管(FWD)等二极管元件的二极管部80中的至少一者。在图1的例子中,晶体管部70和二极管部80沿着半导体基板10的上表面的预定的排列方向(在本例中为X轴方向)而交替地配置。在其他例中,在有源部160也可以仅设置有晶体管部70和二极管部80中的一者。
在图1中,在配置晶体管部70的区域标注符号“I”,在配置二极管部80的区域标注符号“F”。在本说明书中,有时将在俯视下与排列方向垂直的方向称为延伸方向(在图1中为Y轴方向)。晶体管部70和二极管部80可以分别在延伸方向上具有长边。即,晶体管部70的Y轴方向上的长度比X轴方向上的宽度大。同样地,二极管部80的Y轴方向上的长度比X轴方向上的宽度大。晶体管部70和二极管部80的延伸方向与后述的各沟槽部的长边方向可以相同。
二极管部80在与半导体基板10的下表面相接的区域具有N+型的阴极区。在本说明书中,将设置有阴极区的区域称为二极管部80。即,二极管部80是在俯视下与阴极区重叠的区域。在半导体基板10的下表面,在除阴极区以外的区域可以设置有P+型的集电区。在本说明书中,有时在二极管部80也包括使二极管部80沿Y轴方向延长到后述的栅极布线的延长区81。在延长区81的下表面设置有集电区。
晶体管部70在与半导体基板10的下表面相接的区域具有P+型的集电区。另外,晶体管部70在半导体基板10的上表面侧周期性地配置有N型的发射区、P型的基区、具有栅极导电部和栅极绝缘膜的栅极结构。
半导体装置100在半导体基板10的上方可以具有一个以上的焊盘。本例的半导体装置100具有栅极焊盘164。半导体装置100也可以具有阳极焊盘、阴极焊盘以及电流检测焊盘等焊盘。各焊盘配置在端边162的附近。端边162的附近是指俯视下的端边162与发射极之间的区域。在实际安装半导体装置100时,各焊盘可以经由引线等布线与外部的电路连接。
在栅极焊盘164施加栅极电位。栅极焊盘164与有源部160的栅极沟槽部的导电部电连接。半导体装置100具备将栅极焊盘164与栅极沟槽部连接的栅极布线。在图1中,在栅极布线上标注斜线的阴影。
本例的栅极布线具有外周栅极布线130、以及有源侧栅极布线131。外周栅极布线130在俯视下配置在有源部160与半导体基板10的端边162之间。本例的外周栅极布线130在俯视下包围有源部160。也可以将在俯视下被外周栅极布线130包围的区域作为有源部160。另外,外周栅极布线130与栅极焊盘164连接。外周栅极布线130配置在半导体基板10的上方。外周栅极布线130可以是包含铝等的金属布线。
有源侧栅极布线131设置在有源部160。由于在有源部160设置有源侧栅极布线131,所以针对半导体基板10的各区域,能够降低距栅极焊盘164的布线长度的偏差。
有源侧栅极布线131与有源部160的栅极沟槽部连接。有源侧栅极布线131配置在半导体基板10的上方。有源侧栅极布线131可以是由掺杂了杂质的多晶硅等半导体形成的布线。
有源侧栅极布线131可以与外周栅极布线130连接。本例的有源侧栅极布线131以在Y轴方向上的大致中央从夹持有源部160的一侧的外周栅极布线130到另一侧的外周栅极布线130为止将有源部160横切的方式,沿X轴方向延伸而设置。在利用有源侧栅极布线131分割有源部160的情况下,在各分割区域,晶体管部70和二极管部80可以沿X轴方向交替地配置。
另外,半导体装置100可以具备:未图示的温度感测部,其是由多晶硅等形成的PN结二极管;以及未图示的电流检测部,其模拟设置在有源部160的晶体管部的动作。
在俯视下,本例的半导体装置100在有源部160与端边162之间具备边缘终端结构部90。本例的边缘终端结构部90配置在外周栅极布线130与端边162之间。边缘终端结构部90缓解半导体基板10的上表面侧的电场集中。边缘终端结构部90可以具备包围有源部160而设置为环状的保护环、场板和降低表面电场部中的至少一个。
图2是图1中的区域D的放大图。区域D是包括晶体管部70、二极管部80、以及有源侧栅极布线131的区域。本例的半导体装置100具备设置在半导体基板10的上表面侧的内部的栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14以及接触区15。栅极沟槽部40和虚设沟槽部30分别是沟槽部的一例。另外,本例的半导体装置100具备设置于半导体基板10的上表面的上方的发射极52和有源侧栅极布线131。发射极52和有源侧栅极布线131彼此分离地设置。
在发射极52与半导体基板10的上表面之间、以及有源侧栅极布线131与半导体基板10的上表面之间设置有层间绝缘膜,但是在图2中进行省略。在本例的层间绝缘膜,以贯通该层间绝缘膜的方式设置有接触孔54。在图2中,对各接触孔54标注斜线的阴影。
发射极52设置在栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14以及接触区15的上方。发射极52通过接触孔54而与半导体基板10的上表面的发射区12、接触区15以及基区14接触。另外,发射极52通过设置于层间绝缘膜的接触孔而与虚设沟槽部30内的虚设导电部连接。发射极52在Y轴方向上的虚设沟槽部30的前端,可以与虚设沟槽部30的虚设导电部连接。
有源侧栅极布线131通过设置在层间绝缘膜的接触孔而与栅极沟槽部40连接。有源侧栅极布线131可以在栅极沟槽部40的Y轴方向上的前端部41与栅极沟槽部40的栅极导电部连接。有源侧栅极布线131不与虚设沟槽部30内的虚设导电部连接。
发射极52由包含金属的材料形成。在图2中示出设置发射极52的范围。例如,发射极52的至少一部分区域由铝或铝-硅合金、例如AlSi、AlSiCu等金属合金形成。发射极52在由铝等形成的区域的下层可以具有由钛或钛化合物等形成的阻挡金属。进一步地,在接触孔内,可以具有以与阻挡金属和铝等接触的方式埋入钨等而形成的插塞。
阱区11与有源侧栅极布线131重叠地设置。阱区11在不与有源侧栅极布线131重叠的范围也以预定的宽度延伸而设置。本例的阱区11相对于接触孔54的Y轴方向上的端部向有源侧栅极布线131侧分离而设置。阱区11是掺杂浓度比基区14的掺杂浓度高的第二导电型的区域。本例的基区14是P-型,阱区11是P+型。
晶体管部70和二极管部80各自具有多个沿排列方向排列的沟槽部。在本例的晶体管部70,一个以上的栅极沟槽部40与一个以上的虚设沟槽部30沿排列方向交替地设置。在本例的二极管部80,多个虚设沟槽部30沿排列方向而设置。在本例的二极管部80没有设置栅极沟槽部40。
本例的栅极沟槽部40可以具有沿与排列方向垂直的延伸方向延伸的两条直线部分39(沿延伸方向为直线状的沟槽的部分)、以及将两条直线部分39连接的前端部41。图2中的延伸方向是Y轴方向。
优选前端部41的至少一部分在俯视下被设置为曲线状。通过前端部41将两条直线部分39的Y轴方向上的端部彼此连接,从而能够缓解直线部分39的端部处的电场集中。
在晶体管部70,虚设沟槽部30设置在栅极沟槽部40的各直线部分39之间。在各直线部分39之间可以设置有一条虚设沟槽部30,也可以设置有多条虚设沟槽部30。虚设沟槽部30可以具有沿延伸方向延伸的直线形状,也可以与栅极沟槽部40同样地具有直线部分29和前端部31。图2所示的半导体装置100包括不具有前端部31的直线形状的虚设沟槽部30、以及具有前端部31的虚设沟槽部30这两者。
阱区11的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的Y轴方向上的端部在俯视下设置在阱区11。即,在各沟槽部的Y轴方向上的端部,各沟槽部的深度方向上的底部被阱区11覆盖。由此,能够缓解各沟槽部的该底部处的电场集中。
在排列方向上在各沟槽部之间设置有台面部。台面部是指在半导体基板10的内部被沟槽部夹持的区域。作为一例,台面部的上端是半导体基板10的上表面。台面部的下端的深度位置与沟槽部的下端的深度位置相同。本例的台面部在半导体基板10的上表面,沿沟槽在延伸方向(Y轴方向)上延伸而设置。在本例中,在晶体管部70设置有台面部60,在二极管部80设置有台面部61。在本说明书中仅称为台面部的情况下,泛指台面部60和台面部61。
在各台面部都设置有基区14。将在台面部中露出于半导体基板10的上表面的基区14中的、配置于距有源侧栅极布线131最近的位置的区域设为基区14-e。在图2中,虽然示出了在各台面部的延伸方向上的一侧的端部配置的基区14-e,但是在各台面部的另一侧的端部也配置有基区14-e。在各台面部,在俯视下被基区14-e夹持的区域可以设置有第一导电型的发射区12和第二导电型的接触区15中的至少一者。本例的发射区12是N+型,接触区15是P+型。发射区12和接触区15在深度方向上可以设置在基区14与半导体基板10的上表面之间。
晶体管部70的台面部60具有在半导体基板10的上表面露出的发射区12。发射区12与栅极沟槽部40相接地设置。与栅极沟槽部40相接的台面部60可以设置有在半导体基板10的上表面露出的接触区15。
台面部60中的各接触区15和各发射区12从X轴方向上的一侧的沟槽部起设置到另一侧的沟槽部为止。作为一例,台面部60的接触区15和发射区12沿沟槽部的延伸方向(Y轴方向)交替地配置。
在其他例中,台面部60的接触区15和发射区12可以沿沟槽部的延伸方向(Y轴方向)设置为条状。例如在与沟槽部相接的区域设置有发射区12,在被发射区12夹持的区域设置有接触区15。
在二极管部80的台面部61不设置发射区12。在台面部61的上表面可以设置有基区14和接触区15。在台面部61的上表面,在被基区14-e夹持的区域可以与各基区14-e相接地设置有接触区15。在台面部61的上表面被接触区15夹持的区域可以设置有基区14。基区14可以配置在被接触区15夹持的整个区域。
在各台面部的上方设置有接触孔54。接触孔54配置在被基区14-e夹持的区域。本例的接触孔54设置在接触区15、基区14以及发射区12各区域的上方。接触孔54不设置在与基区14-e和阱区11对应的区域。接触孔54可以配置在台面部60的排列方向(X轴方向)上的中央。
在二极管部80,在与半导体基板10的下表面相邻的区域设置有N+型的阴极区82。在半导体基板10的下表面,在没有设置阴极区82的区域可以设置有P+型的集电区22。阴极区82和集电区22设置在半导体基板10的下表面23与缓冲区20之间。在图2中,利用虚线来表示阴极区82和集电区22之间的边界。
阴极区82在Y轴方向上相对于阱区11分离地配置。由此,能够确保掺杂浓度比较高且形成到深的位置的P型的区域(阱区11)与阴极区82之间的距离,从而能够提高耐压。本例的阴极区82的Y轴方向上的端部比接触孔54的Y轴方向上的端部更远离阱区11而配置。在其他例中,阴极区82的Y轴方向上的端部可以配置在阱区11与接触孔54之间。
(第一实施例)
图3是示出图2中的e-e截面的一例的图。e-e截面是通过发射区12和阴极区82的XZ面。本例的半导体装置100在该截面具有半导体基板10、层间绝缘膜38、发射极52以及集电极24。
层间绝缘膜38设置在半导体基板10的上表面。层间绝缘膜38是包括添加了硼或磷等杂质的硅酸盐玻璃等绝缘膜、热氧化膜、以及其他绝缘膜中的至少一层的膜。在层间绝缘膜38设置有在图2中说明的接触孔54。
发射极52设置在层间绝缘膜38的上方。发射极52通过层间绝缘膜38的接触孔54而与半导体基板10的上表面21接触。集电极24设置在半导体基板10的下表面23。发射极52和集电极24由铝等金属材料形成。在本说明书中,将连结发射极52与集电极24的方向(Z轴方向)称为深度方向。
半导体基板10具有N型或N-型的漂移区18。漂移区18分别设置在晶体管部70和二极管部80。
在晶体管部70的台面部60,从半导体基板10的上表面21侧起依次设置有N+型的发射区12和P-型的基区14。在基区14的下方设置有漂移区18。在台面部60可以设置有N+型的蓄积区16。蓄积区16配置在基区14与漂移区18之间。
发射区12在半导体基板10的上表面21露出,并且与栅极沟槽部40相接地设置。发射区12可以与台面部60的两侧的沟槽部相接。发射区12的掺杂浓度比漂移区18的掺杂浓度高。
基区14设置在发射区12的下方。本例的基区14与发射区12相接地设置。基区14可以与台面部60的两侧的沟槽部相接。
蓄积区16设置在基区14的下方。蓄积区16是掺杂浓度比漂移区18的掺杂浓度高的N+型的区域。即,蓄积区16的施主浓度比漂移区18的施主浓度高。通过在漂移区18与基区14之间设置高浓度的蓄积区16,从而能够提高载流子注入促进效应(IE效应),降低导通电压。蓄积区16可以以覆盖各台面部60中的基区14的整个下表面的方式设置。
在二极管部80的台面部61,与半导体基板10的上表面21相接而设置有P-型的基区14。在基区14的下方设置有漂移区18。在台面部61,在基区14的下方可以设置有蓄积区16。
在各晶体管部70和各二极管部80中,在漂移区18之下可以设置有N+型的缓冲区20。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以具有掺杂浓度比漂移区18的掺杂浓度高的浓度峰。浓度峰的掺杂浓度是指浓度峰的顶点处的掺杂浓度。另外,漂移区18的掺杂浓度可以使用掺杂浓度分布大致平坦的区域中的掺杂浓度的平均值。
缓冲区20在半导体基板10的深度方向(Z轴方向)上可以具有两个以上的浓度峰。缓冲区20的浓度峰可以设置在例如与氢(质子)或磷的化学浓度峰相同的深度位置。缓冲区20可以作为防止从基区14的下端扩展的耗尽层到达P+型的集电区22和N+型的阴极区82的场截止层而起作用。在本说明书中,将缓冲区20的上端的深度位置设为Zf。深度位置Zf可以是掺杂浓度比漂移区18的掺杂浓度高的位置。
在晶体管部70,在缓冲区20之下设置有P+型的集电区22。集电区22的受主浓度比基区14的受主浓度高。集电区22可以包含与基区14相同的受主,也可以包含与基区14不同的受主。集电区22的受主是例如硼。
在二极管部80,在缓冲区20之下设置有N+型的阴极区82。阴极区82的施主浓度比漂移区18的施主浓度高。阴极区82的施主是例如氢或磷。应予说明,成为各区域的施主和受主的元素不限于上述例子。集电区22和阴极区82在半导体基板10的下表面23露出,并且与集电极24连接。集电极24可以与半导体基板10的整个下表面23接触。发射极52和集电极24可以由铝等金属材料形成。
在半导体基板10的上表面21侧设置有一个以上的栅极沟槽部40、以及一个以上的虚设沟槽部30。各沟槽部从半导体基板10的上表面21起,贯通基区14而到达漂移区18。在设置有发射区12、接触区15以及蓄积区16中的至少任一者的区域中,各沟槽部也贯通这些掺杂区域而到达漂移区18。沟槽部贯通掺杂区域不限于按照在形成掺杂区域后形成沟槽部的顺序来制造。在形成沟槽部后,在沟槽部之间形成掺杂区域的情况也包含在沟槽部贯通掺杂区域的情况之中。
如上述那样,在晶体管部70设置有栅极沟槽部40和虚设沟槽部30。在二极管部80设置有虚设沟槽部30,不设置栅极沟槽部40。在本例中,二极管部80与晶体管部70的X轴方向上的边界是阴极区82与集电区22之间的边界。
栅极沟槽部40具有设置在半导体基板10的上表面21的栅极沟槽、栅极绝缘膜42以及栅极导电部44。栅极绝缘膜42覆盖栅极沟槽的内壁而设置。栅极绝缘膜42可以是将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部,设置在比栅极绝缘膜42更靠内侧的位置。即,栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。
栅极导电部44在深度方向上可以设置得比基区14更长。该截面中的栅极沟槽部40在半导体基板10的上表面21被层间绝缘膜38覆盖。栅极导电部44与栅极布线电连接。若在栅极导电部44施加预定的栅极电压,则在基区14中的与栅极沟槽部40相接的界面的表层形成由电子的反型层形成的沟道。
虚设沟槽部30在该截面可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有设置在半导体基板10的上表面21的虚设沟槽、虚设绝缘膜32以及虚设导电部34。虚设导电部34与发射极52电连接。虚设绝缘膜32覆盖虚设沟槽的内壁而设置。虚设导电部34设置在虚设沟槽的内部,并且设置在比虚设绝缘膜32更靠内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。例如虚设导电部34由多晶硅等导电材料形成。虚设导电部34可以在深度方向上具有与栅极导电部44相同的长度。
本例的栅极沟槽部40和虚设沟槽部30在半导体基板10的上表面21被层间绝缘膜38覆盖。应予说明,虚设沟槽部30和栅极沟槽部40的底部可以是向下侧凸出的曲面状(在截面中是曲线状)。在本说明书中,将栅极沟槽部40的下端的深度位置设为Zt。
在半导体基板10的上表面21侧可以设置有上表面侧寿命抑制剂210。上表面侧寿命抑制剂210是在深度方向上局部地形成的晶格缺陷等的复合中心。在各图中,利用叉标记示意性地表示深度方向上的寿命抑制剂的密度分布的峰位置。在本说明书中,将该峰位置作为寿命抑制剂的位置而进行说明。叉标记在X轴方向上离散地配置,但是除特别说明的情况以外,寿命抑制剂在X轴方向上同样地设置。
上表面侧寿命抑制剂210能够通过从半导体基板10的上表面21向预定的深度位置注入氦等粒子而形成。在与上表面侧寿命抑制剂210相同的深度位置可以配置有氦等粒子的浓度峰。上表面侧寿命抑制剂210可以配置在比各沟槽部更靠下方的位置。另外,优选上表面侧寿命抑制剂210设置于在俯视下不与栅极沟槽部40重叠的位置。由此,能够在不给栅极绝缘膜42带来损伤的情况下注入氦等粒子而形成上表面侧寿命抑制剂210。本例的上表面侧寿命抑制剂210在俯视下设置于整个二极管部80。虽然图3中的上表面侧寿命抑制剂210没有设置在晶体管部70,但是在其他例中,上表面侧寿命抑制剂210也可以设置在晶体管部70的一部分区域。
在半导体基板10的下表面23侧设置有下表面侧寿命抑制剂220。下表面侧寿命抑制剂220可以通过从半导体基板10的下表面23侧注入氦等粒子而形成。在深度方向上,可以在不同位置配置多个下表面侧寿命抑制剂220。在图3的例子中,在不同的深度位置配置有第一下表面侧寿命抑制剂220-1和第二下表面侧寿命抑制剂220-2。其中,下表面侧寿命抑制剂220也可以设置在三个以上的深度位置。在与各下表面侧寿命抑制剂220相同的深度位置可以设置氦化学浓度的峰。
在缓冲区20内可以设置有两个以上的下表面侧寿命抑制剂220。由此,容易控制缓冲区20内的寿命抑制剂的分布。因此,能够高精度地控制载流子寿命。
下表面侧寿命抑制剂220可以在俯视下设置于整个二极管部80。另外,下表面侧寿命抑制剂220可以在俯视下设置于整个晶体管部70。下表面侧寿命抑制剂220可以在俯视下设置于整个有源部160,也可以在俯视下设置于整个半导体基板10。第一下表面侧寿命抑制剂220-1和第二下表面侧寿命抑制剂220-2可以在俯视下设置在相同的范围内。
图4A是示出图3的F-F线处的掺杂浓度分布、氢化学浓度分布、氦化学浓度分布以及复合中心浓度分布的一例的图。在图4A中,将半导体基板10的深度方向上的中央位置设为Zc。即,半导体基板10的上表面21侧的区域是指上表面21与中央位置Zc之间的区域,半导体基板10的下表面23侧的区域是下表面23与中央位置Zc之间的区域。
发射区12包含磷等N型掺杂剂。基区14包含硼等P型掺杂剂。蓄积区16包含磷或氢等N型掺杂剂。掺杂浓度分布可以在发射区12、基区14以及蓄积区16中分别具有浓度峰。
漂移区18是掺杂浓度大致平坦的区域。漂移区18的掺杂浓度Dd可以与半导体基板10的体施主浓度相同,也可以比体施主浓度高。
本例的缓冲区20在掺杂浓度分布中具有多个掺杂浓度峰25-1、25-2、25-3、25-4。各个掺杂浓度峰25可以通过局部地注入氢离子而形成。在其他例中,也可以通过注入磷等N型掺杂剂来形成各掺杂浓度峰25。集电区22包含硼等P型掺杂剂。另外,图3所示的阴极区82包含磷等N型掺杂剂。
本例的氢化学浓度分布在缓冲区20中具有多个局部性的氢化学浓度峰103。通过向缓冲区20注入氢离子,从而形成氢、晶格缺陷和氧结合而成的VOH缺陷,作为施主而起作用。本例的氢化学浓度峰103设置在与掺杂浓度峰25相同的深度位置。两个峰设置在相同的深度位置是指,在一个峰的半峰全宽的范围内配置有另一个峰的顶点。在氢化学浓度峰103的浓度不足够高的情况下,有时在与该氢化学浓度峰103相同的深度位置观察不到清晰的掺杂浓度峰25。本例的氢化学浓度在刚刚从缓冲区20进入漂移区18之后急剧地降低。因此,在漂移区18几乎没有形成VOH缺陷。在其他例中,氢也可以扩散到漂移区18的内部而形成VOH缺陷。在这种情况下,漂移区18的掺杂浓度变得比体施主浓度更高。
缓冲区20具有配置在半导体基板10的深度方向上的不同位置的两个以上的氦化学浓度峰221。在本例中,第一氦化学浓度峰221-1与第二氦化学浓度峰221-2设置在缓冲区20。第二氦化学浓度峰221-2被配置为比第一氦化学浓度峰221-1更远离下表面23。
如上所述,在各氦化学浓度峰221的附近形成有下表面侧寿命抑制剂220。下表面侧寿命抑制剂220可以是促进载流子的复合的复合中心。复合中心可以是晶格缺陷。晶格缺陷可以以单原子空位(V)、多原子空位(VV)等空位为主体,可以是位错,可以是晶格间原子,也可以是过渡金属等。例如,与空位相邻的原子具有悬挂键。广义上,在晶格缺陷中也可以包含施主和/或受主,但是在本说明书中,有时将以空位为主体的晶格缺陷称为空位型晶格缺陷、空位型缺陷、或者简称为晶格缺陷。在本说明书中,有时将晶格缺陷作为有助于载流子的复合的复合中心,简称为复合中心、或寿命抑制剂。寿命抑制剂可以通过向半导体基板10注入氦离子而形成。通过注入氦而形成的寿命抑制剂有时被存在于缓冲区20的氢终止,因此寿命抑制剂的密度峰的深度位置与氦化学浓度峰221的深度位置有时不一致。
通过向缓冲区20的两处以上的深度位置注入氦,从而容易控制缓冲区20中的下表面侧寿命抑制剂220的密度分布。可以在各深度位置注入3He或4He。3He是包含两个质子和一个中子的氦同位素。4He是包含两个质子和两个中子的氦同位素。
通过在不经由缓冲材料(铝等)的情况下以被唯一确定了注入深度的最小的加速能量注入3He或4He,从而能够减小氦化学浓度的浓度峰的深度方向上的半值宽度。
图4B是示出离子的注入深度(Rp)与注入所需要的加速能量之间的关系的图。在本例中,不经由缓冲材料而向硅的半导体基板10直接注入氦离子。图4B中的横轴是射程Rp(μm),纵轴是注入所需要的加速能量E(eV)。在图4B中,利用实线来表示3He的例子,利用虚线来表示4He的例子。
将log10(Rp)设为x,将log10(E)设为y。
3He中,射程Rp与加速能量E的关系可以由式(1)给出。
y=4.52505E-03x6-4.71471E-02x5+1.67185E-01x4-1.72038E-01x3-2.92723E-01x2+1.39782E+00x+5.33858E+00···式(1)
应予说明,E-A是10-A,E+A是10A
将制造半导体装置100时的实际的射程Rp'代入式(1)而计算出的加速能量设为E。如果制造时的实际的加速能量E'为根据式(1)而计算出的加速能量E的±20%以内,则可以视为使用3He。
4He中,射程Rp与加速能量E之间的关系可以由式(2)给出。
y=2.90157E-03x6-3.66593E-02x5+1.59363E-01x4-2.31938E-01x3-2.00999E-01x2+1.45891E+00x+5.27160E+00···式(2)
如果制造时的实际的加速能量E'为使用实际的射程Rp'根据式(2)而计算出的加速能量E的±20%以内,则可以视为使用4He。
如图4B所示,将射程Rp为8μm~10μm的区域的值作为边界值,在射程Rp为边界值以上的情况下,4He的加速能量比3He的加速能量高10%左右。在射程Rp为边界值以下的情况下,3He的加速能量比4He的加速能量高10%左右。推测为因同位素中子的个数而使电子阻挡能力和核阻挡能力的平衡变化。作为一例,在射程Rp为10μm以下的情况下,可以使用4He。由此,能够以10%左右较小的加速能量来注入氦离子。在射程Rp大于10μm的情况下,可以使用3He。
图4C是示出离子的注入深度(Rp)与注入方向的分布宽度(ΔRp、标准偏差)之间的关系的图。本例中的注入方向是半导体基板10的深度方向。在本例中,也不经由缓冲材料而直接向硅的半导体基板10注入氦离子。图4C中的横轴是射程Rp(μm),纵轴是分布宽度ΔRp(μm)。在图4C中,利用实线来表示3He的例子,利用虚线来表示4He的例子。
可以将氦浓度分布假定为高斯分布来计算分布宽度ΔRp。例如,分布宽度ΔRp可以被设为成为浓度峰值的0.60653倍的浓度的两点间的距离(分布宽度),也可以被设为成为浓度峰值的0.6倍的浓度的两点间的距离。在相邻的浓度峰之间的极小值等大于浓度峰值的0.6倍的情况下,也可以将浓度分布的极小值等的拐点间的距离设为分布宽度ΔRp。
将log10(Rp)设为x,将log10(ΔRp)设为y。
3He中,射程Rp与分布宽度ΔRp之间的关系可以由式(3)给出。
y=5.00395E-04x6+9.91651E-03x5-9.76015E-02x4+2.12587E-01x3+1.30994E-01x2+2.25458E-01x-8.59463E-01···式(3)
将制造半导体装置100时的实际的射程Rp'代入式(3)而计算出的分布宽度设为ΔRp。如果制造时的实际的分布宽度ΔRp'为根据式(3)而计算出的分布宽度ΔRp的±20%以内,则可以视为使用3He。实际的分布宽度ΔRp'优选不包含由热退火引起的氦的扩散部分。实际的分布宽度ΔRp'可以是在氦的注入后且热退火之前测定的值,也可以是从热退火之后测定的值减去氦的扩散量而得的值。
4He中,射程Rp与分布宽度ΔRp之间的关系可以由式(4)给出。
y=3.10234E-03x6-9.20762E-03x5-6.13612E-02x4+2.34304E-01x3+3.88591E-02x2+2.22955E-01x-8.01967E-01···式(4)
如果制造时的实际的分布宽度ΔRp'为使用实际的射程Rp'根据式(4)而计算出的分布宽度ΔRp的±20%以内,则可以视为使用4He。实际的分布宽度ΔRp'优选不包含由热退火引起的氦的扩散部分。
如图4C所示,将射程Rp为10~20μm的区域的值作为边界值,在射程Rp为边界值以下的情况下,3He的分布宽度ΔRp比4He的分布宽度ΔRp小10%左右。在射程Rp为边界值以上的情况下,3He和4He的分布宽度ΔRp大致相等。推测为因同位素中子的个数而使电子阻挡能力和核阻挡能力的平衡变化。
作为一例,在射程Rp为20μm以下的情况下可以使用3He。由此,能够设为10%左右的较小的分布宽度ΔRp。或者,在分布宽度ΔRp的10%左右的差异给氦化学浓度分布或电特性带来的差异足够小的情况下,即使在射程Rp为20μm以下的情况下,也可以视为3He和4He的分布宽度ΔRp大致相等。在该情况下,向半导体基板10注入的氦原子可以是3He,也可以是4He。
作为一例,注入4He的情况下的氦化学浓度峰221的半峰全宽为1μm以下。氦化学浓度峰221的半峰全宽可以为0.5μm以下。通过在缓冲区20配置多个半值宽度小的氦化学浓度峰221,从而能够容易地控制下表面侧寿命抑制剂220的分布的形状。另外,能够抑制通过注入氦而形成的VOH缺陷以宽范围分布。因此,能够抑制缓冲区20的掺杂浓度分布以宽范围变动。
另外,通过设置多个氦化学浓度峰221,从而能够较高地维持下表面侧寿命抑制剂220的总浓度。因此,能够在半导体装置100关断时等使载流子的寿命变短,并抑制尾电流。
应予说明,3He的加速能量E为大致20MeV以上(射程Rp为270μm以上),分布宽度ΔRp为10μm以上。4He的加速能量E为大约21MeV以上(射程Rp为250μm以上),分布宽度ΔRp为10μm以上。在该情况下,与缓冲区20的深度方向的宽度相比,无法充分地减小氦化学浓度峰221的半峰全宽。因此,在缓冲区20的宽范围内形成有VOH缺陷,导致掺杂浓度分布变动。因此,有时在缓冲区20中电场局部地集中,短路电流耐量降低。与此相对,通过减小氦化学浓度峰221的半值宽度,从而容易维持短路电流耐量。因此,在注入3He和4He中的任一者的情况下,加速能量E可以为20MeV以下,也可以为10MeV以下。或者,多个氦化学浓度峰221中的至少一个以上或两个以上的氦化学浓度峰221的加速能量E可以为10MeV以下,也可以为5MeV以下。
图5A是示出缓冲区20中的掺杂浓度分布、氢化学浓度分布、氦化学浓度分布以及复合中心浓度分布的一例的图。各浓度分布可以与图4A中说明的各浓度分布相同。
本例的掺杂浓度分布从半导体基板10的下表面23侧起依次具有掺杂浓度峰25-1、25-2、25-3、25-4。掺杂浓度峰25-4是最远离下表面23而配置的最深掺杂浓度峰的一例。从下表面23侧起将各掺杂浓度峰25的深度位置依次设为Zd1、Zd2、Zd3、Zd4。各深度位置Zd表示距下表面23的距离。应予说明,任一掺杂浓度峰25都可以不是清晰的峰。例如可以将掺杂浓度分布的斜率的拐点(转折)作为掺杂浓度峰25。掺杂浓度峰25-1可以是浓度值最大的掺杂浓度峰25。掺杂浓度峰25-2可以是浓度值第二大的掺杂浓度峰25。掺杂浓度峰25-3可以是浓度值最小的掺杂浓度峰25。掺杂浓度峰25-4可以是浓度比掺杂浓度峰25-3的浓度高的掺杂浓度峰25。
本例的氢化学浓度分布从半导体基板10的下表面23侧起依次具有氢化学浓度峰103-1、103-2、103-3、103-4。从下表面23侧起将各氢化学浓度峰103的深度位置依次设为Zh1、Zh2、Zh3、Zh4。各深度位置Zh表示距下表面23的距离。深度位置Zdk可以是与深度位置Zhk相同的位置。其中,k是1至4的整数。氢化学浓度峰103-1可以是浓度值最大的氢化学浓度峰103。氢化学浓度峰103-2可以是浓度值第二大的氢化学浓度峰103。氢化学浓度峰103-3可以是浓度值最小的氢化学浓度峰103。氢化学浓度峰103-4可以是浓度比氢化学浓度峰103-3的浓度高的氢化学浓度峰103。
本例的氦化学浓度分布从半导体基板10的下表面23侧起依次具有第一氦化学浓度峰221-1、第二氦化学浓度峰221-2。从下表面23侧起将各氦化学浓度峰221的深度位置依次设为Zk1、Zk2。各深度位置Zk表示距下表面23的距离。另外,从下表面23侧起将各氦化学浓度峰221的浓度值依次设为Pk1、Pk2。
两个以上的氦化学浓度峰221配置在作为最深掺杂浓度峰的掺杂浓度峰25-4与半导体基板10的下表面23之间。至少一个氦化学浓度峰221可以配置在深度位置Zd1与深度位置Zd2之间。在本例中,所有的氦化学浓度峰221都配置在深度位置Zd1与深度位置Zd2之间。氦化学浓度峰221-2的半峰全宽可以大于氦化学浓度峰221-1的半峰全宽。根据加速能量的不同,可以使氦化学浓度峰221-1的半峰全宽与氦化学浓度221-2的半峰全宽不同。在本例中,能够将多个下表面侧寿命抑制剂220配置在集电区22的附近。
图5B是示出缓冲区20中的掺杂浓度分布、氢化学浓度分布、氦化学浓度分布以及复合中心浓度分布的一例的图。在本例中,氦化学浓度分布和复合中心浓度分布与图5A的例子不同。其他的分布可以与图5A的例子相同。
本例的缓冲区20具有一个氦化学浓度峰221-0、以及一个下表面侧寿命抑制剂220-0。将氦化学浓度峰221-0的深度方向上的位置设为Zk0,将浓度设为Pk0。
氦化学浓度峰221-0的深度位置Zk0配置在深度位置Zk1与Zk2之间。在深度位置Zk0的附近配置有复合中心浓度峰(下表面侧寿命抑制剂220-0)。另外,氦化学浓度峰221-0的浓度Pk0可以比Pk1和Pk2的浓度都高。下表面侧寿命抑制剂220-0的浓度也可以比下表面侧寿命抑制剂220-1和下表面侧寿命抑制剂220-2的浓度都高。
在图5A和图5B的例子中,若在关断时等从基区14的下端扩展的耗尽层到达下表面侧寿命抑制剂220,则复合中心作为载流子的产生中心而起作用。由此,有如下情况:漏电流增加,促进了半导体装置的发热,半导体装置的温度上升,关断等耐量降低。如图5A的例子那样,通过设为多个下表面侧寿命抑制剂220,从而能够使氦化学浓度(复合中心浓度)的峰浓度降低。由此,也能够降低载流子的产生中心的浓度,除降低漏电流以外还能够抑制半导体装置的温度上升,提高关断等的耐量。另外,能够抑制空穴载流子从集电区22向漂移区18的注入。
另外,在图5A的例子中,最接近深度位置Zd1的第一氦化学浓度峰221-1与最接近深度位置Zd2的第二氦化学浓度峰221-2之间的距离(Zk2-Zk1)可以为距离(Zd2-Zd1)的一半以上。由此,能够遍及一定程度的范围而配置多个下表面侧寿命抑制剂220。另外,在深度方向上相邻的氦化学浓度峰221的间隔(本例中为Zk2-Zk1)可以为2μm以上,可以为3μm以上,也可以为4μm以上,还可以为5μm以上。
各氦化学浓度峰221的浓度值Pk可以彼此相同。在其他例中,任一浓度值Pk也可以与其他浓度值Pk不同。与各氦化学浓度峰221对应的氦离子的注入剂量可以为1×1011(/cm2)以上,也可以为3×1011(/cm2)以上,还可以为1×1012(/cm2)以上。与各氦化学浓度峰221对应的氦离子的注入剂量可以为1×1013(/cm2)以下,也可以为3×1012(/cm2)以下,还可以为1×1012(/cm2)以下。
应予说明,各氦化学浓度峰221可以配置在与任一氢化学浓度峰103都不同的深度位置。即,各氦化学浓度峰221的顶点的深度位置Zk不包含在任一氢化学浓度峰103的半峰全宽的范围内。由此,抑制通过氦注入而形成的寿命抑制剂被氢终止,容易维持下表面侧寿命抑制剂220的浓度。
对于各氦化学浓度峰221而言,与氢化学浓度峰103的深度位置Zh的距离越大,浓度值Pk也可以变得越大。由此,能够抑制通过氦注入而形成的寿命抑制剂形成VOH缺陷,并能够抑制缓冲区20中的掺杂浓度分布的形状的变动。
应予说明,在将通过SR法测定而得的载流子浓度分布设为掺杂浓度分布的情况下,掺杂浓度分布可以在与任一氦化学浓度峰221相同的深度位置具有谷部35。谷部35是掺杂浓度呈现极小值的区域。在本例中,由于在与氦化学浓度峰221相同的深度位置设置有下表面侧寿命抑制剂220,所以该位置处的载流子迁移率降低。由此,载流子浓度如上所述地降低。虽然在以后的示出掺杂浓度分布的附图中,在与氦化学浓度峰221相同的深度位置省略了谷部35,但是也可以设置谷部35。
图6是示出缓冲区20中的氦化学浓度分布和复合中心浓度分布的其他例的图。图6中的掺杂浓度分布和氢化学浓度分布与图5A的例子相同。本例的氦化学浓度分布从半导体基板10的下表面23侧起依次具有第一氦化学浓度峰221-1、第二氦化学浓度峰221-2、第三氦化学浓度峰221-3。从下表面23侧起将各氦化学浓度峰221的深度位置依次设为Zk1、Zk2、Zk3。另外,从下表面23侧起将各氦化学浓度峰221的浓度值依次设为Pk1、Pk2、Pk3。复合中心浓度也具有与氦化学浓度同样的分布。
在本例中,所有的氦化学浓度峰221也都配置在深度位置Zd1与深度位置Zd2之间。在其他例中,任一氦化学浓度峰221也可以配置在缓冲区20的其他区域。
第一氦化学浓度峰221-1的浓度值Pk可以比第二氦化学浓度峰221-2的浓度值Pk和第三氦化学浓度峰221-3的浓度值Pk中的至少一者高。第一氦化学浓度峰221-1可以是浓度值Pk最大的氦化学浓度峰221。另外,也可以是,越远离半导体基板10的下表面23,氦化学浓度峰221的浓度值Pk变得越小。另外,越远离半导体基板10的下表面23,氦化学浓度峰221的分布宽度ΔRp或半峰全宽也可以变得越大。
应予说明,各下表面侧寿命抑制剂220的浓度的相对的大小关系可以与对应的氦化学浓度峰221的浓度的相对的大小关系相同。即,对应的氦化学浓度峰221越是高浓度,则下表面侧寿命抑制剂220也可以越是高浓度。
根据本例,高浓度的下表面侧寿命抑制剂220配置在下表面23的附近。因此,能够抑制空穴载流子从半集电区22向漂移区18注入。另外,能够抑制漏电流的增加,并提高关断时等的耐量。
图7是示出缓冲区20中的氦化学浓度分布和复合中心浓度分布的其他例的图。图7中的掺杂浓度分布和氢化学浓度分布与图5A的例子相同。本例的氦化学浓度分布的各氦化学浓度峰221的浓度的相对的大小关系与图6的例子不同。其他结构与图6的例子相同。复合中心浓度也具有与氦化学浓度同样的分布。
第一氦化学浓度峰221-1的浓度值Pk可以比第二氦化学浓度峰221-2的浓度值Pk和第三氦化学浓度峰221-3的浓度值Pk中的至少一者低。第一氦化学浓度峰221-1可以是浓度值Pk最小的氦化学浓度峰221。另外,越远离半导体基板10的下表面23,氦化学浓度峰221的浓度值Pk也可以变得越大。另外,越远离半导体基板10的下表面23,氦化学浓度峰221的分布宽度ΔRp或半峰全宽也可以变得越大。
根据本例,高浓度的下表面侧寿命抑制剂220配置在漂移区18的附近。因此,在半导体装置100关断时等,能够缩短从漂移区18向下表面23侧流动的载流子的寿命。因此,能够缩短尾电流流通的期间。另外,能够抑制漏电流的增加,并提高关断时等的耐量。
图8是示出缓冲区20中的氦化学浓度分布和复合中心浓度分布的其他例的图。图8中的掺杂浓度分布和氢化学浓度分布与图5A的例子相同。在本例中,将氦化学浓度峰221-k与氦化学浓度峰221-(k+1)的深度方向上的峰间隔设为Lk(图8中为L1、L2)。其他结构与图5A至图7中说明的任一例相同。在深度方向上相邻的两个氦化学浓度峰221的峰间隔(图8中为L1、L2)在缓冲区20中可以是均等的。复合中心浓度也具有与氦化学浓度同样的分布。
图9是示出缓冲区20中的氦化学浓度分布和复合中心浓度分布的其他例的图。图9中的掺杂浓度分布和氢化学浓度分布与图5A的例子相同。在本例中,各峰间隔Lk与图8的例子不同。其他结构与图8的例子相同。
在本例中,第一峰间隔L1小于比第一峰间隔L1更远离下表面23的位置处的第二峰间隔L2(L1<L2)。即,在缓冲区20,越接近下表面23,氦化学浓度峰221越高密度地配置。复合中心浓度也具有与氦化学浓度同样的分布。
根据本例,能够在集电区22的附近大量形成下表面侧寿命抑制剂220。因此,能够抑制空穴载流子从集电区22向漂移区18注入。
图10A是示出缓冲区20中的氦化学浓度分布和复合中心浓度分布的其他例的图。图10A中的掺杂浓度分布和氢化学浓度分布与图5A的例子相同。在本例中,各峰间隔Lk与图8的例子不同。其他结构与图8的例子相同。
在本例中,第一峰间隔L1大于第二峰间隔L2(L1>L2)。即,在缓冲区20,越接近漂移区18,氦化学浓度峰221越高密度地配置。复合中心浓度也具有与氦化学浓度同样的分布。
根据本例,能够在漂移区18的附近大量形成下表面侧寿命抑制剂220。因此,在半导体装置100关断时等,能够缩短从漂移区18向下表面23侧流动的载流子的寿命。因此,能够缩短尾电流流通的期间。
图10B是示出缓冲区20中的氦化学浓度分布和复合中心浓度分布的其他例的图。图10B中的掺杂浓度分布和氢化学浓度分布与图5A的例子相同。
将在深度方向上相邻的两个掺杂浓度峰25之间的区域设为峰间区域105。也可以将在深度方向上相邻的两个氢化学浓度峰103之间的区域设为峰间区域105。在本例中,将深度位置Zd1与深度位置Zd2(或Zh1与Zh2)之间设为峰间区域105-1,将深度位置Zd2与深度位置Zd3(或Zh2与Zh3)之间设为峰间区域105-2,将深度位置Zd3与深度位置Zd4(或Zh3与Zh4)之间设为峰间区域105-3。
在本例中,在两个以上的峰间区域105配置有氦化学浓度峰221。氦化学浓度峰221可以配置在彼此相邻的两个峰间区域105。在各峰间区域105可以配置有一个或多个氦化学浓度峰221。在峰间区域105之中,越靠近下表面23,越可以配置多的氦化学浓度峰221。在图10B的例子中,在峰间区域105-1配置有两个氦化学浓度峰221,在峰间区域105-2配置有一个氦化学浓度峰221。
各氦化学浓度峰221的浓度的大小关系可以与图5A~图10A中说明的任一个例子相同。在图10B的例子中,越远离下表面23,氦化学浓度峰221的浓度变得越小。各氦化学浓度峰221的间隔可以与图5A~图10A中说明的任一个例子相同。复合中心浓度也可以具有与氦化学浓度同样的分布。
图10C是示出缓冲区20中的氦化学浓度分布和复合中心浓度分布的其他例的图。图10C中的掺杂浓度分布和氢化学浓度分布与图5A的例子相同。
在本例中,在配置有氦化学浓度峰221的两个峰间区域105之间的峰间区域105不配置氦化学浓度峰221。在图10C的例子中,在峰间区域105-1配置有两个氦化学浓度峰221,在峰间区域105-2不配置氦化学浓度峰221,在峰间区域105-3配置有一个氦化学浓度峰221。各氦化学浓度峰221的浓度可以与10B的例子相同。复合中心浓度也可以具有与氦化学浓度同样的分布。
图10D是对缓冲区20所包含的耗尽层边缘位置Ze进行说明的图。图10D示出缓冲区20中的掺杂浓度分布、氢化学浓度分布、氦化学浓度分布、复合中心浓度分布以及掺杂浓度的积分浓度分布。这些分布可以与图1至图10C中说明的任一分布相同,也可以不同。图10D所示的掺杂浓度分布和氢化学浓度分布与图10B相同。本例的积分浓度分布是从沟槽部的下端位置Zt朝向下表面23对掺杂浓度进行积分而得的积分值(/cm2)的分布。
耗尽层边缘位置Ze是从漂移区18的上端朝向半导体基板10的下表面23对漂移区18和缓冲区20的净掺杂浓度进行积分而得的积分浓度到达临界积分浓度nc的深度位置。在本说明书中,在集电极24和发射极52之间施加正向偏压而发生了雪崩击穿的情况下,在从漂移区18的上端起耗尽到缓冲区20的特定位置为止的情况下,将从漂移区18的上端到该特定位置对净掺杂浓度进行积分而得的值称为临界积分浓度。即,耗尽层边缘位置Ze是在发生了雪崩击穿的情况下从基区14的下端朝向半导体基板10的下表面23扩展的耗尽层到达的最靠下表面23侧的位置。临界积分浓度nc依赖于半导体基板10的构成原子。在半导体基板10由硅构成的情况下,临界积分浓度nc为大致1.2×1012/cm2。在集电极24和发射极52之间施加了半导体装置100的额定电压的情况下,也可以将该耗尽层到达的最靠下表面23侧的位置作为耗尽层边缘位置Ze。通过在缓冲区20配置耗尽层边缘位置Ze,从而防止耗尽层到达集电区22或阴极区82。
应予说明,在图3所示的例子中,漂移区18的上端是指漂移区18与蓄积区16之间的边界位置。在难以判断漂移区18与蓄积区16之间的边界位置的情况下,也可以将沟槽部的下端位置Zt作为漂移区18的下端。另外,在漂移区18与基区14相接的情况下,漂移区18与基区14之间的边界的PN结的位置是漂移区18的上端。
本例的缓冲区20具有第一氦化学浓度峰221-1和第二氦化学浓度峰221-2。应予说明,在与第一氦化学浓度峰221-1和第二氦化学浓度峰221-2相对应的位置配置有第一下表面侧寿命抑制剂220-1和第二下表面侧寿命抑制剂220-2。
第一氦化学浓度峰221-1配置在比耗尽层边缘位置Ze更靠下表面23侧的位置。由此,能够将第一氦化学浓度峰221-1配置在耗尽层到达的范围的外侧,因此能够抑制漏电流。
另外,第二氦化学浓度峰221-2配置在比耗尽层边缘位置Ze更靠上表面21侧的位置。通过分散地设置氦化学浓度峰221,从而能够抑制各峰的浓度变得过高。因此,能够使载流子消失时的电流变动di/dt变缓而抑制浪涌的产生。另外,通过设置第二氦化学浓度峰221-2,从而能够在比耗尽层到达耗尽层边缘位置Ze更早的时刻促进载流子消失。由此,能够使尾部期间等反向恢复动作的最后阶段中的电流变动di/dt变缓,并能够抑制浪涌的产生。
第一氦化学浓度峰221-1的浓度Pk1可以比第二氦化学浓度峰221-2的浓度Pk2高。通过将配置于耗尽层的到达范围的外侧的第一氦化学浓度峰221-1设为高浓度,从而能够缩短载流子的寿命。另外,通过将配置于耗尽层的到达范围的内侧的第二氦化学浓度峰221-2设为低浓度,从而能够在调整载流子寿命的同时抑制漏电流的增大。浓度Pk1可以为浓度Pk2的1.1倍以上,可以为1.5倍以上,可以为2倍以上,也可以为5倍以上,还可以为10倍以上。
第一氦化学浓度峰221-1可以配置在掺杂浓度峰25-1(第一掺杂浓度峰)与掺杂浓度峰25-2(第二掺杂浓度峰)之间的峰间区域105-1。另外,第二氦化学浓度峰221-2可以配置在掺杂浓度峰25-2(第二掺杂浓度峰)与掺杂浓度峰25-3(第三掺杂浓度峰)之间的峰间区域105-2。
第一氦化学浓度峰221-1的半峰全宽比峰间区域105-1小。第一氦化学浓度峰221-1的半峰全宽可以为峰间区域105-1的一半以下,也可以为0.2倍以下,还可以为0.1倍以下。第二氦化学浓度峰221-2的半峰全宽比峰间区域105-2小。第二氦化学浓度峰221-2的半峰全宽可以为峰间区域105-2的一半以下,也可以为0.2倍以下,还可以为0.1倍以下。
各氦化学浓度峰221可以不重叠。氦化学浓度峰221重叠可以指各峰的半峰全宽的深度范围重合。
应予说明,下表面侧寿命抑制剂220的分布可以与氦化学浓度峰221的分布相同。关于在本说明书中说明的氦化学浓度峰221的浓度、形状、配置等的说明,也能够适用于下表面侧寿命抑制剂220。
耗尽层边缘位置Ze可以配置在掺杂浓度峰25-2的半峰全宽FWHM的范围内。由此,能够抑制耗尽层到达比缓冲区20更靠下侧的位置。
图10E是示出缓冲区20中的掺杂浓度分布、氢化学浓度分布以及积分浓度分布的其他例的图。图10E中的氦化学浓度分布和复合中心浓度分布与图1~图10D中说明的任一例相同。在图10E中示出与图10D的例子相同的氦化学浓度分布和复合中心浓度分布。
对于图10D所示的掺杂浓度分布而言,峰间期间105-1比峰间期间105-2大。在图10E所示的掺杂浓度分布中,峰间期间105-2比峰间期间105-1大。掺杂浓度分布的其他结构与在图1至图10D中说明的任一个例子相同。在本例中,耗尽层边缘位置Ze也可以配置在掺杂浓度分布25-2的半峰全宽内。
图10F是示出上表面侧寿命抑制剂210和下表面侧寿命抑制剂220的一例的图。在图10F中,一并示出了与上表面侧寿命抑制剂210对应的氦化学浓度峰211、以及与下表面侧寿命抑制剂220对应的氦化学浓度峰221。下表面侧寿命抑制剂220和氦化学浓度峰221的分布与图1~图10E中说明的任一个例子相同。
如图3中说明的那样,上表面侧寿命抑制剂210配置在半导体基板10的上表面21侧的位置。上表面侧寿命抑制剂210可以配置在比半导体基板10的深度方向上的中央更靠上表面21侧的位置。上表面侧寿命抑制剂210可以配置在比漂移区18的深度方向上的中央更靠上表面21侧的位置。在图3中,虽然在二极管部80设置有上表面侧寿命抑制剂210,但是上表面侧寿命抑制剂210也可以设置在晶体管部70的至少一部分区域。图10F所示的分布例可以是二极管部80中的分布例,也可以是晶体管部70中的分布例。
图10G是示出二极管部80中的电压波形和电流波形的一例的图。图10G示出施加于发射极52与集电极24之间的电压的波形、以及在发射极52与集电极24之间流通的电流的波形。在图10G中示出二极管部80关断的情况下的参考例一、参考例二以及实施例中的波形。在参考例一和参考例二中,在缓冲区20仅设置一个氦化学浓度峰。在实施例中,如图10D或图10E所示,在比耗尽层边缘位置Ze更靠下表面23侧的缓冲区20与比耗尽层边缘位置Ze更靠上表面21侧的缓冲区20各设置一个氦化学浓度峰。
参考例一的氦化学浓度峰的浓度(即复合中心浓度)大于参考例二的氦化学浓度峰的浓度。在该情况下,在反向恢复时,在耗尽层到达了氦化学浓度峰的时刻电流急剧地减少。因此,在电压波形中产生浪涌。在参考例二中,由于复合中心浓度小,所以直到反向恢复动作的最后阶段为止载流子都大量残存。因此,在参考例二中,在反向恢复动作的最后阶段产生电流凸起(Current bump),电流急剧地减少。因此,在电压波形中产生浪涌。
与此相对,在实施例中,通过设置多个氦化学浓度峰221从而能够抑制各峰的浓度,并能够抑制浪涌的产生。另外,通过设置第二氦化学浓度峰221-2,从而能够在较早的时刻促进载流子消失,能够抑制反向恢复的最后阶段的电流凸起的产生,并能够抑制电压浪涌的产生。
图11是对氦化学浓度峰221的半峰全宽Wk进行说明的图。在本例中,将氢化学浓度峰103的半峰全宽设为Wh。在图11中仅示出一个氦化学浓度峰221和一个氢化学浓度峰103,省略了其他峰。
各氦化学浓度峰221的半峰全宽Wk小于比各氦化学浓度峰221都更远离半导体基板的下表面23而配置的任一氢化学浓度峰103的半峰全宽Wh。例如,图10A所示的各氦化学浓度峰221-1、221-2、221-3的半峰全宽小于氢化学浓度峰103-2、103-3、103-4中的任一个的半峰全宽。各半峰全宽Wk可以是更远离下表面23的氢化学浓度峰103的半峰全宽Wh的一半以下。通过减小氦化学浓度峰221的半峰全宽Wk,从而能够抑制缓冲区20的掺杂浓度分布的形状宽范围地变化。
图12A是示出缓冲区20中的掺杂浓度分布与氢化学浓度分布的一例的图。掺杂浓度分布和氢化学浓度分布可以与图5A~图11中说明的例子相同。另外,氦化学浓度分布与图5A至图11中说明的任一个例子相同。
在本例中,最远离半导体基板10的下表面23的两个掺杂浓度峰25-3和掺杂浓度峰25-4未被观察为清晰的浓度峰。将掺杂浓度峰25-3和掺杂浓度峰25-4之间的区域中的掺杂浓度的最小值相对于掺杂浓度峰25-3和掺杂浓度峰25-4的浓度值中的较大的浓度值的比率设为n。比率n可以为50%以下,也可以为20%以下,还可以为10%以下。
另外,将氢化学浓度峰103-3和氢化学浓度峰103-4之间的区域中的氢化学浓度的最小值相对于最远离半导体基板10的下表面23的两个氢化学浓度峰103-3和氢化学浓度峰103-4的浓度值中的较大的浓度值的比率设为m。比率m可以大于比率n。即,在从深度位置Zd3起到深度位置Zd4为止的范围内,氢化学浓度分布的波动的振幅m可以大于掺杂浓度分布的波动的振幅n。
另外,将从深度位置Zd1到深度位置Zd2为止设为区域X,将从深度位置Zd2到深度位置Zd4为止设为区域Y。在区域X中,将氢化学浓度的最小值相对于掺杂浓度的最小值之比设为α。同样地,在区域Y中,将氢化学浓度的最小值相对于掺杂浓度的最小值之比设为β。比α可以大于比β。另外,在深度方向上,区域Y可以比区域X长。区域Y可以是区域X的1.5倍以上的长度,也可以是2倍以上的长度。
图12B是示出半导体装置100的制造方法中的一部分工序的图。在本例中,在上表面侧结构形成阶段S1200中,形成半导体基板10的上表面21侧的结构。上表面21侧的结构可以包括发射区12、基区14、蓄积区16等半导体基板10的上表面21侧的各掺杂区域中的至少一个。上表面21侧的结构可以包括各沟槽部。上表面21侧的结构可以包括发射极52等比半导体基板10的上表面21更靠上方的结构。上表面21侧的结构可以包括边缘终端结构部90。
接着,在基板磨削阶段S1202中,对半导体基板10的下表面23进行磨削而使半导体基板10薄板化。在S1202中,可以将半导体基板10减薄至与半导体装置100应当具有的耐压相对应的厚度。
接着,在下表面侧区域形成阶段S1204中,形成半导体基板10的下表面掺杂区域。下表面掺杂区域是与在之后的工序中形成的集电极24等形成于下表面23的电极相接的掺杂区域。下表面掺杂区域可以包括阴极区82和集电区22中的至少一者。
接着,在第一离子注入阶段S1206中,向半导体基板10注入用于形成缓冲区20的离子。在S1206中,可以从半导体基板10的下表面23向应当形成缓冲区20的区域进行离子注入。在S1206中,可以注入氢离子(例如质子)或磷离子等施主离子。
接着,在第一退火阶段S1208中,对半导体基板10进行热退火。在S1208中,可以将半导体基板10投入电炉,对整个半导体基板10(或晶片)进行退火。S1208中的退火温度可以为320℃以上且420℃以下。在S1208中,可以在包含氢和氮的气氛中进行退火。
接着,在第二离子注入阶段S1210中,向半导体基板10注入用于形成下表面侧寿命抑制剂220的离子。在S1210中,可以从半导体基板10的下表面23注入离子。在S1210中,可以注入质子等氢离子或氦离子。在本例中,注入氦离子。
在S1210中,形成图5A至图10G中说明的下表面侧寿命抑制剂220。通过依次改变氦离子等的加速能量,从而能够在深度方向上的多个位置形成下表面侧寿命抑制剂220。在S1210中,可以从深度方向上的多个位置中的相对于下表面23近的位置起依次注入氦离子等,也可以从相对于下表面23远的位置起依次注入氦离子等。在本例中,从相对于下表面23远的位置依次注入氦离子。另外,在S1210中,可以从剂量大的下表面侧寿命抑制剂220起依次进行离子注入,也可以从剂量小的下表面侧寿命抑制剂220起依次进行离子注入。
接着,在第二退火阶段S1212中,对半导体基板10进行热退火。在S1212中,可以将半导体基板10投入电炉,对整个半导体基板10(或晶片)进行退火。S1212中的退火温度可以低于S1208中的退火温度。S1212中的退火温度可以为300℃以上且400℃以下。在S1212中,可以在氮气氛或包含氢和氮的气氛中进行退火。
可以在S1210中每向一个深度位置注入氦离子等就进行S1212,也可以每向多个深度位置注入氦离子等就进行S1212。可以将S1210和S1212的工序的组重复多次(S1213)。
接着,在下表面电极形成阶段S1214中,形成与下表面23相接的电极。在S1214中,可以形成集电极24。通过这样的工序,能够形成半导体装置100。
图13示出比较例的缓冲区20中的载流子浓度分布和氦化学浓度分布的一例。本例的缓冲区20仅具有一个注入3He而形成的氦化学浓度的峰。另外,在图13中,利用实线来表示不注入氦的情况下的载流子浓度分布,利用虚线来表示注入了氦的情况下的载流子浓度分布。不注入氦的情况下的载流子浓度分布与图5A等中的掺杂浓度分布相同。
在本例中,在缓冲区20设置有单个氦化学浓度的峰。因此,变得难以控制寿命抑制剂的分布。另外,在氦化学浓度峰的半值宽度大的情况下,与不注入氦的情况相比,载流子浓度分布在较宽的范围变动。与此相对,在图1~图12B的例子中,由于在缓冲区20配置多个氦化学浓度峰,所以能够高精度地调整寿命抑制剂的分布。另外,通过减小氦化学浓度峰的半值宽度,从而能够抑制载流子浓度分布在较宽的范围内的变动。
(第二实施例)
图14是示出e-e截面的其他例的图。本例的半导体装置100的缓冲区20的形成方法与图1至图13中说明的第一实施例不同。后面会对缓冲区20的形成方法进行描述。其他部分与第一实施例相同。应予说明,本例的半导体装置100可以在缓冲区20设置有下表面侧寿命抑制剂220,也可以不设置下表面侧寿命抑制剂220。即,可以在缓冲区20设置有氦化学浓度峰221,也可以不设置氦化学浓度峰221。
图15是示出图14的F-F线处的掺杂浓度分布和氢化学浓度分布的一例的图。掺杂浓度分布和氢化学浓度分布可以与图5A的例子相同。应予说明,虽然在图15中示出能够清晰地观察到掺杂浓度分布中的各掺杂浓度峰的例子,但是与图5A的例子同样地,任一掺杂浓度峰也可以不被清晰地观察到。
图16是示出缓冲区20的形成方法的一例的图。在图16中示出向缓冲区20注入掺杂剂的注入工序。首先,从半导体基板10的注入面向第一注入位置注入N型的第一掺杂剂(S1601)。在本例中,注入面是下表面23,第一注入位置是在图5A等中说明的深度位置Zd1(或Zh1)。另外,第一掺杂剂是例如氢离子或磷离子。
在注入第一掺杂剂后,从半导体基板10的注入面(在本例中为下表面23)向距注入面的距离比第一注入位置的距注入面的距离更大的第二注入位置注入N型的第二掺杂剂(S1602)。在本例中,第二注入位置是在图5A等中说明的深度位置Zd2(或Zh2)。另外,第二掺杂剂是例如氢离子或磷离子。第二掺杂剂可以是与第一掺杂剂相同的元素。例如,第一掺杂剂和第二掺杂剂均为氢离子。在其他例中,第一掺杂剂和第二掺杂剂中的一者可以是磷离子,另一者可以是氢离子。
在注入第二掺杂剂后,从半导体基板10的注入面(在本例中为下表面23)向距注入面的距离比第二注入位置的距注入面的距离更大的第三注入位置注入N型的第三掺杂剂(S1603)。在本例中,第三注入位置是在图5A等中说明的深度位置Zd3(或Zh3)。另外,第三掺杂剂是例如氢离子或磷离子。第三掺杂剂可以是与第一掺杂剂或第二掺杂剂相同的元素。例如,第一掺杂剂、第二掺杂剂以及第三掺杂剂均为氢离子。在其他例中,第一掺杂剂、第二掺杂剂以及第三掺杂剂中的一部分可以是氢离子,一部分可以是磷离子。
在注入第三掺杂剂后,从半导体基板10的注入面(在本例中为下表面23)向距注入面的距离比第三注入位置的距注入面的距离更大的第四注入位置注入N型的第四掺杂剂(S1604)。在本例中,第四注入位置是在图5A等中说明的深度位置Zd4(或Zh4)。另外,第四掺杂剂是例如氢离子或磷离子。第四掺杂剂可以是与第一掺杂剂、第二掺杂剂或第三掺杂剂相同的元素。例如,第一掺杂剂、第二掺杂剂、第三掺杂剂以及第四掺杂剂均为氢离子。在其他例中,第一掺杂剂、第二掺杂剂、第三掺杂剂以及第四掺杂剂中的一部分可以是氢离子,一部分可以是磷离子。
在注入工序中,可以将包含第一掺杂剂和第二掺杂剂的三个以上的N型的掺杂剂从半导体基板10的注入面向各自不同的深度的注入位置注入。虽然在图16的例子中,将掺杂剂注入到了四个深度位置,但是注入掺杂剂的深度位置只要是两个以上即可。
若向半导体基板10注入掺杂剂,则有时颗粒等异物会附着于注入面。在注入面附着有异物的状态下,若进一步从注入面注入掺杂剂,则有掺杂剂被异物遮蔽而不能够高精度地注入掺杂剂的情况。特别地,在注入掺杂剂的深度位置与注入面之间的距离短的情况下,掺杂剂的加速能量小,因此掺杂剂容易被异物遮蔽。
根据本例,在注入第一掺杂剂之后,向更深的位置注入第二掺杂剂。因此,即使在注入第二掺杂剂的工序(S1602)中异物附着于注入面,也不会影响第一掺杂剂的注入。因此,能够高精度地进行加速能量比较小的第一掺杂剂的注入。
在注入工序中,优选最先注入向缓冲区20注入的多个掺杂剂中的向最接近半导体基板10的下表面23的注入位置注入的掺杂剂。在本例中,最先注入第一掺杂剂,该第一掺杂剂向最接近下表面23的注入位置注入。由此,能够高精度地进行加速能量最小的第一掺杂剂的注入。在其他例中,缓冲区20可以包括在第一掺杂剂之后注入且比第一掺杂剂更靠近下表面23注入的掺杂剂。
另外,在注入工序中,可以最后注入向缓冲区20注入的多个掺杂剂中的向最远离半导体基板10的下表面23的注入位置注入的掺杂剂。在本例中,最后注入第四掺杂剂,该第四掺杂剂向最远离下表面23的注入位置注入。由此,能够高精度地进行加速能量比第四掺杂剂的加速能量小的各掺杂剂的注入。
另外,如图16所示,在注入工序中,可以从距半导体基板10的下表面23的距离近的注入位置起依次注入掺杂剂。由此,能够依次从加速能量小的掺杂剂开始注入,因此能够高精度地进行各个掺杂剂的注入。
应予说明,向缓冲区20注入的多个掺杂剂的注入位置中的距半导体基板10的下表面23的距离最远的注入位置Zd4与半导体基板10的下表面23之间的距离可以为半导体基板10的厚度的一半以下。即,注入位置Zd4配置在半导体基板10的中央位置Zc(参照图4A)与下表面23之间。在半导体装置100的制造工序中,可以依次从靠近注入面的掺杂剂开始注入同一导电型的掺杂剂,该同一导电型的掺杂剂是从同一注入面(在本例中为下表面23)向半导体基板10的该注入面侧(在本例中为下表面23侧)的区域注入的掺杂剂。
另外,在俯视下,注入第一掺杂剂的范围与注入第二掺杂剂的范围可以相同。在注入工序中,向缓冲区20注入的所有第一导电型的掺杂剂的注入范围可以相同。
图17是示出比较例的集电区22的截面形状的图。在本例中,针对缓冲区20,从距下表面23远的位置起依次注入掺杂剂。在该情况下,例如如第一掺杂剂那样,注入位置浅且加速能量小的掺杂剂有时被注入面的颗粒遮蔽。若第一掺杂剂被局部地遮蔽,则导致掺杂浓度峰25-1在XY平面中局部地缺失。
若掺杂浓度峰25-1局部地缺失,则该区域的施主浓度变低,因此集电区22容易进入该区域。其结果是,如图17所示,在集电区22的一部分产生向上方突出的部分。因此,在半导体装置100关断时从基区14的下端扩展的耗尽层容易到达集电区22,而导致耐压降低。
图18是示出半导体装置的耐压试验的结果的图。图18的横轴表示对关断状态的半导体装置的发射极集电极间施加的电压,纵轴表示在半导体装置的发射极集电极间流通的电流。在图17中说明的比较例的半导体装置中,发射极集电极间电压Vce为1400V以下,流通较大的发射极集电极间电流Ices。与此相对,在实施例的半导体装置100中,即使发射极集电极间电压Vce为1600V左右,也不流通较大的发射极集电极间电流Ices。即,与比较例相比,实施例的半导体装置100耐压提高。
图19是示出半导体装置的耐压试验的结果的图。在图19中示出通过耐压试验而被判定为不良的半导体装置的个数。在耐压试验中,将预定的耐压以下的半导体装置判定为不良。在图19中,除了图17所示的比较例和实施例的半导体装置100以外,还示出对注入面进行清洗而注入了各掺杂剂的参考例的半导体装置的试验结果。在参考例中,以与比较例相同的注入顺序向缓冲区20注入掺杂剂,并且每当注入掺杂剂时都利用水来清洗注入面。
如图19所示,根据实施例,相对于比较例,能够在不改变缓冲区20的各浓度分布的设计的情况下大幅度地减少不良数量。另外,即使与清洗注入面的参考例相比,实施例也能够减少不良数量。
图20是示出半导体装置100的其他例的图。在图14至图16中说明的例子中,对缓冲区20具有多个掺杂浓度峰25的例子进行了说明。本例的半导体装置100的蓄积区16具有多个掺杂浓度峰25。在图20中,对蓄积区16注入掺杂剂的注入工序进行说明。缓冲区20可以具有在与图14至图16的例子同样的工序中形成的多个掺杂浓度峰25,也可以不具有多个掺杂浓度峰25。
在对蓄积区16注入掺杂剂的注入工序中,可以以与在图14至图16中说明的对缓冲区20注入掺杂剂的注入工序相同的顺序注入各掺杂剂。应予说明,在本例中,与图14至图16的例子的不同点在于,注入面为上表面21,各掺杂剂的注入位置的基准位置为上表面21。其他内容可以与图14至图16的例子相同。例如,在图16中的注入工序的说明中,可以将“缓冲区20”改称为“蓄积区16”,将“下表面23”改称为“上表面21”。
在图20的例子中,首先,从半导体基板10的注入面向第一注入位置注入N型的第一掺杂剂(S2001)。在本例中,注入面为上表面21。另外,第一注入位置是从上表面21离开距离Zd1或距离Zh1的位置。另外,第一掺杂剂是例如氢离子或磷离子。
在注入第一掺杂剂后,从半导体基板10的注入面(在本例中为上表面21)向第二注入位置注入N型的第二掺杂剂,该第二注入位置是距注入面的距离大于第一注入位置距注入面的距离(S2002)。在本例中,第二注入位置是从上表面21离开距离Zd2或距离Zh2的位置。在本例中,注入第一掺杂剂的第一深度位置(第一注入位置)与注入第二掺杂剂的第二深度位置(第二注入位置)配置在蓄积区16内。另外,第二掺杂剂是例如氢离子或磷离子。第二掺杂剂可以是与第一掺杂剂相同的元素。例如,第一掺杂剂和第二掺杂剂均为氢离子。在其他例中,第一掺杂剂和第二掺杂剂中的一者可以是磷离子,另一者可以是氢离子。
在图20的例子中,虽然蓄积区16具有两个掺杂浓度峰25,但是掺杂浓度峰25的个数只要为两个以上即可。根据本例,在注入第一掺杂剂之后,向更深的位置注入第二掺杂剂。因此,即使在注入第二掺杂剂的工序(S2002)中异物附着于注入面,也不会影响第一掺杂剂的注入。因此,能够高精度地进行加速能量比较小的第一掺杂剂的注入。
图21是示出半导体装置100的制造工序的其他例的图。在本例中,在图16中说明的注入工序之前,执行通过区域形成工序S2102。另外,向缓冲区20注入的任一掺杂剂为氢离子。掺杂浓度比较高的第一掺杂剂和第二掺杂剂中的至少一者可以是氢离子。另外,其他掺杂剂也可以是氢离子。
在通过区域形成工序S2102中,从下表面23注入带电粒子。带电粒子为氢离子、氦离子、电子束等。带电粒子的射程为半导体基板10的厚度的一半以上。带电粒子的射程可以大于半导体基板10的厚度。将带电粒子通过的半导体基板10的区域称为通过区域。通过区域在深度方向上可以包含漂移区18的一半以上,也可以包含整个漂移区18。
在半导体基板10中过电粒子通过的通过区域中,由于通过了过电粒子,因此形成以单原子空位(V)、多原子空位(VV)等空位为主体的晶格缺陷。与空位相邻的原子具有悬挂键。在晶格缺陷中也可以包含晶格间原子和/或位错等,广义上也可以包含施主和/或受主,但是在本说明书中,有时将以空位为主体的晶格缺陷称为空位型晶格缺陷、空位型缺陷、或者简称为晶格缺陷。在本说明书中,有时将以空位为主体的晶格缺陷的浓度称为空位浓度。另外,因向半导体基板10进行的过电粒子注入而大量形成晶格缺陷,从而有半导体基板10的结晶性强烈紊乱的情况。在本说明书中,有时将该结晶性的紊乱称为无序。
在通过区域形成工序S2102之后,进行注入工序S2103。在通过区域形成工序S2102与注入工序S2103之间,也可以进行对半导体基板10进行退火的退火工序S2102。
注入工序S2103包括在图16中说明的S1601至S1604的工序。如上所述,在注入工序S2103中,对缓冲区20的至少一个深度位置注入氢离子。因此,在缓冲区20中包含有氢。
在注入工序S2104之后,进行氢扩散工序S2104。在氢扩散工序S2104中,通过对半导体基板10进行退火,从而使缓冲区20的氢扩散到通过区域。氢扩散工序S2104的退火温度可以为退火工序S2102中的退火温度以下。
在整个半导体基板10中包含有氧。在制造半导体的晶锭时,该氧被有意地或无意地导入。在半导体基板10的内部,氢(H)、空位(V)以及氧(O)结合,形成VOH缺陷。另外,通过在形成通过区域后使氢扩散,从而使通过区的晶格缺陷与氢结合,促进了VOH缺陷的形成。VOH缺陷作为供给电子的施主而起作用。在本说明书中,有时将VOH缺陷简称为氢施主。
在本例的半导体基板10中,在氢离子的通过区域形成有氢施主。通过区域的氢施主是氢将形成于通过区域的空位型晶格缺陷的悬挂键终止,并且与氧结合而形成的。因此,通过区域的氢施主的掺杂浓度分布可以遵循空位浓度分布。通过区域中的氢化学浓度可以是形成于通过区域的空位浓度的10倍以上,也可以是100倍以上。通过区域的氢可以是在氢离子通过后残留的氢,也可以是从后述的氢供给源扩散的氢。氢施主的掺杂浓度低于氢的化学浓度。若将氢施主的掺杂浓度相对于氢的化学浓度的比例设为活化率,则活化率可以为0.1%~30%的值。在本例中,活化率为1%~5%。
通过在半导体基板10的通过区域形成氢施主,从而能够使通过区域中的施主浓度比体施主浓度高。通常,必须与应当形成于半导体基板10的元件的特性对应地,特别与额定电压或耐压对应地准备具有预定的体施主浓度的半导体基板10。在该情况下,如在图4A中说明的那样,漂移区18的掺杂浓度与体施主浓度大致相等。与此相对,根据图21所示的半导体装置100,通过控制带电粒子或氢离子的剂量,从而能够调整半导体基板10的施主浓度。因此,能够使用不与元件的特性等对应的体施主浓度的半导体基板来制造具有预定的掺杂浓度的漂移区18的半导体装置100。虽然制造半导体基板10时的体施主浓度的偏差比较大,但是能够比较高精度地控制氢离子的剂量。因此,也能够高精度地控制通过注入氢离子而产生的晶格缺陷的浓度,并能够高精度地控制通过区域的施主浓度。
应予说明,在图21的例子中,在通过区域形成工序S2101之后进行注入工序S2103。在其他例中,也可以在注入工序S2103与氢扩散工序S2104之间进行通过区域形成工序S2101。
图22是示出图21所示的半导体装置100的掺杂浓度分布和氢化学浓度分布的一例的图。在图22中示出与图3所示的F-F线相对应的位置的浓度分布。在本例中,在通过区域形成工序S2101中,以比半导体基板10的厚度大的射程向半导体基板10注入带电粒子。即,带电粒子的大部分贯通半导体基板10。
如上所述,在半导体基板10的内部,在带电粒子通过的区域形成有晶格缺陷。在本例中,整个半导体基板10是通过区域。然后,在氢扩散工序S2102中从缓冲区20扩散的氢与晶格缺陷结合而形成VOH缺陷。因此,通过区域中的掺杂浓度变得比体施主浓度D0高。
另外,氢化学浓度可以从缓冲区20朝向上表面21而单调地减少,也可以平坦,还可以单调地增加。例如,在通过区形成工序S2101中注入氢离子作为带电粒子的情况下,氢化学浓度可以从缓冲区20朝向上表面21而单调地增加。掺杂浓度可以从缓冲区20朝向上表面21而单调地减少,也可以平坦,还可以单调地增加。
(第三实施例)
图23是示出e-e截面的其他例的图。本例的半导体装置100与图1至图22中说明的各例的不同点在于,缓冲区20具有多个掺杂浓度峰25、以及多个下表面侧寿命抑制剂220。多个掺杂浓度峰25的结构和形成方法与在图14至图22中说明的第二实施例相同。另外,多个下表面侧寿命抑制剂220的结构和形成方法与图1至图13中说明的第一实施例相同。缓冲区20与图1至图13中说明的第一实施例同样地具有与多个下表面侧寿命抑制剂220对应的多个氦化学浓度峰221。除缓冲区20以外的结构与在图1至图22中说明的任一个例子相同。
图24是示出图23所示的缓冲区20的形成方法的一例的图。在本例中,首先,在注入工序S2401中,向缓冲区20的多个深度位置注入氢离子等掺杂剂。注入工序S2401包括在图16中说明的S1601至S1604的工序。
接着,在第一退火工序S2402中,对半导体基板10进行退火。由此,能够在缓冲区20形成多个掺杂浓度峰25。
接着,在氦注入工序S2403中,从下表面23向缓冲区20的不同深度位置注入氦离子。在氦注入工序S2403中,可以从距下表面23的距离近的深度位置起依次注入氦离子。在其他例中,氦离子可以按不同的顺序注入。在氦注入工序S2403中,也可以从距下表面23的距离远的深度位置起依次注入氦离子。即使在氦化学浓度峰221局部地缺失的情况下,也不形成如图17所示那样的集电区22的突出部。另外,通过在氦注入工序S2403之前进行注入工序S2401,从而能够防止注入工序S2401的掺杂剂被在氦注入工序S2403中附着于注入面的异物遮蔽。
在氦注入工序S2403之后,可以进行对半导体基板10进行退火的第二退火工序S2404。由此,能够利用氢使在氦注入工序S2403中产生的过剩的晶格缺陷等终止。第二退火工序S2404的退火温度可以比第一退火工序S2402的退火温度低。
在本例中,在注入工序S2401之后进行氦注入工序S2403。在其他例中,也可以在氦注入工序S2403之后进行注入工序S2401。优选在各注入工序之后进行退火工序。
以上,虽然利用实施方式对本发明进行了说明,但是本发明的技术范围不限于上述实施方式所记载的范围。对本领域技术人员来说,能够对上述实施方式施加各种变更或改良是显而易见的。根据权利要求书的记载可知,施加了这样的变更或改良的方式也能够包括在本发明的技术范围内。
应当注意,权利要求书、说明书及附图中示出的装置、系统、程序及方法中的动作、过程、步骤和阶段等各处理的执行顺序只要未特别明示“早于”、“预先”等,另外,未在后续处理中使用之前的处理结果,则可以以任意顺序来实现。关于权利要求书、说明书及附图中的动作流程,即使为方便起见使用“首先”、“接着”等进行了说明,也并不意味着必须以这一顺序来实施。
权利要求书(按照条约第19条的修改)
1.一种半导体装置,其特征在于,具备:
半导体基板,其具有第一导电型的漂移区;以及
第一导电型的缓冲区,其设置在所述漂移区与所述半导体基板的下表面之间,并且掺杂浓度比所述漂移区的掺杂浓度高,
所述缓冲区具有配置在所述半导体基板的深度方向上的不同位置的两个以上的氦化学浓度峰。
2.根据权利要求1所述的半导体装置,其特征在于,
所述缓冲区具有第一氦化学浓度峰、以及比所述第一氦化学浓度峰更远离所述半导体基板的下表面而配置的第二氦化学浓度峰,
所述第二氦化学浓度峰的分布宽度大于所述第一氦化学浓度峰的分布宽度。
3.根据权利要求2所述的半导体装置,其特征在于,
所述第一氦化学浓度峰的氦化学浓度比所述第二氦化学浓度峰的氦化学浓度高。
4.根据权利要求2所述的半导体装置,其特征在于,
所述第一氦化学浓度峰的氦化学浓度比所述第二氦化学浓度峰的氦化学浓度低。
5.(修改后)根据权利要求1至4中任一项所述的半导体装置,其特征在于,
所述缓冲区具有配置在所述半导体基板的深度方向上的不同位置的三个以上的氦化学浓度峰。
6.(修改后)根据权利要求1至5中任一项所述的半导体装置,其特征在于,
在所述深度方向上相邻的两个所述氦化学浓度峰的峰间隔在所述缓冲区中是均等的。
7.(修改后)根据权利要求1至5中任一项所述的半导体装置,其特征在于,
所述两个以上的氦化学浓度峰被配置为,在所述深度方向上分别具有峰间隔,
第一个所述峰间隔大于第二个所述峰间隔,第二个所述峰间隔位于比所述第一个峰间隔更远离所述半导体基板的下表面的位置。
8.(修改后)根据权利要求1至5中任一项所述的半导体装置,其特征在于,
所述两个以上的氦化学浓度峰被配置为,在所述深度方向上分别具有峰间隔,
第一个所述峰间隔小于第二个所述峰间隔,第二个所述峰间隔位于比所述第一个峰间隔更远离所述半导体基板的下表面的位置。
9.(修改后)根据权利要求1至8中任一项所述的半导体装置,其特征在于,
所述缓冲区具有一个以上的氢化学浓度峰,
各所述氦化学浓度峰配置在与任一所述氢化学浓度峰都不同的深度位置。
10.(修改后)根据权利要求9所述的半导体装置,其特征在于,
各所述氦化学浓度峰的半峰全宽小于比各所述氦化学浓度峰更远离所述半导体基板的所述下表面而配置的任一所述氢化学浓度峰的半峰全宽。
11.(修改后)根据权利要求1至10中任一项所述的半导体装置,其特征在于,
所述缓冲区具有配置在所述半导体基板的深度方向上的不同位置的两个以上的掺杂浓度峰,
所述两个以上的掺杂浓度峰包括最远离所述半导体基板的下表面而配置的最深掺杂浓度峰,
所述两个以上的氦化学浓度峰配置在所述最深掺杂浓度峰与所述半导体基板的所述下表面之间。
12.(修改后)根据权利要求11所述的半导体装置,其特征在于,
所述两个以上的掺杂浓度峰包括最接近所述半导体基板的下表面的最浅掺杂浓度峰,
所述两个以上的氦化学浓度峰配置在所述最深掺杂浓度峰与所述最浅掺杂浓度峰之间。
13.(修改后)根据权利要求11所述的半导体装置,其特征在于,
在所述深度方向上相邻的两个所述掺杂浓度峰之间配置有所述两个以上的氦化学浓度峰。
14.(修改后)根据权利要求1所述的半导体装置,其特征在于,
所述缓冲区包括耗尽层边缘位置,该耗尽层边缘位置是从所述漂移区的上端朝向所述半导体基板的所述下表面对所述漂移区和所述缓冲区的净掺杂浓度进行积分而得的积分浓度达到临界积分浓度的位置,
所述缓冲区具有配置在比所述耗尽层边缘位置更靠所述半导体基板的所述下表面侧的第一氦化学浓度峰、以及配置在比所述耗尽层边缘位置更靠所述半导体基板的上表面侧的第二氦化学浓度峰。
15.(修改后)根据权利要求14所述的半导体装置,其特征在于,
所述第一氦化学浓度峰的氦化学浓度比所述第二氦化学浓度峰的氦化学浓度高。
16.(修改后)根据权利要求14或15所述的半导体装置,其特征在于,
所述缓冲区具有第一掺杂浓度峰、比所述第一掺杂浓度峰更远离所述半导体基板的所述下表面而配置的第二掺杂浓度峰、以及比所述第二掺杂浓度峰更远离所述半导体基板的所述下表面而配置的第三掺杂浓度峰,
所述第一氦化学浓度峰配置在所述第一掺杂浓度峰与所述第二掺杂浓度峰之间,
所述第二氦化学浓度峰配置在所述第二掺杂浓度峰与所述第三掺杂浓度峰之间。
17.(修改后)根据权利要求16所述的半导体装置,其特征在于,
所述耗尽层边缘位置配置在所述第二掺杂浓度峰的半峰全宽的范围内。
18.(追加)根据权利要求1至17中任一项所述的半导体装置,其特征在于,
所述半导体装置还具备配置在所述半导体基板的上表面侧的上表面侧寿命抑制剂。
19.(追加)根据权利要求1至18中任一项所述的半导体装置,其特征在于,
各所述氦化学浓度峰的半峰全宽是1μm以下。
20.(追加)根据权利要求1所述的半导体装置,其特征在于,
所述两个以上的氦化学浓度峰的氦化学浓度相同。

Claims (17)

1.一种半导体装置,其特征在于,具备:
半导体基板,其具有第一导电型的漂移区;以及
第一导电型的缓冲区,其设置在所述漂移区与所述半导体基板的下表面之间,并且掺杂浓度比所述漂移区的掺杂浓度高,
所述缓冲区具有配置在所述半导体基板的深度方向上的不同位置的两个以上的氦化学浓度峰。
2.根据权利要求1所述的半导体装置,其特征在于,
所述缓冲区具有第一氦化学浓度峰、以及比所述第一氦化学浓度峰更远离所述半导体基板的下表面而配置的第二氦化学浓度峰,
所述第二氦化学浓度峰的分布宽度大于所述第一氦化学浓度峰的分布宽度。
3.根据权利要求2所述的半导体装置,其特征在于,
所述第一氦化学浓度峰的氦化学浓度比所述第二氦化学浓度峰的氦化学浓度高。
4.根据权利要求2所述的半导体装置,其特征在于,
所述第一氦化学浓度峰的氦化学浓度比所述第二氦化学浓度峰的氦化学浓度低。
5.根据权利要求1至4中任一项所述的半导体装置,其特征在于,
在所述深度方向上相邻的两个所述氦化学浓度峰的峰间隔在所述缓冲区中是均等的。
6.根据权利要求1至4中任一项所述的半导体装置,其特征在于,
所述两个以上的氦化学浓度峰被配置为,在所述深度方向上分别具有峰间隔,
第一个所述峰间隔大于第二个所述峰间隔,第二个所述峰间隔位于比所述第一个峰间隔更远离所述半导体基板的下表面的位置。
7.根据权利要求1至4中任一项所述的半导体装置,其特征在于,
所述两个以上的氦化学浓度峰被配置为,在所述深度方向上分别具有峰间隔,
第一个所述峰间隔小于第二个所述峰间隔,第二个所述峰间隔位于比所述第一个峰间隔更远离所述半导体基板的下表面的位置。
8.根据权利要求1至7中任一项所述的半导体装置,其特征在于,
所述缓冲区具有一个以上的氢化学浓度峰,
各所述氦化学浓度峰配置在与任一所述氢化学浓度峰都不同的深度位置。
9.根据权利要求8所述的半导体装置,其特征在于,
各所述氦化学浓度峰的半峰全宽小于比各所述氦化学浓度峰更远离所述半导体基板的所述下表面而配置的任一所述氢化学浓度峰的半峰全宽。
10.根据权利要求1至9中任一项所述的半导体装置,其特征在于,
所述缓冲区具有配置在所述半导体基板的深度方向上的不同位置的两个以上的掺杂浓度峰,
所述两个以上的掺杂浓度峰包括最远离所述半导体基板的下表面而配置的最深掺杂浓度峰,
所述两个以上的氦化学浓度峰配置在所述最深掺杂浓度峰与所述半导体基板的所述下表面之间。
11.根据权利要求1所述的半导体装置,其特征在于,
所述缓冲区包括耗尽层边缘位置,该耗尽层边缘位置是从所述漂移区的上端朝向所述半导体基板的所述下表面对所述漂移区和所述缓冲区的净掺杂浓度进行积分而得的积分浓度达到临界积分浓度的位置,
所述缓冲区具有配置在比所述耗尽层边缘位置更靠所述半导体基板的所述下表面侧的第一氦化学浓度峰、以及配置在比所述耗尽层边缘位置更靠所述半导体基板的上表面侧的第二氦化学浓度峰。
12.根据权利要求11所述的半导体装置,其特征在于,
所述第一氦化学浓度峰的氦化学浓度比所述第二氦化学浓度峰的氦化学浓度高。
13.根据权利要求11或12所述的半导体装置,其特征在于,
所述缓冲区具有第一掺杂浓度峰、比所述第一掺杂浓度峰更远离所述半导体基板的所述下表面而配置的第二掺杂浓度峰、以及比所述第二掺杂浓度峰更远离所述半导体基板的所述下表面而配置的第三掺杂浓度峰,
所述第一氦化学浓度峰配置在所述第一掺杂浓度峰与所述第二掺杂浓度峰之间,
所述第二氦化学浓度峰配置在所述第二掺杂浓度峰与所述第三掺杂浓度峰之间。
14.根据权利要求13所述的半导体装置,其特征在于,
所述耗尽层边缘位置配置在所述第二掺杂浓度峰的半峰全宽的范围内。
15.根据权利要求1至14中任一项所述的半导体装置,其特征在于,
所述半导体装置还具备配置在所述半导体基板的上表面侧的上表面侧寿命抑制剂。
16.根据权利要求1至15中任一项所述的半导体装置,其特征在于,
各所述氦化学浓度峰的半峰全宽是1μm以下。
17.根据权利要求1所述的半导体装置,其特征在于,
所述两个以上的氦化学浓度峰的氦化学浓度相同。
CN202180030596.8A 2020-11-17 2021-11-15 半导体装置 Pending CN115443543A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020-190954 2020-11-17
JP2020190954 2020-11-17
PCT/JP2021/041957 WO2022107728A1 (ja) 2020-11-17 2021-11-15 半導体装置

Publications (1)

Publication Number Publication Date
CN115443543A true CN115443543A (zh) 2022-12-06

Family

ID=81708890

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180030596.8A Pending CN115443543A (zh) 2020-11-17 2021-11-15 半导体装置

Country Status (4)

Country Link
US (1) US20230038712A1 (zh)
JP (1) JP7517466B2 (zh)
CN (1) CN115443543A (zh)
WO (1) WO2022107728A1 (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104054178B (zh) * 2012-03-30 2017-09-08 富士电机株式会社 半导体装置的制造方法
JP6835291B2 (ja) * 2018-03-19 2021-02-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7078133B2 (ja) 2018-11-16 2022-05-31 富士電機株式会社 半導体装置および製造方法
JP7243744B2 (ja) 2019-01-18 2023-03-22 富士電機株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
US20230038712A1 (en) 2023-02-09
WO2022107728A1 (ja) 2022-05-27
JP7517466B2 (ja) 2024-07-17
JPWO2022107728A1 (zh) 2022-05-27

Similar Documents

Publication Publication Date Title
US11824095B2 (en) Semiconductor device and semiconductor device manufacturing method
WO2021029285A1 (ja) 半導体装置
US20240162294A1 (en) Semiconductor device and manufacturing method for semiconductor device
JP7476996B2 (ja) 半導体装置
CN115443541A (zh) 半导体装置
WO2021049499A1 (ja) 半導体装置および製造方法
WO2022196768A1 (ja) 半導体装置
CN115443543A (zh) 半导体装置
CN115516642A (zh) 半导体装置及半导体装置的制造方法
CN114902426A (zh) 半导体装置
CN115443542A (zh) 半导体装置的制造方法以及半导体装置
WO2023210727A1 (ja) 半導体装置
CN113140616A (zh) 半导体装置
CN114303246A (zh) 半导体装置、半导体装置的制造方法及具备半导体装置的电力变换装置
JP7231066B2 (ja) 半導体装置および半導体装置の製造方法
WO2022014624A1 (ja) 半導体装置
WO2022265061A1 (ja) 半導体装置および半導体装置の製造方法
JP7400834B2 (ja) 半導体装置および半導体装置の製造方法
WO2021070584A1 (ja) 半導体装置および半導体装置の製造方法
CN115207114A (zh) 半导体装置和制造方法
CN117995902A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination