CN105609545A - 半导体装置 - Google Patents

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Abstract

本发明的目的在于提供一种能够减少栅极电容并且确保足够的耐压的半导体装置。该半导体装置具备：IGBT，其构成为，第1沟槽栅和发射极层形成于衬底的表面侧，集电极层形成于该衬底的背面侧；以及二极管，其构成为，与该第1沟槽栅绝缘的第2沟槽栅和正极层形成于该衬底的表面侧，负极层形成于该衬底的背面侧，该第1沟槽栅具备多个第1条带部及包围该二极管的第1环状部，该第2沟槽栅具备多个第2条带部及与该第1环状部相对并包围该多个第2条带部的第2环状部，该第1环状部与该第2环状部之间的距离恒定，该第1环状部与该第2环状部之间的距离小于或等于该多个第1条带部的条带间距离和该多个第2条带部的条带间距离中的较大者的距离。

Description

半导体装置
技术领域
本发明涉及一种在例如大电流的控制等中使用的半导体装置。
背景技术
在专利文献1中，公开了一种在衬底形成有IGBT和二极管的半导体装置。该半导体装置一般称为RC－IGBT(ReverseConductingInsulatedGateBipolarTransistor)。
专利文献1：日本特开2013－152996号公报
有时在RC－IGBT的IGBT和二极管这两者形成沟槽栅。二极管的沟槽栅是为了提高相对于Vce电压(发射极－集电极间电压)的耐压而设置的。通过将二极管的沟槽栅与IGBT的沟槽栅电绝缘，从而能够减少栅极电容。在这样的构造的情况下，存在下述问题，即，在IGBT的沟槽栅和二极管的沟槽栅之间，耗尽层难以向衬底深度方向延伸，无法确保足够的耐压。
发明内容
本发明就是为了解决上述课题而提出的，其目的在于提供一种能够减少栅极电容并且确保足够的耐压的半导体装置。
本发明所涉及的半导体装置的特征在于，具备：IGBT，其构成为，第1沟槽栅和发射极层形成于衬底的表面侧，集电极层形成于该衬底的背面侧；以及二极管，其构成为，第2沟槽栅和正极层形成于该衬底的表面侧，负极层形成于该衬底的背面侧，该第2沟槽栅与该第1沟槽栅绝缘，该第1沟槽栅具备多个第1条带部、以及在俯视观察时包围该二极管的第1环状部，该第2沟槽栅具备多个第2条带部、以及在俯视观察时与该第1环状部相对并包围该多个第2条带部的第2环状部，该第1环状部与该第2环状部之间的距离恒定，该第1环状部与该第2环状部之间的距离小于或等于该多个第1条带部的条带间距离和该多个第2条带部的条带间距离中的较大者的距离。
本发明所涉及的其他半导体装置的特征在于，具备：IGBT，其构成为，第1沟槽栅和发射极层形成于衬底的表面侧，集电极层形成于该衬底的背面侧；以及二极管，其构成为，第2沟槽栅和正极层形成于该衬底的表面侧，负极层形成于该衬底的背面侧，该第2沟槽栅与该第1沟槽栅绝缘，该第1沟槽栅具备多个第1条带部，该第2沟槽栅具备多个第2条带部，该第2沟槽栅在该第1沟槽栅的伸长方向上与该第1沟槽栅设置间隙而配置，该间隙在俯视观察时为锯齿形。
本发明所涉及的其他半导体装置的特征在于，具备：IGBT，其构成为，第1沟槽栅和发射极层形成于具有n型漂移层的衬底的表面侧，集电极层形成于该衬底的背面侧；以及二极管，其构成为，第2沟槽栅和正极层形成于该衬底的表面侧，负极层形成于该衬底的背面侧，该第2沟槽栅通过与该第1沟槽栅分离设置而与该第1沟槽栅绝缘，该半导体装置具备p阱层，该p阱层覆盖该第1沟槽栅的端部，覆盖该第2沟槽栅的端部，覆盖该第1沟槽栅的端部与该第2沟槽栅的端部之间的区域，与该第1沟槽栅和该第2沟槽栅相比形成得更深，与该漂移层接触。
发明的效果
根据本发明，通过使IGBT的沟槽栅与二极管的沟槽栅之间的距离较短，或者在IGBT的沟槽栅与二极管的沟槽栅之间设置p阱层，从而能够减少栅极电容并且确保足够的耐压。
附图说明
图1是实施方式1所涉及的半导体装置的俯视图。
图2是图1的虚线部分的放大图。
图3是图2的A－A’虚线处的剖视图。
图4是图2的B－B’虚线处的剖视图。
图5是变形例所涉及的半导体装置的剖视图。
图6是另一变形例所涉及的半导体装置的剖视图。
图7是实施方式2所涉及的半导体装置的俯视图。
图8是图7的虚线部分的放大图。
图9是实施方式3所涉及的半导体装置的局部俯视图。
图10是图9的半导体装置的X－X’虚线处的剖视图。
图11是图9的半导体装置的XI－XI’虚线处的剖视图。
图12是实施方式4所涉及的半导体装置的俯视图。
图13是图12的虚线部分的放大图。
标号的说明
10半导体装置，12IGBT，14二极管，16发射极层，20第1沟槽栅，20a、20d、20e、20f、20g、20h、20i、20j、20k第1条带部，20b第1环状部，20c栅极氧化膜，24扩散层，30第2沟槽栅，30a、30d、30e、30f、30g、30h、30i、30j、30k第2条带部，30b第2环状部，32正极层，40衬底，46发射极电极，62集电极层，64集电极电极，70负极层，200p阱层，302A、302BIGBT，304A、304B、304C二极管，310第1沟槽栅，312第2沟槽栅，320p阱层。
具体实施方式
参照附图，对本发明的实施方式所涉及的半导体装置进行说明。对相同或相对应的结构要素标注相同的标号，有时省略重复的说明。
实施方式1
图1是本发明的实施方式1所涉及的半导体装置10的俯视图。半导体装置10由具备IGBT12和二极管14的RC－IGBT构成。二极管14以岛状形成有4个。以包围二极管14的方式形成有IGBT12。在IGBT12的一部分处设置有栅极焊盘12a。在半导体装置10的最外周处具有n+型发射极层16。
图2是图1的虚线部分18的放大图。IGBT12具备第1沟槽栅20。第1沟槽栅20具备多个第1条带部20a，以及在俯视观察时包围二极管14的第1环状部20b。多个第1条带部20a平行地设置。第1条带部20a的端部与第1环状部20b接触。多个第1条带部20a的条带间隔(距离)为DI。第1沟槽栅20与栅极氧化膜20c接触。在IGBT12中的由第1沟槽栅20包围的区域，形成有n+型发射极层16和p+型扩散层24。
二极管14具备第2沟槽栅30。第2沟槽栅30具备第2环状部30b、以及多个第2条带部30a。多个第2条带部30a平行地设置。多个第2条带部30a的条带间隔(距离)为DD。该距离DD与前面描述的距离DI相等。第2环状部30b在俯视观察时与第1环状部20b相对，包围多个第2条带部30a。第2环状部30b与第2条带部30a的端部接触。第2沟槽栅30与栅极氧化膜30c接触。在二极管14的未形成有第2沟槽栅30的部分处，形成有p型正极层32。
根据图2明确可知，第2沟槽栅30与第1沟槽栅20绝缘。另外，第1环状部20b与第2环状部30b之间的距离恒定。即，在图2中，如4个W1所示，无论在哪个部分处，第1环状部20b与第2环状部30b之间的距离都是恒定的。第1环状部20b与第2环状部30b之间的距离W1小于或等于多个第1条带部20a的条带间距离DI和多个第2条带部30a的条带间距离DD中的较大者的距离。
图3是图2的A-A’线处的剖视图。在衬底40形成有IGBT12和二极管14。衬底40是n－型漂移层。首先，对IGBT12进行说明。在衬底40的表面侧形成有第1沟槽栅20和发射极层16。在发射极层16之下形成有p型基极层42。在基极层42之下形成有n型载流子存储层44。在发射极层16之上设置有与发射极层16接触的发射极电极46。发射极电极46在图2中省略。在发射极电极46与第1沟槽栅20(第1条带部20a和第1环状部20b)之间，设置有将第1沟槽栅20与发射极电极46绝缘的层间绝缘膜48。在衬底40的背面侧，依次形成有n型缓冲层60、p+型集电极层62、以及集电极电极64。
接着，对二极管14进行说明。在衬底40的表面侧形成有第2沟槽栅30(第2条带部30a和第2环状部30b)和正极层32。第2沟槽栅30与发射极电极46接触，成为发射极电位。在衬底40的背面侧形成有n+型负极层70。图4是图2的B-B’线处的剖视图。IGBT12在衬底40的表面侧具备p+型扩散层24。
在IGBT12动作时，由图3所示的载流子存储层44、基极层42、发射极层16、栅极氧化膜20c以及第1沟槽栅20构成的n沟道MOSFET导通。电子从发射极电极46向衬底40流入，主要穿过集电极层62流入集电极电极64。并且，空穴从集电极层62穿过缓冲层60流入衬底40，产生电导率调制。并且，电流经由集电极层62、衬底40、载流子存储层44、基极层42流向发射极层16。在IGBT12截止时，内部的过剩载流子从基极层42向扩散层24排出，从正极层32向发射极电极46排出。
在回流动作时，回流电流流向作为续流二极管起作用的二极管14。具体地说，回流电流以正极层32、载流子存储层44、衬底40、负极层70的路径流动。在发射极电极46的电位变得比集电极电极64的电位高的状态下，该回流电流开始流动。直至变为回流电流开始流动的接通状态为止的动作，根据栅极电位而不同。但是，基本上都是通过从正极层32向衬底40注入空穴，从负极层70向衬底40注入电子，从而产生电导率调制，二极管14变为接通状态。
通过使发射极电极46的电位变得比集电极电极64的电位低，从而开始二极管14的断开动作。在该断开动作中，在pn结被正向偏置的期间内电流减少，该pn结以基极层42和扩散层24、或者基极层42和正极层32为p层，以载流子存储层44为n层。然后，极性反转、电流增加，该pn结的正向偏置被解除，电流的增加停止，衬底40的内部的过剩载流子逐渐排出(恢复动作)。
根据本发明的实施方式1所涉及的半导体装置10，第2沟槽栅30与第1沟槽栅20绝缘，因而相比于第2沟槽栅与第1沟槽栅连接的情况，能够减少栅极电容。由此，能够简化栅极驱动电路。
但是，由于通过使第1沟槽栅20与第2沟槽栅30分离而使两者绝缘，所以在第1沟槽栅20与第2沟槽栅30之间不存在沟槽栅。在不存在沟槽栅的部分处，在施加VCE电压时耗尽层难以从衬底40的表面侧向背面侧延伸，有可能无法确保耐压。所谓不存在沟槽栅的部分，在图2中来说，是指第1环状部20b与第2环状部30b之间的由距离W1表示的部分。
在本发明的实施方式1中，第1环状部20b与第2环状部30b之间的距离W1小于或等于多个第1条带部20a的条带间距离DI和多个第2条带部30a的条带间距离DD中的较大者的距离。距离DI和DD当然是能够确保耐压的程度的短距离。因此，通过使距离W1小于或等于距离DI和DD中的较大者的距离，从而能够避免在不存在沟槽栅的部分处耗尽层的延伸变短、电场集中的问题。由此，能够确保足够的耐压。
如图2所示，第1条带部20a的端部与第1环状部20b接触，第2条带部30a的端部与第2环状部30b接触。因此，能够避免电场向第1条带部20a和第2条带部30a的端部集中而使栅极氧化膜20c、30c劣化等问题。此外，在为了缓和电场向沟槽栅的端部的集中而利用扩散层覆盖该端部的情况下，二极管的恢复损耗增大，但通过采用上述结构，能够避免恢复损耗的增大。
本发明的实施方式1所涉及的半导体装置100能够在不损失其特征的范围内进行各种变形。例如，第1环状部20b与第2环状部30b之间的距离W1、多个第1条带部20a的条带间距离DI、以及多个第2条带部30a的条带间距离DD可以相等。这样，在半导体装置10整体中，沟槽栅的间隔变得恒定，因而能够使耐压稳定。此外，在此，设想为第1沟槽栅20与第2沟槽栅30的深度相等。
如果减小图2的条带间距离DI，则能够提高设置于IGBT12的MOSFET的沟道密度，因而是优选的。另一方面，图2的条带间距离DD小至能够确保耐压的程度即可，可以不像DI那样小。因此，优选使条带间距离DI小于条带间距离DD，使距离W1小于或等于条带间距离DD。例如，如果使600～1700V左右的耐压的IGBT中的沟槽栅的深度为3～8μm，则通过使条带间距离DI为2～10μm，从而能够确保足够的耐压。在此情况下，虽然也可以使条带间距离DD大于2～10μm，但这样做会导致耐压的降低，因此优选为2～10μm。
在本发明的实施方式1中，将第2沟槽栅30与发射极电极46电连接。但是，也可以将第2沟槽栅浮置。图5是将第2沟槽栅30浮置的半导体装置的剖视图。通过在第2沟槽栅30与发射极电极46之间设置层间绝缘膜80，从而将第2沟槽栅30浮置。第2沟槽栅30的电位由借助层间绝缘膜80而与发射极电极46形成的电容耦合的强度决定。即使在将第2沟槽栅浮置的情况下，通过如上所述设定距离W1，也能够确保足够的耐压。另外，与层间绝缘膜80的增加相应地，集电极-发射极间的电容减少，因而能够减少低电流下的恢复电流。
第2沟槽栅也可以由埋入式氧化膜形成。图6是由埋入式氧化膜90形成第2沟槽栅而得到的半导体装置的剖视图。如果由埋入式氧化膜90形成第2沟槽栅，则第2沟槽栅对集电极-发射极间电容的影响几乎消失，因而能够减少低电流下的恢复电流。
无论是在将第2沟槽栅浮置的情况下，还是在由埋入式氧化膜形成第2沟槽栅的情况下，第2沟槽栅都没有与栅极连接，因而能够减少栅极电容。
这些变形也能够适当地应用于下面的实施方式所涉及的半导体装置。此外，下面的实施方式所涉及的半导体装置与实施方式1的共同点较多，因而以与实施方式1的不同点为中心进行说明。
实施方式2
图7是本发明的实施方式2所涉及的半导体装置的俯视图。图8是图7的虚线部分102的放大图。第1沟槽栅20具备平行设置的第1条带部20d、20e、20f、20g。第2沟槽栅30具备平行设置的第2条带部30d、30e、30f、30g。第2沟槽栅30通过与第1沟槽栅20分离而与第1沟槽栅20绝缘。此外，第2沟槽栅30与发射极电极连接。
在第1沟槽栅20(第1条带部20d、20e、20f、20g)的伸长方向上，与第1沟槽栅20设置间隙而配置有第2沟槽栅30。具体地说，在第1条带部20d的伸长方向上，设置间隙Wa而配置有第2条带部30d。在第1条带部20e、20f、20g的伸长方向上，分别设置间隙Wb、Wc、Wd而配置有第2条带部30e、30f、30g。这些间隙Wa、Wb、Wc、Wd在俯视观察时为锯齿形。即，通过使间隙Wa位于纸面右侧，间隙Wb位于纸面左侧，间隙Wc位于纸面右侧，间隙Wd位于纸面左侧，从而使这些间隙呈曲折形。
如果将多个间隙在俯视观察时排列为一列，则耗尽层的延伸变短、电场强度较大的区域集中于一处，因此容易产生耐压降低。但是，在本发明的实施方式2中，将第1条带部20d、20e、20f、20g与第2条带部30d、30e、30f、30g的间隙Wa、Wb、Wc、Wd设置成在俯视观察时为锯齿形，因而能够增大间隙间的间隔而提高耐压。
另外，图8的第1条带部(有6条)的条带间距离DI是能够维持耐压的程度的短距离。第2条带部的条带间距离DD也是能够维持耐压的程度的短距离。因此，间隙Wa、Wb、Wc、Wd的长度优选小于或等于多个第1条带部的条带间距离DI和多个第2条带部的条带间距离DD中的较大者的距离。由此，能够确保足够的耐压。
另外，为了提高耐压，应当增大间隙间的最短距离。间隙间的最短距离在图8中由Dm表示。通过将间隙Wa、Wb、Wc、Wd形成为锯齿形，从而能够增大间隙间的最短距离Dm。如果使间隙间的最短距离Dm大于或等于多个第1条带部的条带间距离DI和多个第2条带部的条带间距离DD中的较大者的距离，则能够确保足够的耐压。该最短距离Dm例如大于或等于2μm。
实施方式3
图9是本发明的实施方式3所涉及的半导体装置的IGBT与二极管的边界部分的俯视图。实施方式3所涉及的半导体装置的特征在于IGBT与二极管的边界构造。第2沟槽栅30通过与第1沟槽栅20分离设置，从而与第1沟槽栅20绝缘。第2沟槽栅30与发射极电极连接。在第1条带部20h、20i、20j、20k的伸长方向上，分别有第2条带部30h、30i、30j、30k。
在IGBT12与二极管14的边界部分处，形成有p阱层200。p阱层200覆盖第1沟槽栅20的端部，覆盖第2沟槽栅30的端部，覆盖第1沟槽栅20的端部与第2沟槽栅30的端部之间的区域。
图10是图9的半导体装置的X－X’虚线处的剖视图。p阱层200与第1沟槽栅20和第2沟槽栅30相比形成得更深。在图10中公开了下述结构，即，p阱层200与第1条带部20j相比形成至衬底40的更深的位置处，与第2条带部30j相比形成至衬底40的更深的位置处。p阱层200在下方与作为漂移层的衬底40接触，在上方与层间绝缘膜202接触。
p阱层200的杂质浓度高于IGBT12的p型基极层42的杂质浓度。图11是图9的XI－XI’虚线处的剖视图。p阱层200通过p+型扩散层24与发射极电极46连接。
例如，由于在第1条带部20h与第2条带部30h之间的区域中不存在沟槽栅，所以有可能耗尽层难以向衬底下方延伸，使耐压降低。因此，在该不存在沟槽栅的部分处设置有p阱层200。由于能够使耗尽层从p阱层200与n型衬底40之间的界面起向衬底下方延伸，所以能够确保足够的耐压。另外，通过由p阱层200覆盖第1沟槽栅20的端部和第2沟槽栅30的端部，从而能够避免电场向沟槽栅的端部的集中。
并且，由于p阱层200经由扩散层24与发射极电极46接触，所以相比于将p阱层200直接与发射极电极46连接的情况，能够限制在二极管14的回流动作时流向p阱层200的电流。由此，能够减少恢复电流，降低恢复损耗。此外，由于设置p阱层200的首要目的是确保耐压，所以也可以将p阱层200直接与发射极电极46连接。
实施方式4
图12是本发明的实施方式4所涉及的半导体装置300的俯视图。半导体装置300具备条带状的IGBT302A、302B和条带状的二极管304A、304B、304C。IGBT302A由二极管304A和二极管304B夹持。IGBT302B由二极管304B和二极管304C夹持。如上述所示，以横向较长的方式形成的IGBT和二极管交替地设置。此外，IGBT302A、302B的栅极电流从栅极焊盘302a供给。
图13是图12的虚线306内的放大图。第1沟槽栅310具备第1条带部310a和与第1条带部310a的端部连接的外周部310b。第1条带部310a和外周部310b被栅极氧化膜310c覆盖。第2沟槽栅312由多个条带形成。第2沟槽栅312被栅极氧化膜312c覆盖，与发射极电极连接并且接地。在第2沟槽栅312的端部、以及该端部与第1沟槽栅310之间形成有p阱层320。p阱层320的功能与实施方式3(图9)的p阱层200的功能相同。
另外，本发明的重要特征是，在IGBT的第1沟槽栅与二极管的第2沟槽栅的边界部分处具有不存在沟槽栅的部分，采取对策以使该部分不会成为耐压降低的原因。因此，只要是IGBT与二极管相邻的半导体装置，本发明都具有利用价值，IGBT和二极管的形状以及配置并不特别限定。此外，至此为止说明的各实施方式所涉及的半导体装置的特征也可以适当地组合使用。

Claims (10)

1.一种半导体装置，其特征在于，具备：
IGBT，其构成为，第1沟槽栅和发射极层形成于衬底的表面侧，集电极层形成于所述衬底的背面侧；以及
二极管，其构成为，第2沟槽栅和正极层形成于所述衬底的表面侧，负极层形成于所述衬底的背面侧，
所述第2沟槽栅与所述第1沟槽栅绝缘，
所述第1沟槽栅具备多个第1条带部、以及在俯视观察时包围所述二极管的第1环状部，
所述第2沟槽栅具备多个第2条带部、以及在俯视观察时与所述第1环状部相对并包围所述多个第2条带部的第2环状部，
所述第1环状部与所述第2环状部之间的距离恒定，
所述第1环状部与所述第2环状部之间的距离小于或等于所述多个第1条带部的条带间距离和所述多个第2条带部的条带间距离中的较大者的距离。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第1环状部与所述第2环状部之间的距离、所述多个第1条带部的条带间距离、以及所述多个第2条带部的条带间距离相等。
3.一种半导体装置，其特征在于，具备：
IGBT，其构成为，第1沟槽栅和发射极层形成于衬底的表面侧，集电极层形成于所述衬底的背面侧；以及
二极管，其构成为，第2沟槽栅和正极层形成于所述衬底的表面侧，负极层形成于所述衬底的背面侧，
所述第2沟槽栅与所述第1沟槽栅绝缘，
所述第1沟槽栅具备多个第1条带部，
所述第2沟槽栅具备多个第2条带部，
所述第2沟槽栅在所述第1沟槽栅的伸长方向上与所述第1沟槽栅设置间隙而配置，
所述间隙在俯视观察时为锯齿形。
4.根据权利要求3所述的半导体装置，其特征在于，
所述间隙的长度小于或等于所述多个第1条带部的条带间距离和所述多个第2条带部的条带间距离中的较大者的距离。
5.根据权利要求3所述的半导体装置，其特征在于，
所述间隙被设置为，间隙间的最短距离大于或等于所述多个第1条带部的条带间距离和所述多个第2条带部的条带间距离中的较大者的距离。
6.一种半导体装置，其特征在于，具备：
IGBT，其构成为，第1沟槽栅和发射极层形成于具有n型漂移层的衬底的表面侧，集电极层形成于所述衬底的背面侧；以及
二极管，其构成为，第2沟槽栅和正极层形成于所述衬底的表面侧，负极层形成于所述衬底的背面侧，
所述第2沟槽栅通过与所述第1沟槽栅分离设置而与所述第1沟槽栅绝缘，
所述半导体装置具备p阱层，该p阱层覆盖所述第2沟槽栅的端部，覆盖所述第1沟槽栅与所述第2沟槽栅的端部之间的区域，与所述第1沟槽栅和所述第2沟槽栅相比形成得更深，与所述漂移层接触。
7.根据权利要求6所述的半导体装置，其特征在于，
所述p阱层的杂质浓度高于所述IGBT的基极层的杂质浓度。
8.根据权利要求1～7中任一项所述的半导体装置，其特征在于，
所述半导体装置具备与所述发射极层连接的发射极电极，
所述第2沟槽栅与所述发射极电极电连接。
9.根据权利要求1～7中任一项所述的半导体装置，其特征在于，
所述第2沟槽栅是浮置的。
10.根据权利要求1～7中任一项所述的半导体装置，其特征在于，
所述第2沟槽栅由埋入式氧化膜形成。
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