CN117637828A - 半导体装置 - Google Patents

Abstract

本发明公开了一种半导体装置，半导体装置包括：第一导电类型的漂移层；第一沟槽，多个第一沟槽中的一部分为第一间隔沟槽，第一间隔沟槽为多个且包括间隔设置的第一子沟槽和第二子沟槽；第二沟槽，第二沟槽间隔设置于第一子沟槽和第二子沟槽之间，第二沟槽为多个且与多个第一间隔沟槽一一对应；第一连接沟槽，两个第一连接沟槽中的一个将多个第二沟槽的一端连接，另一个将多个第二沟槽的另一端连接。由此，第一连接沟槽可以将多个第二沟槽围闭，将绝缘栅双极晶体管区域和快恢复二极管区域分隔开，防止绝缘栅双极晶体管区域与快恢复二极管区域在制程上互相干扰，保证两个区域各自的性能，提升半导体装置的可靠性。

Description

半导体装置

技术领域

本发明涉及半导体器件技术领域，尤其是涉及一种半导体装置。

背景技术

RC-IGBT(逆导型绝缘栅型双极晶体管reverse conducting-Insulated GateBipolar Transistor)将IGBT(绝缘栅型双极晶体管Insulated Gate BipolarTransistor)和FRD(快恢复二极管Fast Recovery Diode)集成到同一颗芯片上，使其同时具有正向导通和逆向导通的特性，具有尺寸小、功率密度高、成本低、可靠性高等诸多优点。

在相关技术中，在RC-IGBT的结构中，多采用断开沟槽的方式做FRD区域，以将IGBT区域与FRD区域分隔来，但是这样FRD区域容易受到IGBT区域注入等制程的影响，从而恶化FRD区域乃至RC-IGBT的性能。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明的一个目的在于提出一种半导体装置，该半导体装置的工作性能和可靠性更佳。

根据本发明实施例的半导体装置，包括：基体，所述基体具有第一主面及与第一主面相反侧的第二主面；第一导电类型的漂移层，所述漂移层设于第一主面和第二主面之间；第一沟槽，所述第一沟槽从所述第一主面朝向所述第二主面延伸且到达所述漂移层中，所述第一沟槽在第一方向上延伸设置且为多个，多个所述第一沟槽在第二方向上间隔设置，多个所述第一沟槽中的一部分为第一间隔沟槽，所述第一间隔沟槽为多个包括在第一方向间隔设置的第一子沟槽和第二子沟槽；第二沟槽，所述第二沟槽从所述第一主面朝向所述第二主面延伸且到达所述漂移层中，所述第二沟槽在第一方向上延伸设置且为多个，所述第二沟槽在第一方向间隔设置于所述第一子沟槽和所述第二子沟槽之间。第一连接沟槽，所述第一连接沟槽从所述第一主面朝向所述第二主面延伸且到达所述漂移层中，所述第一连接沟槽在第二方向上延伸设置，所述第一连接沟槽为两个，两个所述第一连接沟槽中的一个将多个所述第二沟槽的一端连接，另一个将多个所述第二沟槽的另一端连接。

由此，通过使两个第一连接沟槽中的一个将多个第二沟槽的一端连接，使两个第一连接沟槽中的另一个将多个第二沟槽的另一端连接，这样第一连接沟槽可以将多个第二沟槽围闭，将绝缘栅双极晶体管区域和快恢复二极管区域分隔开，防止绝缘栅双极晶体管区域与快恢复二极管区域在制程上互相干扰，保证两个区域各自的性能，提升半导体装置的可靠性。

在本发明的一些示例中，多个所述第二沟槽中在第二方向一侧邻近所述第一沟槽的一个为第一边界沟槽，多个所述第二沟槽中在第二方向另一侧邻近第一沟槽的一个为第二边界沟槽，所述第一边界沟槽、所述第二边界沟槽和两个所述第一连接沟槽共同围成的区域内部为快恢复二极管区域。

在本发明的一些示例中，两个所述第一连接沟槽中与所述第一子沟槽相对应的一个与所述第一子沟槽间隔设置，两个所述第一连接沟槽中与所述第二子沟槽相对应的一个与所述第二子沟槽间隔设置。

在本发明的一些示例中，所述半导体装置还包括第二连接沟槽，所述第二连接沟槽从所述第一主面朝向所述第二主面延伸且到达所述漂移层中，所述第二连接沟槽在第二方向上延伸设置，所述第二连接沟槽为两个，两个所述第二连接沟槽中的一个将多个所述第一子沟槽邻近所述第二沟槽的一端连接，另一个将多个所述第二子沟槽邻近所述第二沟槽的一端连接。

在本发明的一些示例中，多个所述第一沟槽包括第一主沟槽和多个所述第一间隔沟槽，所述第一主沟槽为多个且分别位于多个所述第一间隔沟槽第二方向的两侧，所述第二连接沟槽第二方向的两端分别与两侧的所述第一主沟槽相连。

在本发明的一些示例中，多个所述第一主沟槽中邻近多个所述第一间隔沟槽第二方向的一侧的一个为第三边界沟槽，多个所述第一主沟槽中邻近多个所述第一间隔沟槽第二方向的另一侧的一个为第四边界沟槽，所述第三边界沟槽、所述第四边界沟槽和两个所述第二连接沟槽共同围成的区域外部为绝缘栅双极晶体管区域。

在本发明的一些示例中，所述半导体装置还包括第三连接沟槽，所述第二沟槽中的一部分为第二间隔沟槽，所述第二间隔沟槽包括第三子沟槽、第四子沟槽和第五子沟槽，所述第三子沟槽和所述第五子沟槽分别设置于所述第四子沟槽第一方向的两端且分别与所述第四子沟槽间隔设置，所述第三连接沟槽从所述第一主面朝向所述第二主面延伸且到达所述漂移层中，所述第三连接沟槽在第二方向上延伸设置，所述第三连接沟槽为两个，两个所述第三连接沟槽中的一个将多个所述第四子沟槽的一端连接，另一个将多个所述第四子沟槽的另一端连接。

在本发明的一些示例中，两个所述第三连接沟槽中的一个将多个所述第三子沟槽邻近所述第四子沟槽一端连接，另一个将多个所述第五子沟槽邻近所述第四子沟槽的一端连接。

在本发明的一些示例中，多个所述第四子沟槽第二方向的两侧的两个所述第四子沟槽分别为第五边界沟槽和第六边界沟槽，所述第五边界沟槽、所述第六边界沟槽和两个所述第三连接沟槽均位于所述快恢复二极管区域内且共同围成的区域内部为快恢复二极管主导电区域。

在本发明的一些示例中，所述快恢复二极管区域中位于所述快恢复二极管主导电区域外部的部分为快恢复二极管过渡区域。

在本发明的一些示例中，所述第一主面上设置有介质层，所述介质层背离所述第一主面的一侧设置有发射极金属层，所述介质层包括第一介质层和第二介质层，所述第一介质层与所述绝缘栅双极晶体管区域与所述快恢复二极管主导电区域的相对应，所述第二介质层与所述快恢复二极管过渡区域相对应，所述第一介质层上开设有多个间隔设置的接触孔，所述发射极金属层穿设所述接触孔且与所述第一主面相接触，所述第二介质层为连续的层体且阻挡在所述发射极金属层和所述第一主面之间。

在本发明的一些示例中，两个所述第一连接沟槽中的一个的至少部分将所述第三子沟槽远离所述第四子沟槽的一端连接，两个所述第一连接沟槽中的另一个的至少部分将所述第五子沟槽远离所述第四子沟槽的一端连接。

在本发明的一些示例中，所述第一连接沟槽和所述第二连接沟槽在第一方向上的间隔距离为D1，所述第一连接沟槽和第三连接沟槽在第一方向上的间隔距离为D2，D1和D2满足关系式：D1＜D2。

在本发明的一些示例中，D2满足关系式：D2≥30μm。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1是根据本发明实施例的半导体装置的示意图；

图2是根据本发明实施例的半导体装置的俯视图；

图3是根据本发明实施例的半导体装置的局部示意图；

图4是根据本发明实施例的半导体装置沿A-A方向的剖视图；

图5是根据本发明实施例的半导体装置沿B-B方向的剖视图；

图6是根据本发明实施例的结构1的剖视图；

图7是根据本发明实施例的结构2的剖视图；

图8是根据本发明实施例的结构3的剖视图；

图9是根据本发明实施例的结构4的剖视图；

图10是根据本发明实施例的结构5的剖视图；

图11是根据本发明实施例的结构6的剖视图；

图12是根据本发明实施例的结构7的剖视图。

附图标记：

100、半导体装置；

101、有源区；1011、绝缘栅双极晶体管区域；1012、快恢复二极管主导电区域；1013、快恢复二极管过渡区域；1014、快恢复二极管区域；102、终端区；

10、漂移层；11、阱区；12、发射极层；13、介质层；131、第一介质层；1311、接触孔；132、第二介质层；14、发射极金属层；15、场截止层；16、集电极层；17、短路区；18、集电极金属层；

20、第一沟槽；21、第一间隔沟槽；211、第一子沟槽；212、第二子沟槽；22、第一主沟槽；221、第三边界沟槽；222、第四边界沟槽；

30、第二沟槽；31、第二间隔沟槽；311、第三子沟槽；312、第四子沟槽；3121、第五边界沟槽；3122、第六边界沟槽；313、第五子沟槽；32、第二主沟槽；321、第一边界沟槽；322、第二边界沟槽；

40、第一连接沟槽； 50、第二连接沟槽； 60、第三连接沟槽；

70、氧化绝缘层； 71、多晶硅；

80、基体；81、第一主面；82、第二主面。

具体实施方式

下面详细描述本发明的实施例，参考附图描述的实施例是示例性的，下面详细描述本发明的实施例。

下面参考图1-图12描述根据本发明实施例的半导体装置100。该半导体装置100可以为RC-IGBT。在以下的说明中，N及P表示半导体的导电类型，在本发明中，将第一导电类型设为N型、第二导电类型设为P型而进行说明。

结合图1-图5所示，根据本发明的半导体装置100可以主要包括：基体80、第一导电类型的漂移层10、第一沟槽20和第二沟槽30。

具体地，第一导电类型的漂移层10设置于基体80内并且位于第一主面81和第二主面82之间，基体80内还设置有第二导电类型的阱区11，阱区11设置于漂移层10靠近第一主面81的一侧，阱区11内还设置有第一导电类型的发射极层12，以及，基体80内还设置有第一导电类型的场截止层15，场截止层15设置于漂移层10靠近第二主面82的一侧，场截止层15靠近第二主面82的一侧设置有第二导电类型的集电极层16和第一导电类型的短路区17。还有，第一主面81上设置有介质层13，介质层13背离第一主面81的一侧设置有发射极金属层14，基体80的第二主面82侧还设置有集电极金属层18。

其中，半导体装置100可以包括有源区101和设置于有源区101外围的终端区102，集电极层16和短路区17均位于有源区，发射极金属层14不仅可以作为集电极层16所对应的区域的发射极引出端，而且可以作为短路区17所对应的区域的阳极引出端，集电极金属层18不仅可以作为集电极层16所对应的区域的集电极引出端，而且可以作为短路区17所对应的区域的阴极引出端，如此，集电极层16所对应的区域可以实现半导体装置100的正向导通，短路区17所对应的区域可以实现半导体装置100的反向导通，使半导体装置100同时具有正向导通和逆向导通的特性。

进一步地，第一沟槽20位于集电极层16所对应的区域内，第一沟槽20从第一主面朝向第二主面延伸且到达漂移层中，并且第一沟槽20在第一方向上延伸设置，通过将第一沟槽20设置为多个，多个第一沟槽20在第二方向上间隔设置，并且在第一沟槽20内依次设置有氧化绝缘层70和多晶硅71，从而可以保证集电极层16所对应区域乃至半导体装置100的正常工作。

以及，多个第一沟槽20中的一部分为第一间隔沟槽21，第一间隔沟槽21为多个，第一间隔沟槽21可以主要包括在第一方向上间隔设置的第一子沟槽211和第二子沟槽212，并且第二沟槽30从第一主面朝向第二主面延伸且到达漂移层10中，第二沟槽30在第一方向上延伸设置，第二沟槽30至少部分地位于短路区17所对应的区域。

定义多个第一沟槽20所在的区域为绝缘栅双极晶体管区域1011，多个第二沟槽30所在的区域为快恢复二极管区域1014，通过将第二沟槽30设置为多个且与多个第一间隔沟槽21一一对应，这样不仅可以使绝缘栅双极晶体管区域1011和快恢复二极管区域1014的阱区11结深和掺杂浓度相同，保证两个区域有相同的耐压，而且可以使半导体装置100的工艺步骤简单，简化半导体装置100的制造流程。

并且，通过将第二沟槽30间隔设置于第一子沟槽211和第二子沟槽212之间，这样可以断开绝缘栅双极晶体管区域1011和快恢复二极管区域1014，从而可以断开短路区17所对应的区域和集电极层16所对应的区域，从而保证两个区域各自的性能，保证半导体装置100的工作性能。

结合图3-图5所示，半导体装置100还可以包括第一连接沟槽40，第一连接沟槽40从第一主面81朝向第二主面82延伸且到达漂移层10中，第一连接沟槽40在第二方向上延伸设置，第一连接沟槽40为两个，两个第一连接沟槽40中的一个将多个第二沟槽30的一端连接，另一个将多个第二沟槽30的另一端连接。

具体地，多个第二沟槽30的一端相互平齐，多个第二沟槽30的另一端相互平齐，通过设置第一连接沟槽40，使第一连接沟槽40从第一主面81朝向第二主面82延伸且到达漂移层10中，第一连接沟槽40在第二方向上延伸设置，并且将第一连接沟槽40设置为两个，这样两个第一连接沟槽40中的一个可以在第二方向上延伸设置的同时，将多个第二沟槽30的一端连通，并且两个第一连接沟槽40中的另一个可以在第二方向上延伸设置的同时，将多个第二沟槽30的另一端连通，从而可以使两个第一连接沟槽40将多个第二沟槽30围闭，即：两个第一连接沟槽40可以将绝缘栅双极晶体管区域1011和快恢复二极管区域1014分隔开，进而可以防止绝缘栅双极晶体管区域1011与快恢复二极管区域1014在制程上互相干扰，保证两个区域各自的性能，保证半导体装置100的工作性能，提升半导体装置100的可靠性。

由此，通过使两个第一连接沟槽40中的一个将多个第二沟槽30的一端连接，使两个第一连接沟槽40中的另一个将多个第二沟槽30的另一端连接，这样第一连接沟槽40可以将多个第二沟槽30围闭，将绝缘栅双极晶体管区域1011和快恢复二极管区域1014分隔开，防止绝缘栅双极晶体管区域1011与快恢复二极管区域1014在制程上互相干扰，保证两个区域各自的性能，保证半导体装置100的可靠性。

进一步地，结合图3所示，定义多个第二沟槽30中在第二方向一侧邻近第一沟槽20的一个为第一边界沟槽321，多个第二沟槽30中在第二方向另一侧邻近第一沟槽20的一个为第二边界沟槽322，这样第一边界沟槽321、第二边界沟槽322和两个第一连接沟槽40共同围成的区域内部即为快恢复二极管区域1014，两个第一连接沟槽40可以作为快恢复二极管区域1014在第一方向上的边界，从而可以实现对快恢复二极管区域1014的围闭，防止绝缘栅双极晶体管区域1011与快恢复二极管区域1014在制程上互相干扰，保证两个区域各自的性能，保证半导体装置100的可靠性。

结合图1所示，两个第一连接沟槽40中与第一子沟槽211相对应的一个与第一子沟槽211间隔设置，两个第一连接沟槽40中与第二子沟槽212相对应的一个与第二子沟槽212间隔设置，如此设置，第一连接沟槽40可以与绝缘栅双极晶体管区域1011间隔开，从而可以使绝缘栅双极晶体管区域1011和快恢复二极管区域1014间隔开，进一步地保证绝缘栅双极晶体管区域1011和快恢复二极管区域1014可以分隔开，可以更加可靠地防止绝缘栅双极晶体管区域1011与快恢复二极管区域1014在制程上互相干扰，保证两个区域各自的性能，保证半导体装置100的结构可靠性。

结合图3和图4所示，半导体装置100还可以包括第二连接沟槽50，第二连接沟槽50从第一主面81朝向第二主面82延伸且到达漂移层10中，并且在第二方向上延伸设置，第二连接沟槽50为两个，两个第二连接沟槽50中的一个将多个第一子沟槽211邻近第二沟槽30的一端连接，另一个将多个第二子沟槽212邻近第二沟槽30的一端连接。

具体地，由于第二沟槽30间隔设置于第一子沟槽211和第二子沟槽212之间，即：第一子沟槽211存在邻近第二沟槽30的一端，第二子沟槽212存在邻近第二沟槽30的一端，并且多个第一子沟槽211邻近第二沟槽30的一端相互平齐，多个第二子沟槽212邻近第二沟槽30的一端相互平齐。

通过设置两个第二连接沟槽50，使第二连接沟槽50从漂移层10的表面朝向漂移层10内延伸，使第二连接沟槽50在第二方向上延伸设置，这样两个第二连接沟槽50中的一个在第二方向上延伸设置的同时，可以将多个第一子沟槽211邻近第二沟槽30的一端连通，两个第二连接沟槽50中的另一个在第二方向上延伸设置的同时，可以将多个第二子沟槽212邻近第二沟槽30的一端连通，从而可以将绝缘栅双极晶体管区域1011的第一子沟槽211相连通，将绝缘栅双极晶体管区域1011的第二子沟槽212相连通，进而可以保证绝缘栅双极晶体管区域1011的正常工作。

结合图2和图3所示，多个第一沟槽20可以包括第一主沟槽22和多个第一间隔沟槽21，第一主沟槽22为多个且分别位于多个第一间隔沟槽21第二方向的两侧，第二连接沟槽50第二方向的两端分别与两侧的第一主沟槽22相连。

进一步地，多个第一主沟槽22中邻近多个第一间隔沟槽21第二方向的一侧的一个为第三边界沟槽221，多个第一主沟槽22中邻近多个第一间隔沟槽21第二方向的另一侧的一个为第四边界沟槽222，第三边界沟槽221、第四边界沟槽222和两个第二连接沟槽50共同围成的区域外部为绝缘栅双极晶体管区域1011，第三边界沟槽221、第四边界沟槽222和两个第二连接沟槽50共同围成的区域内部为快恢复二极管区域1014。

具体而言，定义多个第一主沟槽22中邻近多个第一间隔沟槽21第二方向的一侧的一个为第三边界沟槽221，多个第一主沟槽22中邻近多个第一间隔沟槽21第二方向的另一侧的一个为第四边界沟槽222，通过使第二连接沟槽50第二方向的两端分别与两侧的第一主沟槽22相连，即：使第二连接沟槽50第二方向的两端分别与第三边界沟槽221和第四边界沟槽222相连。

一方面，可以通过第二连接沟槽50将多个第一间隔沟槽21和第一主沟槽22相连通，从而可以保证绝缘栅双极晶体管区域1011乃至半导体装置100的正常工作。

另一方面，第三边界沟槽221、第四边界沟槽222和两个第二连接沟槽50共同围成的区域外部即为绝缘栅双极晶体管区域1011，这样两个第二连接沟槽50可以作为绝缘栅双极晶体管区域1011在第一方向上的边界，可以将绝缘栅双极晶体管区域1011和快恢复二极管区域1014更好地分隔开，从而可以进一步地防止绝缘栅双极晶体管区域1011和快恢复二极管区域1014在制程上的相互干扰，提升半导体装置100的可靠性。

结合图3所示，第二沟槽30中的一部分为第二间隔沟槽31，第二间隔沟槽31可以主要包括第三子沟槽311、第四子沟槽312和第五子沟槽313，第三子沟槽311和第五子沟槽313分别设置于第四子沟槽312第一方向的两端且分别与第四子沟槽312间隔设置。

具体地，通过将第三子沟槽311和第五子沟槽313分别设置于第四子沟槽312第一方向的两端且分别与第四子沟槽312间隔设置，这样可以对快恢复二极管区域1014进行划分，第四子沟槽312位于短路区17所对应的区域，定义短路区17所对应的区域为快恢复二极管主导电区域1012，从而可以避免绝缘栅双极晶体管区域1011和快恢复二极管主导电区域1012在制程上的相互干扰，保证绝缘栅双极晶体管区域1011和快恢复二极管主导电区域1012各自的性能。

结合图3和图4所示，半导体装置100还可以包括第三连接沟槽60，第三连接沟槽60从第一主面81朝向第二主面82延伸且到达漂移层10中，并且在第二方向上延伸设置，第三连接沟槽60为两个，两个第三连接沟槽60中的一个将多个第四子沟槽312的一端连接，另一个将多个第四子沟槽312的另一端连接。

具体地，多个第四子沟槽312的一端相互平齐，多个第四子沟槽312的另一端相互平齐，通过设置第三连接沟槽60，这样两个第三连接沟槽60中的一个在第二方向上延伸设置的同时，可以将多个第四子沟槽312的一端连通，并且两个第三连接沟槽60中的另一个在第二方向上延伸设置的同时，可以将多个第四子沟槽312的另一端连通。

如此，不仅可以将多个第四子沟槽312相连通，保证快恢复二极管主导电区域1012的正常工作，而且可以将多个第四子沟槽312围闭起来，即：两个第三连接沟槽60可以将快恢复二极管主导电区域1012围闭起来，从而可以进一步地将快恢复二极管主导电区域1012和绝缘栅双极晶体管区域1011分隔开，更加有效可靠地避免快恢复二极管主导电区域1012和绝缘栅双极晶体管区域1011在制程上产生相互干扰，可以保证两个区域各自的性能，保证半导体装置100的工作性能。

进一步地，结合图2和图3所示，两个第三连接沟槽60中的一个将多个第三子沟槽311邻近第四子沟槽312一端连接，另一个将多个第五子沟槽313邻近第四子沟槽312的一端连接。

具体地，由于第三子沟槽311、第四子沟槽312和第五子沟槽313在第一方向上依次间隔设置，第三子沟槽311存在邻近第四子沟槽312的一端，第五子沟槽313存在邻近第四子沟槽312的一端，并且多个第三子沟槽311邻近第四子沟槽312一端相互平齐，多个第五子沟槽313邻近第四子沟槽312的一端相互平齐。

通过使两个第三连接沟槽60中的一个在第二方向上延伸设置的同时，将多个第三子沟槽311邻近第四子沟槽312一端连通，并且使两个第三连接沟槽60中另一个在第二方向上延伸设置的同时，将多个第五子沟槽313邻近第四子沟槽312的一端连通，这样可以使多个第三子沟槽311相连通，使多个第五子沟槽313相连通，从而可以避免绝缘栅双极晶体管区域1011与快恢复二极管主导电区域1012的制程产生干扰。

进一步地，定义多个第四子沟槽312第二方向的两侧的两个第四子沟槽312分别为第五边界沟槽3121和第六边界沟槽3122，这样第五边界沟槽3121、第六边界沟槽3122和两个第三连接沟槽60均位于快恢复二极管区域1014内，第五边界沟槽3121、第六边界沟槽3122和两个第三连接沟槽60共同围成的区域内部即为快恢复二极管主导电区域1012，快恢复二极管区域1014中位于快恢复二极管主导电区域1012外部的部分为快恢复二极管过渡区域1013。

以上，可以使半导体装置100的有源区101包括：绝缘栅双极晶体管区域1011、快恢复二极管主导电区域1012和快恢复二极管过渡区域1013，第一连接沟槽40、第三连接沟槽60和快恢复二极管过渡区域1013可以共同发挥对绝缘栅双极晶体管区域1011和快恢复二极管主导电区域1012的分隔作用，从而可以更加有效且可靠地避免绝缘栅双极晶体管区域1011和快恢复二极管主导电区域1012在制程上的相互干扰，保证绝缘栅双极晶体管区域1011和快恢复二极管主导电区域1012的性能，进而提升半导体装置100的可靠性。

结合图5所示，介质层13可以主要包括第一介质层131和第二介质层132，第一介质层131与绝缘栅双极晶体管区域1011与快恢复二极管主导电区域1012的相对应，第二介质层132与快恢复二极管过渡区域1013相对应，第一介质层131上开设有多个间隔设置的接触孔1311，发射极金属层14穿设接触孔1311且与第一主面81相接触，第二介质层132为连续的层体且阻挡在发射极金属层14和第一主面81之间。

具体地，介质层13能够对阱区11进行保护，降低半导体装置100的损坏风险，通过使第一介质层131与绝缘栅双极晶体管区域1011与快恢复二极管主导电区域1012的相对应，并且在第一介质层131上开设多个间隔设置的接触孔1311，这样发射极金属层14可以穿设接触孔1311与第一主面81的发射极金属层14或阱区11相接触，保证绝缘栅双极晶体管区域1011与快恢复二极管主导电区域1012的电流的正常导出，保证绝缘栅双极晶体管区域1011与快恢复二极管主导电区域1012的正常工作。

进一步地，通过使第二介质层132与快恢复二极管过渡区域1013相对应，并且将第二介质层132设置为连续的层体，使介质层13可以阻挡在发射极金属层14和第一主面81之间，这样可以使介质层13对过渡区的第一主面81进行更加可靠的保护，提升快恢复二极管过渡区域1013的结构可靠性。

结合图3所示，两个第一连接沟槽40中的一个的至少部分将第三子沟槽311远离第四子沟槽312的一端连接，两个第一连接沟槽40中的另一个的至少部分将第五子沟槽313远离第四子沟槽312的一端连接。

具体地，第二沟槽30可以主要包括：第二主沟槽32和第二间隔沟槽31，第二主沟槽32为多个，并且分别位于多个第二间隔沟槽31第二方向的两侧，多个第二主沟槽32的一端与第三子沟槽311远离第四子沟槽312的一端均相互平齐，多个第二主沟槽32的另一端与第五子沟槽313远离第四子沟槽312的一端均相互平齐。

通过使两个第一连接沟槽40中的一个将多个第二沟槽30的一端连接，另一个将多个第二沟槽30的另一端连接，即：两个第一连接沟槽40中的一个在第二方向上延伸设置时，其至少部分将多个第三子沟槽311远离第四子沟槽312的一端连通，并且其另一部分将多个第二主沟槽32的一端连通，两个第一连接沟槽40中的另一个在第二方向上延伸设置时，其至少部分将多个第五子沟槽313远离第四子沟槽312的一端连通，并且器另一部分将多个第二主沟槽32的另一端连通，从而可以保证第一连接沟槽40对快恢复二极管主导电区域1012和过渡区域1013的围闭，保证半导体装置100的工作性能。

需要说明的是，第一沟槽20、第二沟槽30、第一连接沟槽40、第二连接沟槽50和第三连接沟槽60内的工艺相同，均可以在其内部生成氧化绝缘层70并沉积多晶硅71，并且可以将第一沟槽20、第二沟槽30、第一连接沟槽40、第二连接沟槽50和第三连接沟槽60的宽度设置地相同，深度设置地相同，从而可以使第一沟槽20、第二沟槽30、第一连接沟槽40、第二连接沟槽50和第三连接沟槽60同步刻蚀而成，可以简化半导体装置100的工艺步骤。

结合图4所示，第一连接沟槽40和第二连接沟槽50在第一方向上的间隔距离为D1，第一连接沟槽40和第三连接沟槽60在第一方向上的间隔距离为D2，D1和D2满足关系式：D1＜D2。

具体地，第二连接沟槽50位于绝缘栅双极晶体管区域1011和快恢复二极管过渡区域1013之间，第三连接沟槽60位于快恢复二极管过渡区域1013和快恢复二极管主导电区域1012之间，第一连接沟槽40位于快恢复二极管过渡区域1013中且位于第二连接沟槽50和第三连接沟槽60之间。

通过将第一连接沟槽40和第二连接沟槽50在第一方向上的间隔距离设置地与多个第一沟槽20在第二方向上的间隔距离相同，这样可以方便第一连接沟槽40和第二连接沟槽50的制造，并且通过将第一连接沟槽40和第二连接沟槽50在第一方向上的间隔距离设置地小于第一连接沟槽40和第三连接沟槽60在第一方向上的间隔距离，这样可以增大快恢复二极管过渡区域1013的面积，提升对绝缘栅双极晶体管区域1011和快恢复二极管主导电区域1012的分隔作用。

进一步地，D2满足关系式：D2≥30μm。具体地，将第一连接沟槽40和第三连接沟槽60在第一方向上的间隔距离设置地不小于30μm，这样可以将快恢复二极管过渡区域1013的面积设置在合理范围内，避免快恢复二极管过渡区域1013的面积过小，从而可以更加有效可靠地将绝缘栅双极晶体管区域1011和快恢复二极管主导电区域1012分隔开，避免两个区域制程上的相互干扰，保证两个区域各自的性能，提升半导体装置100的可靠性。

需要说明的是，将第一连接沟槽40和第三连接沟槽60在第一方向上的间隔距离越大，对绝缘栅双极晶体管区域1011和快恢复二极管主导电区域1012的分隔作用就越好，但是同时也会造成半导体装置100整体面积的增大，因此，在实际生产中，可以根据实际应用场景和需求，选择合适的第一连接沟槽40和第三连接沟槽60在第一方向上的间隔距离，实现绝缘栅双极晶体管区域1011和快恢复二极管主导电区域1012的分隔作用与半导体装置100的整体面积之间的平衡。

下面结合图6-图12举例描述半导体装置100的制作方法，半导体装置100为RC-IGBT：

如图6所示，提供N-衬底材料。形成结构1。

如图7所示，在结构1基础上，刻蚀第一沟槽20、第二沟槽30、第一连接沟槽40、第二连接沟槽50和第三连接沟槽60，并在第一沟槽20、第二沟槽30、第一连接沟槽40、第二连接沟槽50和第三连接沟槽60内生长氧化绝缘层70。形成结构2。

如图8所示，在结构2基础上，沉积多晶硅71。形成结构3。

如图9所示，在结构3基础上，刻蚀多晶硅71，形成结构4。

如图10所示，在结构4基础上，依次注入P阱区11和N+发射极层12，形成结构5。

如图11所示，在结构5基础上，沉积介质层13，并在介质层13上刻蚀接触孔1311，形成结构6。

如图12所示，在结构6基础上，进行金属层溅射制备发射极金属层14，并依次进行背面N+场截止层15注入、背面P+集电极层16注入、背面FRD区域N+短路区17注入、激光退火、背面金属溅射制备集电极金属层18。最终形成如结构7的半导体装置100。

根据本发明实施例的半导体装置100的其他构成以及操作对于本领域普通技术人员而言都是已知的，这里不再详细描述。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。

尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims (14)

1.一种半导体装置，其特征在于，包括：

基体(80)，所述基体(80)具有第一主面(81)及与第一主面(81)相反侧的第二主面(82)；

第一导电类型的漂移层(10)，所述漂移层(10)设于第一主面(81)和第二主面(82)之间；

第一沟槽(20)，所述第一沟槽(20)从所述第一主面(81)朝向所述第二主面(82)延伸且到达所述漂移层(10)中，所述第一沟槽(20)在第一方向上延伸设置且为多个，多个所述第一沟槽(20)在第二方向上间隔设置，多个所述第一沟槽(20)中的一部分为第一间隔沟槽(21)，所述第一间隔沟槽(21)为多个包括在第一方向间隔设置的第一子沟槽(211)和第二子沟槽(212)；

第二沟槽(30)，所述第二沟槽(30)从所述第一主面(81)朝向所述第二主面(82)延伸且到达所述漂移层(10)中，所述第二沟槽(30)在第一方向上延伸设置且为多个，所述第二沟槽(30)在第一方向间隔设置于所述第一子沟槽(211)和所述第二子沟槽(212)之间；

第一连接沟槽(40)，所述第一连接沟槽(40)从所述第一主面(81)朝向所述第二主面(82)延伸且到达所述漂移层(10)中，所述第一连接沟槽(40)在第二方向上延伸设置，所述第一连接沟槽(40)为两个，两个所述第一连接沟槽(40)中的一个将多个所述第二沟槽(30)的一端连接，另一个将多个所述第二沟槽(30)的另一端连接。

2.根据权利要求1所述的半导体装置，其特征在于，多个所述第二沟槽(30)中在第二方向一侧邻近所述第一沟槽(20)的一个为第一边界沟槽(321)，多个所述第二沟槽(30)中在第二方向另一侧邻近第一沟槽(20)的一个为第二边界沟槽(322)，所述第一边界沟槽(321)、所述第二边界沟槽(322)和两个所述第一连接沟槽(40)共同围成的区域内部为快恢复二极管区域(1014)。

3.根据权利要求2所述的半导体装置，其特征在于，两个所述第一连接沟槽(40)中与所述第一子沟槽(211)相对应的一个与所述第一子沟槽(211)间隔设置，两个所述第一连接沟槽(40)中与所述第二子沟槽(212)相对应的一个与所述第二子沟槽(212)间隔设置。

4.根据权利要求3所述的半导体装置，其特征在于，还包括第二连接沟槽(50)，所述第二连接沟槽(50)从所述第一主面(81)朝向所述第二主面(82)延伸且到达所述漂移层(10)中，所述第二连接沟槽(50)在第二方向上延伸设置，所述第二连接沟槽(50)为两个，两个所述第二连接沟槽(50)中的一个将多个所述第一子沟槽(211)邻近所述第二沟槽(30)的一端连接，另一个将多个所述第二子沟槽(212)邻近所述第二沟槽(30)的一端连接。

5.根据权利要求4所述的半导体装置，其特征在于，多个所述第一沟槽(20)包括第一主沟槽(22)和多个所述第一间隔沟槽(21)，所述第一主沟槽(22)为多个且分别位于多个所述第一间隔沟槽(21)第二方向的两侧，所述第二连接沟槽(50)第二方向的两端分别与两侧的所述第一主沟槽(22)相连。

6.根据权利要求5所述的半导体装置，其特征在于，多个所述第一主沟槽(22)中邻近多个所述第一间隔沟槽(21)第二方向的一侧的一个为第三边界沟槽(221)，多个所述第一主沟槽(22)中邻近多个所述第一间隔沟槽(21)第二方向的另一侧的一个为第四边界沟槽(222)，所述第三边界沟槽(221)、所述第四边界沟槽(222)和两个所述第二连接沟槽(50)共同围成的区域外部为绝缘栅双极晶体管区域(1011)。

7.根据权利要求6所述的半导体装置，其特征在于，还包括第三连接沟槽(60)，所述第二沟槽(30)中的一部分为第二间隔沟槽(31)，所述第二间隔沟槽(31)包括第三子沟槽(311)、第四子沟槽(312)和第五子沟槽(313)，所述第三子沟槽(311)和所述第五子沟槽(313)分别设置于所述第四子沟槽(312)第一方向的两端且分别与所述第四子沟槽(312)间隔设置，所述第三连接沟槽(60)从所述第一主面(81)朝向所述第二主面(82)延伸且到达所述漂移层(10)中，所述第三连接沟槽(60)在第二方向上延伸设置，所述第三连接沟槽(60)为两个，两个所述第三连接沟槽(60)中的一个将多个所述第四子沟槽(312)的一端连接，另一个将多个所述第四子沟槽(312)的另一端连接。

8.根据权利要求7所述的半导体装置，其特征在于，两个所述第三连接沟槽(60)中的一个将多个所述第三子沟槽(311)邻近所述第四子沟槽(312)一端连接，另一个将多个所述第五子沟槽(313)邻近所述第四子沟槽(312)的一端连接。

9.根据权利要求7所述的半导体装置，其特征在于，多个所述第四子沟槽(312)第二方向的两侧的两个所述第四子沟槽(312)分别为第五边界沟槽(3121)和第六边界沟槽(3122)，所述第五边界沟槽(3121)、所述第六边界沟槽(3122)和两个所述第三连接沟槽(60)均位于所述快恢复二极管区域(1014)内且共同围成的区域内部为快恢复二极管主导电区域(1012)。

10.根据权利要求9所述的半导体装置，其特征在于，所述快恢复二极管区域(1014)中位于所述快恢复二极管主导电区域(1012)外部的部分为快恢复二极管过渡区域(1013)。

11.根据权利要求10所述的半导体装置(100)，其特征在于，所述第一主面(81)上设置有介质层(13)，所述介质层(13)背离所述第一主面(81)的一侧设置有发射极金属层(14)，所述介质层(13)包括第一介质层(131)和第二介质层(132)，所述第一介质层(131)与所述绝缘栅双极晶体管区域与所述快恢复二极管主导电区域(1012)的相对应，所述第二介质层(132)与所述快恢复二极管过渡区域(1013)相对应，所述第一介质层(131)上开设有多个间隔设置的接触孔(1311)，所述发射极金属层(14)穿设所述接触孔(1311)且与所述第一主面(81)相接触，所述第二介质层(132)为连续的层体且阻挡在所述发射极金属层(14)和所述第一主面(81)之间。

12.根据权利要求7所述的半导体装置，其特征在于，两个所述第一连接沟槽(40)中的一个的至少部分将所述第三子沟槽(311)远离所述第四子沟槽(312)的一端连接，两个所述第一连接沟槽(40)中的另一个的至少部分将所述第五子沟槽(313)远离所述第四子沟槽(312)的一端连接。

13.根据权利要求7所述的半导体装置，其特征在于，所述第一连接沟槽(40)和所述第二连接沟槽(50)在第一方向上的间隔距离为D1，所述第一连接沟槽(40)和第三连接沟槽(60)在第一方向上的间隔距离为D2，D1和D2满足关系式：D1＜D2。

14.根据权利要求13所述的半导体装置，其特征在于，D2满足关系式：D2≥30μm。