CN101330103A - 绝缘栅型晶体管以及逆变器电路 - Google Patents

Abstract

本发明提供一种绝缘栅型晶体管以及逆变器电路，在FWD内置型的绝缘栅型晶体管中改善二极管动作中的恢复特性。在每个IGBT单元中，形成阱状的P基区层(2)，在其正下方的背面一侧部分中形成集电区P+层(5)以及阴极N+层(4)，各个IGBT单元的P基区层(2)具有1)由主沟槽(6)贯通其底部(2BF)且具有发射区(3)的平坦区(2FR)，2)把平坦区(2FR)夹在中间的第1以及第2侧面扩散区(2SDR1、2SDR2)，第1侧面扩散区(2SDR1)位于阴极N+层(4)的正上方，两个侧面扩散区(2SDR1、2SDR2)的底部(2BS1、2BS2)的纵剖面形状构成缓慢变化的放射线，另外，如果把集电区P+层(5)用阴极N+层(4)置换，则本构造的特征部分还能够适用在功率MOSFET中。

Description

绝缘栅型晶体管以及逆变器电路

本申请是于2004年8月26日提交的、申请号为200410064437.8的、发明名称为“绝缘栅型晶体管以及逆变器电路”的中国专利申请的分案申请。

技术领域

本发明涉及具有绝缘栅(MOS构造)的晶体管(例如，绝缘栅型双极晶体管(以下，也称为IGBT。另外，这种IGBT也称为反导通型IGBT。)或者功率MOSFET等)，特别是，涉及在内部安装了起到续流二极管(以下，也简单地称为FWD。)作用的二极管单元且具有沟槽栅构造的绝缘栅型晶体管的构造及其制造技术。而且，本发明是谋求改善安装在绝缘栅型晶体管内的二极管单元的二极管动作中的恢复特性的技术。

背景技术

在驱动电机等负载的功率电子技术中，在额定电压为300V以上的区域中，从其特性出发，作为开关元件使用IGBT，而且，同时使用并联连接在该开关元件上的环流用的二极管(FWD)。

以下，简单地记述沟槽型IGBT的构造。即，在沟槽型IGBT中，在P+集电区层上形成N+缓冲层，在N+缓冲层上形成N-层。在N-层的表面上通过扩散P型杂质选择性地形成P基区，进而，在该P基区的表面上通过选择性地扩散高浓度的N型杂质，形成发射区。进而，形成从发射区到N-层的沟槽，在该沟槽的内壁形成氧化膜，在其中形成多晶硅栅极电极使得充填该沟槽。位于发射区及其正下方的N-层部分之间的P基区的部分成为沟道区。另外，在发射区表面的一部分区域上和P基区表面的中央部分区域上，形成发射极电极，在N+衬底的背面上形成漏极电极。

其次，记述具有上述构造的沟槽型IGBT的动作。在上述的构造中，如果在发射极电极与集电极电极之间施加预定的集电极电压VCE，在发射极电极与栅极电极之间施加预定的栅极电压VGE(即，使栅极导通。)，则沟道区反型成N型，形成沟道。通过该沟道，从发射极电极向N-层注入电子，根据该注入的电子，P+集电区层与N-层(N+缓冲层)之间被正向偏置，其结果，从P+集电区层注入空穴，N-层的电阻大幅度下降，IGBT的电流容量增大。这样，IGBT通过来自P+集电区层的空穴注入，降低了N-层的电阻。其次，说明IGBT从导通状态向截止状态的转移动作。在上述的构造中，如果在导通状态下使施加在发射极电极与栅极电极之间的栅极电压VGE成为0V或者反偏置(即，使栅极截止)，则反型成N型的沟道区返回到P型区，停止来自发射极电极的电子注入。通过该电子的注入停止，来自P+集电区层的空穴注入也停止。然后，滞留在N-层(N+缓冲层)中的电子和空穴或者分别向集电极电极和发射极电极逃逸，或者相互复合而消失。

接着，记述与具有上述构造的IGBT并联连接的FWD的基本构造。该二极管在由N-层构成的N-衬底的表面上形成阳极的P区，进而在其表面上形成阳极电极。在N-衬底的背面上顺序形成N+阴极层和阴极电极。

以下记述该构造的二极管的动作。在上述构造中，如果在阳极电极与N-层之间施加预定的阳极电压VAK(正向偏置)，而且如果阳极电压超过某个阈值，则阳极的P区与N-层之间被正向偏置，二极管导通。其次，如果在阳极电极与N-层之间施加反向偏置，则耗尽层从阳极P层向N-层一侧延伸，能够保持反向耐压。

图38中示出了把上述构造的二极管的状态从导通状态变更为截止状态时的该二极管的反向恢复时的电流波形。二极管在从导通状态转移到截止状态时，反方向瞬时流过电流。把沿着该反方向流过的电流的峰值称为「恢复电流Irr」，把该电流值从恢复电流Irr到0值时的电流变化的斜率比较平缓的二极管称为「软恢复」。另外，这里虽然没有图示，但是在反向恢复时当在二极管上施加电源电压时，该电压与电流的积成为「恢复损耗」。

一般，作为整流用二极管，需要导通状态时的恒定损耗(Vf)低，反向恢复时的损耗(恢复损耗)低，反向恢复时电流恢复平缓(软恢复)的二极管。

一般的逆变器电路是直流与交流的交换器，由作为开关元件的IGBT和续流二极管(FWD)构成，IGBT和FWD以4个元件或者6个元件，在电机的控制中使用。这样的逆变器电路的直流端子连接到直流电源，通过把各个IGBT通断，逆变器电路把直流电压变换为交流电压，向作为负载的电机供给交流电压。

在一般的逆变器电路中，由于作为负载的电机是电感性的，因此需要上述的续流二极管。负载的电感性意味着在由电流产生的磁场中存储能量，电流变化所存储的能量也变化。这里，把负载电感性的能量存储能力表现为「L」。如果切断在负载中流过的电流，则存储在L中的能量向要切断电流的物体释放，阻止电流的变化。如果瞬时释放存储在电机的L中的能量，则使IGBT的动作恶化，成为某种程度大小的电力，因此如果要由IGBT急剧地切断流过电机的电流，则根据所释放的能量，IGBT成为不能动作的状态。因此，由续流二极管迂回环流在IGBT的截止过程中流过电机的电流，使得流过电机的电流自身通过开关而不发生变化。更具体地讲，如果把直流电源与电机连接在一起，截止在电机上施加了电压的IGBT，则流过电机的电流通过存储在电机的L中的能量，经过续流二极管反向流过直流电流，电机成为与施加了反向直流电压等价的状态。如果改变IGBT的导通与关断的时间比例，则由于直流电压施加期间与反向流动期间的比例改变，因此能够平均地控制施加在电机上的电压。从而，如果使该比例正弦波形地变化，则不必通过IGBT的开关动作来急剧地切断电机的电流，而是能够通过开关动作从直流电源供给交流电压。为了进行这样的动作，逆变器电路需要与该IGBT反向串联的续流二极管，即，需要相对于与某个IGBT构成一对的该IGBT反向并联连接的续流二极管。而与IGBT同样地惯用为开关元件的功率MOSFET由于具有内部安装反向并联二极管的构造，因此在电路上没有在功率MOSFET的外部另外连接续流二极管的必要性。但是，MOSFET由于其能够通电的电流密度低，不适合于大电流的用途。而IGBT由于具有将纵向MOSFET衬底的N+层的底部改变为P+层的构造，因此在背面的P+集电区层与N+缓冲层之间形成了二极管，该二极管的耐压大致成为20V～50V范围内的值。这种值的耐压在使用该二极管作为内置FWD的情况下过高。因此，该耐压对于续流二极管成为过高的势垒，由于环流时发生的电压产生的发热，反而使IGBT的动作显著恶化。因此，虽然在元件内部流过大电流的这一点上可以说IGBT比MOSFET更有利，但是在把IGBT作为逆变器电路的开关元件使用的情况下，在电路上需要把上述另外的续流二极管连接到IGBT上。

根据IGBT在纵向MOSFET以后开发的经历和两者之间存在上述的优点以及缺点的观点，与纵向功率MOSFET相同，在IGBT内部装入起到续流二极管作用的二极管单元被认为是IGBT的当前技术课题，其结果至今为止提出了若干方案。

【专利文献1】特开2002-314082号公报

【专利文献2】特开2000-307116号公报

【专利文献3】特开平9-82954号公报

【专利文献4】特开平8-116056号公报

【专利文献5】特开平7-153942号公报

【专利文献6】特开平6-53511号公报

【专利文献7】特开平6-196705号公报

在特开平7-153942号公报以及特开平6-53511号公报中提出了在IGBT内部装入续流二极管的构造。在这些文献所提出的构造中，在背面一侧形成电子的供给源，使表面的P基区起到二极管的阳极的作用。但是，IGBT的P基区层由于决定IGBT的阈值电压Vth的值，因此必须把其表面浓度设定为1E18左右。

另一方面，在最近的二极管中，为了改善其恢复特性，阳极的杂质浓度设定为1E17和比较低的值。

因此，本申请发明者为了调查阳极的表面浓度对于恢复特性的影响，以图39所示的构造进行了模拟。即，被模拟的二极管的模型构造具备具有170μm的厚度以及55Ωcm电阻值的N-衬底、在该N-衬底的背面上形成的厚度1μm以及表面浓度6E18的N+层和在该N-衬底的表面上厚度3μm的阳极P层。而且，在模拟过程中，上述阳极P层的表面浓度设定为1E17和1E18。这时的寿命设定为10μsec。这时的二极管正向电压(Vf)在上述阳极P层的表面浓度为1E17时是1.23V，当上述阳极P层的表面浓度为1E18时是1.07V，具有15％左右的差别。特别是，图40示出恢复特性的模拟结果。从模拟结果可以理解，在上述阳极P层的表面浓度是1E17时和1E18时，恢复电流Irr也相差40％左右，而且，Qrr(沿着反方向流过的电流的总和)相差50％以上。如该模拟结果所示，阳极P层的表面浓度的值对于二极管的恢复特性产生了很大的影响。

因此，在特开平6-196705号公报中提出了用于改善在IGBT内置入了二极管时的该内置二极管的恢复特性的构造。即，在特开平6-196705号公报中，作为用于改善内置二极管的恢复特性的技术，公开了在表面的P层上形成P-层的构造。在该公报的本文中，记载了IGBT的沟道宽度是17μm，二极管的沟道宽度是5μm，基区层的表面浓度是5×1E18，而且，基区层的厚度是5μm。在该公报中，虽然没有记载基区层宽度，但如果从在该公报中公开的附图考虑，可以认为基区层宽度是总体的20％。因此，可以认为在表面的P层中形成P-层的效果小。特别是，在大电流时的恢复特性中，由于来自高浓度的基区层的空穴注入是支配性的，因此认为在该公报的上述提案中，大电流时的恢复特性的改善效果小。但是，如果单纯地加大设定该区域，则将引起反向漏电流以及反向耐压特性的恶化。从而，该公报的上述提案难以说对于内置FWD的恢复特性的改善是有效的提案。

另外，虽然对于FWD内置型的IGBT特别显著地产生这样的「内置二极管的恢复特性的改善」的问题点，但是这样的问题点可以说也是在FWD内置型的纵向MOSFET(功率MOSFET)中同样产生的技术课题。

发明内容

本发明是为了要打破这种技术的停滞状态而产生的，其主要目的在于把作为起到FWD作用的二极管单元安装在内部的同时，有效地改善具有沟槽栅构造的绝缘栅型晶体管器件(IGBT或者纵向MOSFET等)中的上述二极管单元的恢复特性。

与本发明的主题有关的绝缘栅型晶体管器件的特征是具备：具有第1主面以及第2主面的第1导电类型的半导体衬底；从上述半导体衬底的上述第1主面朝向上述半导体衬底内形成为阱状的第2导电类型的第1半导体层，具有第1侧面扩散区、与上述第1侧面扩散区相对的第2侧面扩散区和位于上述第1侧面扩散区与上述第2侧面扩散区之间的平坦区，上述平坦区的底面构成与上述第1主面大致平行的大致平坦面；从上述第1主面贯通上述第1半导体层的底面的主沟槽，上述主沟槽的底部位于上述半导体衬底内上述第1半导体层的正下方部分中；在上述主沟槽的上部底部以及侧面上形成的绝缘膜；形成在上述绝缘膜的整个面上来充填上述主沟槽的控制电极；从上述第1主面朝向上述第1半导体层的上述平坦区内形成的上述第1导电类型的第2半导体层，具有位于上述第1主面上的上表面、与上述上表面相对且构成底部的下表面和由上述上表面和上述下表面夹在中间且相互对准的第1以及第2侧面；形成在上述第2半导体层的上述上表面上以及上述第1半导体层的上述第1侧面扩散区上的第1主电极；从上述半导体衬底的上述第2主面朝向上述半导体衬底内形成的上述第1导电类型的第4半导体层；形成在上述半导体衬底的上述第2主面上且与上述第4半导体层电导通的第2主电极，上述第2半导体层的上述第1侧面与上述主沟槽的上述侧面结合，上述第1侧面扩散区的底面对于上述第1主面的深度，从其最大深度位置开始，朝向位于上述第1主面且与上述第1主电极结合的上述第1侧面扩散区的表面，连续而且平滑地逐渐变浅，同时，上述第2侧面扩散区的底面对于上述第1主面的深度，从其最大深度位置开始，朝向位于上述第1主面且与上述第1主电极结合的上述第2侧面扩散区的表面，连续而且平滑地逐渐变浅。

本发明提供一种绝缘栅型晶体管，具备：具有第1主面以及第2主面的第1导电类型的半导体衬底；从上述半导体衬底的上述第1主面朝向上述半导体衬底内形成的第2导电类型的第1半导体层，该第1半导体层具有构成与上述第1主面大致平行的大致平坦面的第1底面；从上述第1主面朝向上述半导体衬底内形成且具有比上述第1底面深的底部的主沟槽；在上述主沟槽的整个上述底部以及侧面上形成的绝缘膜；形成在上述绝缘膜的整个面上来充填上述主沟槽的控制电极；从上述第1主面朝向上述第1半导体层内形成的上述第1导电类型的第2半导体层，该第2半导体层具有位于上述第1主面上的上表面、与上述上表面相对且构成底部的下表面和由上述上表面和上述下表面夹在中间且相互对准的第1以及第2侧面；具有与上述第1半导体层的上述第1底面构成界面的表面、与上述界面相对的第3底面和由上述界面和上述第3底面夹在中间的第3侧面以及第4侧面的上述第1导电类型的第6半导体层；形成在上述第1主面中的上述第1半导体层的上表面上以及上述第2半导体层的上述上表面上的第1主电极；从上述半导体衬底的上述第2主面朝向上述半导体衬底内形成的上述第1导电类型的第4半导体层；形成在上述半导体衬底的上述第2主面上且与上述第4半导体层电导通的第2主电极，上述第2半导体层的上述第1侧面、与上述第2半导体层的上述下表面结合的上述第1半导体层的侧面、以及上述第6半导体层的上述第3侧面的各个侧面都与上述主沟槽的上述侧面结合，上述第6半导体层的杂质浓度比上述半导体衬底的杂质浓度高且比上述第4半导体层的杂质浓度低。

以下，根据附图与发明的效果、优点一起详细地叙述本发明主题的各个具体例子。

如果依据本发明的主题，则由于在绝缘栅型晶体管器件的每一个单元(例如IGBT单元或者纵向MOSFET单元)中设置第1侧面扩散区，因此当形成在该单元内的二极管单元(即，由第1主电极-第1半导体层-半导体衬底-第4半导体层-第2主电极构成的部分)中的二极管动作时，从第1半导体层注入的载流子(例如空穴)的数量比较少，能够格外地改善起到FWD作用的内置二极管的恢复特性。

附图说明

图1是示出本发明实施形态1的IGBT器件的单位单元的构造的纵剖面图。

图2是示出本发明实施形态1的IGBT器件的单位单元的另一个构造的纵剖面图。

图3是示出本发明实施形态1的IGBT器件的单位单元的另一个构造的纵剖面图。

图4是示出本发明实施形态1的IGBT器件的单位单元的另一个构造的斜视图。

图5是示出本发明实施形态2的IGBT器件的单位单元的构造的纵剖面图。

图6是示出本发明实施形态2的IGBT器件的单位单元的另一个构造的纵剖面图。

图7是示出本发明实施形态3的IGBT器件的单位单元的构造的纵剖面图。

图8是示出本发明实施形态3的IGBT器件的单位单元的另一个构造的纵剖面图。

图9是示出本发明实施形态3的IGBT器件的单位单元的另一个构造的纵剖面图。

图10是示出本发明实施形态3的IGBT器件的单位单元的另一个构造的纵剖面图。

图11是示出本发明实施形态3的IGBT器件的单位单元的另一个构造的斜视图。

图12是示出本发明实施形态4的IGBT器件的单位单元的构造的纵剖面图。

图13是示出本发明实施形态4的IGBT器件的单位单元的另一个构造的纵剖面图。

图14是示出本发明实施形态5的制造工艺的纵剖面图。

图15是示出本发明实施形态5的制造工艺的纵剖面图。

图16是示出本发明实施形态5的制造工艺的纵剖面图。

图17是示出本发明实施形态5的制造工艺的纵剖面图。

图18是示出本发明实施形态5的制造工艺的纵剖面图。

图19是示出本发明实施形态5的制造工艺的纵剖面图。

图20是示出本发明实施形态5的制造工艺的纵剖面图。

图21是示出本发明实施形态5的制造工艺的纵剖面图。

图22是示出本发明实施形态5的制造工艺的纵剖面图。

图23是示出本发明实施形态6的制造工艺的纵剖面图。

图24是示出本发明实施形态6的制造工艺的纵剖面图。

图25是示出本发明实施形态6的制造工艺的纵剖面图。

图26是示出本发明实施形态6的制造工艺的纵剖面图。

图27是示出本发明实施形态6的制造工艺的纵剖面图。

图28是示出本发明实施形态6的制造工艺的纵剖面图。

图29是示出本发明实施形态6的制造工艺的纵剖面图。

图30是示出本发明实施形态7的制造工艺的纵剖面图。

图31是示出本发明实施形态7的制造工艺的纵剖面图。

图32是示出本发明实施形态7的制造工艺的纵剖面图。

图33是示出本发明实施形态7的制造工艺的纵剖面图。

图34是示出本发明实施形态7的制造工艺的纵剖面图。

图35是示出本发明实施形态7的制造工艺的纵剖面图。

图36是示出本发明实施形态7的制造工艺的纵剖面图。

图37是示出逆变器电路的框图。

图38是二极管的恢复波形的模式图。

图39是示出在以往的问题验证中使用的模拟模型的构造的纵剖面图。

图40示出在以往的问题验证中使用的模拟结果。

图41是示出本发明实施形态4的变形例1的IGBT器件的单位单元构造的纵剖面图。

图42是示出本发明实施形态8的IGBT器件的单位单元的构造的纵剖面图。

图43是示出本发明实施形态9的IGBT器件的单位单元的构造的纵剖面图。

图44是示出本发明实施形态10的IGBT器件的单位单元的构造的纵剖面图。

图45是示出本发明实施形态10的变形例1的IGBT器件的单位单元的构造的纵剖面图。

图46是示出本发明实施形态10的变形例2的IGBT器件的单位单元的构造的纵剖面图。

图47是示出本发明实施形态10的变形例3的IGBT器件的单位单元的构造的纵剖面图。

图48是示出本发明实施形态10的变形例4的IGBT器件的单位单元的构造的纵剖面图。

图49是示出本发明实施形态10的变形例5的IGBT器件的单位单元的构造的纵剖面图。

图50是示出本发明实施形态10的变形例6的IGBT器件的单位单元的构造的纵剖面图。

图51是示出本发明实施形态10的变形例7的IGBT器件的单位单元的构造的纵剖面图。

图52是示出本发明实施形态10的变形例8的IGBT器件的单位单元的构造的纵剖面图。

图53是示出本发明实施形态11的IGBT器件的单位单元中的图形构造的俯视图。

图54是示出本发明实施形态11的变形例1的IGBT器件的单位单元中的图形构造的俯视图。

图55是示出本发明实施形态12的IGBT器件的单位单元中的图形构造的俯视图。

图56是示出本发明实施形态12的IGBT器件的单位单元中的图形构造的俯视图。

图57是示出本发明实施形态12的IGBT器件的单位单元中的图形构造的俯视图。

图58是示出本发明实施形态12的IGBT器件的单位单元中的图形构造的俯视图。

图59是示出本发明实施形态13的制造工艺的纵剖面图。

图60是示出本发明实施形态13的制造工艺的纵剖面图。

图61是示出本发明实施形态13的制造工艺的纵剖面图。

图62是示出本发明实施形态13的制造工艺的纵剖面图。

图63是示出本发明实施形态13的制造工艺的纵剖面图。

图64是示出本发明实施形态13的制造工艺的纵剖面图。

图65是示出本发明实施形态13的制造工艺的纵剖面图。

图66是示出本发明实施形态13的制造工艺的纵剖面图。

图67是示出本发明实施形态14的制造工艺的纵剖面图。

图68是示出本发明实施形态14的制造工艺的纵剖面图。

图69是示出本发明实施形态14的制造工艺的纵剖面图。

图70是示出本发明实施形态14的制造工艺的纵剖面图。

图71是示出本发明实施形态14的制造工艺的纵剖面图。

图72是示出本发明实施形态14的制造工艺的纵剖面图。

图73是示出本发明实施形态14的制造工艺的纵剖面图。

图74是示出本发明实施形态14的制造工艺的纵剖面图。

图75是示出本发明实施形态1的沟槽型功率MOSFET器件的单位单元构造的纵剖面图。

图76是示出本发明实施形态8的沟槽型功率MOSFET器件的单位单元的构造的纵剖面图。

具体实施方式

以下，记述把本发明的各个主题适用在沟槽栅型IGBT器件中的情况，而应该留意的是从以下所述的各个实施形态的记述中明确的各个技术的思想如后所述，对于具有沟槽栅构造的纵向MOSFET基本上也能够适用。

(实施形态1)

本实施形态的沟槽栅型IGBT器件的IGBT单元(IGBT单位单元+内置二极管单元)的特征点以及核心部分如参照后述的纵剖面图1所理解的那样，具备I)从第1导电类型(这里作为一个例子是N型)的半导体衬底1的第1主面1US朝向半导体衬底1的内部形成为阱状且具有其底面2BF形成为与第1主面1US大致平行的平坦面的平坦区2FR、与平坦区2FR结合的第1侧面扩散区2SDR1和与平坦区2FR结合而且经过平坦区2FR与第1侧面扩散区2SDR1相对的第2侧面扩散区2SDR2的第2导电类型(这里作为一个例子是P型)的第1半导体层(这里是P基区层或P基区)2，II)从第1主面1US贯通第1半导体层2的平坦区2FR以及其底面2BF，而且，具有在第1半导体衬底1内位于第1半导体层2的正下方部分的底部6B的主沟槽6(在其侧面6S上以及底部6B上全面地形成绝缘膜7的同时，用控制电极8充填主沟槽6的内部)，III)从半导体衬底1的第2主面1LS朝向半导体衬底内形成的第2导电类型的第3半导体层(这里是P层集电区层)5，IV)从半导体衬底1的第2主面1LS朝向半导体衬底内部形成而且与第3半导体层5邻接的第1导电类型的第4半导体层(这里是N+阴极层)4，V)第1侧面扩散区2SDR1的底面2BS1对于第1主面1US的深度DP1，从第1侧面扩散区2SDR1的底面2BS1与平坦区2FR的底面2BF的结合部分开始，即，从其最大深度位置开始，朝向位于第1主面1US且与第1主电极(这里是发射极电极)10结合的第1侧面扩散区2SDR1的表面，连续而且平滑地逐渐变浅，同时，VI)第2侧面扩散区2SDR2的底面2BS2对于第1主面1US的深度DP2，从第2侧面扩散区2SDR2的底面2BS2与平坦区2FR的底面2BF的结合部分开始，即，从其最大深度位置开始，朝向位于第1主面1US且与第1主电极10结合的第2侧面扩散区2SDR2的表面，连续而且平滑地逐渐变浅。而且，VII)第1侧面扩散区2SDR1位于二极管单元的第4导电层4的正上方。其它的结构部分如下。即，第1导电类型的第2半导体层(这里是N+型的发射区)3从第1主面1US朝向第1半导体层2的平坦区2FR内形成，而且，第2半导体层3具备位于第1主面1US的上表面3US，与该上表面3US相对构成底部的下表面3BS，由该上表面3US和该下表面3BS夹在中间相互对准的第1以及第2侧面3S1、3S2。而且，第2半导体层3的第1侧面3S1与主沟槽6的侧面6S整个面地结合。即，在本例中，隔开预定的间隔沿着第3方向D3排列的各个第2半导体层3经由主沟槽6贯通，从图1的纸面观看被左右分断。另外，第1主电极(这里是发射极电极)10形成在第2半导体层3的上表面上(未图示)以及第1半导体层2的第1以及第2侧面扩散区2SDR1、2SDR2上，第2主电极(这里是集电极电极)11形成在半导体衬底1的背面的第2主面1LS上，其结果，第2主电极11处于与第3以及第4半导体层5、4电导通的状态。在上述结构中，作为第3半导体层5与第4半导体层4相互邻接时的「邻接」是包括1)两者4、5在其之间完全不经过半导体衬底1的部分而相互接触的情况，2)两者4、5在其之间经过半导体衬底1的部分而相对配置的情况。这方面用语的意义在后述的所有实施形态以及各种变形例中都是妥当的。以下，遵循这一点更详细地记述该IGBT单元的构造。

图1是示出本发明实施形态1的二极管内置型的沟槽栅型IGBT的构造的纵剖面图。图1中，第1方向D1相当于用栅极电极8充填的主沟槽6，P基区层2，P+集电区层5以及N+阴极层4各自的排列方向(从而，也称为主沟槽排列方向)，对此，在同一个面内与第1方向D1正交的第2方向D2示出主沟槽6以及P基区层2的深度方向或者半导体衬底1的厚度方向(因此，也把第2方向D2称为主沟槽深度方向)。另一方面，与图1的纸面正交的第3方向D3是主沟槽6，P基区层2，P+集电区层5以及N+阴极层4各自的延伸方向，从而也称为主沟槽延伸方向。在该纵剖面图中，在N-衬底1的表面1US上，通过选择性地扩散P型的杂质，选择性地形成阱状的P基区2，进而在该P基区2的表面上通过选择性地扩散与半导体衬底1的杂质浓度相比较浓度高的N型杂质，形成发射区3。而且，从发射区3的表面贯通发射区3以及P基区2直到N-层1内形成第1沟槽即主沟槽6，在该主沟槽6中，经过栅极绝缘膜7，形成栅极电极8。进而，P基区层2具有随着从第1沟槽6开始远离第1方向D1，其扩散深度DP1、DP2变浅的侧面扩散区2SDR1、2SDR2。如上所述，在主沟槽(第1沟槽)6的内部形成栅极绝缘膜7，在栅极绝缘膜7的上部，形成多晶硅的栅极电极8。对于第1方向D1位于栅极电极8的正下方的P基区2的平坦区2FR的部分成为该IGBT单位单元的沟道区。另外，层间绝缘膜9也经过栅极绝缘膜7，沿着沟槽延伸方向D3形成，使得覆盖主沟槽6内的栅极电极8的上表面以及N+发射区3的上面即表面。图1中，在N+发射区3的表面上形成栅极绝缘膜7，但实际上，在图1描绘的部分以外的区域中，通过部分地去除该区域中的层间绝缘膜9及其正下方的栅极绝缘膜7，在部分地露出的N+发射区3的表面一部分(未图示)上，形成例如由Al构成发射极电极(第1主电极)10。除此以外，如图1明示的那样，在位于第1主面1US的P基区2的表面上，即，在该表面中央部分区域(平坦区2FR的上表面)上以及两个侧面扩散区2SDR1、2SDR2的上表面上也全面地形成发射极电极10。另一方面，在N-衬底1的下表面1LS上，分别形成P+集电区层5和N+阴极层4使得相互邻接，进而，集电极电极(第2主电极)11分别与P+集电区层5和N+阴极层4电连接且机械性连接。

其次，记述本IGBT单元中的IGBT元件(也简单地称为IGBT)的动作。在图1的构造中，如果在发射极电极与集电极电极之间施加预定的集电极电压VCE，在发射极电极10与栅极电极8之间施加预定的栅极电压VGE，即，如果使栅极导通，则沟道区反型为N型，形成沟道。通过该沟道，电子从发射极电极10注入到N-层(半导体衬底)1。根据该注入的电子，P+集电区层5与N-层1之间被正向偏置，空穴从P+集电区层5注入到N-层1内，其结果，N-层1的电阻大幅度下降，IGBT的电流容量格外提高。与此相反，从本IGBT的导通状态向截止状态的转移动作如下。在图1的构造中，如果使发射极电极10与栅极电极8之间在导通期间中加入的栅极电压VGE成为0或者反偏置值，即，使栅极截止，则反型成N型的沟道区返回到P型区，停止来自发射极电极10的电子注入。通过该电子注入的停止，来自P+集电区层5的空穴的注入也停止。然后，滞留在N-层1内的电子和空穴分别向集电极电极5以及发射极电极10逃逸，或者相互复合而消失。另外，在截止状态下，加入在发射极电极10与集电极电极5之间的集电极电压VCE由N-层1的杂质浓度及其厚度决定。

另外，在本IGBT单元中，在N-衬底下表面1LS形成N+阴极层4使得与P+集电区层5邻接。因此，如果用存储在外部的负载L(未图示)中的能量在本IGBT上施加电压VEC，则在由N+阴极层4，N-衬底1以及N-衬底上表面1US一侧的P基区层2形成的二极管单元中流过正向电流。即，该二极管单元成为导通状态，起到相对应的IGBT单位单元保护用的FWD作用。即，根据该N+阴极层4形成的内置二极管起到代替以往的反向并联连接的续流二极管的作用。

进而，在二极管单元导通了的状态下，然后，如果串联连接到该二极管单元上的IGBT(未图示)向导通状态转移，则来自该二极管单元中的P基区层2的空穴注入以及来自阴极N+层4的电子注入都停止。然后，滞留在衬底1内的残余载流子，即滞留在N-层1内的电子和空穴分别向集电极电极11以及发射极电极10一侧逃逸，或者相互复合而消失。这时，在该二极管单元中如已经叙述的那样流过恢复电流。

一般，已知二极管的恢复电流依赖于二极管阳极附近的载流子的密度。根据该现象，如果能够抑制来自P基区层的空穴注入，则能够降低阳极附近的载流子密度，因此在二极管从导通状态向截止状态转移时的恢复动作中，恢复电流减小。

在本实施形态的IGBT的构造中，与以往的IGBT构造相比较，在每一个主沟槽6或每一个IGBT单位单元中，单独或部分地形成P基区层2，而且，没有由主沟槽6分断的P基区层2的各个侧面部分2SDR1，2SDR2形成为构成其底部剖面形状从最大底部缓慢持续倾斜的放射线的侧面扩散区，而且，在各个侧面扩散区上表面上整个面地形成发射极电极10。因此，该二极管单元导通时的各个侧面扩散区2SDR1、2SDR2的空穴量注入与以往的IGBT的构造相比较被格外地抑制。通过该被抑制的空穴注入，二极管单元的阳极附近中的载流子密度格外下降，其结果，降低了恢复电流。

<实施形态1的变形例1>

本变形例以及后述的变形例2的特点在于还设置了从第1主面1US贯通第1侧面扩散区2SDR1的底面2BS1且在半导体衬底1内具有位于第1侧面扩散区2SDR1的正下方部分处的底部12B的辅助沟槽12。当然，对于第2侧面扩散区2SDR2，也可以设置同样的辅助沟槽12。

例如，如图2的纵剖面图所示，以沿着主沟槽排列方向D1相互对准的分别属于各个IGBT单位单元的两个侧面扩散区(2SDR1、2SDR1)，(2SDR2、2SDR2)之间插入的形态，换言之，贯通从各个侧面扩散区2SDR1、2SDR2的底面2BS1、2BS2与第1主面1US的结合部分以及其附近部分朝向半导体衬底1内部相对的两个侧面扩散区的一部分的同时，沿着主沟槽延伸方向D3形成与主沟槽6平行延伸的第2沟槽或者辅助沟槽12。

设置这样的辅助沟槽12的优点或者着眼点如下。即，由于各个侧面扩散区2SDR1、2SDR2中的电场与没有侧面扩散的区域即平坦区2FR相比较过强，其结果易于导致反向漏电流以及耐压的降低。因此，如上所述，通过在主沟槽6与辅助沟槽12之间形成侧面扩散区，以辅助沟槽12的沟槽形缓和侧面扩散区中的电场强度，能够防止反向漏电流以及耐压的降低。

这里，主沟槽6的中心轴与第1侧面扩散区2SDR1一侧的辅助沟槽12的中心轴的间隔d1，主沟槽6的中心轴与第2侧面扩散区2SDR2一侧的辅助沟槽12的中心轴的间隔d2在图2的例子中相互相同，而一般两个间隔d1、d2也可以相互不同。另外，关于各个辅助沟槽12的第1方向D1的宽度尺寸12W不必与主沟槽6的宽度尺寸6W一致，同样，关于各个辅助沟槽12的第2方向D2的深度尺寸D也不必与主沟槽6的深度尺寸一致。但是，如图2所示，使宽度尺寸12W与宽度尺寸6W相互一致将带来制造上的优点，同样，通过使辅助沟槽12的底部12B的深度尺寸D与主沟槽6的底部6B的深度尺寸相互一致也带来制造上的优点。另外，如上所述，通过设定d1＝d2也将带来制造上的优点。进而，充填各个辅助沟槽12内部的材料既可以是金属材料也可以是绝缘性材料。在每一种情况下，在上述制造上的优点方面都没有差异。其中，在各个辅助沟槽12的底部12B上及其侧面上整个面地形成栅极绝缘膜，用多晶硅那样的导电物质充满各个辅助沟槽12内部的构造由于与主沟槽6一侧构造的制造工艺相匹配，因此也同样带来制造上的优点。

<实施形态1的变形例2>

为了进一步缓和各个侧面扩散区2SDR1、2SDR2中的电场强度，如图3的纵剖面图所示，也可以形成两条辅助沟槽(第2沟槽)12把分别属于各个IGBT单位单元同时相互对准的两个侧面扩散区(2SDR1、2SDR1)，(2SDR2、2SDR)夹在中间。这种情况下，各个辅助沟槽12在相对应的侧面扩散区2SDR1、2SDR2的底面2BS1、2BS2的内部，仅贯通靠近该侧面扩散区2SDR1、2SDR2的底面2BS1、2BS2与平坦区2FR的底面2BF的结合部分，第1以及第2侧面扩散区2SDR1、2SDR2的各个底面2BS1、2BS2仍到达第1主面1US。

<实施形态1的变形例3>

图4是示出本变形例的IGBT单元构造的斜视图，而且，还示出在用第1方向D1以及第2方向D2规定的面中沿着纵向切断了主沟槽6的剖面构造。另外，图4中，为了图示的方便，并没有图示与P基区层2的各个部分2FR、2SDR1、2SDR2的上表面整个面结合的与图1的电极10相当的发射极电极。

图4所示的构造的特征点与图1的构造相对照，各个IGBT单位单元对于主沟槽延伸方向D3，具有平坦区2FR，与该区域2FR结合的与图1的第1侧面扩散区相当的第1侧面扩散区2SDR1，与平坦区2FR相结合而且经过平坦区2FR在主沟槽延伸方向D3与第1侧面扩散区2SDR1相对的第2侧面扩散区2SDR2。从而，对于主沟槽延伸方向D3相互相邻的两个IGBT单位单元的每一个的第1侧面扩散区2SDR1以与相对一方的IGBT单位单元的第1侧面扩散区2SDR1在第1主面1US上相互接触的形态相互对准。关于该主沟槽延伸方向d3的构造对于第2侧面扩散区2SDR2也是妥当的。而且，各个第1侧面扩散区2SDR1位于第4半导体层4的正上方。另外，在图4中，各个发射区3仅在相对应的IGBT单位单元中的第2半导体层2的平坦区2FR内，以沿着主沟槽延伸方向D3延伸的形态存在。与此不同，各个主沟槽6以横切或者交叉全部沿着主沟槽延伸方向D3排列而且沿着主沟槽排列方向D1延伸的相互对准的第1侧面扩散区2SDR1以及相互对准的第2侧面扩散区2SDR2的形态，沿着主沟槽延伸方向D3延伸。

在图4的构造中当然也能够得到与图1的构造同样的作用效果。

(实施形态2)

图5是示出本实施形态一例的IGBT单位单元附近的构造的纵剖面图。在图5的构造中，与图1的IGBT单元构造相比较，在第1半导体层2的阱内，以贯通该P基区层2的形态形成两个主沟槽6，其结果，第1半导体层2的平坦区2FR由两个主沟槽6夹在中间。而且，位于N+阴极层4的正上方n处的第1侧面扩散区2SDR1的底面2BS1的深度DP1从与相对应的主沟槽6的侧面结合的最大深度位置出发，朝向与第1主面1US的接合部分逐渐变浅，使得底面2BS1构成放射线形的纵剖面形状，同样，第2侧面扩散区2SDR2的底面2BS2的深度DP2从与相对应的主沟槽6的侧面结合的最大深度位置出发，朝向与第1主面1US的接合部分逐渐变浅，使得底面2BS2构成放射线形的纵剖面形状。而且，在由两个第1沟槽6夹在中间的平坦区2FR的上表面上，对于第1方向D1形成相互对准的两个N+发射区层3(虽然没有图示，但是与图1的构造相同，该层3直接与发射极电极10连接)，在由两个N+发射区层3的每一个的第2侧面3S2夹在中间的N-层1的第1主面1US上，直接形成发射极电极10，如上所述，在位于第1沟槽6的相反一侧的P基区层2内，形成第1以及第2侧面扩散区2SDR1、2SDR2。

在本构造中，由于也在P基区层2的侧面扩散区2SDR1、2SDR2上形成发射极电极10，因此可以得到在该二极管单元的导通动作时抑制来自各个侧面扩散区2SDR1、2SDR2的空穴的注入量，该二极管单元的阳极附近的载流子密度下降，恢复电流降低这样的作用效果。

另外，在图5的构造中，在二极管区内，仅形成IGBT元件的P基区层2的侧面扩散区2SDR1、2SDR2。因此，当形成IGBT元件的P基区时，仅部分地形成P基区层就能够得到本构造。

另外，在侧面扩散区2SDR1、2SDR2中，与通常那样扩展形成的具有平坦底面的P基区层相比较，由于格外地减少空穴的注入量，因此阳极附近的载流子密度急剧下降，二极管单元的恢复电流值下降。

<实施形态2的变形例1>

也能够把在实施形态1的各个变形例中记述的辅助沟槽12适用在图5例示的实施形态2的构造中，能够得到同样的作用效果。图6的纵剖面图示出这样的适用例子。图6的辅助沟槽(第1以及第2辅助沟槽)12相当于图2的辅助沟槽12(第1以及第2辅助沟槽)。

另外，在图6的构造中，在二极管区域内，仅形成IGBT元件的P基区层2的侧面扩散区2SDR1、2SDR2。因此，当形成IGBT元件的P基区层时，仅部分地形成P基区层就能够得到本构造。

另外，在图6构造中的侧面扩散区2SDR1、2SDR2中，由于与通常构成的具有平坦底面的P基区相比较，格外地减少空穴的注入量，因此阳极附近的载流子密度急剧下降，二极管单元的恢复电流值降低。

(实施形态3)

本实施形态的核心部分如从后述图7的纵剖面图例示的构造所理解的那样，在于(I)还具备从第1主面1US朝向半导体衬底1内形成，而且对于第1方向D1隔开预定的距离13W与第1侧面扩散区2SDR1相对的第2导电类型的阱层WL，(II)在第1主面1US内，在被阱层WL的底面2BS与第1主面1US的结合部分和第1侧面扩散区2SDR1的底面2BS1与第1主面1US的结合部分夹在中间的阱间区1USWR上，也形成第1主电极10，而且，(III)在阱间区1USWR正上方的第1主电极10的部分与位于该阱间区1USWR正下方的半导体衬底1的部分之间形成呈现肖特基结的硅化物薄膜(例如由铂和硅构成的硅化物层)13或者具有比第1半导体层2以及阱层WL小的杂质浓度而且具有比第1半导体层1、阱层WL以及阱间区1USWR上方的第1主电极10的部分还薄的厚度的第2导电类型的半导体薄膜(这里是浅的P-层)13。以下，根据附图具体地记述。

图7是示出本实施形态一例的IGBT单位单元附近的构造的纵剖面图。在图7的构造中，与图1的IGBT单元的构造相比较，沿着第1方向D1相邻的两个P基区层2的各个侧面扩散区2SDR1、2SDR对于第1方向D1隔开距离13W相对，而且，在由这些相对的侧面扩散区2SDR1、2SDR夹在中间的N-层1的部分的上表面1USWR上，直接地整个面地形成发射极电极10，而且，在阱间区1USWR正下方的N-层部分与阱间区1USWR正上方的发射极电极部分之间，例如整个面地形成硅化物膜那样的构成肖特基结的薄膜13，或者构成以上述定义赋与了意义的浅P-层的半导体薄膜13。因此，在薄膜13的背面与阱间区1USWR正下方的N-层部分的界面中，形成肖特基结或者以其为标准的状态。其它的构造与图1构造中的对应部分相同。图7构造中的IGBT单位单元的动作基本上与图1的IGBT单位单元的动作相同。

本实施形态在图7构造中的二极管单元作为FWD进行二极管动作时显现了其存在意义。即，在图7的构造中，首先，从构成肖特基结的硅化物薄膜13或者构成浅P-层的半导体薄膜13作为多数载流子的电子注入到阱间区1USWR正下方的N-层部分中，然后，从P基区层2注入空穴，注入空穴的一部分与从硅化物薄膜13或者半导体薄膜13注入的上述电子结合而消失。其结果，图7的构造与图1的构造相比较，能够更进一步降低P基区层正下方的载流子密度。因此，由于使用薄膜13产生的肖特基结或者浅P-层，进一步抑制来自P基区层2的空穴的注入量，因此能够进一步降低阳极附近的载流子密度，在二极管单元从导通状态向截止状态转移时的恢复动作中进一步减小恢复电流。

另外，图7的构造与图1的构造相比较，由于进一步扩展起到栅极作用的第1沟槽6的中心轴间隔，因此可以说在IGBT的反向耐压的保持方面存在问题，然而由于能够自由地设定薄膜13的表面积或者阱间区1USWR的间隔13W，因此通过该表面积或者间隔13W的适当选择，能够缓和上述的问题点。

<实施形态3的变形例1>

本变形例的核心在于还具备「在第1主面1US的阱间区1USWR中，具有位于薄膜13(硅化物薄膜13或者半导体薄膜13)正下方的半导体衬底1的部分中的底部12的辅助沟槽12」这一点。

即，在图7的构造中，不仅是侧面扩散区，而且构成肖特基结的硅化物薄膜13或者构成浅P-层的半导体薄膜13中的电场强度也升高，而且，由于构成肖特基结的硅化物薄膜13或者构成浅P-层的半导体薄膜13的功函数比较小，因此与PN结相比较，载流子的漏泄量增大。从而，如图8所示，在形成肖特基结或者浅P-层的区域中，以与主沟槽6平行延伸的形态形成作为第2沟槽的辅助沟槽12。这样，图8的辅助沟槽12由于是在形成肖特基结或者浅P-层的薄膜13的正下方，而且延伸到由两个侧面扩散区2SDR、2SDR1夹在中间的N-层1内部，因此通过该辅助沟槽12的存在，能够缓和加入在肖特基结或者浅P-层上的电场强度，能够有效地防止反向漏电流以及耐压的降低。另外，在辅助沟槽12的上表面与发射极电极10的界面中，存在合金膜(当薄膜13形成硅化物薄膜时)或者浅P-层(当薄膜13形成浅P-层时)(图8中未图示)(这一点对后述的图9以及图10的各个沟槽12也是妥当的)。从而，在辅助沟槽12的边缘周围存在薄膜13。

<实施形态3的变形例2>

本变形例的要点在于还设置了「在第1主面1US的阱间区1USWR中，具有位于薄膜13(硅化物薄膜13或者半导体薄膜13)正下方附近的半导体衬底1的部分中的底部12B的多个辅助沟槽12。」。

即，如图9的纵剖面图所示，还能够把图8例示的辅助沟槽12做成2条以上。另外，这时通过削除相对应的侧面扩散区2SDR1、2SDR的一部分使得形成各个辅助沟槽12，还能够实现电场强度的进一步缓和。特别是如图9那样，用第2沟槽12包围构成肖特基结的硅化物13或者构成浅P-层的半导体薄膜13的构造对于抑制半导体薄膜13中的漏电流十分有效。

<实施形态3的变形例3>

本变形例的要点在于「多个辅助沟槽12内相互邻接的辅助沟槽中的中心轴间距离d2、d3设定为比多个辅助沟槽12内最接近第1半导体层中的主沟槽6的辅助沟槽与该主沟槽6之间的中心轴间距离d1小」(d2＜d1，d3＜d1)。

即，如图10所示，经过构成肖特基结的硅化物薄膜13或者浅P-层的半导体薄膜13相互邻接的第2沟槽12之间的间隔d2、d3(这里d2＝d3)设定为比第1沟槽6与其相邻的第2沟槽12的间隔d1狭窄。通过做成这样的结构，能够更进一步缓和作为漏电流的原因的硅化物薄膜13或者半导体薄膜13中的电场强度，能够更进一步改善肖特基结或者浅P-层中的漏电流。

<实施形态3的变形例4>

图11的斜视图中示出本变形例的构造。该构造是把图7中记述的特征性的构造(设置硅化物薄膜13或者半导体薄膜13这一点)应用在图4的构造中的例子，这里也能够得到与图7的构造同样的作用效果。

(实施形态4)

本实施形态是把在实施形态3中记述的特征性的构造(设置硅化物薄膜13或者半导体薄膜13这一点)适用在图5等中例示的实施形态2的构造中的情况，在这里也能够得到与实施形态3同样的作用效果。以下，根据附图详细叙述。

图12是示出本实施形态的IGBT单位单元附近的构造的纵剖面图。图12的构造与图7的IGBT单位单元构造相比较，在由P基区层2内的2个主沟槽6夹在中间的平坦区2FR内而且由相互对准的发射区层3夹在中间的第1主面1US上，直接形成发射极电极10，而且，在各个主沟槽6相反一侧中的P基区层2的侧面部分中形成侧面扩散区2SDR1、2SDR这一点不同，其它各个点与图7的构造相同。从而，本实施形态也与图7的构造相同，能够控制P基区层正下方的载流子密度。因而，通过使用构成肖特基结的硅化物薄膜13或者构成浅P-层的半导体薄膜13抑制来自P基区层的空穴的注入，能够降低阳极附近的载流子密度，在二极管单元从导通状态变化到截止状态时的恢复动作中，能够更进一步减小恢复电流。

另外，在图12的构造中，在二极管区域内仅形成IGBT元件的P基区层2的侧面扩散区2SDR1、2SDR2(2SDR)。因此，当形成IGBT元件的P基区层时，仅部分地形成P基区层就能够得到本构造。

另外，在图12构造中的侧面区2SDR1、2SDR2(2SDR)中，与通常那样扩散构成的具有平坦底面的P基区相比较，由于格外地减少空穴的注入量，因此阳极附近的载流子密度急剧下降，二极管单元的恢复电流值降低。

另外，如图13所示，也可以在图12的构造中设置多个辅助沟槽12，在这种情况下，如已经叙述的那样进行耐压降低以及漏电流的控制。

另外，在图13的构造中也在二极管区域内仅形成IGBT元件的P基区层2的侧面扩散区2SDR1、2SDR2(2SDR)。从而，当形成IGBT元件的P基区层时，仅部分地形成P基区层就能够得到本构造。而且，在图13的构造中的侧面扩散区2SDR1、2SDR2(2SDR)中，与通常那样扩散构成的具有平坦底面的P基区相比较，由于格外地减少空穴的注入量，因此阳极附近的载流子密度急剧下降，二极管单元的恢复电流值降低。

<实施形态4的变形例1>

图41示出本变形例的构造。如果把图41的构造与成为其基础的图12的构造相比较，则在本变形例中，在把区域2FR和第1侧面扩散区2SDR1分离的主沟槽6的附近，重新设置贯通P阱层的辅助沟槽12的同时，通过用绝缘膜覆盖其表面整体使得夹在两个沟槽6、12中的P型的区域14FR无效。

即，辅助沟槽12把构成二极管单元的主要部分的第1主侧面扩散区14和平坦的第1无效区14FR分离，在辅助沟槽12的底部12B及其侧面的整个面上形成绝缘膜，多晶硅等充填材料经过上述绝缘膜充填辅助沟槽12。第1无效区14FR的底面14FRBS比两个沟槽6、12的底部6B、12B浅，位于第1主面1US的该区域14FR的表面14FRUS在整个面上用绝缘膜(层间绝缘膜)14IF覆盖，与第1主电极10电绝缘。另外，无效区14FR不仅在第1侧面扩散区2SDR1一侧，而且同样设置在第2侧面扩散区一侧。换言之，在一个P型阱内左右对称地设置辅助沟槽12以及无效区14FR(第1以及第2主侧面扩散区，第1以及第2辅助沟槽，第1以及第2无效区，第1以及第2层间绝缘膜)。

如以上那样，在用绝缘膜整体地覆盖无效区14FR的表面14FRUS及其两个侧面的情况下，无效区14FR最早不能够作为二极管单元的一部分动作，完全没有来自无效区14FR的空穴注入量的部分，空穴向半导体衬底1的注入量减少，能够降低阳极附近的载流子密度，其结果，能够使二极管单元的恢复电流降低。

另外，在图41的构造中，在二极管区域内仅形成IGBT元件的P基区层2的第1以及第2主侧面扩散区14。从而，当形成IGBT元件的P基区层时，仅部分地形成P基区层就能够得到本构造。

另外，在图41的构造中的第1以及第2主侧面扩散区14中，与通常那样扩散构成的具有平坦底面的P基区相比较，由于格外地减少空穴的注入量，因此阳极附近的载流子密度急剧下降，二极管单元的恢复电流值降低。

另外，还能够把图14所示的第1以及第2主侧面扩散区14、第1以及第2沟槽6、第1以及第2辅助沟槽12、第1以及第2无效区14FR、第1以及第2层间绝缘膜14IF的特征性的构成要素适用在图13的结构中，这时，也能够得到对于图41所述的作用效果。而且，在这样的变形例中，在二极管区内也仅形成IGBT元件的P基区层2的第1以及第2主侧面扩散区14。因此，当形成IGBT元件的P基区层时，仅部分地形成P基区层就能够得到本构造。进而，在该变形例的构造中的第1以及第2主侧面扩散区14中，与通常那样扩散构成的具有平坦底面的P基区相比较，由于格外地减少空穴的注入量，因此阳极附近的载流子密度急剧下降，二极管单元的恢复电流值降低。

以下记述本发明的制造方法。

(实施形态5)

图14～图22是示出用于制造图1的器件的各个工艺中的器件构造的纵剖面图。在图14所示的工艺中，首先，准备成为N-衬底或者N-层的N型硅衬底1。接着，在图15所示的工艺中，在N-层1的表面上选择性地形成各个IGBT单位单元用的P基区层2。这时，各个P基区层2具备平坦区2FR和第1以及第2侧面扩散区2SDR1、2SDR2。接着，在图16所示的工艺中，在与P基区层2的中央相当的平坦区2FR内，选择性地形成发射区3。接着，在图17所示的工艺中，形成从P+发射区层3到达N-衬底1的沟槽(主沟槽)6，在沟槽6的内部整个面地形成绝缘膜7。接着，在图18所示的工艺中，在N-衬底1的表面上形成作为导电物质的多晶硅层，然后通过把多晶硅层腐蚀，形成把沟槽6内整体充填的多晶硅8。接着，在图19所示的工艺中，在从N+发射区层3的表面形成的沟槽6的上部形成层间绝缘膜9。接着，在图20所示的工艺中，在N-衬底1的表面上形成与P基区层2的平坦区2FR以及两个侧面扩散区2SDR1、2SDR2连接的发射极电极10。接着，在图21所示的工艺中，在N-衬底1的背面1LS上形成阴极N+层4。接着，在图22所示的工艺中，在N-衬底1的背面1LS上形成集电区P+层5。然后，通过在背面1LS上形成集电极电极(未图示)，能够得到图1的内置二极管单元型的IGBT器件。

(实施形态6)

图23～图29是示出用于制造图2的IGBT器件的各个工艺中的器件构造的纵剖面图。在图23所示的工艺中，首先，准备成为N-衬底的N型硅衬底1。接着，在图24所示的工艺中，在N-层1的表面上选择性地形成P基区层2。接着，在图25所示的工艺中，在P基区层2的中央部分中选择性地形成发射区3。接着，在图26所示的工艺中，形成从N+发射区层3到达N-衬底1的第1沟槽6和从P基区层2的侧面扩散区的端部中的P基区层2到达N-衬底1的第2沟槽(辅助沟槽)12，在两个沟槽6、12的内部形成绝缘膜7。接着，在图27所示的工艺中，形成作为导电物质的多晶硅膜，通过把该膜进行腐蚀，在两个沟槽6、12内形成多晶硅8。接着，在图28所示的工艺中，在从N+发射区3的表面形成的主沟槽6的上部形成层间绝缘膜9。接着，在图29所示的工艺中，形成与各个N+发射区层3、各个P基区层2的平坦区以及两个侧面扩散区连接的发射极电极10。然后，与实施形态5相同，在背面上顺序地形成集电区P+层和阴极N+层的基础上，进而在背面上形成集电极电极。

(实施形态7)

图30～图36是示出用于制造图7(实施形态3)的IGBT器件的各个工艺中的器件构造的纵剖面图。在图30所示的工艺中，首先，准备成为N-衬底的N型硅衬底1。接着，在图31所示的工艺中，在N-层1的表面上使得相邻的P基区层之间相互隔开预定的间隔那样，选择性地形成各个P基区层2。接着，在图32所示的工艺中，在各个P基区层2的中央部分选择性地形成发射区3。接着，在图33所示的工艺中，形成从N+发射区层3到达N-衬底1的主沟槽6，在沟槽6的内部以及N-层1的表面上全面地形成绝缘膜。接着，在图34所示的工艺中，在绝缘膜上形成作为导电物质的多晶硅膜，通过把该多晶硅膜腐蚀，仅在沟槽6内形成多晶硅8。接着，在图35所示的工艺中，去除位于N-层1的表面上以及P基区层2的表面上的绝缘膜，在沟槽6的上部形成层间绝缘膜9。在此基础上，通过从被相邻的侧面扩散区夹在中间的露出的N-层1的表面把铂等形成肖特基结的导电物质导入到该表面正下方的N-层1内，形成由该导电物质与硅原子生成的硅化物薄膜13。该硅化物薄膜13及其正下方的N-层1的界面构成肖特基结。或者，通过从被相邻的侧面扩散区夹在中间的露出的N-层1的表面，在该表面正下方的N-层1内以低掺杂量注入硼，然后进行400℃左右的热处理，在该表面正下方的N-层1内形成低浓度的非常薄的P-层13。该浅P-层13及其正下方的N-层1的界面也构成与肖特基结类似的PN结面。在此基础上，接着，在图36所示的工艺中，用铝形成与N+发射区层3、薄膜13以及P基区层2的各个部分连接的发射极电极10。然后，与实施形态5相同，在N-层1的背面上顺序地形成集电区P+层和阴极N+层，在此基础上，在N-层1的背面上形成集电极电极。

在上述制造方法的实施形态5～6中，在N-层1的背面上最初形成集电区P+层的基础上，然后，形成阴极N+层，而对于两层的形成顺序，即使最初形成任一层，也能够得到同样的构造和作用效果。

进而，在上述制造方法中，在表面一侧的发射极电极10的形成以后，在背面上形成集电区P+层和阴极N+层，而反之也可以在形成发射极电极10之前在背面形成集电区P+层和阴极N+层，这种情况下当然也能够得到同样的构造和作用效果。

(实施形态8)

如果参照图42概略说明本实施形态的特征点，则其核心部分在于具备(1)从半导体衬底1的第1主面1US朝向半导体衬底1内形成且具有与第1主面1US大致平行而且构成大致平坦面的第1底面2BS的第2导电类型(这里是P型)的第1半导体层(P基区层)2，(2)从半导体衬底1的第1主面1US朝向半导体衬底1内形成，具有与第1主面1US大致平行而且构成大致平坦面的同时，比第1底面2BS浅的第2底面14BS(由于是低浓度因此第2底面14BS必然比较浅)，而且，与第1主电极(发射极电极)14导通的第2导电类型的第5半导体层(内置二极管单元的P-层)14，(3)从第1主面1US朝向半导体衬底1内形成，而且把第1半导体层2与第5半导体层14相互分离的同时，具有比第1底面2BS浅的底部6B的主沟槽6。而且，其核心部分在于(4)第5半导体层14的第2底面14BS经过半导体衬底1与第4半导体层(N+)4相对，3个层14、1、4构成非内置型的PIN二极管的同时，第5半导体层14的杂质浓度(P-)比第1半导体层(P)2的杂质浓度(＜第3半导体层(P+)5的杂质浓度)低。图42中，其它各个点与例如图5中例示的IGBT单元的构造的各个部分要素没有改变。

如图42所示，IGBT单元的绝缘栅构造部分乃至MOS构造部分(主要由构成要素2、3、7、8构成的区域)和内置型二极管单元的阳极P-层14在第1主面1US中，由主沟槽6相互物理地分离。即，IGBT的MOS构造部分形成在由主沟槽6夹在中间的半导体衬底1的台面区域内，另一方面，内置型二极管单元的阳极P-层14形成在使两个主沟槽6存在于内部的相互相邻的台面区域之间。而且，阳极P-层14的杂质浓度设定为比IGBT的MOS构造部分的P基区层2的杂质浓度(P)低。

如上所述，在本实施形态中，IGBT的MOS构造部分与内置型二极管单元的阳极P-层14经过主沟槽6相互分离，而且，内置型二极管单元的阳极P-层14与MOS构造部分的P基区层2相比较设定为低浓度层。因此，与二极管单元的阳极层的浓度等同于MOS构造部分的P基区层2的浓度(P)的以往构造相比较，抑制二极管单元处于导通时的来自内置型二极管单元的二极管区，即，阳极P-层14的空穴的注入量。从而，通过这样依据杂质浓度差与以往构造相比较抑制了注入量的空穴向N-层1的注入乃至扩散，二极管单元的阳极附近区中的载流子密度也比以往构造减少，其结果二极管单元的恢复电流也比以往构造降低(优点1)。如果重复叙述，则由于空穴向二极管单元的半导体衬底1的注入效率低，因此在二极管动作时从第5半导体层14注入的空穴的数量减少，改善了恢复特性。

另外，在第1主面1US中，能够根据主沟槽6的形成位置自由设定IGBT的MOS构造部分和二极管单元的二极管区分别占有的面积比例。因此，能够设定最佳的面积比例(优点2)。

进而，如已经叙述的，由于用主沟槽6把MOS构造部分与二极管区14分离，因此在第1主面1US一侧的半导体衬底1的部分中能够分离IGBT元件的动作和与其相对应的二极管单元的动作。这样的分离构造在二极管单元的动作过程中在栅极电极8上施加导通电压的情况下，还带来能够防止器件的误动作这样的优点(优点3)。

(实施形态9)

如果参照图43叙述与图5以及图42的两种构造不同的本实施形态的特征点，则作为其核心部分具备(1)从第1主面1US通过第1半导体层2朝向半导体衬底1的内部形成，把第1半导体层2的第1侧面扩散区2SDR1与平坦区2FR相互分离，具有比第1底面2BS深的底部6B的主沟槽6，(2)从第1主面1US朝向半导体衬底1内形成，而且与第1侧面扩散区2SDR1相对的第2导电类型(这里是P型)的其它的阱层WL，(3)在第1主面1US内，从由第1侧面扩散区2SDR1和相邻的阱层WL的侧面扩散区2SDR2夹在中间的区域1USS朝向半导体衬底1内形成，与第1侧面扩散区2SDR1的第1主面侧一部分以及阱层WL的侧面扩散区2SDR2的第1主面侧一部分结合，具有与第1主面1US大致平行而且构成大致平坦面的同时比第1底面2BS浅的第2底面14BS的同时，还与第1主电极10导通的上表面第2导电类型的第5半导体层(P-)14，而且，(4)第5半导体层14的第2底面14BS经过半导体衬底1的体部分与第3半导体层(N+)4相对，而且，第5半导体层14的杂质浓度(P-)比第1半导体层2的杂质浓度(P)低。图43中，其它各个点例如与图5中例示的IGBT单元的构造的各个构成要素没有改变。

如图43所示，在本实施形态中，在用主沟槽6与平坦区2FR分离了的第1侧面扩散区2SDR1延伸到二极管单元的台面区，其结果，该区域2SDR1的第1主面侧部分与设定为比平坦区2FR以及第1侧面扩散区2SDR1低浓度P-的第5半导体层14物理结合(其结果，该层14、2SDR1相互电导通)。这一点即使在与相邻单元中的阱区WL的侧面扩散区的关系中也相同。

根据以上的构造，本实施形态(1)不仅起到与第5半导体层14的存在为起因的实施形态8相同的作用效果，(2)还与空穴从二极管区内的第1侧面扩散区2SDR1向半导体衬底1的注入量也减少相对应，进一步使阳极区附近的载流子密度降低，谋求恢复电流的进一步降低，由此，能够更难以引起反向耐压的降低，而且，(3)由于与图42的构造相比较，第5半导体层14在二极管区内占有的比例减少二极管区内的第1侧面扩散区2SDR1及其相邻的阱区WL的侧面扩散区2SDR2的两个空间部分，因此空穴从第5半导体层14向半导体衬底1的注入量也不得不与其占有面积的减少而相对地也减少，从而，能够谋求恢复电流的进一步降低。除此以外，本实施形态(4)还起到以下特有的作用效果。即，在本实施形态中，如图43所示，从二极管区中的第1侧面扩散区2SDR1的底面2BS1与主沟槽6的侧面的结构部分到主沟槽6的底部6B的距离，即，主沟槽6的底部6B的突出量AP与图42的情况相比较格外少。从而，具有比图42的情况更易于稳定地保持二极管单元的耐压的优点。(5)进而，如果依据本构造，则增加了第1半导体层2在制造上的富余度。

(实施形态10)

本实施形态的绝缘栅型半导体器件改善了图42例示的实施形态8的绝缘栅型半导体器件，其改善点的要点是在如图44所示，把在图42中由相邻的主沟槽6夹在中间的区域而且设置了第1半导体层2的区域整体置换为「由具有比半导体衬底1的杂质浓度(N-)高的杂质浓度(N)的第1导电类型(这里是N型)的第6半导体层15和设置在其正上方的第2导电类型(这里是P型)的第1半导体层2构成的二重构造」。换言之，特征在于配置了具有用第1半导体层2的第1底面2BS及其正下方的半导体衬底1的部分夹层的比衬底杂质浓度(N-)高的杂质浓度(N)的第1导电类型的第6半导体层15这一点。其它的各个构造与实施形态8中的相对应的构造没有改变。从而，在两个实施形态中对于共同的各个部分的参考符号，在图44中援用图42以及图5中相对应的参考符号。

即，本器件作为其核心部分具备(1)从半导体衬底1的第1主面1US朝向半导体衬底1内形成，具有与第主面1US大致平行构成大致平坦面的第1底面2BS的第2导电类型的第1半导体层2，(2)从第1主面1US朝向半导体衬底1内形成，用各个侧面把第1半导体层2和以下的第6半导体层15夹在中间的同时，具有比第1底面2BS以及第6半导体层15的第3底面15BS深的底部6B的相互对准的两个主沟槽6，(3)具有构成第1半导体层2的第1底面2BS和界面的表面，与该界面相对而且比主沟槽6的底部6B浅的第3底面15BS，由上述界面和第3底面15BS夹在中间的第3侧面15SS1以及第4侧面15SS2的第1导电类型(N)的第6半导体层15。而且，第2半导体层3的第1侧面3S1，与第2半导体上3的下表面3BS结合的第1半导体层2的侧面以及第6半导体层15的第3侧面15SS1的每一个与主沟槽6的上述侧面相结合，进而，第6半导体层15的杂质浓度(N)比半导体衬底1的杂质浓度(N-)高，而且比第4半导体层4的杂质浓度(N+)低。

另外，与图44的例示不同，第6半导体层15的第3底面15BS也可以比主沟槽6的底部6B深(第3底面15BS的深度＞底部6B的深度)。在这样的变形例中，也同样能够得到后述的作用效果，从而，由发明者们实验性地确认了该变形例在技术上没有问题。而图44中的第3底面15BS的构造只是一个例子，并不存在第3底面15BS设定在比主沟槽6的底部6B浅的位置的必然性(这一点在后述的各个变形例中也成立)。

在本实施形态中新添加的第6半导体层(N+层)15起到以下两个作用效果。第1是在降低IGBT元件的导通电压方面做出贡献。即，浓度比衬底浓度(N-)高的第6半导体层(N层)15作用为当IGBT元件处于导通状态时，防止从背面一侧的第3半导体层注入的空穴经过IGBT元件的P基区层2到达发射极电极10的势垒，其结果，在IGBT元件的导通状态下，所注入的上述空穴存储在P基区层2的第3底面2BS正下方的第6半导体层(N层)15内。伴随该空穴的存储，在IGBT元件的导通状态下第6半导体层(N层)15内的电子浓度也增大。从而，IGBT元件导通状态下的导通电阻减少，进一步降低IGBT元件的导通电压。其第2个作用效果(优点)是通过作为势垒存在第6半导体层(N+)15，在内置二极管单元的导通状态下，与第5半导体层14一起，能够抑制来自起到该二极管单元的P阳极层一部分作用的IGBT元件的P基区层2的过剩空穴的注入。伴随着抑制该空穴的注入量，能够更进一步促进二极管单元的恢复电流的降低。另外，第2个优点是在即使代替IGBT使用纵向MOSFET的情况下也能够成立的优点。

如已经叙述的那样，在图44的单元构造中，也与图42相同，设置「从半导体衬底1的第1主面1US朝向半导体衬底1内形成，具有把主沟槽6夹在其中间与第2半导体层3的第1侧面3S1以及第1半导体层2的上述侧面相对一方的侧面14S1，与第1主面1US大致平行构成大致平坦面的同时具备比第3底面15BS浅的第2底面14BS，同时在第1主面1US中与第1主电极10结合的杂质浓度比第1半导体层2的杂质浓度(P)的大」的第2导电类型的第5半导体层14。从而，在本实施形态中，也同样能够得到对于图42的构造所叙述的作用效果。从而，通过第5半导体层14的低浓度(P-)化产生的已经叙述的作用效果以及通过配置第6半导体层15产生的上述第2优点的重合，能够达到二极管单元的恢复电流的更进一步降低。

(实施形态10的变形例1)

图45示出本变形例的IGBT单元的纵剖面图。如从图45的构造所明确的那样，本变形例的特征点在于对于图43例示的实施形态9的构造添加已经叙述过的实施形态10的特征性的构造(配置第6半导体层15)。

由此，如果依据本变形例，则能够同样到发挥在实施形态9以及实施形态10的每一个中已经叙述过的作用效果。

(实施形态10的变形例2)

图46示出本变形例的IGBT单元的纵剖面图。如从图46的构造所明确的那样，本变形例的特征点在于对于实施形态2中的图5例示的构造添加了已经叙述过的实施形态10的特征性的构造(配置第6半导体层15)。

由此，如果依据本变形例，则能够同时发挥在实施形态2以及实施形态10的每一个中叙述过的作用效果。

(实施形态10的变形例3)

图47示出本变形例的IGBT单元的纵剖面图。如从图47的构造所明确的那样，本变形例的特征点在于对于实施形态2的图6例示的构造添加了已经叙述过的实施形态10的特征性构造(配置第6半导体层(N)15)。

如在实施形态2的图6中已经叙述过的那样，辅助沟槽12把第1主面1US内中的第1侧面扩散区2SDR1的底面2BS1与阱层WL的侧面扩散区2SDR1的底面2BS1的结合部分，从该结合部分的附近区域朝向半导体衬底1内延长形成的第1侧面扩散区2SDR1与阱层WL的侧面扩散区2SDR1相互分离。

由此，如果依据本变形例，则能够共同发挥在实施形态2的图6以及实施形态10的每一个中已经叙述过的作用效果。

(实施形态10的变形例4)

图48示出本变形例的IGBT单元的纵剖面图。如从图48的构造所明确的那样，本变形例的特征点在于对于实施形态3中的图7例示的构造适用了已经叙述过的实施形态10的特征性构造(配置第6半导体层(N)15)。

由此，如果依据本变形例，则能够共同发挥在实施形态3的图7以及实施形态10的每一个中已经叙述过的作用效果。

(实施形态10的变形例5)

本变形例的特征点在于对于图示8的构造还至少设置1个辅助沟槽12。换言之，本变形例的特征点在于如图49例示的那样，对于实施形态3中的图8或者图9例示的构造，适用已经叙述过的实施形态10的特征性构造(设置第6半导体层(N)15)。图49中的各个辅助沟槽12从第1主面1US阱间区延伸，具备位于薄膜13下方的半导体衬底1的部分中的底部12B。

由此，如果依据本变形例，则能够共同发挥在实施形态3的图8等以及实施形态10的每一个中已经叙述过的作用效果。

(实施形态10的变形例6)：图50

本变形例的特征点在于对于图示8的构造(变形例4)适用了对于图41叙述过的构造(设置由主沟槽和辅助沟槽夹在中间的无效区)。图50示出这种适用例的一个例子。

即，本IGBT单元作为其特征性的构成要素至少具备(1)从第1主面1US朝向半导体衬底1内形成，具有比第3底面15BS深的底部12B的同时，与主沟槽6相邻的辅助沟槽12，(2)在辅助沟槽12的底部12B及其侧面上整个面地形成的其它的绝缘膜7，(3)被主沟槽6的侧面和辅助沟槽12的侧面夹在中间，具有位于半导体衬底1的第1主面1US的上表面14FRUS，比第1底面2BS深而且比第3底面15BS浅的第3底面14FRBS的第2导电类型(P型)的平坦区14FR，(4)在平坦区14FR的上表面14FRUS上整个面地形成的层间绝缘膜14IF，(5)从第1主面1US沿主沟槽12的侧面朝向半导体衬底1的内部形成，在其中间经过辅助沟槽12与平坦区14FR相对，而且在第1主面1US中具有与第1主电极10相结合的上表面，而且具有平滑地逐渐加深并且具备比辅助沟槽12的底部12B浅的最大深度的底面14BS的第2导电类型(P型)的第1侧面扩散区14。

由此，如果依据本实施例，则能够同样地发挥对于实施形态3的图48叙述过的作用效果的同时，还能够得到对于图41的变形例叙述过的作用效果。如果对后者重复记述，则由于用两个沟槽6、12包围的P型的杂质区(平坦区)14FR的上表面14FRUS及其两个侧面都用绝缘膜14IF、7IF整个面地覆盖，处于与第1主电极10电绝缘的状态，因此不能够最早作为二极管单元的一部分进行一切动作。即，平坦区14FR从二极管单元的动作的观点出发观看处于无效区化的状态。从而，空穴从内置二极管单元的P型区向半导体衬底1内部的注入量比较少，阳极附近的载流子密度下降，二极管单元的恢复电流能够比较低。

(实施形态10的变形例7)：图51

本变形例有关图50(变形例6)的修正构造，如作为其一例的图51所示，作为N型层的第6半导体层15的一个端部延伸形成到由图50中的两个沟槽6、12夹在中间的平坦区14FR内。即，本变形例对于变形例6的构造，还具备从图50的平坦区14FR的第4底面14FRBS的整个面朝向平坦区14FR的内部形成的第1导电类型(N型)的第7半导体层15E。从而，图50的平坦区14FR如图51所示，由(1)具有从主沟槽6的侧面一侧朝向辅助沟槽12的侧面一侧逐渐而且连续减小的厚度的第7半导体层(第6半导体层15的延长区)15E，(2)由第7半导体层15E和第1主面1US夹在中间的第2导电类型(P型)的无效区14SR构成。

配置这种第7半导体层15E的理由如下。即，仅在把第1半导体层2夹在中间相互对准的两个主沟槽6之间形成N型的第6半导体层15，在制造上和实用上十分困难。为此，产生了越过主沟槽6到达P型的区域内形成第6半导体层15的情况。这是因为通过在部分地等离子注入工艺等中形成N层，然后，通过使所注入的N型杂质扩散，在N-的半导体衬底1内形成第6半导体层15。从而，从制造时N层的导入位置出发，通过侧面扩散现象，不仅在深度方向，在横方向也形成N层，在该横方向侧面扩散的部分构成第7半导体层15E。

通过第6半导体层15越过主沟槽6扩散到P型区域形成的这种第7半导体层15E，当在发射极电极10-集电极电极11之间施加集电极电压VCE的情况下，由于提高主沟槽6中的二极管单元一侧的电场强度，因此有时带来IGBT元件以及二极管单元的各个耐压的降低。然而，在本变形例中，通过在主沟槽6的外侧积极地设置相应的辅助沟槽12，把第7半导体层15E的存在区域仅限定在两个沟槽6、12之间。从而，在本变形例中，在构成内置二极管单元的主要部分的侧面扩散区14内，丝毫不存在第7半导体层15E，从而与仅主沟槽(第1沟槽)6形成在P型阱区内的图48的情况相比较，本变形例具有不引起IGBT元件的耐压降低以及二极管单元的正向耐压降低的优点。

另外，假如第6半导体层15的N层越过辅助沟槽(第2沟槽)12形成在侧面扩散区14内，则由于二极管单元的主要的P型区从部分地形成了N层的区域15离开一些，因此越过辅助沟槽12形成在侧面扩散区14内的N层部分的浓度比位于两个沟槽6、12之间的N层15E的浓度低。从而，在这样的情况下，与仅主沟槽(第1沟槽)6形成在P型阱区内的图48的情况相比较，可以说也难以引起上述的耐压降低。

(实施形态10的变形例8)：图52

本变形例相当于图49(变形例5)的构造的修正例，图52示出其构造的一个例子。在本变形例中，在P型侧面扩散区14的底面14BS中的靠近主沟槽6的部分的正下方，沿着与底面14BS的界面，在半导体衬底1内形成N型的第8半导体层15E，该层15E的底面15EBS比主沟槽6的底部6B浅。

在本变形例中，越过主沟槽6形成了N层的第8半导体层15E与N层15相比较是低浓度层，而且，由于仅形成在侧面扩散区14的底面14BS的一部分上，因此可以说由第8半导体层15E引起的耐压降低的影响比较小。

(实施形态11)

本实施形态适用于已经叙述过的实施形态2(例如图5以及图6的构造)，实施形态4(例如图12、图13以及图41的构造)，实施形态8(例如图42的构造)，实施形态9(例如图43的构造)以及实施形态10(例如图44至图52的构造)的每一个中。

这里，图53以及图54的每一个是与上述各个实施形态的某一个有关的IGBT单位单元附近的俯视图。即，2个图53、54的每一个示出(1)在半导体衬底1的第1主面1US上的MOS构造占有的区域(称为MOS构造区)16，(2)在半导体衬底1的第1主面1US上的主沟槽6占有的区域(在P型阱区内设置了辅助沟槽12的情况下，相当于主沟槽6，由两个沟槽6、12夹在中间的无效区14FR、14SR和辅助沟槽12占有的区域)(称为沟槽区)6R，(3)在半导体衬底1的第1主面1US上内置二极管单元占有的区域(称为二极管单元区)17R构成的半导体衬底1的第1主面1US上的图形。

如图53以及图54所示，MOS构造区16R和二极管区17R在其中间夹住沟槽区6R的同时，沿着第3方向D3条带状延伸而且沿着第1方向D1交互排列。

这样，通过交互地条带状地形成两个区域16R、17R，本器件在起到绝缘栅型晶体管或者二极管单元的作用时，在半导体衬底1内，能够使绝缘栅型晶体管以及二极管单元的每一个几乎均匀地动作。

另外，在图53以及图54中，能够把MOS构造区16R的面积和二极管单元区17R的面积都设定为任意值。

另外，为了促进绝缘栅型晶体管(IGBT等)的动作特性，特别是促进其导通电压值的降低，减少形成在半导体衬底1的第1主面1US上的二极管单元的P型层(阳极区)在第1主面1US上占有的面积是有效的。这种情况下，二极管单元的恢复电流也降低。如果考虑这样的观点，则在二极管单元区17R的下方形成薄膜13的构造(例如，图12、图13、图41、图48-图52所例示的构造)中，能够采用二极管单元区17R的面积比MOS构造区16R的面积大的图54例示的图形，其结果，由于能够更小地设定P型的侧面扩散区在第1主面中占有的面积，因此能够使绝缘栅型晶体管的动作特性更良好。在这个意义上，采用图54的图形对于提高性能够综合地起到有利的作用。

(实施形态12)

本实施形态适用于已经叙述过的实施形态2(例如图5以及图6的构造)，实施形态4(例如图12、图13以及图41的构造)，实施形态8(例如图42的构造)，实施形态9(例如图43的构造)以及实施形态10(例如图44至图52的构造)的每一个中。

这里，图55以及图56的每一个是与上述各个实施形态的某一个有关的IGBT单位单元附近的俯视图。另外，在图56的图形中，与图55的图形相比较，MOS构造区16R和二极管单元区17R的配置位置设定为相反。即，在两个图55、56的每一个中，MOS构造区16R以及二极管单元区17R的任一方是方形，沟槽区62整体地包围其边缘部分，进而，MOSFET沟道区16R以及二极管单元区17R的另一方整体地包围沟槽区6R的边缘部分。

通过采用这样的图形构造，与图53以及图54的条带状的图形相比较，能够二维地配置绝缘栅型晶体管的沟道，能够有效地使用该沟道。

其中，当采用图5以及图56的各个构造时，如图57所示，设置连接各个方形上的沟槽的连接用沟槽的同时，如图58所示，需要利用上述连接沟槽设置用于使在沟槽区中包围其周围的上述一方区域的各个表面相互电连接的例如多晶硅层18那样的连接构件。

(实施形态13)

图59至图66是示出制造实施形态8(图42)的半导体器件时的各个工艺阶段中的器件构造的纵剖面图。首先，在图59的工艺中，准备成为N-衬底1的N型硅衬底。在接着的图60的工艺中，在N-衬底1的表面上选择性地形成P基区层2。在接着的图61的工艺中，在P基区层2的表面上选择性地形成N+发射区3。在接着的图62的工艺中，在相邻的P基区层2之间的N-衬底1的表面上选择性地形成阳极P-层14。在接着的图63的工艺中，形成从N+发射区3到达N-衬底1的沟槽(主沟槽6)。在各个沟槽6的内部整个面地形成绝缘膜7。在接着的图64的工艺中，形成作为导电性物质的多晶硅膜，然后通过腐蚀，形成充填各个沟槽6的内部的多晶硅电极层8。在接着的图65的工艺中，在从N+发射区3的表面上形成的各个沟槽6的上部分中形成层间绝缘膜9。在接着的图66的工艺中，形成与N+发射区3，P基区层2以及阳极P-层14连接的发射极电极10。然后，与实施形态5相同，通过在N-衬底1的背面上形成集电区P+层5，阴极N+层4以及集电极电极11，得到具有图42的构造的半导体器件。

(实施形态14)

图67至图74是示出制造实施形态10的变形例4(图48)的半导体器件时的各个工艺阶段中的器件构造的纵剖面图。首先，在图67的工艺中，准备成为N-衬底1的N型硅衬底。在接着的图68的工艺中，在N-衬底1的表面上选择性地形成N层15。在接着的图69的工艺中，在N-衬底1的表面上选择性地形成P基区层，使得从N-衬底1的表面朝向内部形成的N层15包围。在接着的图70的工艺中，在P基区层的表面上选择性地形成发射N+层3。在接着的图71的工艺中，去除发射N+层3的一部分那样，形成从发射N+层3到达N-衬底1内部的沟槽(主沟槽)6，在沟槽6的内部整个面地形成绝缘膜7。在接着的图72的工艺中，形成作为导电性物质的多晶硅膜，然后通过腐蚀，形成充填各个沟槽6的内部的多晶硅电极层8。在接着的图73的工艺中，在各个沟槽6的上部形成层间绝缘膜9。在接着的图74的工艺中，形成与N+发射区3、P基区层2以及P基区侧面扩散区14连接的发射极电极10。如果在该电极10的形成之前形成铂等构成肖特基结的物质，则如图74所示，能够形成肖特基结13。然后，与实施形态5相同，通过在N-衬底1的背面上形成集电区P+层5，阴极N+层4以及集电极电极11，可以得到具有图48的构造的半导体器件。

(各个实施形态中的共同的变形例)

另外，在各个实施形态1～14中的一个例子中，记述了N沟道的IGBT器件，而对于P沟道的IGBT器件，当然也能够适用各个实施形态1～7中的技术特征。

另外，如已经叙述的那样，在N沟道或者P沟道的纵向MOSFET器件(二极管单元内置型的沟槽型MOSFET)中也能够适用各个实施形态中的技术特征。这种情况下，不需要第3半导体层5，在半导体衬底1的第2主面1LS上整个面地形成第4半导体层4。图75以及图76示出把本发明适用在纵向MOSFET器件中的代表例。

以上详细地公开并记述了本发明的实施形态，以上的记述例示了能够适用本发明的情况，但是本发明并不限于这些情况。即，在没有从本发明范围脱离的范围内能够考虑对于所记述的情况的各个种修正或者变形例。

本发明的功率半导体器件，即，二极管内置型的绝缘栅型晶体管在产业上能够利用为电力变换设备，例如驱动电机等负载的逆变器电路中的FWD内置型开关元件。图37的框图示出了对于这样的三相交流电机用逆变器电路的应用例。

Claims (4)

1.一种绝缘栅型晶体管，具备：

具有第1主面以及第2主面的第1导电类型的半导体衬底；

从上述半导体衬底的上述第1主面朝向上述半导体衬底内形成的第2导电类型的第1半导体层，该第1半导体层具有构成与上述第1主面大致平行的大致平坦面的第1底面；

从上述第1主面朝向上述半导体衬底内形成且具有比上述第1底面深的底部的主沟槽；

在上述主沟槽的整个上述底部以及侧面上形成的绝缘膜；

形成在上述绝缘膜的整个面上来充填上述主沟槽的控制电极；

从上述第1主面朝向上述第1半导体层内形成的上述第1导电类型的第2半导体层，该第2半导体层具有位于上述第1主面上的上表面、与上述上表面相对且构成底部的下表面和由上述上表面和上述下表面夹在中间且相互对准的第1以及第2侧面；

具有与上述第1半导体层的上述第1底面构成界面的表面、与上述界面相对的第3底面和由上述界面和上述第3底面夹在中间的第3侧面以及第4侧面的上述第1导电类型的第6半导体层；

形成在上述第1主面中的上述第1半导体层的上表面上以及上述第2半导体层的上述上表面上的第1主电极；

从上述半导体衬底的上述第2主面朝向上述半导体衬底内形成的上述第1导电类型的第4半导体层；

形成在上述半导体衬底的上述第2主面上且与上述第4半导体层电导通的第2主电极，

上述第2半导体层的上述第1侧面、与上述第2半导体层的上述下表面结合的上述第1半导体层的侧面、以及上述第6半导体层的上述第3侧面的各个侧面都与上述主沟槽的上述侧面结合，

上述第6半导体层的杂质浓度比上述半导体衬底的杂质浓度高且比上述第4半导体层的杂质浓度低。

2.根据权利要求1所述的绝缘栅型晶体管，其特征在于：

条带状地交互形成MOS构造在上述第1主面上占有的MOS构造区和二极管单元在上述第1主面上占有的二极管单元区。

3.根据权利要求1或2所述的绝缘栅型晶体管，其特征在于：

还具备从上述半导体衬底的上述第2主面朝向上述半导体衬底内形成的、与上述第4半导体层邻接且与上述第2主电极电导通的上述第2导电类型的第3半导体层。

4.根据权利要求1或2所述的绝缘栅型晶体管，其特征在于：

上述第4半导体层从上述半导体衬底的上述第2主面的整个面朝向上述半导体衬底内形成。

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