CN102832216B - 包括绝缘栅双极晶体管和二极管的半导体设备 - Google Patents
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Abstract
半导体设备包括IGBT形成区域和二极管形成区域。IGBT形成区域包括用作IGBT的IGBT操作区段和不用作IGBT的减薄区段。IGBT操作区段包括沟道区域（4a），并且减薄区段包括第一阳极区域（4b）。二极管形成区域包括第二阳极区域（4d）。当将面密度定义为通过对沟道区域（4a）、第一阳极区域（4b）和第二阳极区域（4d）中的每一个区域中的第二导电型杂质的浓度分布曲线在深度方向上进行积分所计算的值时，沟道区域（4a）的面密度高于第一阳极区域（4b）的面密度和所述第二阳极区域（4d）的面密度。
Description
技术领域
本发明涉及包括设置在同一半导体衬底中的绝缘栅双极晶体管（IGBT）和二极管的半导体设备。
背景技术
传统上，例如，如JP-A-2007-227806（对应于US2007/200138A）中所述，用于将直流电变换为交流电的逆变器电路包括半导体设备，在该半导体设备中，用作开关元件的IGBT和续流二极管（FWD）一体形成在同一芯片中。该半导体设备通过导通和关断IGBT来将直流电变换为交流电。当IGBT关断时，流至负载（例如，电动机）的电流经过FWD回流。
发明内容
本发明的目的之一是提供一种半导体设备，该半导体设备包括IGBT形成区域和二极管形成区域，并且该半导体设备可以减少载流子注入量以改善恢复特性。
根据本发明的一个方面的半导体设备包括IGBT形成区域、以及沿着所述IGBT形成区域设置的二极管形成区域。所述IGBT形成区域包括垂直的IGBT，并且所述二极管形成区域包括二极管。所述半导体设备包括：第一导电型的漂移层、第二导电型的集电极区域、第一导电型的阴极区域、第二导电型区域、多个沟槽、第一导电型的发射极区域、栅极绝缘层、栅极电极、上部电极以及下部电极。
漂移层具有第一表面和第二表面。集电极区域设置在所述IGBT形成区域中的漂移层的第二表面。阴极区域设置在二极管形成区域中的漂移层的第二表面。第二导电型区域设置在IGBT形成区域和二极管形成区域两者中的漂移层的第一表面。所述沟槽延伸至比第二导电型区域深的深度。所述沟槽将IGBT形成区域中的所述第二导电型区域分割为包括沟道区域和第一阳极区域的多个区域。发射极区域沿着IGBT形成区域中的所述沟槽的侧壁设置在所述沟道区域的表面部分处。栅极绝缘层设置在所述沟槽的表面上。栅极电极设置在栅极绝缘层的表面上。上部电极与IGBT形成区域中的包括沟道区域和第一阳极区域的第二导电型区域电耦合。所述上部电极还与二极管形成区域中用作第二阳极区域的第二导电型区域电耦合。下部电极与IGBT形成区域中的集电极区域和二极管形成区域中的所述阴极区域电耦合。
在IGBT形成区域中，包括沟道区域的区段是用作垂直的IGBT的IGBT操作区段，并且包括第一阳极区域的区段是不用作所述垂直的IGBT的减薄区段（thinned-out section）。当将面密度（area density）定义为通过对所述第二导电型区域中的第二导电型杂质的浓度分布曲线（concentration profile）在深度方向上进行积分所计算的值时，沟道区域的面密度高于第一阳极区域的面密度以及所述第二阳极区域的面密度。
该半导体设备可以减少来自二极管形成区域的载流子注入量，并且可以改善恢复特性。
附图说明
根据以下结合附图进行的详细描述，本发明的附加目的和优点将更加明显。在附图中：
图1是根据本发明第一实施例的半导体设备的横截面视图；
图2是根据第一实施例的半导体设备的顶视图；
图3A至图3H是示出在仿真中使用的半导体设备的横截面模型的图；
图4A至图4G是示出在仿真中使用的半导体设备中的空穴浓度分布的曲线图；
图5A是示出在不同p型杂质面密度情况下IGBT操作区段的宽度和空穴浓度之间的关系的曲线图，而图5B是用于说明IGBT操作区段的宽度W1、减薄区段的宽度W2以及单元（cell）的宽度W3的图；
图6是示出在p型杂质面密度为高的情况下和在p型杂质面密度为低的情况下，正向电压和恢复损耗之间的关系的曲线图；
图7是示出仅在二极管形成区域中的阳极p型区域的面密度减小的情况下和在二极管形成区域中的阳极p型区域和IGBT形成区域中的阳极p型区域两者的面密度减小的情况下，正向电压和恢复损耗之间的关系的曲线图；
图8是根据本发明第二实施例的半导体设备的横截面视图；
图9是示出在减薄区段中的p型区域的表面浓度为高的情况下和在减薄区段中的p型区域的表面浓度为低的情况下，正向电压和恢复损耗之间的关系的曲线图；
图10是根据本发明第三实施例的半导体设备的横截面视图；
图11是根据本发明第四实施例的半导体设备的横截面视图；
图12是根据本发明第五实施例的半导体设备的横截面视图；
图13是根据本发明第六实施例的半导体设备的横截面视图；
图14是根据本发明第七实施例的半导体设备的横截面视图；
图15是根据本发明第八实施例的半导体设备的横截面视图；以及
图16是根据相关技术的半导体设备的横截面视图。
具体实施方式
图16是根据比较示例的半导体设备的横截面视图。在该半导体设备中，IGBT结构和二极管结构设置在同一半导体衬底中。
如图16中所示，在根据比较示例的半导体设备中，p型区域J2、用作发射极区域的n+型杂质区域J3、以及沟槽栅结构J4形成在n型漂移层J1的表面部分中，并且用作集电极区域的p+型杂质区域J5形成在n型漂移层J1的后表面侧，以形成IGBT。
半导体设备具有包括用作IGBT的区域和并不用作IGBT的区域的薄化结构（thinning structure），以便通过限制IGBT的电流容量来限制短路时过大电流的流动。具体来说，n+型杂质区域J3并未设置在多个沟槽栅结构J4的所有侧表面上。在多个沟槽栅结构J4之间限定的区段中，具有n+型杂质区域J3的区段和没有n+型杂质区域J3的区段被重复布置预定数量的区段。因为该半导体设备具有其中用作IGBT的区域被减薄的薄化结构，因此提供了其中减薄区段中的p型区域J2用作阳极p型区域J2a的二极管结构。相应地，半导体设备具有位于IGBT形成区域中的二极管结构。在IGBT形成区域中，将用作IGBT的区段称作IGBT操作区段，而将具有二极管结构并且不用作IGBT的区段称作减薄区段。而且，将包括减薄区段的IGBT的元件结构称作薄化结构。
在形成于IGBT形成区域中的减薄区段中的二极管中，当对IGBT施加栅极电压并且形成沟道时，将引起n+型杂质区域J3和n型漂移层J1之间的短路。因此，不太可能对PN结施加电压，从而二极管不太可能工作。
针对上述原因，相邻于IGBT形成区域形成阳极p型区域J6，并且用作阴极区域的n+型杂质区域J7形成在n型漂移层J1的后表面侧。阳极p型区域J6、n型漂移层J1以及n+型杂质区域J7形成FWD。通过如上所述地形成与IGBT形成区域分离的专门的二极管形成区域，半导体设备必然可以使用形成在二极管形成区域中的二极管来进行二极管操作。
在根据比较示例的半导体设备中，可以减少二极管形成区域中的阳极p型区域J6的杂质浓度，以使得可以减少来自二极管形成区域的空穴注入量，以改善恢复特性。然而，在薄化结构中，在包括IGBT操作区段和减薄区段的IGBT形成区域的整个区域中，p型区域J2和阳极p型区域J2a的杂质浓度是高的。因此，通过减薄区段中的阳极p型区域J2a注入了空穴，并且该空穴移动到二极管形成区域。因此，即使在二极管形成区域中的阳极p型区域J6的杂质浓度减少时，也难以充分减少空穴注入量。
将参照附图来描述本发明的实施例。在以下每个实施例中，将相同的附图标记给予附图中的相同或等同的部件。
（第一实施例）
将参照图1和图2描述根据本发明第一实施例的半导体设备。图1是沿着图2中的线I-I截取所取得的半导体设备的横截面视图。根据本实施例的半导体设备包括具有诸如1500V的击穿电压的元件。
如图1中所示，半导体设备包括半导体衬底，该半导体衬底包括n-型漂移层1。该n-型漂移层1具有例如125μm的厚度，并且具有7.1×1013cm-3的n型杂质浓度。在半导体衬底中，形成IGBT 100和FWD 200。如图1和图2中所示，半导体设备包括单元区域和围绕该单元区域的外围区域。单元区域包括其中形成IGBT 100的IGBT形成区域和其中形成FWD 200的二极管形成区域。如图2中所示，包括IGBT形成区域和二极管形成区域的单元区域位于构成半导体设备的芯片的中心部分。二极管形成区域沿着IGBT形成区域延伸。二极管形成区域与IGBT形成区域交替布置。外围区域围绕单元区域的外围。例如，构成半导体设备的芯片是12.8mm的正方形。n-型漂移层1具有前表面和后表面。前表面对应于第一表面，而后表面对应于第二表面。
在IGBT形成区域和二极管形成区域中，由n型层制成的场阻止(FS)层1a设置在n-型漂移层1的后表面部分中。例如，FS层1a具有1.5μm的扩散深度，并且具有2×1016cm-3的n型杂质浓度。在FS层1a的后表面部分中，设置用作集电极区域的p+型杂质区域2、和用作阴极区域的n+型杂质区域3。
通过注入诸如硼等p型杂质来形成p+型杂质区域2。该p+型杂质区域2具有0.5μm的扩散深度，并且具有5×1017cm-3至1×1019cm-3（例如，1×1018cm-3）的p型杂质浓度。通过注入诸如磷等n型杂质来形成n+型杂质区域3。该n+型杂质区域3具有0.5μm的扩散深度，并且具有5×1019cm-3至4×1020cm-3（例如，1×1020cm-3）的n型杂质浓度。在n-型漂移层1的后表面侧，主要设置了p+型杂质区域2，并且局部地形成了n+型杂质区域3。其中形成p+型杂质区域2的区域是IGBT形成区域，而其中形成n+型杂质区域3的区域是二极管形成区域。在本实施例中，每个IGBT形成区域具有300μm的宽度，并且每个二极管形成区域具有100μm的宽度。如图2中所示，IGBT形成区域和二极管形成区域以条纹状交替布置。虽然图2中示意性示出了IGBT形成区域和二极管形成区域，但是实际上，交替布置了更大数量的IGBT形成区域和二极管形成区域。
在IGBT形成区域中，p型区域4设置在n-型漂移层1的前表面部分中。例如，p型区域4具有1.5μm的厚度。多个沟槽6穿透p型区域4而到达n-型漂移层1。换句话说，沟槽6延伸至比p型区域4深的深度。沟槽6将p型区域4分割成多个区域。沟槽6以预定间隔设置。沟槽6可以具有条纹结构，其中沟槽6彼此平行地延伸。沟槽6也可以具有环形结构，其中沟槽6彼此并行延伸，并且每个沟槽6的端部成圆形，并与相邻沟槽6的端部连接。在沟槽6具有环形结构的情况下，沟槽6可以具有包括多个群的多环结构，每个群包括多个沟槽6。
在IGBT形成区域中，沟槽6将p型区域4分割成多个包括沟道p型区域4a和阳极p型区域4b的区域。在每个沟道p型区域4a的前表面部分，设置用作发射极区域的n+型杂质区域5。n+型杂质区域5沿着沟槽6的侧壁设置。其中形成n+型杂质区域5的沟道p型区域4a与用作IGBT的IGBT操作区段相对应。p型区域4中没有n+型杂质区域5的其它区域是阳极p型区域4b。包括阳极p型区域4b的区段对应于减薄区段，并且用作二极管，而非IGBT。
沟道p型区域4a的杂质面密度不同于阳极p型区域4b的杂质面密度。杂质面密度是通过对杂质浓度分布曲线在深度方向上进行积分所计算的值，并且由杂质数量/cm2表示。沟道p型区域4a的p型杂质面密度高于阳极p型区域4b的p型杂质面密度。例如，沟道p型区域4a具有2.0×1013cm-2至1.0×1014cm-2的面密度，并且阳极p型区域4b具有5.0×1012cm-2至3×1013cm-2的面密度。沟道p型区域4a和阳极p型区域4b具有基本上相同的厚度。例如，沟道p型区域4a和阳极p型区域4b具有2μm至4μm的厚度。
在沟道p型区域4a的前表面部分，具有高杂质浓度的p型体区域4c设置在n+型杂质区域5之间，该n+型杂质区域5设置在沟道p型区域4a的两侧。因此，在IGBT操作区段中，p型区域4的p型杂质的表面浓度是高的。例如，p型体区域4c具有1.5μm的厚度，并且具有4.0×1019cm-3的p型杂质的表面浓度。
n+型杂质区域5的杂质浓度高于n-型漂移层1的杂质浓度。n+型杂质区域5终止在p型区域4中，并且与沟槽6的侧表面接触。n+型杂质区域5具有沿沟槽6的纵向方向延伸的杆状，并且终止在沟槽6的内侧端。
沟槽6具有3μm至6μm的深度。如上所述，以预定间隔布置沟槽6。在IGBT操作区段中，相邻沟槽6之间的距离小于或等于35μm。在用作二极管的减薄区段中，相邻沟槽6之间的距离大于或等于5μm。每个距离均对应于IGBT操作区段的宽度和减薄区段的宽度。相邻沟槽6之间的距离意味着一个沟槽6的中心和相邻沟槽6的中心之间的距离。
每个沟槽6均填充有栅极绝缘层7以及栅极电极8，栅极绝缘层7被形成为覆盖每个沟槽6的内壁，而栅极电极8形成在栅极绝缘层7的表面上并由掺杂的多晶硅制成。换句话说，栅极绝缘层7设置在沟槽6的表面上，并且栅极电极8设置在栅极绝缘层7的表面上。一个沟槽6中的栅极电极8与另一个沟槽6中的栅极电极8电耦合，以使得栅极电极8被施加了相同的栅极电压。
n+型杂质区域5和沟道p型区域4a通过由层间绝缘层9限定的接触孔（contact hole）9a与用作发射极电极的上部电极10电耦合。上部电极10和布线由保护层（未示出）覆盖。在p+型杂质区域2的后表面侧上，形成下部电极11。因此，形成了IGBT 100。
此外，在二极管形成区域中，具有预定深度的p型区域4以类似于IGBT形成区域的方式，设置在n-型漂移层1的前表面部分中。二极管形成区域中的p型区域4用作阳极p型区域4d。二极管形成区域中的阳极p型区域4d可以具有与IGBT形成区域中的p型区域4的面密度无关的p型杂质面密度。二极管形成区域中的阳极p型区域4d的面密度低于沟道p型区域4a的面密度。在本实施例中，二极管形成区域中的阳极p型区域4d的面密度类似于IGBT形成区域中的阳极p型区域4b的面密度。
在二极管形成区域中，形成具有二极管结构的FWD 200。在FWD 200中，由用作阳极的阳极p型区域4d、和n-型漂移层1以及用作阴极的n+型杂质区域3形成PN结。在FWD 200中，阳极p型区域4d与作为阳极电极的上部电极10电耦合，并且n+型杂质区域3与作为阴极电极的下部电极11电耦合。
因此，在IGBT 100和FWD 200中，发射极和阳极彼此电耦合，并且集电极和阴极彼此电耦合，以使得IGBT 100和FWD 200彼此并联耦合在同一芯片中。
未示出外围区域的横截面视图。在n-型漂移层1的前表面部分中，设置深于p型区域4的p型扩散层，以围绕单元区域的外围。而且，设置具有多环结构的p型保护环层，以围绕p型扩散层的外围。因此，外围区域具有高击穿电压结构。因为高击穿电压结构可以以无偏方式扩大电场，因此半导体设备可以具有高击穿电压。
具有根据本实施例的IGBT结构和二极管结构的半导体设备具有上述结构。
如上所述，在根据本实施例的半导体设备中，二极管形成区域中的阳极p型区域4d的p型杂质面密度低于IGBT形成区域中的沟道p型区域4a的p型杂质面密度。因此，可以减少来自二极管形成区域的空穴注入量，从而可以改善恢复特性。
而且，在IGBT形成区域中，减薄区段中的阳极p型区域4b的p型杂质面密度低于IGBT操作区段中的沟道p型区域4a的p型杂质面密度。因此，利用类似于比较示例的方式,在包括IGBT操作区段和减薄区段的IGBT形成区域的整个区域中，并未增加p型区域4的p型杂质面密度，但是减小了阳极p型区域4b的p型杂质面密度。因此，可以限制通过阳极p型区域4b的空穴注入，从而可以减少去往二极管形成区域的空穴迁移。因此，可以充分减少空穴注入量，并且可以减少恢复损耗。
而且，在根据本实施例的半导体设备中，IGBT操作区段中的相邻沟槽6之间的距离，即IGBT操作区段的宽度小于或等于35m。因此，可以进一步减少空穴浓度，并且可以进一步改善恢复特性。将参照图3A至图3H以及图4A至图4G中所示的仿真结果来描述上述效果的原因。
如图3A至图3H所示，制备了具有不同横截面模型的半导体设备DIODE0至DIODE7，并且检查DIODE0至DIODE7执行IGBT操作和二极管操作时的空穴浓度分布。在每个横截面模型中，IGBT形成区域的宽度是150μm，并且二极管形成区域的宽度是50μm，而且IGBT形成区域和二极管形成区域的重复图案是图2中所示的重复图案的一半。在DIODE0至DIODE7中，二极管形成区域中的二极管p型区域4d的扩缩深度和p型杂质面密度是相同的，扩缩深度是3.0μm，并且p型杂质面密度是8.6×1012cm-2。
在DIODE0至DIODE7中，以5μm的间隔布置沟槽栅结构，并且改变减薄区段的比率。在DIODE0中，IGBT形成区域中的所有区段都是减薄区段。在DIODE1中，以每隔两个沟槽栅结构的规则间隔，布置十五个减薄区段，并且IGBT操作区段的宽度是5μm。在DIODE2中，以每隔三个沟槽栅结构的规则间隔，布置十个减薄区段，并且IGBT操作区段的宽度是10μm。在DIODE3中，以每隔四个沟槽栅结构的规则间隔，布置七个减薄区段，并且IGBT操作区段的宽度是15μm。在DIODE4中，以每隔五个沟槽栅结构的规则间隔，布置七个减薄区段，并且IGBT操作区段的宽度是20μm。在DIODE5中，以每隔八个沟槽栅结构的规则间隔，布置三个减薄区段，并且IGBT操作区段的宽度是35μm。在DIODE6中，布置一个减薄区段，并且IGBT操作区段的宽度是75μm。在DIODE7中，IGBT形成区域中的所有区段都是IGBT操作区段，而并未设置减薄区段。
图4A至图4G中示出了在对DIODE0至DIODE7施加400A的直流电的情况下的仿真结果。在IGBT形成区域中的所有区段都是减薄区段而未设置IGBT操作区段的DIODE0中，空穴注入量是最低的。在包括减薄区段的DIODE1至DIODE6中，因为减薄区段中的阳极p型区域4b的p型杂质面密度低于沟道p型区域4a的p型杂质面密度，因此在减薄区段处限制了空穴注入。因此，如图4B至图4F所示，在减薄区段处减少了空穴浓度，并且在布置减薄区段的位置处，空穴浓度分布发生凹陷。换句话说，可以根据减薄区段量来减少空穴注入量。在DIODE7中，因为IGBT形成区域中的所有区段都是IGBT操作区段，并且未设置减薄区段，因此未限制空穴注入，从而如图4G中所示，空穴浓度是高的。
在图5A所示的仿真结果中，IGBT操作区段的宽度由W1表示，减薄区段的宽度由W2表示，以及单元的宽度由W3来表示。在图5A中，线VA示出了在IGBT操作区段中的沟道p型区域4a的p型杂质面密度是1.0×1014cm-2的情况下的仿真结果，以及线VB示出了在IGBT操作区段中的沟道p型区域4a的p型杂质面密度是6.0×1014cm-2的情况下的仿真结果。如图5A所示，在DIODE6和DIODE7之间，空穴浓度几乎没有改变。然而，空穴浓度从DIODE5开始减少。因此，在DIODE1至DIODE5中，空穴注入量能够被更加有效地减少。因为利用IGBT操作区段的宽度是35μm的DIODE5的结构能够更有效地减少空穴注入量，因此可以说通过将IGBT操作区段的宽度设定为小于或等于35μm来更加有效地减少空穴注入量。
基于上述仿真结果，在本实施例中，将IGBT操作区段的宽度设定为小于或等于35μm。因此，可以更有效地减少空穴注入量，从而能够更加改善恢复特性。
在本实施例中，将IGBT操作区段的宽度设定为小于或等于35μm。然而，这是在以下条件下进行仿真的情况中得到的尺寸：IGBT形成区域的宽度是150μm，二极管形成区域的宽度是50μm，并且IGBT形成区域和二极管形成区域的重复图案是图2中所示的重复图案的一半。当概括IGBT操作区段的宽度条件，以便将其应用到在IGBT形成区域的宽度和二极管形成区域的宽度改变的情况时，该条件可以由阳极p型区域4b的面积与IGBT形成区域的面积的比率来表示。为了将IGBT操作区段的宽度设定为小于或等于35μm，阳极p型区域4b的面积与IGBT形成区域的面积的比率必须大于或等于13%。因此，当阳极p型区域4b的面积与IGBT形成区域的面积的比率大于或等于13%时，可以更加减少空穴注入量，从而能够更加改善恢复特性。
在图3A至图3H所示的横截面模型中，将减薄区段的宽度设定为5μm。显然，减薄区段的宽度可以大于或等于5μm。基本上，减薄区段的宽度取决于单元区域中的IGBT操作区段的面积，即，取决于与IGBT 100所需要的电流容量相对应的面积。可以随着减薄区段的宽度的增加而减少空穴浓度。通过将减薄区段的宽度设定为大于或等于5μm，可以更加减少空穴注入量，从而能够更加改善恢复特性。
图6是示出在阳极p型区域4b中的p型杂质面密度是高的情况下和在阳极p型区域4b中的p型杂质面密度是低的情况下，正向电压VF和恢复损耗Err之间的关系的曲线图。在本情况下，IGBT操作区段具有5μm的宽度，以及减薄区段具有15μm的宽度。在图6所示的曲线图中，将在IGBT形成区域中的减薄区段和二极管形成区域中的二极管结构整个作为二极管操作时的正向电压显示为正向电压VF。
如图6中所示，在减薄区段中的阳极p型区域4b的p型杂质面密度是高的情况下，VF-Err集中在狭窄的范围内。然而，在减薄区段中的阳极p型区域4b的p型杂质面密度是低的情况下，VF-Err分布在宽广的区域上。因为当设计包括IGBT结构和二极管结构的半导体设备时，VF-Err的特性取决于所需要的设计规格，因此优选的是VF-Err的特性分布在宽广的区域上。因此，在减薄区段中的阳极p型区域4b中的p型杂质面密度是低的时，VF-Err的特性能够分布在宽广的范围上，从而能够改善设计的自由度。
通过类似于制造具有常规结构的半导体设备的方法来制造根据本实施例的半导体设备。然而，必需将沟道p型区域4a的p型杂质面密度设定为高于阳极p型区域4b、4d的p型杂质面密度。例如，可以采用不同的掩模来形成沟道p型区域4a和阳极p型区域4b、4d，并且可以执行离子注入，以使得沟道p型区域4a的p型杂质面密度高于阳极p型区域4b、4d的p型杂质面密度。
在另一示例中，可以同时形成沟道p型区域4a和阳极p型区域4b、4d，并且可以使用掩模将p型杂质进一步注入到沟道p型区域4a，以在IGBT形成区域中形成p型体区域4c，以使得沟道p型区域4a的p型杂质面密度高于阳极p型区域4b、4d的p型杂质面密度。在本示例中，使用覆盖阳极p型区域4b、4d的掩模，以使得用于形成p型体区域4c的p型杂质不注入到阳极p型区域4b、4d。
IGBT形成区域中的阳极p型区域4b的杂质浓度可以不同于二极管形成区域中的阳极p型区域4d的杂质浓度。然而，当阳极p型区域4b、4d具有相同的杂质浓度时，不必使用不同的掩模，从而可以简化制造过程。
如上所述，在根据本实施例的半导体设备中，沟道p型区域4a的p型杂质面密度高于阳极p型区域4b、4d的p型杂质面密度。本发明人已经研究了将面密度减少多少是有效的。具体来说，将沟道p型区域4a的p型杂质面密度设定为参考值，IGBT形成区域中的阳极p型区域4b和二极管形成区域中的阳极p型区域4d的p型杂质面密度从参考值开始变化，并且检查每种情况的恢复损耗Err。在一种情况中，将沟道p型区域和阳极p型区域4b的面密度固定，而仅减小二极管形成区域中的阳极p型区域4d的面密度。在另一种情况中，减少阳极p型区域4b、4d两者的面密度。沟道p型区域4a的面密度的参考值例如可以是3.1×1013cm-2。图7示出了研究的结果。
如图7所示，在从参考值仅减少二极管形成区域中的阳极p型区域4d的面密度的情况中，恢复损耗Err的减小量并不是很大。尽管恢复损耗Err减小至由虚线所示的大约40的值，然而在二极管形成区域中的阳极p型区域4d的面密度与沟道p型区域4a的面密度（=参考值）相同的情况下，相对于恢复损耗Err（47）的恢复损耗减小量并不是很大。
在如本实施例那样IGBT形成区域中的阳极p型区域4b以及二极管形成区域中的阳极p型区域4d的面密度低于沟道p型区域4a的面密度的情况下，恢复损耗Err进一步减小。在将沟道p型区域4a中的p型杂质面密度的参考值表示为2的情况下，当阳极p型区域4b、4d的p型面密度小于或等于由圆圈VII表示的1时，恢复损耗Err低于仅减少阳极p型区域4d的p型杂质面密度的情况。
当在将沟道p型区域4a的p型杂质面密度的参考值表示为2的情况下，阳极p型区域4b、4d的面密度小于或等于1时，阳极p型区域4b、4d的面密度等于或小于沟道p型区域4a的面密度的一半。在这样的情况下，相比于仅减小阳极p型区域4d的p型杂质面密度的情况，可以减小恢复损耗Err。
因此，阳极p型区域4b、4d的p型杂质面密度可以等于或小于阳极p型区域4b、4d的p型杂质面密度的一半。
（第二实施例）
将描述根据本发明第二实施例的半导体设备。在本实施例中，减薄区段的配置不同于第一实施例，而其它部分类似于第一实施例。因此，将仅描述不同于第一实施例的部分。
根据本实施例的半导体设备包括n型区域20。n型区域20分别设置在阳极p型区域4b的深度方向上的中间部分处。每个n型区域20用作空穴阻挡（stopper）层，并且与位于相应的阳极p型区域4b的两侧的沟槽6耦合。
因为设置了n型区域20，所以当IGBT操作区段执行IGBT操作时，载流子存储在n型区域20下面的阳极p型区域4b中。在没有设置n型区域20的情况下，通过阳极p型区域4b朝向上电极10提取空穴，并且增加了导通电压（on-voltage）。为了减少导通电压，优选的是在IGBT操作期间尽可能多地存储载流子，从而引起导电率调制。当设置了n型区域20并且载流子存储在n型区域20下面的阳极p型区域4b中时，可以引起导电率调制，并且可以减少导通电压。因此，可以限制由于IGBT形成区域中的二极管操作所造成的空穴注入，并且可以进一步改善恢复特性。
图9是示出在减薄区段中的p型区域4的表面浓度是高的情况下和在减薄区段中的p型区域4的表面浓度是低的情况下，正向电压VF和恢复损耗Err之间的关系的曲线图。在本情况中，IGBT操作区段具有5μm的宽度，并且减薄区段具有15μm的宽度。同样，在图9所示的曲线图中，将在IGBT形成区域中的减薄区段和二极管形成区域中的二极管结构整个作为二极管操作时的正向电压显示为正向电压VF。
如图9中所示，当减薄区段中的p型区域4的表面浓度为高时，即使在设置了n型区域20的情况下，VF-Err也集中在狭窄的范围上。相反，当减薄区段中的p型区域4的表面浓度为低时，VF-Err分布在宽广的范围上。因此，同样在包括n型区域20的半导体设备中，通过将减薄区段中的p型区域4的表面浓度设定为低，可以使VF-Err的特性分布在宽广的范围上。因此，可以改善设计的自由度。
（第三实施例）
将描述根据本发明第三实施例的半导体设备。在本实施例中，二极管形成区域中的p型区域4的配置不同于第二实施例，而其它部分类似于第二实施例。因此，将仅描述不同于第一实施例的部分。
如图10中所示，在二极管形成区域中，根据本实施例的半导体设备包括位于阳极p型区域4d的深度方向上的中间部分的n型区域21。n型区域21用作空穴阻挡层，并且与位于阳极p型区域4d两侧的沟槽6耦合。设置在二极管形成区域中的n型区域21的作用类似于IGBT形成区域中的n型区域20。因此，可以进一步减少导通电压。因为限制了由于二极管形成区域中的二极管操作所造成的空穴注入，因此可以进一步改善恢复特性。
（第四实施例）
将描述根据本发明第四实施例的半导体设备。在本实施例中，IGBT形成区域中的沟道p型区域4a的配置不同于第一实施例，而其它部分类似于第一实施例。因此，将仅描述不同于第一实施例的部分。
如图11所示，根据本实施例的半导体设备包括IGBT形成区域中的IGBT操作区段中的n型区域30。每个n型区域30设置在相应的沟道p型区域4a的深度方向上的中间部分，并且与位于相应的沟道p型区域4a两侧的沟槽6耦合。当IGBT操作区段包括n型区域30时，载流子可以存储在n型区域30下面的沟道p型区域4a中，并且可以引起导电率调制。因此，类似于n型区域20设置在减薄区段中的情况，可以进一步地减少导通电压。
（第五实施例）
将描述根据本发明第五实施例的半导体设备。在本实施例中，n型区域30的位置相对于第四实施例发生了改变，而其它部分类似于第四实施例。因此，将仅描述不同于第四实施例的部分。
如图12所示，在本实施例中，每个n型区域30设置在相应的沟道p型区域4a的底部处，即，设置在位于相应的沟道p型区域4a与n-型漂移层1之间的边界部分处，并且每个n型区域30与位于相应的沟道p型区域4a两侧的沟槽6耦合。当n型区域30设置在沟道p型区域4a的底部处时，载流子可以存储在n型区域30下面的n-型漂移层1中，并且可以引起导电率调制。因此，类似于第四实施例，可以进一步减少导通电压。
（第六实施例）
将描述根据本发明第六实施例的半导体设备。在本实施例中，IGBT形成区域中的减薄区段中的阳极p型区域4b的宽度相对于第一实施例发生了改变，而其它部分类似于第一实施例。因此，将仅描述不同于第一实施例的部分。
如图13所示，IGBT形成区域中的阳极p型区域4b的宽度随着与二极管形成区域的距离的减小而增大。换句话说，靠近二极管形成区域的阳极p型区域4b的宽度大于靠近IGBT形成区域的中心部分的阳极p型区域4b的宽度。在本情况中，邻近二极管形成区域的两个阳极p型区域4b的宽度大于位于两个阳极p型区域4b内侧的阳极p型区域4b的宽度。
当靠近IGBT形成区域的中心部分的阳极p型区域4b的宽度由W4表示，并且邻近二极管形成区域的阳极p型区域4b的宽度分别由W5、W6来表示时，宽度W4-W6满足W4<W5，W6的关系。在图13所示的示例中，宽度W4-W6以下述方式来满足W4<W5<W6的关系:阳极p型区域4b的宽度随着与二极管形成区域的距离的减小而逐渐增大。例如，当宽度W4被表示为1时，宽度W5可以是1.5，并且宽度W6可以是2。
当如本实施例那样IGBT形成区域和二极管形成区域彼此相邻设置时，靠近二极管形成区域的阳极p型区域4b靠近n+型杂质区域3。因此，通过增加靠近二极管形成区域的阳极p型区域4b的宽度，可以限制在IGBT形成区域和二极管形成区域之间的边界部分处的空穴注入。因此，当靠近二极管形成区域的阳极p型区域4b的宽度大于位于其内侧的阳极p型区域4b的宽度时，可以限制通过阳极p型区域4b的空穴注入，并且可以进一步减少恢复损耗。
在上述示例中，邻近二极管形成区域的两个阳极p型区域4b的宽度大于位于其内侧的阳极p型区域4b的宽度。然而，至少最靠近二极管形成区域的阳极p型区域4b的宽度必须大于靠近IGBT形成区域的中心部分的阳极p型区域4b的宽度。宽度W5可以等于宽度W6。
（第七实施例）
将描述根据本发明第七实施例的半导体设备。相对于第一实施例，在本实施例中，半导体设备还包括氦射线辐射区域，而其它部分类似于第一实施例。因此，将仅描述不同于第一实施例的部分。
如图14所示，根据本实施例的半导体设备包括在n-型漂移层1中的氦射线辐射区域13。通过从衬底的表面进行氦射线辐射来形成氦射线辐射区域13。氦射线辐射区域13包括诸如晶体缺陷等寿命抑制因数。
通过形成氦射线辐射区域13，可以采用寿命抑制因数来控制寿命。因此，相比第一实施例，可以减少恢复损耗。
（第八实施例）
将描述根据本发明第八实施例的半导体设备。相对于第一实施例，在本实施例中，半导体设备还包括电子射线辐射区域，而其它部分类似于第一实施例。因此，将仅描述不同于第一实施例的部分。
如图15所示，根据本实施例的半导体设备包括在n-型漂移层1中的电子射线辐射区域14。通过从衬底的表面进行电子射线辐射来形成电子射线辐射区域14。电子射线辐射区域14包括诸如晶体缺陷等寿命抑制因数。
通过形成电子射线辐射区域14，可以采用寿命抑制因数来控制寿命。因此，相比第一实施例，可以减少恢复损耗。
（其它实施例）
在上述实施例中，n型区域20形成在IGBT形成区域中的减薄区段中，n型区域30设置在IGBT形成区域中的IGBT操作区段中，或者n型区域21形成在二极管形成区域中。上述配置可以进行适当地组合。上述区域中的两个或三个可以形成在一个半导体设备中。
在上述每个实施例中，作为示例描述了第一导电类型是n型并且第二导电类型是p型的n沟道类型IGBT。上述配置也可以应用到将每个部分的导电类型颠倒的p沟道类型IGBT。在这样的情况下，除了IGBT之外的元件的导电类型也被颠倒。
Claims (7)
1.一种半导体设备，所述半导体设备包括IGBT形成区域以及沿着所述IGBT形成区域设置的二极管形成区域，所述IGBT形成区域包括垂直的IGBT(100)，并且所述二极管形成区域包括二极管(200)，所述半导体设备包括：
第一导电型的漂移层(1)，其具有第一表面和第二表面；
第二导电型的集电极区域(2)，其设置在所述IGBT形成区域中的所述漂移层(1)的所述第二表面；
所述第一导电型的阴极区域(3)，其设置在所述二极管形成区域中的所述漂移层(1)的所述第二表面；
第二导电型区域(4)，其设置在所述IGBT形成区域和所述二极管形成区域两者中的所述漂移层(1)的所述第一表面；
多个沟槽(6)，所述多个沟槽(6)延伸至比所述第二导电型区域(4)深的深度，所述沟槽(6)将所述IGBT形成区域中的所述第二导电型区域(4)分割为包括沟道区域(4a)和第一阳极区域(4b)的多个区域；
所述第一导电型的发射极区域(5)，其沿着所述IGBT形成区域中的所述沟槽(6)的侧壁设置在所述沟道区域(4a)的表面部分处；
栅极绝缘层(7)，其设置在所述沟槽(6)的表面上；
栅极电极(8)，其设置在所述栅极绝缘层(7)的表面上；
上部电极(10)，其与所述IGBT形成区域中的包括所述沟道区域(4a)和所述第一阳极区域(4b)的所述第二导电型区域(4)电耦合，所述上部电极(10)还与所述二极管形成区域中的用作第二阳极区域(4d)的所述第二导电型区域(4)电耦合；
下部电极(11)，其与所述IGBT形成区域中的所述集电极区域(2)和所述二极管形成区域的所述阴极区域(3)电耦合；其中
在所述IGBT形成区域中，包括所述沟道区域(4a)的区段是用作所述垂直的IGBT(100)的IGBT操作区段，并且包括所述第一阳极区域(4b)的区段是不用作所述垂直的IGBT(100)的减薄区段；
当将面密度定义为通过对所述第二导电型区域(4)中的第二导电型杂质的浓度分布曲线在深度方向上进行积分所计算的值时，所述沟道区域(4a)的面密度高于所述第一阳极区域(4b)的面密度以及所述第二阳极区域(4d)的面密度；并且
所述第一阳极区域(4b)的面积大于或等于所述IGBT形成区域的面积的13％。
2.根据权利要求1所述的半导体设备，其中
所述第一阳极区域(4b)的所述面密度和所述第二阳极区域(4d)的所述面密度小于或等于所述沟道区域(4a)的所述面密度的一半。
3.根据权利要求1所述的半导体设备，还包括
第一导电型区域(20)，其设置在所述第一阳极区域(4b)的深度方向上的中间部分处，并且与位于所述第一阳极区域(4b)的两侧的所述沟槽(6)耦合。
4.根据权利要求1所述的半导体设备，还包括
第一导电型区域(21)，其设置在所述第二阳极区域(4d)的深度方向上的中间部分处，并且与位于所述第二阳极区域(4d)的两侧的所述沟槽(6)耦合。
5.根据权利要求1所述的半导体设备，还包括
第一导电型区域(30)，其设置在所述沟道区域(4a)的深度方向上的中间部分处，并且与位于所述沟道区域(4a)的两侧的所述沟槽(6)耦合。
6.根据权利要求1所述的半导体设备，还包括
第一导电型区域(30)，其设置在所述沟道区域(4a)的底部和所述沟道区域(4a)与所述漂移层(1)之间的边界部分处，所述第一导电型区域(30)与位于所述沟道区域(4a)的两侧的所述沟槽(6)耦合。
7.根据权利要求1所述的半导体设备，其中
所述IGBT形成区域中的所述第二导电型区域(4)包括靠近所述二极管形成区域的所述第一阳极区域(4a)和靠近所述IGBT形成区域的中心部分的所述第一阳极区域(4a)；并且
靠近所述二极管形成区域的所述第一阳极区域(4a)的宽度大于靠近所述IGBT形成区域的所述中心部分的所述第一阳极区域(4a)的宽度。
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| DE102014110681B4 (de) * | 2014-07-29 | 2019-06-06 | Infineon Technologies Ag | Rückwärts leitender igbt und herstellungsverfahren dafür |
| WO2016051973A1 (ja) | 2014-10-03 | 2016-04-07 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| CN106463504B (zh) * | 2014-11-17 | 2019-11-29 | 富士电机株式会社 | 半导体装置以及半导体装置的制造方法 |
| JP6261494B2 (ja) * | 2014-12-03 | 2018-01-17 | 三菱電機株式会社 | 電力用半導体装置 |
| JP2016174029A (ja) * | 2015-03-16 | 2016-09-29 | 株式会社東芝 | 半導体装置 |
| JP6334465B2 (ja) * | 2015-06-17 | 2018-05-30 | 富士電機株式会社 | 半導体装置 |
| JP6384425B2 (ja) * | 2015-08-21 | 2018-09-05 | 株式会社デンソー | 半導体装置 |
| JP6445952B2 (ja) | 2015-10-19 | 2018-12-26 | 株式会社東芝 | 半導体装置 |
| US9768285B1 (en) * | 2016-03-16 | 2017-09-19 | Semiconductor Components Industries, Llc | Semiconductor device and method of manufacture |
| DE102016117723A1 (de) | 2016-09-20 | 2018-03-22 | Infineon Technologies Ag | Diodenstruktur eines Leistungshalbleiterbauelements |
| JP6952483B2 (ja) | 2017-04-06 | 2021-10-20 | 三菱電機株式会社 | 半導体装置、半導体装置の製造方法、および電力変換装置 |
| WO2019098271A1 (ja) * | 2017-11-16 | 2019-05-23 | 富士電機株式会社 | 半導体装置 |
| JP7067041B2 (ja) * | 2017-12-11 | 2022-05-16 | 株式会社デンソー | 半導体装置 |
| JP6987015B2 (ja) * | 2018-04-26 | 2021-12-22 | 三菱電機株式会社 | 半導体装置 |
| CN113632237B (zh) * | 2019-03-22 | 2022-09-13 | 日立能源瑞士股份公司 | 具有低传导损耗的反向传导绝缘栅功率半导体器件 |
| WO2022202936A1 (ja) * | 2021-03-24 | 2022-09-29 | 株式会社デンソー | 炭化珪素半導体装置およびそれを用いたインバータ回路、炭化珪素半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008300528A (ja) * | 2007-05-30 | 2008-12-11 | Denso Corp | 半導体装置 |
| CN101330103A (zh) * | 2003-08-27 | 2008-12-24 | 三菱电机株式会社 | 绝缘栅型晶体管以及逆变器电路 |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3321185B2 (ja) * | 1990-09-28 | 2002-09-03 | 株式会社東芝 | 高耐圧半導体装置 |
| JPH04346477A (ja) * | 1991-05-24 | 1992-12-02 | Hitachi Ltd | 半導体装置 |
| JP4017258B2 (ja) * | 1998-07-29 | 2007-12-05 | 三菱電機株式会社 | 半導体装置 |
| JP4198251B2 (ja) * | 1999-01-07 | 2008-12-17 | 三菱電機株式会社 | 電力用半導体装置およびその製造方法 |
| JP4799829B2 (ja) * | 2003-08-27 | 2011-10-26 | 三菱電機株式会社 | 絶縁ゲート型トランジスタ及びインバータ回路 |
| JP5011748B2 (ja) * | 2006-02-24 | 2012-08-29 | 株式会社デンソー | 半導体装置 |
| JP2007258363A (ja) * | 2006-03-22 | 2007-10-04 | Denso Corp | 半導体装置 |
| EP2003694B1 (en) * | 2007-06-14 | 2011-11-23 | Denso Corporation | Semiconductor device |
| US7968940B2 (en) * | 2007-07-05 | 2011-06-28 | Anpec Electronics Corporation | Insulated gate bipolar transistor device comprising a depletion-mode MOSFET |
| JP2009218543A (ja) * | 2008-02-15 | 2009-09-24 | Toshiba Corp | 半導体装置 |
| JP5682097B2 (ja) * | 2008-05-15 | 2015-03-11 | 富士電機株式会社 | 半導体装置 |
| JP4644730B2 (ja) * | 2008-08-12 | 2011-03-02 | 株式会社日立製作所 | 半導体装置及びそれを用いた電力変換装置 |
| JP5439763B2 (ja) * | 2008-08-14 | 2014-03-12 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP4840482B2 (ja) * | 2008-10-14 | 2011-12-21 | 株式会社デンソー | 半導体装置 |
| JP2010267863A (ja) * | 2009-05-15 | 2010-11-25 | Denso Corp | 半導体装置 |
| WO2010143288A1 (ja) * | 2009-06-11 | 2010-12-16 | トヨタ自動車株式会社 | 半導体装置 |
| JP4957840B2 (ja) * | 2010-02-05 | 2012-06-20 | 株式会社デンソー | 絶縁ゲート型半導体装置 |
| JP5488691B2 (ja) * | 2010-03-09 | 2014-05-14 | 富士電機株式会社 | 半導体装置 |
| DE112010005443B4 (de) * | 2010-04-02 | 2019-03-14 | Toyota Jidosha Kabushiki Kaisha | Halbleitervorrichtung mit einem Halbleitersubstrat mit einem Diodenbereich und einem IGBT-Bereich sowie Verfahren zu dessen Herstellung |
| JP5636808B2 (ja) * | 2010-08-17 | 2014-12-10 | 株式会社デンソー | 半導体装置 |
| US8716746B2 (en) * | 2010-08-17 | 2014-05-06 | Denso Corporation | Semiconductor device |
| CN102804385B (zh) * | 2010-11-30 | 2016-08-03 | 富士电机株式会社 | 半导体器件 |
| US8933506B2 (en) * | 2011-01-31 | 2015-01-13 | Alpha And Omega Semiconductor Incorporated | Diode structures with controlled injection efficiency for fast switching |
| US20120217541A1 (en) * | 2011-02-24 | 2012-08-30 | Force Mos Technology Co., Ltd. | Igbt with integrated mosfet and fast switching diode |
| DE112011105681B4 (de) * | 2011-09-28 | 2015-10-15 | Toyota Jidosha Kabushiki Kaisha | Verfahren zur Herstellung einer Halbleitervorrichtung |
| JP2013201237A (ja) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | 半導体装置 |
-
2012
- 2012-04-25 JP JP2012100057A patent/JP5937413B2/ja active Active
- 2012-06-13 US US13/495,051 patent/US8841699B2/en active Active
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101330103A (zh) * | 2003-08-27 | 2008-12-24 | 三菱电机株式会社 | 绝缘栅型晶体管以及逆变器电路 |
| JP2008300528A (ja) * | 2007-05-30 | 2008-12-11 | Denso Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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| CN102832216A (zh) | 2012-12-19 |
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| JP5937413B2 (ja) | 2016-06-22 |
| JP2013021304A (ja) | 2013-01-31 |
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