JP6987015B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
特開２００９−１４１０６７号公報（特許文献１）は、活性領域と、活性領域を囲む周辺領域とを含む半導体装置を開示している。活性領域には、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のような半導体素子が形成されている。周辺領域には、半導体素子の耐圧を確保するために、ガードリングが形成されている。
特開２００９−１４１０６７号公報
本発明の目的は、半導体装置の短絡耐量を向上させることである。
本発明の半導体装置は、半導体基板を備える。半導体基板は、活性領域と、活性領域を取り囲む外周領域とを含む。半導体基板は、おもて面と裏面とを有している。半導体素子は、ｎ-ドリフト領域と、ｐ+コレクタ層とを含む。外周領域は、ｎ-ドリフト領域と、ｐ+裏面外周層とを含む。ｐ+裏面外周層は、ｎ-ドリフト領域の裏面の側に設けられている。ｐ+裏面外周層における第１の正孔濃度は、ｐ+コレクタ層における第２の正孔濃度よりも大きい。
負荷短絡時において、正孔は、ｐ+コレクタ層だけでなくｐ+裏面外周層からも、ｎ-ドリフト領域に注入される。ｎ-ドリフト領域とｐ+コレクタ層とによって形成されるｐｎ接合部における裏面電界強度は減少する。本発明の半導体装置は、短絡耐量を向上させることができる。
実施の形態１に係る半導体装置の概略部分拡大断面図である。 実施の形態１及び実施の形態３に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。 実施の形態１及び実施の形態３に係る半導体装置の製造方法における、図２に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態１及び実施の形態３に係る半導体装置の製造方法における、図３に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態１及び実施の形態３に係る半導体装置の製造方法における、図４に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態２に係る半導体装置の概略部分拡大断面図である。 実施の形態３に係る半導体装置の概略部分拡大断面図である。 実施の形態３に係る半導体装置の製造方法における、図５に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態４に係る半導体装置の概略部分拡大断面図である。
以下、本発明の実施の形態を説明する。なお、同一の構成には同一の参照番号を付し、その説明は繰り返さない。
実施の形態１．
図１を参照して、実施の形態１に係る半導体装置１を説明する。半導体装置１は、半導体基板２と、第１の電極２０と、第２の電極３０とを主に備える。
半導体基板２は、例えば、シリコン基板または炭化珪素基板である。半導体基板２は、おもて面２ａと、おもて面２ａに対向する裏面２ｂとを有している。半導体基板２は、半導体素子３が設けられている活性領域６と、活性領域６を取り囲む外周領域７とを含む。半導体素子３は、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である。
半導体素子３は、ｎ-ドリフト領域５と、ｐベース領域１０と、ｎ+型エミッタ領域１４と、ゲート絶縁膜１７と、ゲート電極１８と、ｐ+コレクタ層２５と、第１の電極２０と、第２の電極３０とを含む。半導体素子３は、ｎバッファ層２４と、ｐ+コンタクト層１５とをさらに含む。半導体素子３は、ｎ+電荷蓄積層１１をさらに含む。
ｐベース領域１０は、ｎ-ドリフト領域５に対しておもて面２ａ側に設けられている。ｐベース領域１０は、おもて面２ａから第１深さにわたって形成されている。ｎ+電荷蓄積層１１は、ｎ-ドリフト領域５とｐベース領域１０との間に形成されている。ｎ+電荷蓄積層１１のｎ型キャリア（電子）濃度は、ｎ-ドリフト領域５のｎ型キャリア濃度よりも大きい。
ｎ+型エミッタ領域１４は、ｐベース領域１０の一部に形成されている。特定的には、ｎ+型エミッタ領域１４は、おもて面２ａから第２深さにわたって形成されている。第２深さは、第１深さよりも小さい。ｎ+型エミッタ領域１４は、おもて面２ａの一部に形成されている。ｐ+コンタクト層１５のｐ型キャリア（正孔）濃度は、ｐベース領域１０のｐ型キャリア濃度よりも高い。ｐ+コンタクト層１５は、ｎ+型エミッタ領域１４が形成されていないおもて面２ａの一部に形成されている。
ゲート絶縁膜１７は、ｎ+型エミッタ領域１４とｎ-ドリフト領域５とに挟まれるｐベース領域１０の部分１２上に設けられている。半導体素子３のオン動作時に、ｐベース領域１０の部分１２にチャネルが形成される。特定的には、ゲート絶縁膜１７は、ｎ+型エミッタ領域１４、ｐベース領域１０及びｎ+電荷蓄積層１１を貫いてｎ-ドリフト領域５に達するトレンチ１６の側壁と底面との上に形成されている。ゲート絶縁膜１７は、例えば、ＳｉＯ2膜である。
ゲート電極１８は、ゲート絶縁膜１７を挟んでｐベース領域１０の部分１２に対向している。一例として、ゲート電極１８は、トレンチゲート電極であり、かつ、半導体素子３は、トレンチゲート型ＩＧＢＴである。ゲート電極１８は、トレンチ１６内にゲート絶縁膜１７を介して設けられている。
ｎバッファ層２４は、ｎ-ドリフト領域５に対して裏面２ｂ側に設けられている。ｎバッファ層２４は、活性領域６において、ｎ-ドリフト領域５とｐ+コレクタ層２５とに接している。ｎバッファ層２４における第１のｎ型キャリア濃度は、ｎ-ドリフト領域５における第２のｎ型キャリア濃度よりも大きい。ｎバッファ層２４は、ｎ型ドーパントを含んでいる。ｎ型ドーパントは、例えば、リンまたはヒ素である。ｎバッファ層２４の厚さは、ｎ-ドリフト領域５の厚さよりも小さい。一例では、ｎバッファ層２４の厚さは、ｎ-ドリフト領域５の厚さの０．５倍以下である。別の例では、ｎバッファ層２４の厚さは、ｎ-ドリフト領域５の厚さの０．３倍以下である。さらに別の例では、ｎバッファ層２４の厚さは、ｎ-ドリフト領域５の厚さの０．１倍以下である。ｎバッファ層２４の厚さは、例えば、０．１μｍ以上である。
ｐ+コレクタ層２５は、半導体基板２の裏面２ｂに設けられている。ｐ+コレクタ層２５は、ｎ-ドリフト領域５に対して裏面２ｂ側に設けられている。ｐ+コレクタ層２５は、ｎバッファ層２４に接している。ｐ+コレクタ層２５は、ボロンのようなｐ型ドーパントを含む。ｐ+コレクタ層２５のｐ型キャリア（正孔）濃度は、ｐベース領域１０のｐ型キャリア濃度よりも大きい。ｐ+コレクタ層２５の厚さは、例えば、０．１μｍ以上である。ｐ+コレクタ層２５の厚さは、例えば、１０μｍ以下である。
半導体素子３は、第１の電極２０と第２の電極３０とをさらに含む。第１の電極２０は、おもて面２ａにおけるｎ+型エミッタ領域１４上に形成されている。第１の電極２０は、おもて面２ａにおけるｐ+コンタクト層１５上にも形成されている。第１の電極２０は、ｎ+型エミッタ領域１４とｐ+コンタクト層１５とに接している。第１の電極２０は、エミッタ電極として機能する。第１の電極２０は、ｐ+コンタクト層１５を介してｐベース領域１０に電気的に接続されている。第１の電極２０は、層間絶縁膜１９によって、ゲート電極１８から電気的に絶縁されている。第２の電極３０は、活性領域６において、ｐ+コレクタ層２５上に形成されている。第２の電極３０は、ｐ+コレクタ層２５に接している。第２の電極３０は、コレクタ電極として機能する。
外周領域７は、ｎ-ドリフト領域５と、ｐ+裏面外周層２６とを含む。ｎ-ドリフト領域５及び第２の電極３０は、活性領域６から外周領域７にも延在している。外周領域７は、ｎバッファ層２４を含む。ｎバッファ層２４は、活性領域６から外周領域７にも延在している。外周領域７には、ｐベース領域１０、ｎ+型エミッタ領域１４、ｎ+電荷蓄積層１１は形成されていない。第２の電極３０は、外周領域７において、ｐ+裏面外周層２６上に形成されている。
ｐ+裏面外周層２６は、ｎ-ドリフト領域５の裏面２ｂの側に設けられている。ｐ+裏面外周層２６は、ｎ-ドリフト領域５と第２の電極３０との間に形成されている。ｐ+裏面外周層２６は、ｎバッファ層２４に接している。ｐ+裏面外周層２６は、第２の電極３０に接している。ｐ+裏面外周層２６は、半導体基板２の裏面２ｂに形成されている。ｐ+裏面外周層２６は、ｐ+コレクタ層２５に接している。例えば、ｐ+裏面外周層２６の厚さは、０．１μｍ以上１０μｍ以下である。
ｐ+裏面外周層２６における第１のｐ型キャリア濃度は、ｐ+コレクタ層２５における第２のｐ型キャリア濃度よりも大きい。一例では、ｐ+裏面外周層２６における第１のｐ型キャリア濃度は、ｐ+コレクタ層２５における第２のｐ型キャリア濃度の２倍以上である。別の例では、ｐ+裏面外周層２６における第１のｐ型キャリア濃度は、ｐ+コレクタ層２５における第２のｐ型キャリア濃度の５倍以上である。さらに別の例では、ｐ+裏面外周層２６における第１のｐ型キャリア濃度は、ｐ+コレクタ層２５における第２のｐ型キャリア濃度の１０倍以上である。一例では、半導体基板２の裏面２ｂの平面視において、ｐ+裏面外周層２６は、活性領域６を囲むように形成されている。別の例では、半導体基板２の裏面２ｂの平面視において、ｐ+裏面外周層２６は、活性領域６を囲まずに外周領域７の一部だけに形成されている。
外周領域７は、半導体基板２のおもて面２ａに、電界制限リング構造（ＦＬＲ構造）２１を含む。半導体基板２のおもて面２ａの平面視において、電界制限リング構造２１は、活性領域６を囲んでいる。電界制限リング構造２１は、ｐ型領域である。電界制限リング構造２１は、外周領域７における電界集中を緩和して、半導体装置１の耐圧を向上させる。電界制限リング構造２１は、第１の電極２０と離間されており、第１の電極２０から電気的に絶縁されている。
図１から図５を参照して、実施の形態１に係る半導体装置１の製造方法の一例を説明する。
図２に示されるように、本実施の形態の半導体装置１の製造方法は、半導体素子３の構成の一部がそのおもて面２ａ側に形成された半導体基板２を準備することを備える。具体的には、公知の方法により、半導体基板２（ｎ-ドリフト領域５）の活性領域６のおもて面２ａ側に、ｐベース領域１０と、ｎ+型エミッタ領域１４と、ｐ+コンタクト層１５と、ｎ+電荷蓄積層１１と、ゲート絶縁膜１７と、ゲート電極１８とが形成される。公知の方法により、半導体基板２（ｎ-ドリフト領域５）の外周領域７のおもて面２ａ側に、電界制限リング構造２１が形成される。半導体基板２の活性領域６のおもて面２ａ上に、層間絶縁膜１９と第１の電極２０とが形成される。第１の電極２０は、電界制限リング構造２１と離間されており、電界制限リング構造２１と電気的に絶縁されている。第１の電極２０は、ｎ+型エミッタ領域１４とｐ+コンタクト層１５とに導通している。
半導体基板２の裏面２ｂを加工することによって、半導体基板２（ｎ-ドリフト領域５）が薄くされる。一例では、半導体基板２（ｎ-ドリフト領域５）の裏面２ｂは、グラインダーを用いて研削される。別の例では、半導体基板２（ｎ-ドリフト領域５）の裏面２ｂは、ウェットエッチングされる。半導体基板２（ｎ-ドリフト領域５）は、特に限定されないが、３μｍ以上８００μｍ以下の厚さまで薄くされる。
図３に示されるように、本実施の形態の半導体装置１の製造方法は、裏面２ｂからｎ型ドーパントをドープすることによって、裏面２ｂにｎバッファ層２４を形成することを備える。ｎバッファ層２４は、ｎ-ドリフト領域５に接しており、かつ、ｎ-ドリフト領域５に対して裏面２ｂ側に設けられている。ｎバッファ層２４は、活性領域６と外周領域７とに形成される。ｎ型ドーパントは、例えば、リンまたはヒ素である。ｎ型ドーパントを活性化するために、ｎバッファ層２４はアニールされる。
図４に示されるように、本実施の形態の半導体装置１の製造方法は、裏面２ｂからｐ型ドーパントをドープすることによって、半導体基板２の活性領域６の裏面２ｂにｐ+コレクタ層２５を形成することを備える。ｐ+コレクタ層２５は、半導体基板２の外周領域７の裏面２ｂにも形成される。ｐ+コレクタ層２５は、ｎバッファ層２４に接している。ｐ型ドーパントは、例えば、ボロンである。
図５に示されるように、本実施の形態の半導体装置１の製造方法は、外周領域７の裏面２ｂに選択的にｐ型ドーパントをドープすることによって、半導体基板２の外周領域７の裏面２ｂにｐ+裏面外周層２６を形成することを備える。具体的には、半導体基板２の活性領域６の裏面２ｂにマスク３５が形成される。イオン注入装置を用いて、ボロンのようなｐ型ドーパントが、外周領域７の裏面２ｂに選択的に注入される。ｐ+裏面外周層２６は、ｎバッファ層２４に接している。ｐ+裏面外周層２６は、ｐ+コレクタ層２５に接している。ｐ+裏面外周層２６は、半導体基板２の裏面２ｂに形成されている。ｐ+裏面外周層２６における第１のｐ型キャリア濃度は、ｐ+コレクタ層２５における第２のｐ型キャリア濃度よりも大きい。ｐ+コレクタ層２５及びｐ+裏面外周層２６に含まれるｐ型ドーパントを活性化するために、ｐ+コレクタ層２５及びｐ+裏面外周層２６がアニールされる。
本実施の形態の半導体装置１の製造方法は、ｐ+コレクタ層２５とｐ+裏面外周層２６との上に第２の電極３０を形成することを備える。第２の電極３０は、例えば、Ａｌ／Ｔｉ／Ｎｉ／Ａｕの積層膜、または、ＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕの積層膜である。第２の電極３０をｐ+コレクタ層２５とｐ+裏面外周層２６とにオーミック接触させるために、第２の電極３０とｐ+コレクタ層２５とｐ+裏面外周層２６とはアニールされる。こうして、図１に示される本実施の形態の半導体装置１が得られる。
本実施の形態の半導体装置１の動作及び作用を、比較例の半導体装置と対比しながら、説明する。比較例の半導体装置は、本実施の形態の半導体装置１と同様の構成を備えているが、ｐ+裏面外周層２６が形成されていない点で、本実施の形態の半導体装置１と異なる。
半導体装置（本実施の形態の半導体装置１、比較例の半導体装置）のターンオン過程の後期とターンオフ過程の初期とスイッチングオン状態とでは、第１の電極２０と第２の電極３０との間に相対的に低い電圧が印加されている。本明細書において、半導体装置のターンオン過程は、半導体装置がオフ状態からオン状態に遷移する過程を意味する。半導体装置のターンオフ過程は、半導体装置がオン状態からオフ状態に遷移する過程を意味する。
低電圧期間では、ｐベース領域１０の部分１２にチャネルが形成される。本明細書において、低電圧期間は、半導体装置のターンオン過程と、半導体装置のターンオフ過程と、半導体装置１がスイッチングオン状態にある期間とを含む。電子は、このチャネルとｎ+電荷蓄積層１１とを経由して、第１の電極２０からｎ-ドリフト領域５に注入される。この注入された電子により、ｎバッファ層２４を介して、ｐ+コレクタ層２５とｎ-ドリフト領域５との間が順バイアスされる。正孔が、第２の電極３０及びｐ+コレクタ層２５からｎバッファ層２４を経由してｎ-ドリフト領域５に注入される。こうして、電子及び正孔がｎ-ドリフト領域５に高い密度で蓄積される。ｎ-ドリフト領域５に伝導度変調が発生し、ｎ-ドリフト領域５の抵抗が大幅に減少する。第１の電極２０と第２の電極３０との間の電圧は、相対的に低くなる。
これに対し、半導体装置（本実施の形態の半導体装置１、比較例の半導体装置）の通常のスイッチング動作では、半導体装置のターンオン過程の初期と半導体装置のターンオフ過程の後期とに、第１の電極２０と第２の電極３０との間に高い電圧が印加される。また、負荷短絡時にも、第１の電極２０と第２の電極３０との間に高い電圧が印加される。本明細書において、負荷短絡時は、半導体装置に接続されている負荷（モータなど）が短絡して、半導体装置に直接電源電圧が印加されている期間を意味する。
そのため、高電圧期間において、比較例の半導体装置では、ｎ-ドリフト領域５に高い密度で蓄積されていた正孔がｎ-ドリフト領域５から排出されて、ｎ-ドリフト領域５における正孔の密度が大幅に減少する。本明細書において、高電圧期間は、半導体装置のターンオン過程の初期と、半導体装置のターンオフ過程の後期と、負荷短絡時とを含む。ｎ-ドリフト領域５とｐ+コレクタ層２５とによって形成されるｐｎ接合部における裏面電界強度が増加する。なお、本実施の形態では、このｐｎ接合部は、ｎバッファ層２４を介して、ｎ-ドリフト領域５とｐ+コレクタ層２５とによって形成されている。比較例の半導体装置では、負荷短絡時を含む高電圧期間に、高い裏面電界がｎ-ドリフト領域５とｐ+コレクタ層２５とによって形成されるｐｎ接合部に印加され続ける。そのため、負荷短絡時を含む高電圧期間において、比較例の半導体装置が破壊されるまでの時間が短く、比較例の半導体装置の短絡耐量は低い。
他方、本実施の形態の半導体装置１は、外周領域７にｐ+裏面外周層２６を含む。そのため、負荷短絡時を含む高電圧期間において、正孔は、活性領域６における第２の電極３０及びｐ+コレクタ層２５からｎ-ドリフト領域５に注入されるだけなく、外周領域７における第２の電極３０及びｐ+裏面外周層２６からもｎ-ドリフト領域５に注入される。ｐ+裏面外周層２６における第１のｐ型キャリア濃度は、ｐ+コレクタ層２５における第２のｐ型キャリア濃度よりも大きいため、ｐ+裏面外周層２６からｎ-ドリフト領域５により多くの正孔が注入され得る。こうして、ｎ-ドリフト領域５とｐ+コレクタ層２５とによって形成されるｐｎ接合部における裏面電界強度は減少する。本実施の形態の半導体装置１は、負荷短絡時を含む高電圧期間において、半導体装置１が破壊されるまでの時間をより長くすることができ、半導体装置１の短絡耐量を向上させることができる。
本実施の形態の半導体装置１の効果を説明する。
本実施の形態の半導体装置１は、半導体基板２を備える。半導体基板２は、半導体素子３が設けられた活性領域６と、活性領域６を取り囲む外周領域７とを含む。半導体基板２は、おもて面２ａと裏面２ｂとを有している。半導体素子３は、ｎ-ドリフト領域５と、ｐベース領域１０と、ｎ+型エミッタ領域１４と、ゲート絶縁膜１７と、ゲート電極１８と、ｐ+コレクタ層２５とを含む。ゲート絶縁膜１７は、ｎ+型エミッタ領域１４とｎ-ドリフト領域５との間のｐベース領域１０の部分１２上に設けられている。ゲート電極１８は、ゲート絶縁膜１７を挟んでｐベース領域１０の部分１２に対向している。ｐ+コレクタ層２５は、裏面２ｂに設けられている。外周領域７は、ｎ-ドリフト領域５と、ｐ+裏面外周層２６とを含む。ｎ-ドリフト領域５は、活性領域６から外周領域７に延在している。ｐ+裏面外周層２６は、ｎ-ドリフト領域５の裏面２ｂの側に設けられている。ｐ+裏面外周層２６における第１の正孔濃度は、ｐ+コレクタ層２５における第２の正孔濃度よりも大きい。
負荷短絡時において、正孔は、ｐ+コレクタ層２５だけでなくｐ+裏面外周層２６からも、ｎ-ドリフト領域５に注入される。ｎ-ドリフト領域５とｐ+コレクタ層２５とによって形成されるｐｎ接合部における裏面電界強度は減少する。本実施の形態の半導体装置１は、負荷短絡時において、半導体装置１が破壊されるまでの時間をより長くすることができ、半導体装置１の短絡耐量を向上させることができる。
本実施の形態の半導体装置１では、ｐ+裏面外周層２６は、ｐ+コレクタ層２５に接している。そのため、負荷短絡時において、正孔は、ｐ+コレクタ層２５を経由して、ｐ+裏面外周層２６からｎ-ドリフト領域５に効率的に注入され得る。本実施の形態の半導体装置１は、半導体装置１の短絡耐量を向上させることができる。
本実施の形態の半導体装置１では、半導体素子３及び外周領域７は、ｎ-ドリフト領域５の裏面２ｂの側にｎバッファ層２４を含んでいる。ｎバッファ層２４における第１の電子濃度は、ｎ-ドリフト領域５における第２の電子濃度よりも大きい。活性領域６において、ｎバッファ層２４は、ｎ-ドリフト領域５とｐ+コレクタ層２５とに接している。外周領域７において、ｐ+裏面外周層２６は、ｎバッファ層２４の裏面２ｂの側に設けられている。ｎバッファ層２４は、フィールドストップ層として機能する。ｎバッファ層２４は、半導体装置１の耐圧を向上させる。
実施の形態２．
図６を参照して、実施の形態２に係る半導体装置１ｂを説明する。本実施の形態の半導体装置１ｂは、実施の形態１の半導体装置１と同様の構成を備え、同様の効果を奏するが、主に以下の点で異なる。
本実施の形態の半導体装置１ｂでは、ｐ+裏面外周層２６は、ｐ+コレクタ層２５より厚い。そのため、負荷短絡時を含む高電圧期間において、より多くの正孔がｐ+裏面外周層２６からｎ-ドリフト領域５に注入される。ｎ-ドリフト領域５とｐ+コレクタ層２５とによって形成されるｐｎ接合部における裏面電界強度はさらに減少する。本実施の形態の半導体装置１ｂは、負荷短絡時を含む高電圧期間において、半導体装置１ｂが破壊されるまでの時間をより長くすることができ、半導体装置１ｂの短絡耐量を向上させることができる。
本実施の形態の半導体装置１ｂでは、活性領域６におけるｎ-ドリフト領域５の第１端４１は、外周領域７におけるｎ-ドリフト領域５の第２端４２より、裏面２ｂ側に位置している。第１端４１は、活性領域６におけるｎ-ドリフト領域５の裏面２ｂの近位端である。第２端４２は、外周領域７におけるｎ-ドリフト領域５の裏面２ｂの近位端である。そのため、活性領域６におけるｎ-ドリフト領域５の厚さは増加する。半導体装置１ｂの耐圧が向上され得る。
実施の形態３．
図７を参照して、実施の形態３に係る半導体装置１ｃを説明する。本実施の形態の半導体装置１ｃは、実施の形態１の半導体装置１と同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｃでは、外周領域７は、ｐ+裏面外周層２６に接しているｎ裏面外周層２７をさらに含む。ｎ裏面外周層２７は、ｐ+裏面外周層２６の裏面２ｂの側に設けられている。ｎ裏面外周層２７は、ｐ+コレクタ層２５に接している。ｎ裏面外周層２７は、第２の電極３０に接している。ｎ裏面外周層２７は、半導体基板２の裏面２ｂに設けられている。ｎ裏面外周層２７は、ｐ+裏面外周層２６より薄い。ｐ+裏面外周層２６とｎ裏面外周層２７とによって形成されるｐｎ接合の耐圧が半導体素子３のオン電圧よりも大きくなるように、ｎ裏面外周層２７は構成されている。例えば、半導体基板２がＳｉ基板であるとき、ｎ裏面外周層２７は、０．１μｍ以上の厚さｄを有している。そのため、半導体素子３のオン状態において、ｐ+裏面外周層２６とｎ裏面外周層２７とによって形成されるｐｎ接合から電荷が注入されることが防止されて、半導体装置１ｃのスイッチング損失を減少させることができる。
ｎ裏面外周層２７のｎ型キャリア濃度は、ｎ-ドリフト領域５のｎ型キャリア濃度よりも大きい。ｎ裏面外周層２７のｎ型キャリア濃度は、ｎバッファ層２４のｎ型キャリア濃度よりも大きい。ｎ裏面外周層２７は、例えば、１．０×１０18ｃｍ-3以上のｎ型キャリア濃度を有している。このような電子濃度を有するｎ裏面外周層２７は、負荷短絡時に、ｐ+裏面外周層２６とｎ裏面外周層２７とによって形成されるｐｎ接合がトンネル効果を発現しやすくし得る。
図２から図５及び図８を参照して、本実施の形態の半導体装置１ｃの製造方法の一例を説明する。本実施の形態の半導体装置１ｃの製造方法は、実施の形態１の半導体装置１の製造方法と同様の工程を備えるが、主に以下の点で異なる。
図８に示されるように、本実施の形態の半導体装置１ｃの製造方法は、図２から図５に示される工程の後に、外周領域７の裏面２ｂに選択的にｎ型ドーパントをドープすることによって、半導体基板２の外周領域７の裏面２ｂにｎ裏面外周層２７を形成することを備える。具体的には、半導体基板２の活性領域６の裏面２ｂにマスク３６が形成される。イオン注入装置を用いて、リンのようなｎ型ドーパントが、外周領域７の裏面２ｂに選択的に注入される。ｎ裏面外周層２７は、ｐ+裏面外周層２６に接している。ｎ裏面外周層２７は、半導体基板２の裏面２ｂに形成されている。ｎ裏面外周層２７は、ｐ+コレクタ層２５に接している。ｎ裏面外周層２７に含まれるｎ型ドーパントを活性化するために、ｎ裏面外周層２７がアニールされる。
本実施の形態の半導体装置１ｃの製造方法は、ｐ+コレクタ層２５とｎ裏面外周層２７との上に第２の電極３０を形成することを備える。活性領域６において、第２の電極３０は、ｐ+コレクタ層２５に接している。外周領域７において、第２の電極３０は、ｎ裏面外周層２７に接している。第２の電極３０をｐ+コレクタ層２５とｎ裏面外周層２７とにオーミック接触させるために、第２の電極３０とｐ+コレクタ層２５とｎ裏面外周層２７とはアニールされる。こうして、図７に示される半導体装置１ｃが得られる。
本実施の形態の半導体装置１ｃの動作及び作用を説明する。
ｐ+裏面外周層２６とｎ裏面外周層２７とによって、ｐｎ接合が形成されている。低電圧期間では、第１の電極２０と第２の電極３０との間に相対的に小さなオン電圧が印加されるため、ｐ+裏面外周層２６とｎ裏面外周層２７とによって形成されるｐｎ接合に印加される逆バイアス電圧の絶対値は小さい。正孔は、このｐｎ接合を通り抜けることができない。低電圧期間において、このｐｎ接合は、第２の電極３０の外周部分３０ｐ及びｐ+裏面外周層２６からｎ-ドリフト領域５に正孔が注入されることを阻止し、ｎ-ドリフト領域５における正孔の濃度の増加を抑制することができる。半導体装置１ｃのターンオフ過程においてｎ-ドリフト領域５に蓄積されていた正孔は、より短時間でｎ-ドリフト領域５から排出される。ターンオフ過程において、半導体装置１ｃの電力損失が減少し得る。
これに対し、高電圧期間では、第１の電極２０と第２の電極３０との間に大きな電源電圧が印加されるため、ｐ+裏面外周層２６とｎ裏面外周層２７とによって形成されるｐｎ接合に印加される逆バイアス電圧の絶対値は大きい。ｐ+裏面外周層２６とｎ裏面外周層２７とによって形成されるｐｎ接合にアバランシェ降伏現象が発生することにより、正孔はこのｐｎ接合を通り抜けることができる。あるいは、ｐ+裏面外周層２６とｎ裏面外周層２７とによって形成されるｐｎ接合のトンネル効果により、正孔はこのｐｎ接合を通り抜けることができる。正孔は、外周領域７にある第２の電極３０の外周部分３０ｐ及びｐ+裏面外周層２６からｎ-ドリフト領域５に注入される。高電圧期間では、ｎ-ドリフト領域５とｐ+コレクタ層２５とによって形成されるｐｎ接合部における裏面電界強度は減少し得る。本実施の形態の半導体装置１ｃは、負荷短絡時を含む高電圧期間において半導体装置１ｃが破壊されるまでの時間をより長くすることができ、半導体装置１ｃの短絡耐量を向上させることができる。
本実施の形態の半導体装置１ｃの効果を説明する。本実施の形態の半導体装置１ｃは、実施の形態１の半導体装置１の効果に加えて、以下の効果を奏する。
本実施の形態の半導体装置１ｃでは、外周領域７は、ｐ+裏面外周層２６に接しているｎ裏面外周層２７をさらに含む。ｎ裏面外周層２７は、ｐ+裏面外周層２６の裏面２ｂの側に設けられている。本実施の形態の半導体装置１ｃによれば、半導体装置１ｃのターンオフ過程の際に発生する半導体装置１ｃの電力損失を減少させながら、半導体装置１ｃの短絡耐量を向上させることができる。
本実施の形態の半導体装置１ｃでは、ｎ裏面外周層２７は、ｐ+裏面外周層２６より薄い。そのため、負荷短絡時においてｐ+裏面外周層２６からｎ-ドリフト領域５に注入される正孔の量が減少することが抑制される。半導体装置１ｃの短絡耐量を向上させることができる。
実施の形態４．
図９を参照して、実施の形態４に係る半導体装置１ｄを説明する。本実施の形態の半導体装置１ｄは、実施の形態３の半導体装置１ｃと同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｄでは、ｎ裏面外周層２７は、ｐ+裏面外周層２６とｐ+コレクタ層２５との間に設けられている。ｎ裏面外周層２７は、ｎバッファ層２４と接している。ｎ裏面外周層２７はｐ+コレクタ層２５と接している。ｎ裏面外周層２７は、第２の電極３０と接している。一例では、ｎ裏面外周層２７は、ｐ+裏面外周層２６と同じ厚さを有している。別の例では、ｎ裏面外周層２７は、ｐ+裏面外周層２６より薄い。ｎ裏面外周層２７の幅ｗは、ｐ+裏面外周層２６の幅より小さい。ｎ裏面外周層２７は、例えば、０．１μｍ以上の幅ｗを有している。ｎ裏面外周層２７のｎ型キャリア濃度は、ｎ-ドリフト領域５のｎ型キャリア濃度よりも大きい。ｎ裏面外周層２７のｎ型キャリア濃度は、ｎバッファ層２４のｎ型キャリア濃度よりも大きい。
本実施の形態の半導体装置１ｄは、以下のように、実施の形態３の半導体装置１ｃと同様の作用及び効果を奏する。
本実施の形態のｎ裏面外周層２７は、実施の形態３のｎ裏面外周層２７と同様の作用を奏する。具体的には、ｐ+裏面外周層２６とｎ裏面外周層２７とによって、ｐｎ接合が形成されている。低電圧期間では、外周領域７にある第２の電極３０の外周部分３０ｐから注入された正孔は、このｐｎ接合を通り抜けることができない。低電圧期間において、このｐｎ接合は、第２の電極３０の外周部分３０ｐ及びｐ+裏面外周層２６からｎ-ドリフト領域５に正孔が注入されることを阻止し、ｎ-ドリフト領域５における正孔の濃度の増加を抑制することができる。半導体装置１ｄのターンオフ過程においてｎ-ドリフト領域５に蓄積されていた正孔は、より短時間でｎ-ドリフト領域５から排出される。ターンオフ過程において、半導体装置１ｄの電力損失は減少し得る。
これに対し、高電圧期間では、第１の電極２０と第２の電極３０との間に大きな電源電圧が印加されるため、ｐ+裏面外周層２６とｎ裏面外周層２７とによって形成されるｐｎ接合に印加される逆バイアス電圧の絶対値は大きい。外周領域７にある第２の電極３０の外周部分３０ｐから注入された正孔は、このｐｎ接合のビルトインポテンシャルを超えて、ｎ-ドリフト領域５に注入される。高電圧期間では、ｎ-ドリフト領域５とｐ+コレクタ層２５とによって形成されるｐｎ接合部における裏面電界強度は減少し得る。本実施の形態の半導体装置１ｄは、負荷短絡時を含む高電圧期間において半導体装置１ｄが破壊されるまでの時間をより長くすることができ、半導体装置１ｄの短絡耐量を向上させることができる。
今回開示された実施の形態１−４はすべての点で例示であって制限的なものではないと考えられるべきである。矛盾のない限り、今回開示された実施の形態１−４の少なくとも２つを組み合わせてもよい。本発明の範囲は、上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
１，１ｂ，１ｃ，１ｄ 半導体装置、２ 半導体基板、２ａ おもて面、２ｂ 裏面、３ 半導体素子、５ ｎ-ドリフト領域、６ 活性領域、７ 外周領域、１０ ｐベース領域、１１ ｎ+電荷蓄積層、１２ 部分、１４ ｎ+型エミッタ領域、１５ ｐ+コンタクト層、１６ トレンチ、１７ ゲート絶縁膜、１８ ゲート電極、１９ 層間絶縁膜、２０ 第１の電極、２１ 電界制限リング構造、２４ ｎバッファ層、２５ ｐ+コレクタ層、２６ ｐ+裏面外周層、２７ ｎ裏面外周層、３０ 第２の電極、３０ｐ 外周部分、３５，３６ マスク、４１ 第１端、４２ 第２端。

Claims (8)

  1. 半導体素子が設けられた活性領域と、前記活性領域を取り囲む外周領域とを含む半導体基板を備え、前記半導体基板は、おもて面と裏面とを有し、
    前記半導体素子は、ｎ - ドリフト領域と、ｐベース領域と、ｎ + 型エミッタ領域と、前記ｎ + 型エミッタ領域と前記ｎ - ドリフト領域との間の前記ｐベース領域の部分上に設けられているゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記ｐベース領域の前記部分に対向するゲート電極と、前記裏面に設けられているｐ + コレクタ層とを含み、
    前記外周領域は、前記ｎ - ドリフト領域と、ｐ + 裏面外周層とを含み、前記ｎ - ドリフト領域は、前記活性領域から前記外周領域に延在しており、前記ｐ + 裏面外周層は、前記ｎ - ドリフト領域の前記裏面の側に設けられており、
    前記ｐ + 裏面外周層における第１の正孔濃度は、前記ｐ + コレクタ層における第２の正孔濃度よりも大きく、
    前記ｐ+裏面外周層は、前記ｐ+コレクタ層より厚い、半導体装置。
  2. 前記活性領域における前記ｎ-ドリフト領域の第１端は、前記外周領域における前記ｎ-ドリフト領域の第２端より、前記裏面側に位置しており、
    前記第１端は、前記活性領域における前記ｎ-ドリフト領域の前記裏面の近位端であり、
    前記第２端は、前記外周領域における前記ｎ-ドリフト領域の前記裏面の近位端である、請求項１に記載の半導体装置。
  3. 半導体素子が設けられた活性領域と、前記活性領域を取り囲む外周領域とを含む半導体基板を備え、前記半導体基板は、おもて面と裏面とを有し、
    前記半導体素子は、ｎ - ドリフト領域と、ｐベース領域と、ｎ + 型エミッタ領域と、前記ｎ + 型エミッタ領域と前記ｎ - ドリフト領域との間の前記ｐベース領域の部分上に設けられているゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記ｐベース領域の前記部分に対向するゲート電極と、前記裏面に設けられているｐ + コレクタ層とを含み、
    前記外周領域は、前記ｎ - ドリフト領域と、ｐ + 裏面外周層とを含み、前記ｎ - ドリフト領域は、前記活性領域から前記外周領域に延在しており、前記ｐ + 裏面外周層は、前記ｎ - ドリフト領域の前記裏面の側に設けられており、
    前記ｐ + 裏面外周層における第１の正孔濃度は、前記ｐ + コレクタ層における第２の正孔濃度よりも大きく、
    前記外周領域は、前記ｐ+裏面外周層に接しているｎ裏面外周層をさらに含み、
    前記ｎ裏面外周層は、前記ｐ+裏面外周層の前記裏面の側に設けられており、
    前記ｐ + 裏面外周層及び前記ｎ裏面外周層は、各々、前記ｐ + コレクタ層に接している、半導体装置。
  4. 前記ｎ裏面外周層は、前記ｐ+裏面外周層より薄い、請求項３に記載の半導体装置。
  5. 前記ｐ+裏面外周層は、前記ｐ+コレクタ層に接している、請求項１または請求項２に記載の半導体装置。
  6. 前記外周領域は、前記ｐ+裏面外周層に接しているｎ裏面外周層をさらに含み、
    前記ｎ裏面外周層は、前記ｐ+裏面外周層と前記ｐ+コレクタ層との間に設けられている、請求項１または請求項２に記載の半導体装置。
  7. 前記半導体素子及び前記外周領域は、前記ｎ-ドリフト領域の前記裏面の側にｎバッファ層を含み、
    前記ｎバッファ層における第１の電子濃度は、前記ｎ-ドリフト領域における第２の電子濃度よりも大きく、
    前記活性領域において、前記ｎバッファ層は、前記ｎ-ドリフト領域と前記ｐ+コレクタ層とに接し、
    前記外周領域において、前記ｐ+裏面外周層は、前記ｎバッファ層の前記裏面の側に設けられている、請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 前記外周領域は、前記おもて面に、電界制限リング構造を含む、請求項１から請求項７のいずれか１項に記載の半導体装置。
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