JP5114832B2 - 半導体装置およびその製造方法 - Google Patents

Description

この発明は、半導体装置およびその製造方法に関し、特にＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を構成するパワー半導体装置およびその製造方法に関する。

ＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を完全に遮断し、一方、オン時には、できる限り小さい電圧降下、すなわち、できる限り小さいオン抵抗で電流を流すというスイッチとしての性能のことである。なお、ＩＧＢＴの動作の本質に鑑みて、本明細書では、コレクタを「アノード」と表記し、エミッタを「カソード」と表記する。以下に、ＩＧＢＴの特性等について説明する。

（ＩＧＢＴ性能のトレードオフについて）
ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、二律背反の関係（いわゆるトレードオフ関係）が存在し、高耐圧のＩＧＢＴほどオン電圧が高くなる。最終的には、このトレードオフ関係の限界値は、シリコンの物性で決まる。このトレードオフを限界まで向上させるためには、電圧保持時に局所的な電界集中が生じるのを防ぐなど、設計面での工夫が必要である。

また、ＩＧＢＴの性能を表すもう一つの重要な指標として、オン電圧とスイッチング損失（特に、ターンオフ損失）のトレードオフ関係がある。ＩＧＢＴは、スイッチングデバイスであるため、オンからオフまたはオフからオンの動作を行う。このスイッチング動作の瞬間に、時間当たり大きな損失が発生する。一般に、オン電圧の低いＩＧＢＴほどターンオフが遅いので、ターンオフ損失が大きい。以上のようなトレードオフ関係を改善することによって、ＩＧＢＴの性能の向上を図ることができる。なお、ターンオン損失のオン電圧に対する依存性は小さい。ターンオン損失は、ＩＧＢＴと組み合わせて使われる還流ダイオードの特性に大きく左右される。

（卜レードオフの改善について）
オン電圧とターンオフ損失のトレードオフ関係（以下、オン電圧−ターンオフ損失の関係とする）を最適化するには、ＩＧＢＴがオン状態のときの内部の過剰キャリア分布を最適化することが有効である。オン電圧を下げるには、過剰キャリア量を増やしてドリフト層の抵抗値を下げればよい。しかし、ターンオフ時には、この過剰キャリアをすべてデバイスの外に掃き出すか、または、電子−ホール再結合により消滅させる必要がある。そのため、過剰キャリア量を増やすと、ターンオフ損失が増加してしまう。従って、このトレードオフ関係を最適化するには、同じオン電圧でターンオフ損失を最小にすればよい。

最適なトレードオフを実現するには、アノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が１：５程度になるようにすればよい。さらに、ドリフト層のキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。

ＩＧＢＴのターンオフ時には、空乏層は、カソード側のｐｎ接合からドリフト層内部に拡がり、裏面のアノード層へ向かって進展する。その際、ドリフト層内の過剰キャリアのうち、ホールは、電界によって空乏層端から引き抜かれる。このようにして電子過剰状態となり、余った電子は、中性領域を抜けてｐ型のアノード層に注入される。そして、アノード側ｐｎ接合がやや順バイアスされることになるので、注入された電子に応じてホールが逆注入される。この逆注入されたホールは、上述した電界によって引き抜かれるホールと合流して、空乏層に入っていく。

電荷の担い手であるキャリア（ここでは、ホール）が電界領域を通過してカソード側に抜けるため、電界はキャリアに対して仕事をすることになる。キャリアが電界から受けた仕事は、最終的には、シリコンなどの結晶格子との衝突による格子振動となり、熱として散逸する。この散逸するエネルギーがターンオフ損失となる。ところで、空乏層が伸びきらないうちに引き抜かれるキャリアによって散逸するエネルギーは、空乏層が伸びきったときに引き抜かれるキャリアによって散逸するエネルギーよりも小さい。これは、空乏層が伸びきっていないと、キャリアが空乏層を通過する際の電位差が小さいため、空乏層の電界から受ける仕事が少ないからである。

ミクロの観点で見ると以上のようになる。これを、デバイスの端子電圧というマクロの観点で見ると、アノード−カソード間電圧が上がり終わる前、すなわち上昇中に流れる電流の方が、上がり終わった後に流れる電流よりも、電圧と電流の積（電圧×電流）で表される損失に対する寄与が少ないということを意味する。以上のことから、後述するＩＥ効果によりカソード側に偏重したキャリア分布は、低電圧で引き抜かれるキャリアの割合が多く、オン電圧が同じであるという条件下では、アノード側偏重のキャリア分布よりもターンオフ損失が小さいということがわかる。

アノード側のキャリア濃度を下げるには、アノード層の総不純物量を下げればよい。これ自体は、特に困難なことではない。ただし、６００Ｖなどのように定格耐圧の低いＩＧＢＴでは、アノード層の総不純物量を下げるためには、製造工程中に、１００μｍ程度の厚さ、あるいはそれよりも薄いウェハを扱う必要があるため、生産技術上の困難が存在する。一方、カソード側のキャリア濃度を上げるメカニズムは、ＩＥ効果と呼ばれている。

ＩＥ効果の大きいカソード構造として、プレーナ構造のｐベースを囲むように高濃度ｎ層を挿入したＨｉＧＴ構造などが提案されている（例えば、特許文献１、特許文献２参照。）。また、トレンチゲート構造において、隣り合うトレンチ間のメサ部に、ドリフト層よりも高濃度のｎ層を挿入したＣＳＴＢＴ構造や、ＩＥＧＴ（インジェクション エンハンスメント ゲート トランジスタ）構造などが提案されている（例えば、特許文献３、非特許文献１参照。）。一般に、トレンチ型におけるＩＥ効果の方がプレーナ型におけるＩＥ効果よりも大きい。

（ＩＥ効果について）
ＩＥ効果については、その本質が議論され、報告されている（例えば、非特許文献２参照。）。よく描かれるＩＧＢＴの等価回路は、ＭＯＳＦＥＴ（金属−酸化膜−半導体構造を有する絶縁ゲート型電界効果トランジスタ）とバイポーラトランジスタの組み合わせである。しかし、実際のデバイス動作を考えると、図１に示す等価回路のように、ＭＯＳＦＥＴ１とｐｎｐバイポーラトランジスタ２とｐｉｎダイオード３の組み合わせであると考えられる。

図２は、プレーナ型ＩＧＢＴの要部の構成を示す断面図である。図２において、符号４はｐｎｐバイポーラトランジスタ領域（以下、ｐｎｐ−ＢＪＴ領域とする）であり、符号５はｐｉｎダイオード領域である。また、図２において、実線の矢印は電子電流の流れを表し、点線の矢印はホール電流の流れを表す。なお、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎ⁺またはｐ⁺の領域（層を含む）は、それぞれ「＋」が付されていないｎまたはｐの領域（層を含む）よりも高不純物濃度であることを意味する。さらに、ｎ⁺⁺領域（層を含む）は、ｎ⁺領域（層を含む）よりも高不純物濃度であることを意味する。

図２に示すように、電子は、ＭＯＳ部の表面のｎ⁺⁺領域６から、ｎ⁺⁺領域６を囲むｐ層７の表面のｎ⁺反転層８と、ｎ^-ドリフト層９の表面のｎ⁺電子蓄積層１０を経由して、裏面のｐアノード層１１に向かって流れる。この電子電流の一部は、ｐｎｐ−ＢＪＴ領域４のベース電流となる。ｐｎｐ−ＢＪＴ領域４では、ｐアノード層１１から拡散またはドリフトによって流れてきたホールがｐ層７に流れ込むだけであり、そのｐｎ接合部は、若干逆バイアスされている。従って、そのｐｎ接合部付近のｎ^-ドリフト層９中の少数キャリア、すなわちホールの濃度は、極めて低い。

一方、ｐｉｎダイオード領域５のｎカソードは、ｎ^-ドリフト層９の表面のｎ⁺電子蓄積層１０である。このｎ⁺／ｎ^-接合は、若干順バイアスされているので、ｎ^-ドリフト層９中に電子が注入される。大電流時には、電子濃度は、ｎ^-ドリフト層９のドーピング濃度よりも遥かに高くなる（高注入状態）。そして、電荷中性条件を満たすため、電子と同じ濃度のホールも存在する。従って、ｎ⁺／ｎ^-接合付近のｎ^-ドリフト層９中の少数キャリア、すなわちホールの濃度は、極めて高い。

ＩＧＢＴにおいて、カソード側偏重の最適キャリア分布を実現するためには、ｐｎｐ−ＢＪＴ領域を減らして、ｐｉｎダイオード領域を増やすことが重要である。また、ｎ⁺／ｎ^-順バイアス量を増やして、電子注入を促進することが非常に重要である。これまで提案されたＩＥ効果を有する構造では、ｐｉｎダイオード領域の比率を増やすと同時に、ｎ⁺／ｎ^-順バイアスの増加も実現されている。

ところで、プレーナ構造において、セルピッチに占めるｐベースの比率が小さくなると、オン電圧が低減する。これは、ｐｉｎダイオード領域の比率が大きくなることに加えて、表面付近での横方向電流密度が高くなり、電圧降下が大きくなることによって、ｎ⁺／ｎ^-接合の順バイアスが大きくなる効果が大きいと考えられる。ｎ⁺／ｎ^-接合の順バイアスが大きくなる理由は、ｎ⁺層は低抵抗であるため、その電位がカソード電位に等しいが、ｎ^-層は高抵抗であるため、その電位が大電流により持ち上がるからである。

同様に、トレンチ構造において、ｐｎｐ−ＢＪＴ領域の比率を減らすことによって、ＩＥ効果を高めることができる。ｐｎｐ−ＢＪＴ領域の比率を減らすには、例えば一部のメサ部において、ｐベース領域をフローティング状態とすればよい。また、トレンチを深くして、トレンチ底部をｐｎ接合から離すことによっても、ＩＥ効果が大きくなる。さらに、メサ部の幅を狭くすることによっても、ＩＥ効果が大きくなる。これらは、いずれの場合も、メサ部を流れるホール電流密度が大きくなり、電圧降下によるｎ⁺／ｎ^-順バイアスが強くなるためと考えられる。

ここで、ドリフト層のドーピング濃度をＮｄとし、ｎ⁺／ｎ^-接合にかかる順バイアスをＶｎとすると、ｎ⁺／ｎ^-接合のｎ^-層側の電子濃度ｎは、次式で表される。ただし、ｋはボルツマン定数であり、Ｔは絶対温度である。
ｎ＝Ｎｄ^*ｅｘｐ（Ｖｎ／ｋＴ）

上記式より明らかなように、ｎ⁺／ｎ^-接合に印加される順バイアスに応じて、カソード側の電子濃度ｎは、指数関数的に増大する。順バイアス量を増やす手段として、上述したように、大電流による電圧降下を利用するものがある。また、上記特許文献１〜３に記載されているように、ｎ⁺濃度を増やすことによっても、順バイアス量を増やすことができる。ただし、特許文献１に記載されているＨｉＧＴ構造は、プレーナ構造であるため、表面側のｎ⁺バッファ層の濃度が高すぎると、順耐圧が大きく低下してしまう。

一方、特許文献３に記載されているＣＳＴＢＴ構造では、表面側のｎ⁺バッファ層は、トレンチゲート酸化膜により挟まれており、そのゲート酸化膜を介してポリシリコン電位へと続いている。そのため、順電圧保持時、すなわちブロッキングモード時には、表面側のｎ⁺バッファ層は、ｐｎ接合だけでなく、両側のトレンチゲート酸化膜との境界からも空乏化するので、低い順バイアスで完全に空乏化する。従って、表面側のｎ⁺バッファ層は高濃度であるにもかかわらず、その内部の電界は緩和されている。順バイアスをさらに上げても、トレンチ間のメサ部の電界が緩和されていることによって、局所的なピーク電界が現れにくい。

これは、一様、かつ単一の導電型層よりなるドリフト層の代わりに、不純物濃度を高めた縦形層状のｎ型領域と縦形層状のｐ型領域を交互に繰り返し接合した並列ｐｎ構造をドリフト部に備える超接合構造のＭＯＳＦＥＴの原理にも通ずるものである。このように、ＣＳＴＢＴ構造は、ＩＥ効果を高めつつも、順耐圧が低下しにくいという特性を有する。表面側のｎ⁺バッファ層は、ｎ^-ドリフト層との間に拡散電位を作り、ホールにとっての電位障壁となるので、ドリフト層中のホール濃度が上昇する。

もう一つの説明として、表面側のｎ⁺バッファ層とｎ^-層との間が順バイアスされるので、ｎ⁺層から電子が注入されるからであるということができる。つまり、ｎ⁺／ｎ^-接合において、ｎ⁺層が高濃度であれば、電子注入効率が向上するので、ｎ⁺層に入るホール電流に対して、ｎ^-層に注入される電子電流の比率が大きくなる。ホールがｎ⁺層中を少数キャリアとして拡散して流れるためには、ｎ⁺／ｎ^-接合が順バイアスされる必要がある。ｎ⁺層濃度が高いほど、熱平衡状態における少数キャリアとしてのホール濃度が小さいため、同じホール電流を流すためには、より高い順バイアス量が必要となる。順バイアス量が大きいと、ｎ^-層に流れ込む電子電流が増えるので、電子濃度が増える。この第２の説明は、物理的には、先の第１の説明を言い換えたものである。

特開２００３−３４７５４９号公報 特表２００２−５３２８８５号公報 特開平８−３１６４７９号公報 アイ． オームラ（I. Omura）、他３名、「キャリア インジェクション エンハンスメント エフェクト オブ ハイ ボルテージ ＭＯＳ デバイシズ −デバイス フィジックス アンド デザイン コンセプト−（Carrier injection enhancement effect of high voltage MOS devices -Device physics and design concept-）」、ＩＳＰＳＤ'９７、ｐ．２１７−２２０ フロリン・ウドレア、他１名、「ア ユニファイド アナリティカル モデル フォア ザ キャリア ダイナミクス イン トレンチ インシュレイテッド ゲート バイポーラ トランジスタズ（ＴＩＧＢＴ）（A unified analytical model for the carrier dynamics in Trench Insulated Gate Bipolar Transistors(TIGBT)）」、ＩＳＰＳＤ'９５、ｐ．１９０−１９５

上述したように、従来のＩＧＢＴでも、ＩＥ効果によるカソード側に偏重したキャリア分布が実現されている。しかしながら、オン電圧−ターンオフ損失のトレードオフを最適化するには、オン状態におけるカソード側のキャリア濃度をさらに高くする必要がある。つまり、従来のＩＧＢＴでは、ＩＥ効果がまだ不十分である。ＣＳＴＢＴ構造やＩＥＧＴ構造のように、トレンチゲート構造を採用したものでもトレードオフ特性が向上しているが、それでもなお、さらなる微細化によって特性を改善することができる余地がある。

しかし、トレンチ構造の製造プロセスは、プレーナ構造の製造プロセスに比べて、長く、複雑である。そのため、トレンチ型デバイスの良品率は、プレーナ型デバイスの良品率よりも低い。従って、トレンチ型デバイスの製品コストは高い。それにもかかわらず、特性の向上を図るため、より一層の微細化を進めると、製造コストはさらに高くなってしまう。なお、トレンチゲート構造では、トレンチ底部に電界が集中しやすく、アバランシェ降伏を起こしやすいため、オン電圧−耐圧のトレードオフが悪化しやすい。また、構造上、ゲートをカソードに対して負電位にした場合に、トレンチ底部の電界強度が増し、さらに耐圧が劣化してしまうという問題を抱えている。

この発明は、上述した従来技術による問題点を解消するため、従来よりもＩＥ効果の大きい半導体装置、すなわちオン電圧−ターンオフ損失トレードオフが最適化された半導体装置を提供することを目的とする。また、電圧保持時に、局所的な電界集中を防ぐことによって、オン電圧−耐圧のトレードオフの悪化を招くことのない半導体装置を提供することを目的とする。さらに、このような特性を有する半導体装置を、極端に微細でない低コストの製造プロセスを用いて、高良品率で製造することができる半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するために、表面からの電子注入が促進されるような構造、すなわちＩＥ効果の大きい構造を検討した結果、次のような特徴を有する構造が有効であることがわかった。第１に、表面側のｐベース層とドリフト層との間に、高濃度のｎ⁺バッファ層を挿入する。ただし、順バイアス時に電界強度が大きくなりすぎないようにするため、電界が緩和されるような構造にする。第２に、ｐｎｐ−ＢＪＴの面積比率をできるだけ小さくする。ただし、チャネルの実効周辺長が小さくなりすぎると、チャネル部のオン電圧降下が大きくなってしまうので注意が必要である。第３に、ホールがｐベース層に流れ込むまでの電流経路を細く、かつ長くする。このような構造とすることによって、オン電圧−ターンオフ損失のトレードオフを改善することができる。

上述した構造を実現するため、この発明にかかる半導体装置は、第１導電型単結晶半導体基板の第１の主面を選択的に覆う第１の絶縁膜と、前記第１の絶縁膜上に設けられた多結晶半導体領域と、前記多結晶半導体領域の周囲を囲む第２の絶縁膜と、前記第１の絶縁膜の窓部において前記単結晶半導体基板に接触する第１の第１導電型半導体領域と、前記第１の絶縁膜の窓部の外側において前記第２の絶縁膜の上に設けられた第２の第１導電型半導体領域と、前記第１の第１導電型半導体領域と前記第２の第１導電型半導体領域との間の前記第２の絶縁膜の上に設けられた第１の第２導電型半導体領域と、前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域の両方に接触する第１の電極と、前記第１の電極と前記第１の第１導電型半導体領域との間に設けられた第３の絶縁膜と、前記単結晶半導体基板の第２の主面に沿って設けられた第２の第２導電型半導体領域と、前記第２の第２導電型半導体領域に接触する第２の電極と、を備えることを特徴とする。

この発明にかかる半導体装置は、上記の発明において、前記第１の第１導電型半導体領域は、前記単結晶半導体基板よりも高濃度の第１導電型にドープされていることを特徴とする。

この発明にかかる半導体装置は、上記の発明において、前記単結晶半導体基板と前記第２の第２導電型半導体領域との間に、前記単結晶半導体基板よりも高不純物濃度の第３の第１導電型半導体領域が設けられていることを特徴とする。

この発明にかかる半導体装置は、上記の発明において、前記第１の第１導電型半導体領域、前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域よりなる半導体膜の全部が多結晶シリコンでできていることを特徴とする。

この発明にかかる半導体装置は、上記の発明において、前記第１の第１導電型半導体領域、前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域よりなる半導体膜の一部または全部が単結晶シリコンでできていることを特徴とする。

また、この発明にかかる半導体装置は、第１導電型単結晶半導体基板の第１の主面を選択的に覆う第１の絶縁膜と、前記第１の絶縁膜の窓部において前記単結晶半導体基板に接触する第１の第１導電型半導体領域と、前記第１の絶縁膜の窓部の外側において前記第１の絶縁膜の上に設けられた第１の第２導電型半導体領域と、前記第１の第２導電型半導体領域内に設けられた第２の第１導電型半導体領域と、前記第１の第１導電型半導体領域、前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域を覆う第２の絶縁膜と、前記第２の絶縁膜の上に設けられた多結晶半導体領域と、前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域の両方に接触する第１の電極と、前記第１の電極と前記多結晶半導体領域との間に設けられた第３の絶縁膜と、前記単結晶半導体基板の第２の主面に沿って設けられた第２の第２導電型半導体領域と、前記第２の第２導電型半導体領域に接触する第２の電極を備え、前記第１の第１導電型半導体領域は、前記単結晶半導体基板よりも高濃度の第１導電型にドープされており、前記単結晶半導体基板が単結晶シリコンでできており、前記第１の第１導電型半導体領域、前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域よりなる半導体膜の全部が、単結晶シリコンよりも移動度が低い多結晶シリコンでできていることを特徴とする。

この発明にかかる半導体装置は、上記の発明において、前記単結晶半導体基板と前記第２の第２導電型半導体領域との間に、前記単結晶半導体基板よりも高不純物濃度の第３の第１導電型半導体領域が設けられていることを特徴とする。

また、この発明にかかる半導体装置は、第１導電型単結晶半導体基板の第１の主面の下に選択的に埋め込まれた第１の絶縁膜と、前記第１の絶縁膜と前記第１の主面との間に設けられた第１の第２導電型半導体領域と、前記第１の第２導電型半導体領域内に設けられた第１導電型半導体領域と、前記第１の主面の、前記第１の絶縁膜が埋め込まれていない領域上の部分を覆う第２の絶縁膜と、前記第２の絶縁膜の上に設けられた多結晶半導体領域と、前記第１導電型半導体領域および前記第１の第２導電型半導体領域の両方に接触する第１の電極と、前記第１の電極と前記多結晶半導体領域との間に設けられた第３の絶縁膜と、前記単結晶半導体基板の第２の主面に沿って設けられた第２の第２導電型半導体領域と、前記第２の第２導電型半導体領域に接触する第２の電極と、を備えることを特徴とする。

この発明にかかる半導体装置は、上記の発明において、前記単結晶半導体基板と前記第２の第２導電型半導体領域との間に、前記単結晶半導体基板よりも高不純物濃度の第２の第１導電型半導体領域が設けられていることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、第１導電型単結晶半導体基板の第１の主面上に第１の絶縁膜および多結晶半導体膜を順次形成する第１の工程と、前記多結晶半導体膜の一部を除去して窓部を形成する第２の工程と、前記多結晶半導体膜の露出部分を覆う第２の絶縁膜を形成した後、前記窓部において前記単結晶半導体基板の一部を露出させる第３の工程と、前記単結晶半導体基板の、前記窓部において露出した部分、および前記第２の絶縁膜の上に第１導電型半導体膜を積層する第４の工程と、前記第１導電型半導体膜の、前記単結晶半導体基板と接触する第１の第１導電型半導体領域の隣に第１の第２導電型半導体領域を形成し、さらに該第１の第２導電型半導体領域を挟んで前記第１の第１導電型半導体領域の反対側に第２の第１導電型半導体領域を形成する第５の工程と、前記第１の第１導電型半導体領域、前記第１の第２導電型半導体領域および前記第２の第１導電型半導体領域の上に第３の絶縁膜を積層し、該第３の絶縁膜にコンタクトホールを開口して前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域の一部を露出させる第６の工程と、前記第３の絶縁膜の上に、前記コンタクトホールを介して前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域の一部に接触する第１の電極を形成した後に、前記単結晶半導体基板の第２の主面を研削し、その研削面に沿って第２の第２導電型半導体領域を形成する第７の工程と、前記第２の第２導電型半導体領域に接触する第２の電極を形成する第８の工程を含むことを特徴とする。

この発明にかかる半導体装置の製造方法は、上記の発明において、前記第４の工程において、前記第１導電型半導体膜を、前記単結晶半導体基板よりも高濃度の第１導電型にドープすることを特徴とする。

この発明にかかる半導体装置の製造方法は、上記の発明において、前記第７の工程において、前記単結晶半導体基板の第２の主面を研削した後に、その研削面に沿って前記単結晶半導体基板よりも高不純物濃度の第３の第１導電型半導体領域を前記第２の第２導電型半導体領域よりも深く形成することを特徴とする。

この発明にかかる半導体装置の製造方法は、上記の発明において、前記第１導電型半導体膜を多結晶シリコンで形成することを特徴とする。

この発明にかかる半導体装置の製造方法は、上記の発明において、前記第１導電型半導体膜の一部または全部を単結晶シリコンで形成することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、単結晶シリコンからなる第１導電型単結晶半導体基板の第１の主面上に第１の絶縁膜を形成する第１の工程と、前記第１の絶縁膜の一部を除去して窓部を形成する第２の工程と、前記第１の絶縁膜および前記単結晶半導体基板の、前記窓部において露出した部分の上に、単結晶シリコンよりも移動度が低い多結晶シリコンからなる第１導電型半導体膜を積層する第３の工程と、前記第１導電型半導体膜の上に第２の絶縁膜および多結晶半導体膜を順次形成する第４の工程と、前記多結晶半導体膜の一部を除去して、前記第１導電型半導体膜の、前記単結晶半導体基板と接触する第１の第１導電型半導体領域の上の部分に前記多結晶半導体膜を残し、前記第１導電型半導体膜の、前記第１の絶縁膜と前記第１の主面との間に第１の第２導電型半導体領域を形成し、さらに該第１の第２導電型半導体領域内に第２の第１導電型半導体領域を形成する第５の工程と、前記多結晶半導体膜の上に第３の絶縁膜を積層し、該第３の絶縁膜にコンタクトホールを開口して前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域の一部を露出させ、前記第３の絶縁膜の上に、前記コンタクトホールを介して前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域の一部に接触する第１の電極を形成する第６の工程と、前記単結晶半導体基板の第２の主面を研削し、その研削面に沿って第２の第２導電型半導体領域を形成する第７の工程と、前記第２の第２導電型半導体領域に接触する第２の電極を形成する第８の工程と、を含み、前記第３の工程において、前記第１導電型半導体膜を、前記単結晶半導体基板よりも高濃度の第１導電型にドープすることを特徴とする。

この発明にかかる半導体装置の製造方法は、上記の発明において、前記第７の工程において、前記単結晶半導体基板の第２の主面を研削した後に、その研削面に沿って前記単結晶半導体基板よりも高不純物濃度の第３の第１導電型半導体領域を前記第２の第２導電型半導体領域よりも深く形成することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、第１導電型単結晶半導体基板の第１の主面の下に選択的に第１の絶縁膜を埋め込む第１の工程と、前記第１の主面上に第２の絶縁膜および多結晶半導体膜を順次形成し、該多結晶半導体膜および前記第２の絶縁膜の一部を除去して、前記第１の絶縁膜が埋め込まれていない領域上の部分に前記多結晶半導体膜および前記第２の絶縁膜を残す第２の工程と、前記第１の絶縁膜と前記第１の主面との間に第１の第２導電型半導体領域を形成し、さらに該第１の第２導電型半導体領域内に第１導電型半導体領域を形成する第３の工程と、前記多結晶半導体膜の上に第３の絶縁膜を積層し、該第３の絶縁膜にコンタクトホールを開口して前記第１導電型半導体領域および前記第１の第２導電型半導体領域の一部を露出させる第４の工程と、前記第３の絶縁膜の上に、前記コンタクトホールを介して前記第１導電型半導体領域および前記第１の第２導電型半導体領域の一部に接触する第１の電極を形成した後に、前記単結晶半導体基板の第２の主面を研削し、その研削面に沿って第２の第２導電型半導体領域を形成する第５の工程と、前記第２の第２導電型半導体領域に接触する第２の電極を形成する第６の工程を含むことを特徴とする。

この発明にかかる半導体装置の製造方法は、上記の発明において、前記第５の工程において、前記単結晶半導体基板の第２の主面を研削した後に、その研削面に沿って前記単結晶半導体基板よりも高不純物濃度の第２の第１導電型半導体領域を前記第２の第２導電型半導体領域よりも深く形成することを特徴とする。

この発明にかかる半導体装置の製造方法は、上記の発明において、前記第１の工程において、前記第１の絶縁膜を形成するために、前記単結晶半導体基板に選択的に酸素イオンを注入することを特徴とする。

この発明にかかる半導体装置の製造方法は、上記の発明において、前記第１の工程において、前記単結晶半導体基板に酸素イオンを注入した後、１０００℃以上の温度でアニールすることにより前記第１の絶縁膜を形成することを特徴とする。

また、この発明にかかる半導体装置は、上記の発明において、前記単結晶半導体基板の、前記第１の絶縁膜の窓部において前記第１の第１導電型半導体領域が接する部分に第２導電型拡散層がセルごとに独立して設けられていることを特徴とする。

この発明にかかる半導体装置は、上記の発明において、順電圧阻止時の印加電圧が、素子内のいずれの部分においてもアバランシェ降伏が発生しない範囲内の電圧であるときに、前記第２導電型拡散層が完全に空乏化することを特徴とする。

また、この発明にかかる半導体装置は、上記の発明において、前記第２導電型拡散層内の、前記第１の絶縁膜の窓部において前記第１の第１導電型半導体領域が接する部分に第１導電型拡散層が設けられていることを特徴とする。

また、この発明にかかる半導体装置は、上記の発明において、順電圧阻止時の印加電圧が、素子内のいずれの部分においてもアバランシェ降伏が発生しない範囲内の電圧であるときに、前記第１導電型拡散層が完全に空乏化することを特徴とする。

また、この発明にかかる半導体装置は、上記の発明において、前記第１導電型拡散層が前記多結晶半導体領域の下まで伸びていることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上記の発明において、前記第２の工程と前記第３の工程の間に、前記多結晶半導体膜の窓部からイオン注入を行って、前記単結晶半導体基板の、前記第１の第１導電型半導体領域が接する部分に自己整合的に第２導電型拡散層をセルごとに独立して形成する工程をさらに有することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上記の発明において、前記第２の工程と前記第３の工程の間に、前記第１の絶縁膜の窓部からイオン注入を行って、前記単結晶半導体基板の、前記第１の第１導電型半導体領域が接する部分に自己整合的に第２導電型拡散層をセルごとに独立して形成する工程をさらに有することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上記の発明において、前記第２導電型拡散層を形成する際に、同第２導電型拡散層内の、前記第１の第１導電型半導体領域が接する部分に第１導電型拡散層を形成することを特徴とする。

本発明にかかる半導体装置によれば、第１導電型単結晶半導体基板よりなるドリフト層中のキャリア分布が表面偏重型になるので、オン電圧−ターンオフ損失のトレードオフが最適化される。その一方で、カソード領域中の電界強度の局所的なピークを抑えることによって、局所的なアバランシェ降伏が起こりにくくなり、十分な耐圧を確保することができるので、オン電圧−耐圧のトレードオフが悪化するのを防ぐことができる。また、本発明にかかる半導体装置の製造方法によれば、カソード領域が第１の絶縁膜によってドリフト層（第１導電型単結晶半導体基板）から隔てられているので、カソード領域の設計寸法は、ドリフト領域の特性に直接は寄与しない。従って、ソース領域を従来よりも微細化しなくても、トレードオフ特性は不変である。

本発明にかかる半導体装置およびその製造方法によれば、低コストの製造プロセスを用いて、高良品率で、オン電圧−ターンオフ損失トレードオフおよびオン電圧−耐圧トレードオフの非常に良好なＩＧＢＴ等の半導体装置を得ることができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、以下の説明では、第１導電型をｎ型とし、第２導電型をｐ型として説明するが、本発明はその逆の場合にも成り立つ。また、以下の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

実施の形態１．
図３は、実施の形態１のＩＧＢＴの構成を示す断面図である。図３に示すように、ドリフト層となるｎ^-単結晶シリコン基板２９の第１の主面上に、例えば酸化膜（第１の絶縁膜）２１が選択的に形成されている。そして、この酸化膜２１の上に、ゲート電極となるポリシリコン（以下、ゲートポリシリコンとする）２２が堆積されている。ゲートポリシリコン２２の表面は、ゲート酸化膜（第２の絶縁膜）２３で覆われている。

ゲート酸化膜２３の表面、およびｎ^-単結晶シリコン基板２９の、酸化膜２１で覆われていない部分は、ドリフト層（ｎ^-単結晶シリコン基板２９）よりも高濃度にｎ型ドープされたカソード膜２４で覆われている。カソード膜２４は、例えばポリシリコンでできていてもよいし、ｎ^-単結晶シリコン基板２９の、酸化膜２１で覆われていない部分からエピタキシャル成長したｎ型の単結晶シリコンでできていてもよい。カソード膜２４の、ｎ^-単結晶シリコン基板２９と接触する部分は、ｎ⁺バッファ領域（第１の第１導電型半導体領域）２５となる。

カソード膜２４において、ｎ⁺バッファ領域２５に隣接し、かつゲート酸化膜２３に接する部分には、選択的に高濃度ｐ型にドープされたｐベース領域（第１の第２導電型半導体領域）２７が設けられている。ｐベース領域２７の内部の、ｎ⁺バッファ領域２５から離れた部分には、非常に高濃度のｎ⁺ソース領域（第２の第１導電型半導体領域）２６が形成されている。カソード膜２４の上には、例えばＢＰＳＧ等の酸化膜よりなる層間絶縁膜（第３の絶縁膜）２８が選択的に形成されている。

層間絶縁膜２８、ｎ⁺ソース領域２６およびｐベース領域２７の上には、エミッタ電極（第１の電極）３０となるアルミニウム層が形成されている。エミッタ電極３０は、ｎ⁺ソース領域２６の一部または全部とコンタクトしているとともに、ｐベース領域２７の一部とコンタクトしている。ｎ^-単結晶シリコン基板２９の第２の主面には、ｐ⁺アノード層（第２の第２導電型半導体領域）３１が形成されている。ｐ⁺アノード層３１の表面には、アノード電極（第２の電極）３２となるアルミニウム層が形成されている。なお、特に図示しないが、ドリフト層とｐ⁺アノード層３１との間に、ドリフト層（ｎ^-単結晶シリコン基板２９）よりも高不純物濃度のｎ⁺バッファ層（第３の第１導電型半導体領域）が設けられていてもよい。

ここで、阻止時に耐圧を保持し、導通時には電流を流すｎ^-ドリフト層をｎ^-単結晶シリコン基板２９で構成しているのは、以下の理由による。すなわち、ドリフト層は１次元的であり、複雑な構造をもたない。従って、物理特性がデバイスそのものの特性を左右する部分であり、物性定数（キャリア移動度およびキャリア寿命）を最大値に保つ必要があるからである。従って、単結晶を用いることが必須である。一方、カソードおよびアノードに関しては、それを構成する材料の物性定数は最重要ではなく、その構造の方が重要である。本実施の形態によるＩＧＢＴでは、カソード領域をドリフト層と構造的に分離している点に特徴があり、ＩＥ効果向上に有効である。

次に、実施の形態１の作用および効果について説明する。ここでは、カソード膜２４がポリシリコンでできているとする。

（定常オン状態について）
ゲート電極（ゲートポリシリコン２２）にエミッタに対して正の電位を印加すると、ｐベース領域２７の、ゲート酸化膜２３との界面付近の領域がｎ型に反転し、チャネルができる。コレクタ−エミッタ間に順バイアスを加えると、電子は、チャネルおよび電子蓄積層（ｎ⁺バッファ領域２５）を経由して、ドリフト層（ｎ^-単結晶シリコン基板２９）に流れ込み、裏面（第２の主面）のｐ⁺アノード層３１に達する。それによって、裏面のｐｎ接合、すなわちｐ⁺アノード層３１とドリフト層との接合は順バイアスされるので、ｐ⁺アノード層３１からドリフト層にホールが注入される。

注入されたホールは、ドリフト層の表面（第１の主面）に来ると、ｎ⁺バッファ領域２５に入る。ｎ⁺バッファ領域２５に入ったホールの一部は、ｎ⁺バッファ領域２５内で電子と再結合して消滅する。残りのホールは、ｎ⁺バッファ領域２５を通過してｐベース領域２７に流れ込む。ホール電流は、狭くて長いポリシリコン領域（カソード膜２４）を流れるため、電圧降下が発生する。従って、電子蓄積層であるｎ⁺バッファ領域２５とｎ^-ドリフト層とからなるｎ⁺／ｎ^-接合が順バイアスされる。これにより、電子が注入されて、カソード側の電子濃度が上昇し、それに応じて、電荷中性条件を満たすために同濃度のホールが蓄積される。

また、ホールは、ｎ⁺バッファ領域２５に注入されるので、このｎ⁺／ｎ^-接合も順バイアスされることになり、電子が注入される。なお、ポリシリコン領域（カソード膜２４）とｎ^-単結晶シリコン基板２９とは、そのほとんどの部分において酸化膜２１により分離されている。従って、ｐｎｐ−ＢＪＴ領域は、デバイス全体の僅かな部分であり、大部分は、ｐｉｎダイオード領域である。また、面積を十分に使ってチャネルを形成することができ、チャネル周辺長も自在に大きくすることができる。ただし、周辺長が大きすぎると、伝達特性が高くなりすぎて、短絡時の制限電流が増大し、短絡耐量が低下してしまうので、この点を考慮して周辺長を決定する必要がある。

（順方向ブロッキング状態について）
次に、ゲート電位をエミッタ電位に比べて同じか負にして、コレクタ−エミッタ間に順バイアスを印加するブロッキングモード時の動作について説明する。ｐベース領域２７とｎ⁺バッファ領域２５からなるｐｎ接合から空乏層が広がると同時に、ゲート酸化膜２３からも空乏層が広がる。これは、ゲート電極がエミッタ電位以下であるのに対して、ｎ⁺バッファ領域２５が正にバイアスされるからである。ｎ⁺バッファ領域２５は、カソード膜２４となるポリシリコンの厚さ分のみであるので、僅かな順バイアスで完全に空乏化する。ｎ⁺バッファ領域２５の総不純物量を一定値以下に設定しておけば、ｎ⁺バッファ領域２５中の最大電界強度を抑えることができる。

順バイアスをさらに増やしていくと、空乏層は、ｎ^-ドリフト層中に伸びる。印加した順バイアスの大部分は、ｎ^-ドリフト層によって担われる。カソード領域中の電界強度の局所的なピークを抑えることができるので、局所的なアバランシェ降伏が起こりにくい。従って、十分な耐圧を確保することができる。この結果として、オン電圧−耐圧トレードオフが悪化することはない。これは、従来のプレーナ型またはトレンチ型のＩＧＢＴと比べて、大変に優れている点である。従来のプレーナ型またはトレンチ型のＩＧＢＴでは、局所的な電界集中を避けることは困難である。

（トレードオフ特性について）
ポリシリコンは、単結晶シリコンに比べて移動度およびキャリア寿命の点で劣る。しかし、１０００℃以上の高温でアニールすることによって、ポリシリコンの移動度およびキャリア寿命は、相当程度、回復する。レーザーアニールによって結晶粒径を制御しつつ移動度を回復する技術も開発されている。このような技術を用いれば、閾値や伝達特性などの特性バラツキを低減することが可能であると考えられる。

図４に、図３に示す構成のＩＧＢＴのオン状態における電位分担を示す。図４に示すように、ＩＧＢＴのオン電圧は、ｎ⁺ソース領域２６内での電圧降下（矢印４１で示す）と、チャネル領域（ｐベース領域２７）内での電圧降下（矢印４２で示す）と、ｎ⁺バッファ領域２５内での電圧降下（矢印４３で示す）と、ｎ⁺バッファ領域２５とｎ^-ドリフト層（ｎ^-単結晶シリコン基板２９）との間の順バイアス（矢印４４で示す）と、ｎ^-ドリフト層中での電圧降下（矢印４５で示す）と、ｎ^-ドリフト層とｐ⁺アノード層３１との間の電圧降下（矢印４６で示す）とを足した値となる。

ｎ⁺ソース領域２６内では、ドーピング濃度が非常に高いため、移動度が低くても抵抗が低いので、電圧降下はほとんどない。また、本実施の形態では、チャネル領域（ｐベース領域２７）の周辺長を比較的自在に設定することができるため、移動度劣化分を補うように周辺長を長くすることによって、電圧降下を従来のＩＧＢＴと同じ程度にすることができる。ｎ⁺バッファ領域２５内では、ポリシリコンが低移動度であるため、電圧降下がやや増加するが、後のシミュレーションで示すように、全オン電圧への寄与は小さい。逆に、ｎ⁺バッファ領域２５内での電圧降下により、ｎ^-ドリフト層の電位がエミッタ電位に対して上昇する。一方、ｎ⁺バッファ領域２５の表面の電子蓄積層では、電子濃度が非常に高く（〜１×１０¹⁹ｃｍ^-3）、電気抵抗が低いので、電圧降下が少ない。

このため、ｎ⁺電子蓄積層とｎ^-ドリフト層とからなる接合がより順バイアスされるので、電子が注入され易くなる。つまり、ｎ⁺バッファ領域２５において電圧降下が生じることにより、ｎ^-ドリフト層中のキャリア分布が表面偏重型になる。これによって、オン電圧−ターンオフ損失のトレードオフが最適化される。これは、特に高耐圧ＩＧＢＴにおけるオン電圧分担の大部分を占めるｎ^-ドリフト層中の電圧降下を、ある一定のターンオフ損失に対して最小化することを意味する。

（ラッチアップ耐量について）
ｎ⁺バッファ領域２５中のキャリア寿命および移動度が低いと、少数キャリアであるホールの拡散長が短くなり、ｎ⁺バッファ領域２５中でのキャリアの再結合が増える。その結果、ｐベース領域２７を通り抜けてエミッタ電極３０に流れ込むホール電流が減少する。このため、ラッチアップに寄与するホール電流が減少し、ラッチアップ耐量が向上する。

ここで、ポリシリコンの物性を敢えて回復させない場合には、ｎ⁺バッファ領域２５中のホール拡散長がｎ⁺バッファ領域２５の長さよりも遥かに短くなる。従って、ホールのほとんどがｎ⁺バッファ領域２５内で再結合により消滅するので、ｐベース領域２７に到達するホール電流はゼロになる。この場合には、ラッチアップの起こらない、すなわちラッチアップ・フリーのＩＧＢＴが実現される。これは、従来のＩＧＢＴとは動作が本質的に異なっている。この場合、ｐベース領域２７は、ＢＪＴのコレクタとしては動作しないので、ＭＯＳＦＥＴとＢＪＴを組み合わせた従来のＩＧＢＴの等価回路モデルは成り立たない。このようなＩＧＢＴを等価回路で表すと、ＭＯＳＦＥＴとｐｉｎダイオードを組み合わせた回路になる。

（微細プロセスについて）
上述したＩＧＢＴの構造には、極端な微細化が不要であるという設計上の長所がある。カソード領域は、酸化膜２１によりドリフト層と電気的に分離されており、酸化膜２１のない部分、すなわち酸化膜２１の窓部においてのみドリフト層に接続している。そのため、カソード領域の設計寸法は、ドリフト層の特性には直接は寄与しない。これは、従来のプレーナ型またはトレンチ型のＩＧＢＴとは対称的である。従来のＩＧＢＴでは、カソード領域のすべてが直接的にドリフト層に接続しており、その設計寸法が直接的に特性に結びついている。従って、本実施の形態では、ｎ⁺ソース領域２６を特に微細化しなくても、トレードオフ特性は不変である。

実施の形態２．
図５は、実施の形態２のＩＧＢＴの構成を示す断面図である。図５に示すように、実施の形態２が実施の形態１と異なるのは、第１に、第１の絶縁膜となる酸化膜２１の表面と、ｎ^-単結晶シリコン基板２９の、酸化膜２１で覆われていない部分が、カソード膜２４で覆われていることである。第２に、カソード膜２４の表面にゲート酸化膜２３が形成されており、このゲート酸化膜２３上にゲートポリシリコン２２が設けられていることである。第３に、ゲートポリシリコン２２の上に層間絶縁膜２８が設けられており、この層間絶縁膜２８によりゲートポリシリコン２２がエミッタ電極３０から絶縁されていることである。第４に、エミッタ電極３０が、層間絶縁膜２８およびゲート酸化膜２３を貫通するコンタクトホールを介してｎ⁺ソース領域２６およびｐベース領域２７に接触していることである。

カソード膜２４において、ｎ⁺バッファ領域２５は、ｎ^-単結晶シリコン基板２９と接触する部分であり、ｐベース領域２７は、酸化膜２１の窓部の外側において酸化膜２１の上に設けられている。ｎ⁺ソース領域２６は、ｐベース領域２７の内部の表面領域に設けられている。その他の構成は、実施の形態１と同じである。なお、実施の形態１と同様に、ドリフト層とｐ⁺アノード層３１との間に、第３の第１導電型半導体領域となる高不純物濃度のｎ⁺バッファ層が設けられていてもよい。また、実施の形態２の作用および効果も、実施の形態１と同じであるので、説明を省略する。

実施の形態２では、ゲート電極（ゲートポリシリコン２２）をカソードに対して正電位にすると、ｐベース領域２７の、ゲート酸化膜２３との界面付近の領域に電子が誘起されて、チャネルが形成される。電子は、このチャネルを通ってｎ⁺バッファ領域２５に入る。ｎ⁺バッファ領域２５の表面には、極めて高濃度の電子蓄積層が形成されているので、電子電流の多くはこの電子蓄積層を経由して流れる。そして、電子は、ドリフト層（ｎ^-単結晶シリコン基板２９）に入ると、電界ドリフトにより裏面のｐ⁺アノード層３１に注入される。ｐ⁺アノード層３１に注入された電子は、拡散によってアノード電極３２まで移動する。

ｎ^-ドリフト層とｐ⁺アノード層３１との接合が順バイアスされるので、ホールがアノードから注入されて、ｎ^-ドリフト層中を電界ドリフトにより移動し、ｎ⁺バッファ領域２５に入る。ホールの大部分は、その拡散長が短いため、ｎ⁺バッファ領域２５およびｎ⁺バッファ領域２５の電子蓄積層において電子と再結合して、消滅する。電子蓄積層とｎ^-ドリフト層とからなる接合が順バイアスされるので、電子蓄積層からの電子注入が促進される（ＩＥ効果）。このため、カソード側のキャリア濃度が高まり、オン電圧−スイッチング損失のトレードオフが良好となる。

実施の形態３．
図６〜図１３は、実施の形態３の製造方法を説明するための断面図である。特に限定しないが、実施の形態３では、実施の形態２の構造を適用した定格６００Ｖ耐圧のノンパンチスルー型ＩＧＢＴを製造する場合について説明する。まず、ｎ^-単結晶シリコン基板２９として、例えば３０Ωｃｍのｎ型ＦＺシリコン基板を用意する。そして、熱酸化を行い、その基板のミラー研磨面に例えば０．１μｍの厚さの酸化膜２１を成長させる（図６）。次いで、パターニングおよびエッチングを行って、酸化膜２１の一部を除去する（図７）。

次いで、酸化膜２１およびｎ^-単結晶シリコン基板２９の、酸化膜２１の窓部において露出する部分の上に、例えば１×１０¹⁶ｃｍ^-3の濃度でｎ型にドープされたポリシリコンを例えば０．２５μｍの厚さに堆積する。このポリシリコンは、カソード膜２４であり、後にソース領域、チャネル領域およびバッファ領域となる（図８）。次いで、熱酸化を行って、カソード膜２４の表面を酸化し、例えば０．１μｍの厚さのゲート酸化膜２３を形成する。その際、ポリシリコンが例えば０．０５μｍほど膜減りするので、カソード膜２４の厚さは、例えば０．２μｍとなる。

次いで、ゲート酸化膜２３の上に、ゲート電極となるゲートポリシリコン２２を例えば０．５μｍの厚さに堆積する。そして、例えばＰＯＣｌ₃雰囲気中で９００℃の熱処理を行い、ゲートポリシリコン２２を高濃度ｎ型にドープする（図９）。次いで、パターニングおよびエッチングを行って、ゲートポリシリコン２２の一部を除去する。残ったゲートポリシリコン２２をマスクとして、カソード膜２４に、例えば５×１０¹⁴ｃｍ^-2のドーズ量のボロンと、例えば１×１０¹⁵ｃｍ^-2のドーズ量の砒素をイオン注入する。そして、例えば窒素雰囲気中で１１５０℃、２時間のドライブを行い、チャネル領域となるｐベース領域２７とｎ⁺ソース領域２６を形成する（図１０）。

次いで、層間絶縁膜２８として例えば１μｍの厚さのＢＰＳＧを堆積し、パターニングおよびエッチングを行って、層間絶縁膜２８およびゲート酸化膜２３を貫通するコンタクトホールを形成する。次いで、層間絶縁膜２８の上に、アルミニウム等の金属を例えば５μｍの厚さにスパッタする。そして、アルミニウム等の金属のパターニングおよびエッチングを行い、エミッタ電極３０を形成する（図１１）。次いで、ｎ^-単結晶シリコン基板２９の裏面を研削して、ウェハ厚を例えば１００μｍにする。その後、その研削面に、例えば１×１０¹⁴ｃｍ^-2のドーズ量のボロンをイオン注入する。そして、例えば３８０℃で１時間のアニールを行い、ｐ⁺アノード層３１を形成する（図１２）。

次いで、ｐ⁺アノード層３１の表面にアルミニウム等の金属を蒸着し、アノード電極３２を形成する（図１３）。なお、アニールを行う前に、ｎ^-単結晶シリコン基板２９の裏面の研削面に、リン等のｎ型不純物をイオン注入してもよい。そうすれば、アニールによって、ｐ⁺アノード層３１とともに、ｎ^-ドリフト層とｐ⁺アノード層３１との間にｎ⁺バッファ層が形成される。最後に、ウェハをダイシングしてチップが完成する。

実施の形態４．
図１４〜図２１は、実施の形態４の製造方法を説明するための断面図である。特に限定しないが、実施の形態４では、実施の形態１の構造を適用した定格１２００Ｖ耐圧のフィールドストップ型ＩＢＧＴを製造する場合について説明する。ただし、実施の形態４では、ドリフト層（ｎ^-単結晶シリコン基板２９）とｐ⁺アノード層３１との間に、フィールドストップ層として、ドリフト層よりも高不純物濃度のｎ⁺バッファ層３３が形成される。

まず、ｎ^-単結晶シリコン基板２９として、例えば８０Ωｃｍのｎ型ＦＺシリコン基板を用意する。そして、熱酸化を行い、その基板のミラー研磨面に例えば０．１μｍの厚さの酸化膜２１を成長させる。続いて、酸化膜２１の上にゲートポリシリコン２２を例えば０．５μｍの厚さに堆積する。そして、例えばＰＯＣｌ₃雰囲気中で９００℃の熱処理を行い、ゲートポリシリコン２２を高濃度ｎ型にドープする（図１４）。

次いで、パターニングおよびエッチングを行って、ゲートポリシリコン２２の一部を除去する（図１５）。次いで、熱酸化を行って、ゲートポリシリコン２２の表面を酸化し、例えば０．１μｍの厚さのゲート酸化膜２３を形成する。続いて、パターニングおよびエッチングを行って、ゲート酸化膜２３および酸化膜２１の、ゲートポリシリコン２２のない部分を除去する（図１６）。次いで、ゲート酸化膜２３およびｎ^-単結晶シリコン基板２９の露出部分の上に、例えば１×１０¹⁶ｃｍ^-3の濃度でｎ型にドープされたポリシリコンを例えば０．２５μｍの厚さに堆積する（図１７）。このポリシリコンは、カソード膜２４であり、後にソース領域、チャネル領域およびバッファ領域となる。

次いで、パターニングしたレジストをマスクとして、カソード膜２４に、例えば５×１０¹⁴ｃｍ^-2のドーズ量のボロンと、例えば１×１０¹⁵ｃｍ^-2のドーズ量の砒素をイオン注入する。そして、レジストを灰化した後に、例えば窒素雰囲気中で１１５０℃、２時間のドライブを行い、チャネル領域となるｐベース領域２７とｎ⁺ソース領域２６を形成する。その際、ポリシリコン（カソード膜２４）の結晶粒径が大きくなり、移動度が回復する（図１８）。

次いで、層間絶縁膜２８として例えば１μｍの厚さのＢＰＳＧを堆積し、パターニングおよびエッチングを行って、層間絶縁膜２８を貫通するコンタクトホールを形成する（図１９）。次いで、層間絶縁膜２８の上に、アルミニウム等の金属を例えば５μｍの厚さにスパッタする。そして、アルミニウム等の金属のパターニングおよびエッチングを行い、エミッタ電極３０を形成する。次いで、ｎ^-単結晶シリコン基板２９の裏面を研削して、ウェハ厚を例えば１４０μｍにする。

その後、その研削面に、例えば２×１０¹²ｃｍ^-2のドーズ量のリン、および例えば５×１０¹⁴ｃｍ^-2のドーズ量のボロンをイオン注入する。そして、例えば４５０℃で５時間のアニールを行い、ｎ⁺バッファ層３３およびｐ⁺アノード層３１を形成する。ｎ⁺バッファ層３３はｐ⁺アノード層３１よりも深い位置に形成される（図２０）。次いで、ｐ⁺アノード層３１の表面にアルミニウム、チタン、ニッケルおよび金等の金属を蒸着し、アノード電極３２を形成する（図２１）。最後に、ウェハをダイシングしてチップが完成する。

図２２は、実施の形態４により製造された定格１２００Ｖ耐圧のフィールドストップ型ＩＧＢＴ（実施例とする）と、従来の定格１２００Ｖ耐圧のフィールドストップ型ＩＧＢＴ（従来例とする）の出力特性を示す特性図である。図２２に示すように、温度１２５℃、電流密度１００Ａ／ｃｍ²において、実施例のオン電圧は１．４Ｖであった。それに対して、従来例のオン電圧は２．２Ｖであった。従って、実施例の方がオン電圧が低いことが確認された。

図２３に、実施の形態４により製造された定格１２００Ｖ耐圧のフィールドストップ型ＩＧＢＴの定常オン状態時のオン電圧分担を示す。図２３は、コレクタ−エミッタ間に２Ｖの電圧を印加した場合に、デバイスの各領域が分担しているバイアスの大きさを表している。全体図（図２３の左側の図）を見ると、キャリア濃度の高い表面側（図の上側）では、電気抵抗が低いため、等電位線の間隔が広くなっている。それに対して、キャリア濃度の低い裏面側（図の下側）では、電気抵抗が高いため、等電位線の間隔が狭くなっている。

また、図２３のカソード領域の拡大図（図２３の右側の図）を見ると、表面のカソード領域（カソード膜２４のポリシリコン領域）では、キャリア移動度が単結晶シリコンの１／３以下であるにもかかわらず、等電位線間隔が広い、すなわち抵抗が低いことがわかる。これは、電流の多くが電子蓄積層を流れるからである。また、電子およびホールのライフタイムは、５００ｐｓである。ポリシリコン中のホール拡散長は、０．５μｍ程度である。従って、カソード領域に入ったホールの多くは、ｎ⁺バッファ領域２５内で再結合により消滅する。また、ｐベース領域２７内のホール電流が極めて小さいために、従来のＩＧＢＴで見られたｐベース領域内での電圧降下がない。従って、ｎ⁺ソース領域２６とｐベース領域２７との接合が順バイアスされないので、ラッチアップによるサイリスタ動作は起こらない。つまり、ラッチアップ・フリーであるので、短絡耐量および逆バイアス安全動作領域の向上が期待される。

ただし、カソード領域内のホールライフタイムが短すぎると、ｎ⁺バッファ領域２５内のホール電流密度が低くなり、ｎ⁺バッファ領域２５内での電圧降下が小さくなる。この場合、電子蓄積層とｎ^-ドリフト層との接合の順バイアス量が減少するので、カソード領域からの電子注入が減少してしまう。従って、ある程度のホール電流を確保することによって、ｎ⁺バッファ領域２５内での電圧降下を発生させる方が、ＩＥ効果が向上する。結果的に、ｎ^-ドリフト層内のキャリア分布が最適化されることによって、ｎ⁺バッファ領域２５内の電圧降下は相殺される。

図２４は、実施の形態４により製造された定格１２００Ｖ耐圧のフィールドストップ型ＩＧＢＴ（実施例とする）と、従来の定格１２００Ｖ耐圧のフィールドストップ型ＩＧＢＴ（従来例とする）のオン状態における縦方向過剰キャリア分布を示す特性図である。図２４に示すように、実施例では、カソード側キャリア濃度がアノード側キャリア濃度の約５倍高くなっており、理想的な分布となっていることが確認された。また、図２５は、実施の形態４により製造された定格１２００Ｖ耐圧のフィールドストップ型ＩＧＢＴ（実施例とする）と、従来の定格１２００Ｖ耐圧のフィールドストップ型ＩＧＢＴ（従来例とする）のオン電圧−ターンオフ損失のトレードオフを示す特性図である。図２５に示すように、実施例のトレードオフが従来例に比べて大きく改善されていることが確認された。

図２６は、実施の形態４により製造された定格１２００Ｖ耐圧のフィールドストップ型ＩＧＢＴ（実施例とする）のブロッキングモード時の電界分布を示す図である。また、図２７は、従来の定格１２００Ｖ耐圧のフィールドストップ型ＩＧＢＴ（従来例とする）のブロッキングモード時の電界分布を示す図である。両図より、電流１ｍＡのときの実施例の耐圧は１４２０Ｖであり、従来のＩＧＢＴの耐圧（１３７０Ｖ）よりも改善されていることが確認された。実施例のブロッキングモード時には、電界が平均化されており、１次元理想耐圧に近い数値が得られる。このため、ウェハをさらに薄くしても、従来例と同程度の耐圧を得ることができる。当然のことながら、実施例のオン電圧は低減される。これは、実施例のオン電圧−耐圧のトレードオフが優れていることを意味している。

また、図２８は、実施の形態４により製造された定格１２００Ｖ耐圧のフィールドストップ型ＩＧＢＴのブロッキングモード時の電界分布を拡大して示す図である。図２８より、ポリシリコン（カソード膜２４）と単結晶シリコン（ｎ^-単結晶シリコン基板２９）との境界面付近で最大電界となっていることがわかる。

実施の形態５．
図２９〜図３３は、実施の形態５の製造方法を説明するための断面図である。特に限定しないが、実施の形態５では、実施の形態１の構造を適用した定格６００Ｖ耐圧の逆阻止型ＩＢＧＴを製造する場合について説明する。ただし、図２９〜図３３には、活性部のみが示されており、分離層領域については図示省略されている。また、分離層領域を形成するプロセスについても図示省略する。

まず、ｎ^-単結晶シリコン基板２９として、例えば３０Ωｃｍのｎ型ＦＺシリコン基板を用意する。そして、分離層領域を形成するために、熱酸化を行い、その基板のミラー研磨面に例えば１．６μｍの厚さの酸化膜を成長させる。続いて、パターニングおよびエッチングを行って、その酸化膜の一部を除去する。次いで、ボロンソースを塗布し、酸素雰囲気中で１３００℃、９０時間のドライブを行い、分離層領域を形成する。

次いで、熱酸化を行い、例えば０．１μｍの厚さの酸化膜２１を成長させる。続いて、酸化膜２１の上にゲートポリシリコン２２を例えば０．５μｍの厚さに堆積する。そして、例えばＰＯＣｌ₃雰囲気中で９００℃の熱処理を行い、ゲートポリシリコン２２を高濃度ｎ型にドープする。次いで、パターニングおよびエッチングを行って、ゲートポリシリコン２２の一部を除去する。次いで、熱酸化を行って、ゲートポリシリコン２２の表面を酸化し、例えば０．１μｍの厚さのゲート酸化膜２３を形成する。続いて、パターニングおよびエッチングを行って、ゲート酸化膜２３および酸化膜２１の、ゲートポリシリコン２２のない部分を除去する（図１４、図１５および図１６参照）。

次いで、ｎ^-単結晶シリコン基板２９の開口部分から、例えば１×１０¹⁶ｃｍ^-3濃度のリンを含む単結晶シリコン層をエピタキシャル法により成長させる。エピタキシャル成長層は、まずｎ^-単結晶シリコン基板２９の開口部分から上方向に向かって成長し、ゲート酸化膜２３上には成長しない。そして、エピタキシャル成長層は、ゲート酸化膜２３の上面の高さまで成長すると、上方向および横方向に向かって成長を続ける。やがて、ｎ^-単結晶シリコン基板２９の隣り合う開口部分から成長してきたエピタキシャル成長層同士が接触し、ゲート酸化膜２３の上面がエピタキシャル成長層で完全に覆われる。このエピタキシャル成長した単結晶シリコン層は、カソード膜２４であり、後にソース領域、チャネル領域およびバッファ領域となる（図２９）。

次いで、カソード膜２４に、例えば１．５×１０¹⁴ｃｍ^-2のドーズ量のボロンをイオン注入する。続いて、パターニングしたレジストをマスクとして、カソード膜２４に、例えば１×１０¹⁵ｃｍ^-2のドーズ量の砒素をイオン注入する。そして、レジストを灰化した後に、例えば窒素雰囲気中で１１５０℃、２時間のドライブを行い、チャネル領域となるｐベース領域２７とｎ⁺ソース領域２６を形成する（図３０）。次いで、層間絶縁膜２８として例えば１μｍの厚さのＢＰＳＧを堆積し、パターニングおよびエッチングを行って、層間絶縁膜２８を貫通するコンタクトホールを形成する（図３１）。

次いで、層間絶縁膜２８の上に、アルミニウム等の金属を例えば５μｍの厚さにスパッタする。そして、アルミニウム等の金属のパターニングおよびエッチングを行い、エミッタ電極３０を形成する。次いで、ｎ^-単結晶シリコン基板２９の裏面を研削して、ウェハ厚を例えば１００μｍにする。その後、その研削面に、例えば１×１０¹⁴ｃｍ^-2のドーズ量のボロンをイオン注入する。そして、例えば３８０℃で１時間のアニールを行い、ｐ⁺アノード層３１を形成する（図３２）。次いで、ｐ⁺アノード層３１の表面にアルミニウム、チタン、ニッケルおよび金等の金属を蒸着し、アノード電極３２を形成する（図３３）。最後に、ウェハをダイシングしてチップが完成する。

実施の形態５により製造された逆阻止型ＩＢＧＴは、オン電圧−ターンオフ損失のトレードオフ特性に優れる。また、実施の形態５により製造された逆阻止型ＩＢＧＴによれば、逆阻止型ＩＢＧＴに特有の逆バイアス印加モードにおける逆方向漏れ電流が、従来の逆阻止型ＩＢＧＴに比べて低減される。逆阻止型ＩＧＢＴにおいては、裏面側のｐｎ接合で発生した電子電流が表面側のｐベース領域に注入されると、電子電流がｐｎｐ構造のベース電流となる。そのため、増幅効果により、大きなホール電流が表面側のｐベース領域から注入される。

電子電流に対するホール電流の大きさ、すなわちエミッタ接地の増幅率を決定する大きな要因の一つは、ｐベース領域とｎ型ドリフト層との不純物量比である。この比の値が大きいと、エミッタ注入効率が増加し、増幅率が増大する。従来の定格６００Ｖ耐圧の逆阻止型ＩＢＧＴでは、ｎ型ドリフト層の不純物量は１．５×１０¹²ｃｍ^-2程度である。一方、ｐベース領域の不純物量は１．５×１０¹⁴ｃｍ^-2程度であるから、ｐベース領域とｎ型ドリフト層との不純物量比は１００倍である。

それに対して、実施の形態５により製造された定格６００Ｖ耐圧の逆阻止型ＩＢＧＴでは、ｐベース領域とｎ型ドリフト層との不純物量比は３０倍程度である。これは、実施の形態５でもｐベース領域２７の不純物量は、従来の逆阻止型ＩＢＧＴと同じ１．５×１０¹⁴ｃｍ^-2であるが、高濃度のｎ⁺バッファ領域２５が設けられていることによって、ｎ型総不純物量が５×１０¹²ｃｍ^-2程度に増加しているからである。

このように、ｐベース領域とｎ型ドリフト層との不純物量比が従来よりも低くなっていることによって、エミッタ注入効率が従来の１／３以下に低減される。このため、増幅率が低下するので、逆漏れ電流が従来の１／３以下に減少する。また、ｐｎｐ構造の増幅率が低減することによって、逆方向アバランシェ耐圧の向上が実現される。

実施の形態６．
図３４〜図４１は、実施の形態６の製造方法を説明するための断面図である。特に限定しないが、実施の形態６では、実施の形態２の構造を適用した定格６００Ｖ耐圧のフィールドストップ型ＩＢＧＴを製造する場合について説明する。ただし、実施の形態６では、ドリフト層（ｎ^-単結晶シリコン基板２９）とｐ⁺アノード層３１との間に、フィールドストップ層として、ドリフト層よりも高不純物濃度のｎ⁺バッファ層３３が形成される。また、第１の絶縁膜となる酸化膜２１は、ｎ^-単結晶シリコン基板２９の表面（第１の主面）から所定の深さの所に形成され、その酸化膜２１とｎ^-単結晶シリコン基板２９の表面との間に、ｎ⁺ソース領域２６およびｐベース領域２７が形成される。

まず、ｎ^-単結晶シリコン基板２９として、例えば３０Ωｃｍのｎ型ＦＺシリコン基板を用意する。そして、熱酸化を行い、その基板のミラー研磨面に例えば１μｍの厚さの酸化膜３４を成長させる（図３４）。次いで、パターニングおよびエッチングを行って、酸化膜３４の一部を除去する。残った酸化膜３４をマスクとして、ｎ^-単結晶シリコン基板２９に、例えば１００ｋｅＶの加速電圧で１×１０¹⁵ｃｍ^-2のドーズ量の酸素をイオン注入する（図３５）。図３５において、符号３５で示すハッチング領域は、酸素イオンの注入領域である。

次いで、１３００℃でアニールを行い、結晶欠陥を回復させる。これによって、図３６に示すように、例えば０．３μｍの厚さの単結晶シリコンの下に、例えば０．１μｍの厚さの酸化膜２１が選択的に形成される。この０．３μｍの厚さの単結晶シリコン層が実施の形態１〜５におけるカソード膜２４に相当する。マスクとした酸化膜３４を除去した後、熱酸化を行い、基板表面を酸化し、例えば０．１μｍの厚さのゲート酸化膜２３を形成する。その際、カソード膜２４に相当する単結晶シリコン層が例えば０．０５μｍほど膜減りするので、この単結晶シリコン層の厚さは、例えば０．２５μｍとなる。

次いで、ゲート酸化膜２３の上にゲートポリシリコン２２を例えば０．５μｍの厚さに堆積する。そして、例えばＰＯＣｌ₃雰囲気中で９００℃の熱処理を行い、ゲートポリシリコン２２を高濃度ｎ型にドープする（図３６）。次いで、パターニングおよびエッチングを行って、ゲートポリシリコン２２およびゲート酸化膜２３の一部を除去する（図３７）。残ったゲートポリシリコン２２をマスクとして、カソード膜２４に相当する単結晶シリコン層に、例えば５×１０¹⁴ｃｍ^-2のドーズ量のボロンと、例えば１×１０¹⁵ｃｍ^-2のドーズ量の砒素をイオン注入する。そして、例えば窒素雰囲気中で１１５０℃、２時間のドライブを行い、チャネル領域となるｐベース領域２７とｎ⁺ソース領域２６を形成する（図３８）。

次いで、層間絶縁膜２８として例えば１μｍの厚さのＢＰＳＧを堆積し、パターニングおよびエッチングを行って、層間絶縁膜２８を貫通するコンタクトホールを形成する（図３９）。次いで、層間絶縁膜２８の上に、アルミニウム等の金属を例えば５μｍの厚さにスパッタする。そして、アルミニウム等の金属のパターニングおよびエッチングを行い、エミッタ電極３０を形成する。次いで、ｎ^-単結晶シリコン基板２９の裏面を研削して、ウェハ厚を例えば１００μｍにする。

その後、その研削面に、例えば２×１０¹²ｃｍ^-2のドーズ量のリン、および例えば５×１０¹⁴ｃｍ^-2のドーズ量のボロンをイオン注入する。そして、例えば１０００℃で５時間のアニールを行い、ｎ⁺バッファ層３３およびｐ⁺アノード層３１を形成する。ｎ⁺バッファ層３３はｐ⁺アノード層３１よりも深い位置に形成される（図４０）。次いで、ｐ⁺アノード層３１の表面にアルミニウム、チタン、ニッケルおよび金等の金属を蒸着し、アノード電極３２を形成する（図４１）。最後に、ウェハをダイシングしてチップが完成する。実施の形態６により製造されたＩＧＢＴによれば、特性バラツキが少ないという効果と、漏れ電流が少ないという効果が得られる。

実施の形態７．
図４２は、実施の形態７のＩＧＢＴの構成を示す断面図である。図４２に示すように、実施の形態７が実施の形態１と異なるのは、ｎ^-単結晶シリコン基板２９の、ｎ⁺バッファ領域２５が接する部分にｐ拡散層４１が設けられていることと、そのｐ拡散層４１内の、ｎ⁺バッファ領域２５が接する部分にｎ⁺拡散層４２が設けられていることである。

ｎ⁺拡散層４２は、ゲートポリシリコン２２の下まで伸びている。すなわち、このデバイスをエミッタ電極３０側から見たときに、ｎ⁺拡散層４２の縁がゲートポリシリコン２２とオーバーラップしている。ｐ拡散層４１は、ｎ⁺拡散層４２を囲み、かつ隣接するセルのｐ拡散層４１（図には現れていない）に接触しないようにセルごとに独立して設けられている。その他の構成は、実施の形態１と同じである。

これらｐ拡散層４１およびｎ⁺拡散層４２は、順電圧阻止時の印加電圧が、素子内のいずれの部分においてもアバランシェ降伏が発生しない範囲内の電圧であるときに、完全に空乏化する。次に、実施の形態７の作用および効果について説明する。実施の形態７では、実施の形態１の作用および効果に加えて、以下の作用および効果が得られる。

（定常オン状態について）
ゲート電位をエミッタ電位に比べて正にし、コレクタ−エミッタ間に順バイアスを印加して順方向オン状態にすると、エミッタ電極３０から、ｐベース領域２７にできるチャネルを介して、電子がｎ⁺バッファ領域２５に流れ込む。上述したように実施の形態７ではｐ拡散層４１とｎ⁺拡散層４２が設けられているため、電子は、ｎ⁺バッファ領域２５からｎ⁺拡散層４２へ流れる。

そして、電子は、ｐ拡散層４１の表面がｎ型に反転してできるチャネルを介して、ドリフト層（ｎ^-単結晶シリコン基板２９）に流れ込み、裏面（第２の主面）のｐ⁺アノード層３１に達する。それによって、裏面のｐｎ接合、すなわちｐ⁺アノード層３１とドリフト層との接合は順バイアスされるので、ｐ⁺アノード層３１からドリフト層にホールが注入される。

注入されたホールは、ｐ拡散層４１を経由してｎ⁺拡散層４２に注入される。それによって、ｎ⁺拡散層４２とｐ拡散層４１とのｐｎ接合が順バイアスされるので、ｎ⁺拡散層４２からｐ拡散層４１に電子が注入され、サイリスタ動作が開始される。この時点で、ｐ拡散層４１の表面のチャネルの役目は終了する。つまり、ｐ拡散層４１の表面のチャネルは、サイリスタをオンさせるためのものである。一旦サイリスタ動作が開始されると、ｐ拡散層４１が本来のドーピング濃度よりもキャリア濃度の高い高注入状態となるので、ｐ拡散層４１はデバイス特性にほとんど影響を及ぼさない。

（順方向ブロッキング状態およびターンオフ時の状態について）
順方向ブロッキングモード時においてｎ⁺バッファ領域２５が完全に空乏化した後も順バイアスを増やしていくと、空乏層は、ｐ拡散層４１とドリフト層（ｎ^-単結晶シリコン基板２９）とのｐｎ接合からも伸び始める。このとき、印加した順バイアスの大部分は、ｎ^-ドリフト層によって担われる。そして、隣り合うｐ拡散層４１間の距離は短いので、空乏層が容易にピンチオフする。それによって、ｐｎ接合の曲率を有する部分がなくなるので、従来のｐｎ接合の曲率を有する部分に電界が集中するのを防ぐことができる。

従来のプレーナ型ＩＧＢＴでは、ＢＪＴのコレクタ領域が拡大すると、ＩＥ効果が損なわれてしまう。ＩＥ効果が損なわれないようにするためには、ｐ拡散層４１間の距離を広く設計する必要がある。それに対して、実施の形態７では、ｎ^-単結晶シリコン基板２９の、ｎ⁺バッファ領域２５が接する部分に設けられたｐ拡散層４１は、ＢＪＴのコレクタ領域ではないので、ｐ拡散層４１を設けてもＩＥ効果は変化しない。従って、従来のプレーナ型ＩＧＢＴよりも大幅に耐圧が向上するとともに、オン電圧−ターンオフ損失のトレードオフが改善される。

順方向ブロッキングモード時において重要な点は、サイリスタがオン状態のときにカソードとして機能するｎ⁺バッファ領域２５が完全に空乏化することである。これにより、ターンオフ時にサイリスタ動作が起こらない。つまり、ｎ⁺バッファ領域２５、ｎ⁺拡散層４２、ｐ拡散層４１およびｎ^-ドリフト層（ｎ^-単結晶シリコン基板２９）が空乏化することによって、それらの領域や層の本来の導電型がｐ型であるかｎ型であるかということは、デバイス特性に影響を及ぼさない。

このようにして、ＭＯＳ型サイリスタ素子に特有の可制御電流が低いという問題が解消される。なお、ターンオフ時には、ｐ拡散層４１の表面のチャネルではなく、ｐベース領域２７内のチャネルが消失することによって、電流の供給が遮断され、ターンオフ動作が開始される。

図４３および図４４は、それぞれ実施の形態７の構成を適用した定格１２００Ｖ耐圧のフィールドストップ型ＩＧＢＴのドーピング分布およびそれに対応するブロッキングモード時の電界分布を示す図である。これらの図から明らかなように、電界強度は、ｐ拡散層４１とｎ^-ドリフト層（ｎ^-単結晶シリコン基板２９）との接合部で最大となり、ｐ拡散層４１内を第１の主面に近づくに連れて弱くなる。従って、カソード領域中の電界強度が低くなり、カソード領域内でのアバランシェ降伏は起こりにくい。カソード膜２４の結晶性に起因する耐圧低下が懸念される場合には、実施の形態７の構成によってカソード膜２４内の電界が大きく緩和されるので、理想的な単結晶の平面接合耐圧を得ることができる。

実施の形態８．
図４５〜図５１は、実施の形態８の製造方法を説明するための断面図である。特に限定しないが、実施の形態８では、実施の形態７の構造を適用した定格１２００Ｖ耐圧のフィールドストップ型ＩＢＧＴを製造する場合について説明する。ただし、実施の形態８では、ドリフト層（ｎ^-単結晶シリコン基板２９）とｐ⁺アノード層３１との間に、フィールドストップ層として、ドリフト層よりも高不純物濃度のｎ⁺バッファ層３３が形成される。

まず、実施の形態４と同様にして、ｎ^-単結晶シリコン基板２９、酸化膜２１およびｎ型のゲートポリシリコン２２の積層構造を形成する（図１４）。ｎ^-単結晶シリコン基板２９として、例えば８０Ωｃｍのｎ型ＦＺシリコン基板を用いる。酸化膜２１の厚さとゲートポリシリコン２２の厚さは、実施の形態４と同じである。次いで、パターニングおよびエッチングを行って、ゲートポリシリコン２２の一部を除去する。

次いで、ゲートポリシリコン２２をマスクにして自己整合的にｎ^-単結晶シリコン基板２９に、例えば１×１０¹²ｃｍ^-2のドーズ量のボロンと、例えば１×１０¹²ｃｍ^-2のドーズ量の砒素をイオン注入する。そして、例えば窒素雰囲気中で１１５０℃、２時間のドライブを行い、ｎ^-単結晶シリコン基板２９の第１の主面側にｐ拡散層４１とｎ⁺拡散層４２を形成する（図４５）。

これ以降、チップの完成に至るまでのプロセスは、実施の形態４と同様である。従って、これ以降のプロセスについては、実施の形態４の説明において図１６、図１７、図１８、図１９、図２０および図２１をそれぞれ図４６、図４７、図４８、図４９、図５０および図５１と読み替えるものとして、重複する説明を省略する。

図５２は、実施の形態８により製造された定格１２００Ｖ耐圧のフィールドストップ型ＩＧＢＴ（実施例とする）と、従来の定格１２００Ｖ耐圧のフィールドストップ型ＩＧＢＴ（従来例とする）のオン電圧−ターンオフ損失のトレードオフを示す特性図である。図５２に示すように、温度１２５℃、電流密度１００Ａ／ｃｍ²において、従来例に対して実施例の方が、トレードオフがやや向上していることが確認された。また、従来例の耐圧が１０７８〜１３７０Ｖであるのに対して、実施例の耐圧は１６１５Ｖであり、耐圧が大幅（＋２５０〜＋５００Ｖ程度）に上昇していることが確認された。

実施の形態８により製造された定格１２００Ｖ耐圧のフィールドストップ型ＩＧＢＴのブロッキングモード時の電界分布については、図４４に示す通りである。電流１ｍＡ時の耐圧は１６１５Ｖである。図４４に示すように、ｐ拡散層４１とｎ^-ドリフト層（ｎ^-単結晶シリコン基板２９）との接合部で電界強度が最大となる。カソード膜２４と単結晶シリコン（ｎ⁺拡散層４２）との境界面付近の電界は、ｐ拡散層４１によって緩和される。従って、カソード膜２４がポリシリコンでできている場合、ポリシリコンに由来する衝突イオン化率の上昇などの問題が発生したとしても、これを隠蔽することができる。また、隣り合うｐ拡散層４１間の空乏層がピンチオフしているので、一次元平面接合の理想耐圧に近い耐圧が得られる。

実施の形態９．
図５３は、実施の形態９のＩＧＢＴの構成を示す要部断面斜視図である。図５３に示すように、実施の形態９のＩＧＢＴは、図５に示す実施の形態２のＩＧＢＴと同様の断面構成を有する素子である。ただし、実施の形態９では、単結晶シリコン基板２９の、酸化膜２１の窓部において露出する部分から成長させたエピタキシャル層をカソード膜２４としている。実施の形態９では、ストライプセルの上から見て、ソース領域２６およびベース領域２７の両方ともストライプ状に形成されている。そして、エミッタ電極３０は、層間絶縁膜２８に開口するコンタクトホールを介してソース領域２６とベース領域２７の両方に接触している。

デバイス特性の向上を図るためには、微細化によってセルピッチを縮小するのが有利である。従って、ソース領域２６の幅は、狭い方が望ましい。しかし、層間絶縁膜２８にコンタクトホールを形成する際のパターニングにおいてマスクずれが発生すると、エミッタ電極３０がソース領域２６に接触しないおそれがある。その場合には、電子電流が流れないため、ＩＧＢＴがオン状態にならない。これを防ぐには、マスクずれが発生してもエミッタ電極３０がソース領域２６に確実に接触する程度に、ソース領域２６の幅を広くする必要がある。

実施の形態１０．
図５４は、実施の形態１０のＩＧＢＴの構成を示す要部断面斜視図である。図５４に示すように、実施の形態１０のＩＧＢＴは、図５３に示す実施の形態９のＩＧＢＴにおいて、ストライプセルの上から見て、ソース領域２６を櫛歯状に形成し、ソース領域２６の一部（櫛歯の先端部分）がエミッタ電極３０の下側へ伸びてエミッタ電極３０と接触し、また櫛歯の歯と歯の間の部分にベース領域２７が露出してエミッタ電極３０と接触するようにしたものである。なお、特に限定しないが、実施の形態１０は、定格１２００Ｖ耐圧のノンパンチスルー型ＩＧＢＴの例である。

実施の形態９のＩＧＢＴでは、実施の形態９において説明したように、ソース領域２６の幅を広くする必要があるため、セルピッチを十分に小さくすることができない。そのため、十分に優れたデバイス特性が得られない可能性がある。また、エミッタ電極３０に接触するベース領域２７が極端に狭くなると、コンタクト抵抗が上昇して寄生サイリスタがラッチアップしやすくなるため、逆バイアス安全動作領域（ＲＢＳＯＡ）耐量および短絡耐量が低下するおそれがある。

それに対して、実施の形態１０のＩＧＢＴでは、ソース領域２６を櫛歯状に形成することによって、セルが微細寸法になっても、マスクずれ発生時にエミッタ電極３０がソース領域２６に確実に接触する。例えば図５４に一例として示す寸法によれば、マスクが１μｍずれても、エミッタ電極３０がソース領域２６に確実に接触するので、エミッタ電極３０がソース領域２６に接触しないことによるオン不能を回避することができる。また、エミッタ電極３０がｐベース領域２７にも確実に接触するので、寄生サイリスタのラッチアップが起こりにくくなる。つまり、実施の形態１０によれば、実施の形態９のＩＧＢＴの欠点を克服することができる。

実施の形態１１．
図５５は、実施の形態１１のＩＧＢＴの構成を示す要部断面斜視図である。図５５に示すように、実施の形態１１のＩＧＢＴは、図５３に示す実施の形態９のＩＧＢＴにおいて、ストライプセルの上から見て、ソース領域２６を不連続な島状（長方形状）に形成し、ソース領域２６の一部がエミッタ電極３０の下側へ伸びてエミッタ電極３０と接触し、またソース領域２６の島と島の間の部分でベース領域２７にエミッタ電極３０が接触するようにしたものである。なお、特に限定しないが、実施の形態１１は、定格１２００Ｖ耐圧のノンパンチスルー型ＩＧＢＴの例である。実施の形態１１によれば、実施の形態１０と同様に、実施の形態９のＩＧＢＴの欠点を克服することができる。

以上説明したように、実施の形態によれば、ｎ^-単結晶シリコン基板２９よりなるドリフト層中のキャリア分布が表面偏重型になるので、オン電圧−ターンオフ損失のトレードオフが最適化される。その一方で、カソード領域中の電界強度の局所的なピークを抑えることによって、局所的なアバランシェ降伏が起こりにくくなり、十分な耐圧を確保することができるので、オン電圧−耐圧のトレードオフが悪化するのを防ぐことができる。また、カソード領域が酸化膜２１によってドリフト層から隔てられていることによって、カソード領域の設計寸法がドリフト領域の特性に直接、寄与しないので、従来よりも微細化しなくても、トレードオフ特性は不変である。従って、低コストの製造プロセスを用いて、高良品率で、オン電圧−ターンオフ損失トレードオフおよびオン電圧−耐圧トレードオフの非常に良好なＩＧＢＴを得ることができる。

以上において、本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、ＩＧＢＴの耐圧クラス、各部の寸法や濃度、およびドーズ量などは一例であり、変更可能である。

以上のように、本発明にかかる半導体装置およびその製造方法は、電力変換装置などに使用されるパワー半導体装置に有用であり、特に、ＩＧＢＴに適している。

ＩＧＢＴの等価回路を示す図である。 プレーナ型ＩＧＢＴの要部の構成を示す断面図である。 実施の形態１のＩＧＢＴの構成を示す断面図である。 図３に示す構成のＩＧＢＴのオン状態における電位分担を説明するための断面図である。 実施の形態２のＩＧＢＴの構成を示す断面図である。 実施の形態３の製造方法を説明するための断面図である。 実施の形態３の製造方法を説明するための断面図である。 実施の形態３の製造方法を説明するための断面図である。 実施の形態３の製造方法を説明するための断面図である。 実施の形態３の製造方法を説明するための断面図である。 実施の形態３の製造方法を説明するための断面図である。 実施の形態３の製造方法を説明するための断面図である。 実施の形態３の製造方法を説明するための断面図である。 実施の形態４の製造方法を説明するための断面図である。 実施の形態４の製造方法を説明するための断面図である。 実施の形態４の製造方法を説明するための断面図である。 実施の形態４の製造方法を説明するための断面図である。 実施の形態４の製造方法を説明するための断面図である。 実施の形態４の製造方法を説明するための断面図である。 実施の形態４の製造方法を説明するための断面図である。 実施の形態４の製造方法を説明するための断面図である。 実施の形態４により製造されたＩＧＢＴの出力特性を示す特性図である。 実施の形態４により製造されたＩＧＢＴの定常オン状態時のオン電圧分担を示す図である。 実施の形態４により製造されたＩＧＢＴのオン状態時の過剰キャリア分布を示す特性図である。 実施の形態４により製造されたＩＧＢＴのオン電圧−ターンオフ損失のトレードオフを示す特性図である。 実施の形態４により製造されたＩＧＢＴのブロッキングモード時の電界分布を示す図である。 従来のＩＧＢＴのブロッキングモード時の電界分布を示す図である。 実施の形態４により製造されたＩＧＢＴのブロッキングモード時の電界分布を示す拡大図である。 実施の形態５の製造方法を説明するための断面図である。 実施の形態５の製造方法を説明するための断面図である。 実施の形態５の製造方法を説明するための断面図である。 実施の形態５の製造方法を説明するための断面図である。 実施の形態５の製造方法を説明するための断面図である。 実施の形態６の製造方法を説明するための断面図である。 実施の形態６の製造方法を説明するための断面図である。 実施の形態６の製造方法を説明するための断面図である。 実施の形態６の製造方法を説明するための断面図である。 実施の形態６の製造方法を説明するための断面図である。 実施の形態６の製造方法を説明するための断面図である。 実施の形態６の製造方法を説明するための断面図である。 実施の形態６の製造方法を説明するための断面図である。 実施の形態７のＩＧＢＴの構成を示す断面図である。 実施の形態７のＩＧＢＴのドーピング分布を示す図である。 実施の形態７のＩＧＢＴのブロッキングモード時の電界分布を示す図である。 実施の形態８の製造方法を説明するための断面図である。 実施の形態８の製造方法を説明するための断面図である。 実施の形態８の製造方法を説明するための断面図である。 実施の形態８の製造方法を説明するための断面図である。 実施の形態８の製造方法を説明するための断面図である。 実施の形態８の製造方法を説明するための断面図である。 実施の形態８の製造方法を説明するための断面図である。 実施の形態８により製造されたＩＧＢＴのオン電圧−ターンオフ損失のトレードオフを示す特性図である。 実施の形態９のＩＧＢＴの構成を示す要部断面斜視図である。 実施の形態１０のＩＧＢＴの構成を示す要部断面斜視図である。 実施の形態１１のＩＧＢＴの構成を示す要部断面斜視図である。

符号の説明

２１ 第１の絶縁膜（酸化膜）
２２ 多結晶半導体領域（ゲートポリシリコン）
２３ 第２の絶縁膜（ゲート酸化膜）
２４ 第１導電型半導体膜（カソード膜）
２５ 第１の第１導電型半導体領域（ｎ⁺バッファ領域）
２６ 第２の第１導電型半導体領域（ｎ⁺ソース領域）
２７ 第１の第２導電型半導体領域（ｐベース領域）
２８ 第３の絶縁膜（層間絶縁膜）
２９ 第１導電型単結晶半導体基板（ｎ^-単結晶シリコン基板）
３０ 第１の電極（エミッタ電極）
３１ 第２の第２導電型半導体領域（ｐ⁺アノード層）
３２ 第２の電極（アノード電極）
３３ 第３の第１導電型半導体領域（ｎ⁺バッファ層）
４１ 第２導電型拡散層（ｐ拡散層）
４２ 第１導電型拡散層（ｎ⁺拡散層）

Claims (11)

1. 第１導電型単結晶半導体基板の第１の主面を選択的に覆う第１の絶縁膜と、
   前記第１の絶縁膜の窓部において前記単結晶半導体基板に接触する第１の第１導電型半導体領域と、
   前記第１の絶縁膜の窓部の外側において前記第１の絶縁膜の上に設けられた第１の第２導電型半導体領域と、
   前記第１の第２導電型半導体領域内に設けられた第２の第１導電型半導体領域と、
   前記第１の第１導電型半導体領域、前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域を覆う第２の絶縁膜と、
   前記第２の絶縁膜の上に設けられた多結晶半導体領域と、
   前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域の両方に接触する第１の電極と、
   前記第１の電極と前記多結晶半導体領域との間に設けられた第３の絶縁膜と、
   前記単結晶半導体基板の第２の主面に沿って設けられた第２の第２導電型半導体領域と、
   前記第２の第２導電型半導体領域に接触する第２の電極と、
   を備え、
   前記第１の第１導電型半導体領域は、前記単結晶半導体基板よりも高濃度の第１導電型にドープされており、
   前記単結晶半導体基板が単結晶シリコンでできており、
   前記第１の第１導電型半導体領域、前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域よりなる半導体膜の全部が、単結晶シリコンよりも移動度が低い多結晶シリコンでできていることを特徴とする半導体装置。
2. 前記単結晶半導体基板と前記第２の第２導電型半導体領域との間に、前記単結晶半導体基板よりも高不純物濃度の第３の第１導電型半導体領域が設けられていることを特徴とする請求項１に記載の半導体装置。
3. 単結晶シリコンからなる第１導電型単結晶半導体基板の第１の主面上に第１の絶縁膜を形成する第１の工程と、
   前記第１の絶縁膜の一部を除去して窓部を形成する第２の工程と、
   前記第１の絶縁膜および前記単結晶半導体基板の、前記窓部において露出した部分の上に、単結晶シリコンよりも移動度が低い多結晶シリコンからなる第１導電型半導体膜を積層する第３の工程と、
   前記第１導電型半導体膜の上に第２の絶縁膜および多結晶半導体膜を順次形成する第４の工程と、
   前記多結晶半導体膜の一部を除去して、前記第１導電型半導体膜の、前記単結晶半導体基板と接触する第１の第１導電型半導体領域の上の部分に前記多結晶半導体膜を残し、前記第１導電型半導体膜の、前記第１の絶縁膜と前記第１の主面との間に第１の第２導電型半導体領域を形成し、さらに該第１の第２導電型半導体領域内に第２の第１導電型半導体領域を形成する第５の工程と、
   前記多結晶半導体膜の上に第３の絶縁膜を積層し、該第３の絶縁膜にコンタクトホールを開口して前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域の一部を露出させ、前記第３の絶縁膜の上に、前記コンタクトホールを介して前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域の一部に接触する第１の電極を形成する第６の工程と、
   前記単結晶半導体基板の第２の主面を研削し、その研削面に沿って第２の第２導電型半導体領域を形成する第７の工程と、
   前記第２の第２導電型半導体領域に接触する第２の電極を形成する第８の工程と、
   を含み、
   前記第３の工程において、前記第１導電型半導体膜を、前記単結晶半導体基板よりも高濃度の第１導電型にドープすることを特徴とする半導体装置の製造方法。
4. 前記第７の工程において、前記単結晶半導体基板の第２の主面を研削した後に、その研削面に沿って前記単結晶半導体基板よりも高不純物濃度の第３の第１導電型半導体領域を前記第２の第２導電型半導体領域よりも深く形成することを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記単結晶半導体基板の、前記第１の絶縁膜の窓部において前記第１の第１導電型半導体領域が接する部分に第２導電型拡散層がセルごとに独立して設けられていることを特徴とする請求項１または２に記載の半導体装置。
6. 順電圧阻止時の印加電圧が、素子内のいずれの部分においてもアバランシェ降伏が発生しない範囲内の電圧であるときに、前記第２導電型拡散層が完全に空乏化することを特徴とする請求項５に記載の半導体装置。
7. 前記第２導電型拡散層内の、前記第１の絶縁膜の窓部において前記第１の第１導電型半導体領域が接する部分に第１導電型拡散層が設けられていることを特徴とする請求項５または６に記載の半導体装置。
8. 順電圧阻止時の印加電圧が、素子内のいずれの部分においてもアバランシェ降伏が発生しない範囲内の電圧であるときに、前記第１導電型拡散層が完全に空乏化することを特徴とする請求項７に記載の半導体装置。
9. 前記第１導電型拡散層が前記多結晶半導体領域の下まで伸びていることを特徴とする請求項８に記載の半導体装置。
10. 前記第２の工程と前記第３の工程の間に、前記第１の絶縁膜の窓部からイオン注入を行って、前記単結晶半導体基板の、前記第１の第１導電型半導体領域が接する部分に自己整合的に第２導電型拡散層をセルごとに独立して形成する工程をさらに有することを特徴とする請求項３または４に記載の半導体装置の製造方法。
11. 前記第２導電型拡散層を形成する際に、同第２導電型拡散層内の、前記第１の第１導電型半導体領域が接する部分に第１導電型拡散層を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。

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