JP5564902B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は電力変換装置などに使用されるパワー半導体装置に関する。さらに詳しくはＩＧＢＴなどのＭＯＳ型半導体装置およびその製造方法に関する。
ＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を完全に遮断し、オン時には、できる限り小さい電圧降下、すなわち、小さいオン抵抗で電流を流すことができ、パワー損失の少ないスイッチとしての性能のことである。
ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間にはトレードオフ関係が存在し、高耐圧のＩＧＢＴほどオン電圧が高くなる。このトレードオフ関係にある特性等を限界まで向上させるためには、電圧保持時に局所的な電界集中が生じることを防ぐ構造など、素子の構造設計面での工夫が必要である。
また、ＩＧＢＴの性能を表す、もう一つの重要な指標として、オン電圧とスイッチング損失（特に、ターンオフ損失）のトレードオフ関係がある。一般的には、オン電圧の低いＩＧＢＴほどターンオフが遅いので、ターンオフ損失が大きくなり、ターンオフ損失を小さくしようとすると、オン電圧が高くなる。このトレードオフ関係を改善することによってもＩＧＢＴの性能の向上を図ることができる。
前述のトレードオフ関係にある特性等をベストな相互関係にするには、アノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が１：５程度になるようにすればよい。さらに、ｎ-ドリフト層でのキャリアライフタイムをできるだけ大きく保つことによって、ｎ-ドリフト層内の平均キャリア濃度が高くなるようにすればよい。カソード側のキャリア濃度を上げるメカニズムは、ＩＥ効果（電子注入促進効果）と呼ばれている。
ＩＥ効果の大きいカソード構造として、プレーナゲート構造のｐベースを囲むように高濃度ｎ+層を挿入したＨｉＧＴ（ハイ コンダクティビティ ＩＧＢＴ）構造などが提案されている（たとえば、特許文献１、特許文献２参照）。また、トレンチゲート構造において、隣り合うトレンチ間のメサ部に、ｎ-ドリフト層よりも高濃度のｎ層を挿入したＣＳＴＢＴ（キャリア ストアード トレンチ ゲート バイポーラ トランジスタ）構造や、ＩＥＧＴ（インジェクション エンハンスメント ゲート トランジスタ）構造などが提案されている（たとえば、特許文献３、非特許文献１参照）。一般に、トレンチゲート構造におけるＩＥ効果の方がプレーナゲート構造におけるＩＥ効果よりも大きく出易い。
ＩＧＢＴにおいて、カソード側偏重の最適キャリア分布を実現するためには、ｐｎｐ−ＢＪＴ領域を減らして、ｐｉｎダイオード領域を増やすことが有効である。これまで提案されたＩＥ効果を有する構造は、ｐｉｎダイオード領域の比率を増やすと同時に、さらにｎ+／ｎ-接合の順バイアスの増加も実現されている。
ところで、トレンチゲート構造のＩＧＢＴにおいてもｐｎｐ−ＢＪＴ領域の比率を減らすことによって、ＩＥ効果を高めることができる。ｐｎｐ−ＢＪＴ領域の比率を減らすには、たとえば、一部のメサ部において、ｐ型ベース層を電気的にフローティング状態とすればよい。また、トレンチを深くして、トレンチ底部をｐｎ接合から離すことによっても、ＩＥ効果が大きくなる。さらに、メサ部の幅を狭くすることによっても、ＩＥ効果が大きくなる。これらの構造は、いずれの場合も、メサ部を流れるホール電流密度が大きくなり、電圧降下によるｎ+／ｎ-接合の順バイアスが強くなるためと考えられる。
特開２００３−３４７５４９号公報 特表２００２−５３２８８５号公報 特開平８−３１６４７９号公報 アイ． オームラ（Ｉ． Ｏｍｕｒａ）、他３名、「キャリア インジェクション エンハンスメント エフェクト オブ ハイ ボルテージ ＭＯＳ デバイシズ −デバイス フィジックス アンド デザイン コンセプト（Ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ ｅｎｈａｎｃｅｍｅｎｔ ｅｆｆｅｃｔ ｏｆ ｈｉｇｈ ｖｏｌｔａｇｅ ＭＯＳ ｄｅｖｉｃｅｓ −Ｄｅｖｉｃｅ ｐｈｙｓｉｃｓ ａｎｄ ｄｅｓｉｇｎ ｃｏｎｃｅｐｔ）」、ＩＳＰＳＤ’９７、ｐ．２１７−２２０
しかしながら、前述のトレンチゲート構造において、隣り合うトレンチ間のメサ部に、ｎ-ドリフト層よりも高濃度のｎ+層を挿入する前述のＣＳＴＢＴ構造やＩＥＧＴ構造のようにトレンチゲート構造を利用したものでは、エミッタ側偏重のキャリア分布が得られており、特性もかなり向上するが、それでも、まだ、さらなる特性改善の余地はある。ＩＧＢＴのオン電圧を下げるには、オン状態のエミッタ側キャリア濃度をさらに上げることが効果的である。つまり、現状のＩＧＢＴにおいてはＩＥ効果（注入促進効果）がまだ不十分である。
また、従来のトレンチゲート構造はプレーナゲート構造に比べて製造プロセスが長く複雑であり、良品率もプレーナゲート構造に比べると低く、製品コストは高くなる傾向がある。さらなる特性向上のためによりいっそうのセル構造の微細化を進めようとすると、製造コストは上昇する一方である。さらにまた、従来のトレンチゲート構造のＩＧＢＴには、トレンチ底部に電界が集中しやすくアバランシェ降伏を起こし易いため、一般的に耐圧が低下しやすいという問題もある。
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、できるかぎり低コストの製造プロセスを用い、高良品率でＩＥ効果が大きくオン電圧が低く、局所的な電界集中を抑制して高耐圧化することのできる半導体装置およびその製造方法を提供することである。
特許請求の範囲に記載の発明によれば、
第１導電型半導体基板の一方の主面側に、複数の並行トレンチと、該並行トレンチに挟まれ、前記並行トレンチより幅の狭い突起状半導体領域を有し、
該突起状半導体領域に、第２導電型ベース層と、該第２導電型ベース層の表面側に第１導電型領域を備え、
前記突起状半導体領域の側壁にはゲート絶縁膜を介してゲート電極と、
前記突起状半導体領域の表面と接するエミッタ電極と、
ゲート電極を覆ってエミッタ電極と絶縁する層間絶縁膜と、を備える半導体装置であって、
前記突起状半導体領域の短辺幅が０．５μｍ乃至３．０μｍ、前記トレンチの深さが０．５μｍ乃至３．０μｍ、該トレンチの短辺幅が１．０μｍ以上であって前記突起状半導体領域の短辺幅より広く、前記ゲート電極の主材料が導電性多結晶シリコンであって、厚さが０．２μｍ乃至１．０μｍであり、
前記ゲート電極の厚さは前記トレンチの深さよりも薄く、
前記ゲート電極は一様な前記厚さでトレンチ側壁および底面に沿って連続して形成され、
前記トレンチ側壁に沿った前記ゲート電極の前記一方の主面側端面は、前記突起状半導体領域の表面と面一か該表面より突出し、
前記層間絶縁膜は、前記トレンチ側壁に沿ったゲート電極の前記一方の主面側端面と、前記トレンチ側壁と反対側の前記ゲート電極の表面とを覆い、かつ前記トレンチ内で前記ゲート電極に沿って凹陥部を有し、
該凹陥部は前記エミッタ電極で覆われており、
前記ゲート電極の前記一方の主面側端面を覆う部分の前記層間絶縁膜表面は、前記突起状半導体領域の表面よりも突出する半導体装置とすることにより、前記本発明の目的は達成される。
前記第２導電型ベース層がエピタキシャル半導体層である半導体装置とすることも好ましい。
前記第２導電型ベース層がイオン注入層である半導体装置とすることもできる。
前記イオン注入層がイオン注入深さの異なる２回以上のイオン注入による層である半導体装置とすることもよい。
また、前記突起状半導体領域が前記並行トレンチの長手方向で所定の間隔で複数の突起状半導体島領域に分割され、前記複数のそれぞれの突起状半導体島領域の長手方向に沿った側壁にゲート絶縁膜を介して覆うゲート電極が前記突起状半導体島領域の長手方向の中央部で前記長手方向に交わる方向にゲート絶縁膜上を跨いで延長され、反対側のゲート電極に接続される構造を備え、前記突起状半導体島領域の長手方向と交わる方向の側壁に露出する前記第２導電型ベース層と前記第１導電型領域とに金属電極が導電接触する構造を備えている半導体装置とすることによっても前記本発明の目的は達成される。
さらに、前記第１導電型半導体基板の一方の主面側に形成される前記第２導電型ベース層の表面から前記第１導電型半導体基板に達する深さの複数の並行トレンチをエッチングで形成することにより、前記並行トレンチ間に前記突起状半導体領域を形成する半導体装置の製造方法とすることも望ましい。
前記突起状半導体領域上に導電性多結晶シリコンを堆積した後、研磨またはエッチングにより前記突起状半導体領域の表面上の前記多結晶シリコンを除去して、前記ゲート電極を形成する半導体装置の製造方法とすることもできる。
第１導電型半導体基板の一方の主面に熱酸化法またはＣＶＤ法により形成される酸化膜をパターニング後、露出した前記第１導電型半導体基板面に前記酸化膜をマスクにして前記エピタキシャル半導体層を選択的に成長させ、その後前記酸化膜を除去して前記突起状半導体領域とする半導体装置の製造方法とすることもまた好ましい。
前記突起状半導体領域を形成するために、前記酸化膜をマスクにして前記エピタキシャル半導体層を選択的に成長させる際に、該エピタキシャル半導体層の形成ガスと同時にエッチングガスを供給する半導体装置の製造方法とすることもできる。
前記酸化膜をマスクにしてエピタキシャル半導体層を選択的に成長させた後に、該エピタキシャル半導体層の表面を研磨して、前記酸化膜より上に成長した余剰半導体を除去し平坦化する半導体装置の製造方法とすることが好適である。
前記耐圧構造領域にあって、ガードリングとして機能する前記突起状半導体領域を、前記活性領域内の前記突起状半導体領域と同時に形成する半導体装置の製造方法することがより好ましい。
前記耐圧構造領域にあって、ガードリングとして機能する前記突起状半導体領域の表面上に堆積した多結晶シリコンを研磨して除去すると同時に、研磨時のディッシング現象を利用して隣り合うガードリング間の前記多結晶シリコンの一部を除去する半導体装置の製造方法とすることがより望ましい。
本発明によれば、できるかぎり低コストの製造プロセスを用い、高良品率でＩＥ効果が大きくオン電圧が低く、局所的な電界集中を抑制して高耐圧化することのできる半導体装置およびその製造方法を提供することができる。
本発明の実施例１にかかる１２００Ｖ−ＮＰＴ−ＩＧＢＴの主要な製造工程を示す半導体基板の要部断面図である（その１）。 本発明の実施例１にかかる１２００Ｖ−ＮＰＴ−ＩＧＢＴの主要な製造工程を示す半導体基板の要部断面図である（その２）。 本発明の実施例１にかかる１２００Ｖ−ＮＰＴ−ＩＧＢＴの主要な製造工程を示す半導体基板の要部断面図である（その３）。 本発明の実施例１にかかる１２００Ｖ−ＮＰＴ−ＩＧＢＴの主要な製造工程を示す半導体基板の要部断面図である（その４）。 本発明の実施例２にかかる６００Ｖ−ＮＰＴ−ＩＧＢＴの主要な製造工程を示す半導体基板の要部断面図である（その１）。 本発明の実施例２にかかる６００Ｖ−ＮＰＴ−ＩＧＢＴの主要な製造工程を示す半導体基板の要部断面図である（その２）。 本発明の実施例２にかかる６００Ｖ−ＮＰＴ−ＩＧＢＴの主要な製造工程を示す半導体基板の要部断面図である（その３）。 本発明の実施例２にかかる６００Ｖ−ＮＰＴ−ＩＧＢＴの主要な製造工程を示す半導体基板の要部断面図である（その４）。 本発明の実施例２にかかる６００Ｖ−ＮＰＴ−ＩＧＢＴの主要な製造工程を示す半導体基板の要部断面図である（その５）。 本発明と従来の１２００Ｖ−ＮＰＴ−ＩＧＢＴの出力特性比較図である。 本発明と従来の６００Ｖ−ＮＰＴ−ＩＧＢＴの出力特性比較図である。 従来の改良型幅広トレンチゲート構造のＩＧＢＴの半導体基板の要部斜視断面図である。 従来の通常のトレンチゲート構造のＩＧＢＴの半導体基板の要部斜視断面図である。 本発明のチップの活性領域と耐圧構造領域を示す斜視図である。 本発明の実施例３にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの主要な製造工程を示す半導体基板の要部断面図である（その１）。 本発明の実施例３にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの主要な製造工程を示す半導体基板の要部断面図である（その２）。 本発明の実施例３にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの主要な製造工程を示す半導体基板の要部断面図である（その３）。 本発明の実施例３にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの主要な製造工程を示す半導体基板の要部断面図である（その４）。 本発明の実施例３にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの主要な製造工程を示す半導体基板の要部断面図である（その５）。 本発明の実施例３にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの主要な製造工程を示す半導体基板の要部断面図である（その６）。 本発明の実施例３にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの主要な製造工程を示す半導体基板の要部断面図である（その７）。 本発明の実施例３にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの主要な製造工程を示す半導体基板の要部断面図である（その８）。 本発明の実施例３と従来の１２００Ｖ−ＦＳ−ＩＧＢＴのオン電圧−ターンオフ損失間のトレードオフ特性比較図である。 本発明の実施例３にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの要部断面図である。 本発明の実施例３にかかるｐ型突起が３０μｍの間隔を空けて並行することを示す要部断面図である。
以下、本発明の半導体装置およびその製造方法の実施例について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１〜図４は本発明にかかる定格耐圧１２００ＶのＮＰＴ（Ｎｏｎ Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ）−ＩＧＢＴの製造工程を説明するための半導体基板の要部断面図である。以下、図１を参照しながら、製造工程を順に追って説明する。
主面が（１００）面で、抵抗率６０Ωｃｍのｎ-ドリフト層１となるｎ型ＦＺシリコン基板１をスタート材料とする。まず、エピタキシャル成長炉にトリクロロシラン、ジボラン、水素を供給して、前記シリコン基板１上に１０００℃においてボロン濃度２×１０17ｃｍ-3のｐ型エピタキシャル層２を１．４μｍの厚さに成長させる（図１（ａ））。以降、加工処理を施したシリコン基板全体をウエハと称することがある。ｐ型エピタキシャル層２表面に厚さ５００オングストローム（Å）のスクリーン酸化膜（図示せず）を成長させ、ドーズ量５×１０15ｃｍ-2（不純物濃度：１×１０20ｃｍ-3）の砒素イオンを１５０ｋｅＶの加速エネルギーで注入してｎ++エミッタ領域３を形成する。次に、ｎ++エミッタ領域３表面に熱酸化により４０００Åの酸化膜４を形成する。フォトエッチング工程により、後述の突起状半導体領域になる部分の幅約３μｍの酸化膜４を残して、その他の領域の酸化膜を除去する（図１（ｂ））。この酸化膜４をマスクにしてドライエッチングにより、ｐ型エピタキシャル層２表面から垂直に２μｍの深さにトレンチ１５を形成する。エッチング後のトレンチ１５の側壁はウエハ主面の１１０面に対して１１１面となるようにする（図１（ｃ））。以降の説明ではこの垂直の側壁を突起状半導体領域側壁面と称することがある。エッチング領域では、２μｍ深さのトレンチ１５により厚さ１．４μｍのｐ型エピタキシャル層が完全に除去され、ｎ-ドリフト層１の（１１０）面が露出する。
このトレンチ１５の深さは０．５μｍ〜３．０μｍの範囲とすることが好ましい。０．５μｍ未満のトレンチ深さでは通常のｐベースの不純物濃度に対して、電圧のブロッキング時にｐ型べース層２のパンチスルー電圧で、耐圧が制限されて低下する。また、深さ３．０μｍを超えると、トレンチ１５内をポリシリコンで埋め戻さない方式の本発明では、トレンチ段差が大きくなり、フォトプロセスの精度に悪影響が出る。本発明ではトレンチ段差は最終的には２μｍ以内とすることが好ましい。従って、トレンチの深さが３μｍのときは、ポリシリコンゲート電極の厚さを好ましい厚さの最大値である１μｍとする。トレンチの深さが３μｍ以下のときは、段差が２μｍ以内となるように、トレンチ深さに対応して、ポリシリコンゲート電極の厚さを１μｍより薄くしてもよい。さらに、前記トレンチ１５の短辺幅は１・０μｍ以上とすることが好ましい。トレンチ１５の短辺幅を１μｍ未満とすると、このトレンチ１５に挟まれる突起状半導体領域の幅および面積が相対的に大きくなり、ＩＥ効果（電子注入促進効果）が小さくなるなどのためである。
さらに、前記突起状半導体領域の幅は０．５μｍ〜３．０μｍの範囲が好ましい。０．５μｍ未満の幅では有効なｐ型べース層２、ｎ++エミッタ領域３を含むＭＯＳ領域の形成が困難となるからである。また、３．０μｍを超えると突起状半導体領域の幅および面積が大きくなり、ＩＥ効果（電子注入促進効果）が小さくなる。
一方、同じチップの周辺部の耐圧構造領域においては、図１（ｃ−２）に示すように、前述のトレンチエッチングと同時にｐ型エピタキシャル層２を一部残してガードリング構造として機能させることが好ましい。また、前述の説明ではドライエッチングによってトレンチ１５を形成したが、（１１０）面を主面とするｐ型エピタキシャル層２を有するウエハに対して、８０℃で１０重量％濃度のＴＭＡＨ（水酸化四メチルアンモニウム）水溶液によりウェットエッチングして、同様なトレンチ１５を形成してもよい。このエッチングでも酸化膜とシリコンの選択比は５００以上あり、シリコンが選択的にエッチングされる。
図２（ｄ）に示すように、酸化炉で、前記突起状半導体領域側壁面に厚さ８００Åのゲート酸化膜４ａを成長させる。もともと酸化膜４があった領域は、その分酸化膜厚が増える。次に、ウエハ表面にポリシリコン層５を０．８μｍの厚さに堆積させ、ＰＯＣｌ3雰囲気において９００℃で熱処理し、ポリシリコン層５を高濃度ｎ型にドープする（図２（ｅ））。ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、以降ＣＭＰと略記する）工程により、ポリシリコン層５の表面を研磨する。酸化膜とシリコンの選択比が１００程度の研磨スラリーを用い、突起状半導体領域表面の酸化膜４で研磨をストップさせる。この研磨によれば、突起状半導体領域の形状に対してセルフアラインでポリシリコンゲート電極６を形成することができる。前述のトレンチエッチングで形成された表面段差（トレンチ段差２μｍ＋酸化膜厚０．４μｍ）がポリシリコン層厚（０．８μｍ）分、少なくなり、１．６μｍとなる（図２（ｆ））。
なお、前述の突起状半導体領域表面の酸化膜４研磨の際には、図１（ｆ−２）に示すように、チップ周辺でガードリングを複数備える耐圧構造領域では、ガードリングとなるｐ型エピタキシャル層２の表面のポリシリコン層５の幅に比べて、ガードリング間の凹部間隔が広いので、研磨時のディッシング効果により凹部内のポリシリコン層５は皿状に凹み、途中で途切れた構造になる。次に、図２（ｇ）に示すように、酸素雰囲気で熱処理し、ポリシリコンゲート電極６を酸化して０．６μｍの厚さの酸化膜を形成する。その結果、ポリシリコンゲート電極６の厚さは０．６μｍから０．８μｍになる。ポリシリコンゲート電極６に成長した酸化膜およびＣＭＰストッパとして使った酸化膜４は、ゲート電極６と後述のエミッタ電極９間に挟まれる層間絶縁膜７となる。図３（ｈ−２）に示すように、チップ周辺の耐圧構造領域では、ガードリングとなる複数のｐ型エピタキシャル層２の間に残るポリシリコン層５はフィールドプレートとして機能する。
フォトエッチングにより突起状半導体領域表面上の層間絶縁膜７の窓開けをしてｎ++エミッタ領域３の表面を約２μｍの幅で露出させ、コンタクトラインホール１２を形成する（図３（ｉ））。パターニング後にフォトレジストおよび層間絶縁膜７をマスクとして、前記ｎ++エミッタ領域３の表面を選択的に０．５μｍの深さにエッチングし、ストライプ状コンタクトラインホール１２の表面パターンの奥行き方向に周期的にｐ型べース層（ｐ型エピタキシャル層）２が表面に露出するようにする。レジストを除去した後、露出したｐ型べース層（ｐ型エピタキシャル層）２の表面からドーズ量３×１０15ｃｍ-2のボロンイオンを１５０ｋｅＶの加速エネルギーで注入し、第２ｐ+層８を形成する。レジスト除去後に窒素雰囲気中にて１０００℃で３０分のアニール処理を行い、注入した不純物（ボロン）を活性化する（図３（ｊ））。この第２ｐ+層８は、後述のエミッタ電極９とｐ型べース層２表面とのコンタクト抵抗の低減、ラッチアップ耐量向上およびブロッキング時のｐ型べース層２のパンチスルー防止の効果がある。
次に、図４（ｋ）に示すように、アルミニウムを５μｍの厚さにスパッタして金属膜を形成し、フォトエッチングによりエミッタ電極９を形成する。ウエハの裏面を研削してウエハ厚を２００μｍにする。さらに裏面側のダメージ除去のために混酸により裏面側シリコンの表面をウェットエッチングし、ダメージ層を除去する。このウェットエッチングにより、ウエハ厚は１８０μｍになる。裏面にドーズ量１×１０14ｃｍ-2のボロンイオンを注入し、３８０℃で１時間のアニール処理を行い、ｐ型コレクタ層１０を形成する。最後に、図示しない表面保護膜をポリイミド塗布およびフォトエッチングにより形成し、裏面にアルミニウムおよび必要に応じて、チタン膜、ニッケル膜、金膜などを蒸着してコレクタ電極１１とする。ウエハをダイシングしてチップが完成する。耐圧構造領域の断面を示す図３（ｋ−２）では、アルミニウム層がフィールドプレート１３の機能を有するようにガードリングとなるｐ型エピタキシャル層２およびポリシリコン層５をはみ出して覆っている。以上フォトエッチング回数合計５回で工程が終了する。
図１０に本発明（実線）と従来（破線）の１２００Ｖ−ＮＰＴ−ＩＧＢＴの出力特性を示す。従来型１２００Ｖ−ＮＰＴ−ＩＧＢＴに比べて本発明にかかるＩＧＢＴは、チップ内のエミッタ側表面近くのキャリア量が多くなり易い構造にされているため、オン電圧が低減されていることが分る。この図１０では本発明のＩＧＢＴの電流密度１００Ａ／ｃｍ2におけるオン電圧の低減量が０．３６Ｖであることを両矢印で示している。このＩＧＢＴのセル構造のセルピッチは両者共に５０μｍである。なお、従来型ＩＧＢＴの耐圧は１３６４Ｖであるのに対して、本発明によるＩＧＢＴの耐圧は１４５５Ｖである。これは本発明によるＩＧＢＴが、電界集中し難いセル構造を有しているためであると考えられる。
図５〜図９は本発明にかかる、定格耐圧６００ＶのＮＰＴ−ＩＧＢＴの製造工程を説明するための半導体基板の要部断面図である。以下、製造工程について順を追って説明する。主面が（１００）面で、３０Ωｃｍのｎ型ＦＺシリコン基板１０１をスタート材料とする。１１５０℃で１３時間のパイロジェニック酸化により、厚さ２．０μｍの熱酸化膜１００を成長させる。もしくは、厚さ２．０μｍのＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ）酸化膜を成長させてもよい。パターニングおよびドライエッチングにより酸化膜１００の一部を１．０μｍ幅に開口する（図５（ａ））。エピタキシャル成長炉にトリクロロシラン、ジボラン、塩化水素、水素を供給して、１０００℃においてボロン濃度２×１０17ｃｍ-3のｐ型エピタキシャル層１０２を２．５μｍの厚さに成長させる。塩化水素を同時供給するため選択性が得られ、前記酸化膜１００上には開口部周辺を除いてエピタキシャル層１０２が成長しない（図５（ｂ））。前記ＣＭＰにより前記酸化膜１００上の前記開口部周辺の余剰シリコンを除去する。酸化膜とシリコンとに対して選択性の高い研磨スラリーを用いて、酸化膜１００の表面位置で研磨をストップさせる（図５（ｃ））。厚さ５００Åのスクリーン酸化膜１００ａを成長させ、ドーズ量５×１０15ｃｍ-2の砒素イオンを１５０ｋｅＶの加速エネルギーで注入し、ｎ++エミッタ領域１０３を形成する（図５（ｄ））。パターニング後にウェットエッチングにより酸化膜１００を除去し、突起状半導体領域となるｐ型エピタキシャル層１０２がたとえば、３０μｍの一定間隔のトレンチ１１５を挟んで並ぶようにする（図６（ｅ））。なお、残った酸化膜１００（図示しない）は、後述のポリシリコン層１０５を研磨してポリシリコンゲート電極１０６を形成する際の研磨ストッパとして機能する。
酸化炉で突起状半導体領域側壁面に８００Åのゲート酸化膜１０４を成長させる（図６（ｆ））。ポリシリコン層１０５を０．５μｍの厚さに堆積させ、ＰＯＣｌ3雰囲気において９００℃で熱処理し、ポリシリコン層１０５を高濃度ｎ型にドープする（図６（ｇ））。ＣＭＰ工程により、ポリシリコン層１０５の表面を研磨する。酸化膜とシリコンとの選択比が高い研磨スラリーを用い、突起状半導体領域のｎ++エミッタ領域１０３の表面上のゲート酸化膜１０４位置で研磨をストップさせる。また、残存している厚い前記酸化膜１００も研磨ストッパとして有効に機能する（図６（ｇ−２））。突起状半導体領域形状を含む凹凸面に形成されたポリシリコン層１０５の表面を研磨することにより、凸部である突起状半導体領域の表面上のポリシリコン層１０５が選択的に研磨され、セルフアラインで凹部に残ったポリシリコン層１０５をポリシリコンゲート電極１０６とすることができる。その結果、表面段差がポリシリコン層厚（０．５μｍ）分少なくなる（図７（ｈ））。
図８（ｉ）に示すように、厚さ１μｍの層間絶縁膜１０７をＣＶＤにより被覆し、パターニング／ドライエッチングによりコンタクトホール１１２を形成する。そのままレジストと層間絶縁膜１０７をマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）エッチャーで、前記コンタクトホール１１２中のｎ++エミッタ領域１０３表面から０．５μｍの深さに異方的にエッチングし、ｐ型べース層（ｐ型エピタキシャル層）１０２を露出させる。さらに、図８（ｊ）に示すように、レジストを残したままＨＦ（フッ酸溶液）によるウェットエッチングにより、前記コンタクトホール１１２中の層間絶縁膜１０７を０．５μｍサイドエッチングして広げる。これにより、層間絶縁膜１０７で覆われていたｎ++エミッタ領域１０３の表面が再度露出する。レジストを灰化／剥離する。
突起状半導体領域ストライプの奥行き方向に一定間隔でコンタクトホール１１２を形成すると微細化が可能である。コンタクトホール１１２を開ける領域は、前工程（図６（ｅ））の酸化膜１００のエッチングにおいて厚い酸化膜１００を残しており、ゲートポリシリコン電極１０６への短絡を防いでいる。
チップ周辺の耐圧構造領域にも、ガードリングとして機能する突起状のｐエピタキシャル層１０２が同時に形成され、ＣＭＰにより突起状のｐエピタキシャル層１０２表面上のポリシリコン層１０５が除去された後の、凹部に残されたポリシリコン層１０５はフィールドプレートとして機能する（図７（ｋ））。
図９（ｌ）に示すように、コンタクトホール１１２からドーズ量３×１０15ｃｍ-2のボロンイオンを１５０ｋｅＶの加速エネルギーで注入し、第２ｐ+層１０８を形成する。窒素雰囲気中にて１１００℃で３０分のドライブ処理を行い、不純物を活性化する。この第２ｐ+層１０８は、エミッタ電極１０９とｐ型べース層１０２間のコンタクト抵抗の低減、ラッチアップ耐量向上、およびブロッキング時のｐ型べース層１０２のパンチスルー防止の効果がある。
続いて、アルミニウムを厚さ５μｍにスパッタして金属電極膜を形成し、フォトエッチングによりエミッタ電極１０９を形成する。裏面を研削してウエハ厚を１２０μｍにする。さらに裏面ダメージ除去のために混酸により裏面シリコンウェットエッチングを行い、ダメージ層を除去する。この結果、ウエハ厚は約１００μｍになる。裏面にドーズ量１×１０14ｃｍ-2のボロンイオンを注入し、３８０℃で１時間のアニールを行い、ｐ型コレクタ層１１０を形成する。最後に表面保護膜をポリイミド塗布およびフォトエッチングにより形成し、裏面にアルミニウム層および必要に応じてチタン層、ニッケル層などを蒸着してコレクタ電極１１１とする。ウエハをダイシングしてチップが完成する。
このチップ周辺の耐圧構造領域には、アルミニウムのフィールドプレート１１３が形成される（図９（ｍ））。以上のようにフォト工程４回および表面シリコンＣＭＰ工程２回でウエハプロセスが完了する。
図１１に本発明と従来の６００Ｖ−ＮＰＴ−ＩＧＢＴの出力特性を示す。従来型６００Ｖ−ＮＰＴ−ＩＧＢＴに比べて、本発明にかかるＩＧＢＴは表面キャリア量が多いためにオン電圧が低減されていることを両矢印で示す。電流密度２００Ａ／ｃｍ2におけるオン電圧低減は０．３５Ｖである。セルピッチは両者共に３０μｍである。なお、従来型ＩＧＢＴの耐圧は７６７Ｖであるのに対して、本発明によるＩＧＢＴの耐圧は８０９Ｖである。これは本発明によるＩＧＢＴが、電界集中し難いセル構造を有しているためであると考えられる。
次に、前述の実施例１、２により作成された本発明にかかるＩＧＢＴの動作および効果について、以下説明する。実施例１の図４（ｋ）および実施例２の図９（ｌ）に要部断面図で示す本発明にかかるＩＧＢＴのゲートをエミッタに対して正電位にすると、ゲート酸化膜４ａ、１０４に対面するｐ型べース層２、１０２の側壁面に電子が誘起されてｎチャネル（図示せず）が形成される。また、複数の突起状のｐ型べース層２間のゲート酸化膜４ａ、１０４下のｎ-ドリフト層１、１０１表層には電子蓄積層（図示せず）が形成される。電子はｎチャネルを通りｎ-ドリフト層１、１０１に入ると電界ドリフトにより裏面側の前記ｐ型コレクタ層１０、１１０に注入され、ｐ型コレクタ層１０、１１０内では拡散によって裏面のコレクタ電極１１、１１１まで移動する。ｎ-ドリフト層１、１０１とｐ型コレクタ層１０、１１０間の接合は順バイアスされるためにホールがコレクタから注入されて、ｎ-ドリフト層１、１０１中を電界ドリフトにより移動してｐ型べース層２、１０２に入る。
本発明にかかる前述の６００Ｖおよび１２００ＶのＩＧＢＴはエミッタ側表面積に対するｐ型べース層２の面積比率が小さいため、ｎチャネルを経由するｐｉｎダイオード構造の面積比率が大きくなる。その結果、コレクタ側に比べてエミッタ側の平均キャリア濃度が高まり、ＩＥ効果が増大する。
一方、ｐｎｐ−ＢＪＴ領域にコレクトされたホールはそのままエミッタ電極９、１０９に達する。ｐｎｐ−ＢＪＴ領域のｐ型べース層２、１０２とｎ-ドリフト層１、１０１から成るｐｎ接合は若干逆バイアスされて、キャリア濃度はバイアスに対して指数関数的に減少する。
本発明にかかるＩＧＢＴにおいては、ｐｎｐ−ＢＪＴ領域は全体の僅かな部分であり、大部分はｐｉｎダイオード領域である。従って、ＩＥ効果が非常に大きく、デバイス全面積に対してキャリア濃度の高い領域が大部分を占めるのである。このため電気抵抗が減少してオン電圧が低減される。特に高耐圧ＩＧＢＴにおけるオン電圧分担の大部分を占めるｎ-ドリフト層１、１０１中の電圧降下を、ある一定のターンオフ損失に対して、最小化できる。
次に、本発明にかかるＩＧＢＴにおいて、ゲート電位をエミッタ電位に比べて同じか負にして、コレクタ−エミッタ間に順バイアスを印加するブロッキングモード時では、ｐ型べース層２、１０２とｎ-ドリフト層１、１０１からなるｐｎ接合より空乏層が広がると同時に、ゲート酸化膜からも空乏層が広がる。これはゲート電極６、１０６がエミッタ電位程度であるのに対して、ｎ-ドリフト層１、１０１が正にバイアスされるからである。空乏層は平面状に伸びるので電界強度の局所的なピークを抑えることができるので、トレンチ底部近傍で電界集中が生じ易い従来のトレンチゲート型ＩＧＢＴに比べて、局所的なアバランシェ降伏は起こりにくい。したがって十分な耐圧を確保することができる。この結果として従来型のプレーナゲートまたはトレンチゲート構造のＩＧＢＴに対して耐圧が向上する。逆に同じ耐圧を得るためのウエハ厚を薄くでき、オン電圧の更なる低減が可能である。
本発明にかかるＩＧＢＴは、プレーナゲート構造のＩＧＢＴのプロセスを基本として製造することができる。以下、製造プロセスについて説明する。ｎ型ＦＺ基板１、１０１にｐ型エピタキシャル層２、１０２を成長させ、ドライエッチングまたはアルカリなどによる異方性エッチングで突起状半導体領域以外のｐ型エピタキシャル層２、１０２を除去し、突起状半導体領域を独立させる。後は突起状半導体領域にＭＯＳ構造を形成する。
ゲート電極６、１０６は、従来のプレーナゲート型ＩＧＢＴプロセスと同じくポリシリコン層５、１０５の堆積後にフォトエッチングにより形成することができる。またポリシリコン層５、１０５の堆積後に表面研磨によっても、フォト工程無しでセルフアラインにより形成することができる。この場合、ウエハ主面上の表面段差が少し解消されるというメリットもある。
もう一つの方法として、ｎ型ＦＺ基板１０１を初期酸化した後に一部の領域を残してドライエッチングで酸化膜１００を抜き、選択的エピタキシャル成長により酸化膜の窓明け部にｐ型べース層１０２を成長させる。表面研磨後に酸化膜を除去し、熱酸化により前記ｐ型べース層１０２表面にゲート酸化膜を形成する。その後、ポリシリコン層１０５の堆積後に表面研磨し、セルフアラインによりゲート電極１０６を形成する。その後は、前記ｐ型ベース層１０２の表層にｎ++エミッタ領域１０３などを形成してＭＯＳ構造を作ることもできる。
一方、従来のトレンチゲート構造のＩＧＢＴにおいて、図１２のようにトレンチ開口幅を広くしメサ部を狭くする幅広トレンチ構造とすることでＩＥ効果を高めてオン電圧−ターンオフ損失のトレードオフを改善することも原理的には可能である。ただし、この構造には以下の製造上の問題点があって実用的とは言い難い。
すなわち、従来の通常のトレンチゲート構造を示す図１３に示すように、従来のトレンチゲート構造では、トレンチ深さが５μｍ程度必要（本発明ではトレンチ段差２μｍ以内）であり、トレンチエッチング部をポリシリコン層などで完全に埋め戻す必要が有る。このような深いトレンチが必要なのは、ｐ型べース層の十分な積分ドーズ量の確保、およびチャネル長の確保により制限電流を抑えるため、さらに埋め戻しポリシリコン層のエッチバックによるポリシリコン層表面落ち込み量（０．５μｍ程度）を見込んでおく必要があるためである。積分ドーズ量が足りないと、順方向電圧ブロッキング時において空乏層がｐ型べース層内に進展してエミッタ電極にリーチスルーしてしまい、所定の耐圧、特に高耐圧が得られなくなるという問題が生じるからである。さらに、トレンチの深さの大部分をポリシリコンで埋め戻さないと、トレンチの５μｍ深さの段差が残り、後の工程においてたとえば、フォトレジストのスピンコート時の膜ムラやカバレッジ不足の問題が発生するからである。また、前記従来の図１３に示すトレンチゲート構造を基にして、同様のトレンチ深さの前記図１２のような幅広開口部を有する幅広トレンチ構造とした場合、トレンチを完全に埋め戻すことは工程負荷が非常に大きい。たとえば幅１０μｍ深さ５μｍのトレンチをポリシリコン層で埋め戻すには、５μｍ以上の堆積量が必要であり、通常のゲート電極用ポリシリコン層厚の０．５μｍに比べて１０倍以上の処理時間が必要である。またポリシリコンＣＶＤ炉のメンテ周期は１０μｍ程度であり、２バッチ処理毎にメンテ（チューブの堆積物除去）しないとならず、現実的ではない。さらに、埋め戻し後に余ったポリシリコン層を除去する必要がある。たとえば、トレンチ以外のウエハ表面にはトレンチ幅の約半分の５μｍ厚のポリシリコン層が堆積するので、これを除去する必要がある。結論として、深くて狭い通常のトレンチであればエッチバック方法を容易に適用できるが、深くて幅の広いトレンチへのエッチバック方法の適用は現実的ではない。
これに対して、本発明においてはトレンチ１５およびトレンチ１１５の幅は広いが、深さを２μｍ程度にすることができることが特徴である（以降、この構造を浅い幅広トレンチ構造と記すことがある）。この理由は以下のとおりである。
本発明では、ｐ型エピタキシャル層をｐ型べース層２として用いるために、拡散形成によるｐ型べース層に対して厚さが薄くても十分な積分ドーズ量を確保することができる。たとえば、プレーナゲートＩＧＢＴにおいて、拡散形成でｐ型の表面不純物濃度が２×１０17ｃｍ-3で、接合深さＸｊ＝４μｍの場合の縦方向積分ドーズ量は２．７×１０13ｃｍ-2であり、横方向はその８０％として２．２×１０13ｃｍ-2である。不純物濃度２×１０17ｃｍ-3のｐ型エピタキシャル層で同じ積分ドーズ量を得るためには１．１μｍのＸｊ（接合深さ）でよい。
また、本発明にかかる実施例１、２では、ゲート電極用のポリシリコン層をエッチバックせず、前記ＣＭＰで余分な部分を除去する方法を採用するので、ポリシリコン層を突起状半導体領域の表面と面一にすることができる。従って、ポリシリコン層を表面と同一の高さからＭＯＳチャネルとして使うことができる。その結果、従来のトレンチゲート型ＩＧＢＴのように砒素をドライブインする必要がなく、トレンチ深さをいっそう減らすことが可能である。
このようにトレンチ深さを低減することができるだけでなく、さらに、前述のように、０．５μｍ程度のポリシリコン層５をゲート電極６として堆積し研磨することで、段差がさらに減少するので、トレンチ１５およびトレンチ１１５を、従来のように、あえて埋め戻さなくても後工程を処理することができるメリットが得られる。なお、図１４は、コンタクトホール１１２を形成した後のチップの活性領域と耐圧構造領域を示す斜視図である。
以上のように、本発明の実施例１、２にかかるＩＧＢＴによれば、従来の前記図１２で示すトレンチゲートＩＧＢＴの有するＩＥ効果という優れた特性が得られる深い幅広トレンチ構造を、浅い幅広トレンチ構造とすることにより、厚いポリシリコン層の処理にかかる工程負荷が極めて大きいという問題を生じさせることなく、非常に製造コストの安価な製造方法によって同等のＩＥ効果を実現することができる。
図１５〜図２２は本発明の実施例３にかかる定格耐圧１２００Ｖ ＦＳ−ＩＧＢＴ（Ｆｉｅｌｄ Ｓｔｏｐ型ＩＧＢＴ）の製造工程を説明するための半導体基板の要部断面図である。以下、図１５〜図２２を順次参照しながら、製造工程を順に追って説明する。主面が（１００）面の６０Ωｃｍのｎ型ＦＺシリコン基板２０１をスタート材料とする。まず、膜厚５００Åの熱酸化膜（以降、酸化膜）を成長させ、ドーズ量４×１０13ｃｍ-2のボロンイオンを１００ｋｅＶおよび２００ｋｅＶの異なる加速エネルギーで２回に分けて注入する。これによりボロンピーク位置がそれぞれ表面から０．３μｍおよび０．６μｍ付近の二箇所になり、ｐ型ベース層２０２の不純物濃度の深さ方向の均一化が図られる（図１５（ａ））。次に５×１０15ｃｍ-2の砒素イオンを１５０ｋｅＶの加速エネルギーで注入し、ｎ++型エミッタ領域２０３を形成する。その後９００℃において２０分アニールし、イオン注入による結晶欠陥を回復する（図１５（ｂ））。
パターニングおよびエッチングにより、前記シリコン基板２０１の前記酸化膜上に２μｍの幅のレジスト２１３をストライプ状平面パターンで残して酸化膜（ハッチング）をエッチングする（図１６（ｃ））。詳しく説明すると、図示しないが、レジスト２１３の各ストライプは酸化膜上で３０μｍの間隔を空けて並行している。さらにレジスト２１３は各ストライプのそれぞれの長手方向に等間隔に分離分割され、ストライプ状に連なる複数の島部分を形成している。１つのレジスト２１３の長方形状の島の長さは４μｍである。図１６（ｄ）は、この島状レジストをマスクにして酸化膜ドライエッチャーで前記５００Åの厚さの酸化膜をエッチングすることにより形成した島状酸化膜の平面パターン（ハッチング）を示している。レジストについては、記載を省略している。さらに、前記島状酸化膜の平面パターンの一点鎖線ＡとＢにおける断面図をそれぞれ酸化膜パターンの下方に符号ＡとＢで示す。また、同じく一点鎖線Ｘでの断面図を酸化膜パターンの右側に示す。
さらに、前記レジスト２１３および酸化膜パターンをマスクにして等方性ドライエッチャーによって、露出するシリコン部分を１μｍエッチングして掘り下げる（図１７（ｅ））。等方性エッチングのため、酸化膜２０４の下側もアンダーエッチングされる。続いてレジスト２１３を除去する。上面から見ると、表面にｎ++型エミッタ領域２０３を有する長方形のｐ型突起２００が、等間隔に複数点在する構造が形成される（図１７（ｆ））。図１７（ｆ）に示すｎ++型エミッタ領域２０３の上を覆うように、熱酸化により厚さ１０００Åのゲート酸化膜２０４を成長させ（図１８（ｇ））、さらにその上に、厚さ５０００Åのポリシリコン層２０５を成長させる（図１８（ｈ））。図１８（ｈ）に示すｐ型突起２００が３０μｍピッチ間隔で並行する状態の断面図を図２５に示す。矢印は電子電流の流れる通路と方向を示す。
パターニングおよびエッチングにより、前記長方形状のｐ型突起２００上の中央部を跨ぐようにゲート酸化膜２０４上のポリシリコン層２０５を残し、それ以外の部分はゲート酸化膜２０４を残してポリシリコン層を除去する（図１９（ｉ）、（ｊ））。ｐ型突起２００の高さはせいぜい１μｍ程度であるので、この程度の段差ではレジスト塗布ムラおよびパターニング異常などの問題は発生しない。ただし、ｐ型突起２００の高さが２μｍを超えると、レジスト塗布ムラおよびパターニング異常などの問題が発生する可能性が高いので、好ましくない。前述のようにｐ型突起２００の中央部上にポリシリコン層２０５が跨いで存在するため、ｐ型突起２００のｎ++型エミッタ領域２０３の表面側の中央部は、幅方向ではゲート酸化膜２０４を介してポリシリコン層２０５で覆われる。
ｐ型突起２００の中央部上をポリシリコン層２０５で跨がせることにより、ウエハ内の活性領域内でポリシリコン層２０５に印加されるゲート電圧のバラツキを抑制し、均一化している。ポリシリコンゲート電極２０５に正バイアスを印加すると、ｎ++型エミッタ領域２０３と、ｐ型ベース層２０２中に形成されるｎチャネルが確実に連結して電流通路となる。従って、電子電流経路が確実に形成されてデバイスがオンする。なお、電子電流は前記図２５の矢印で示すように、また後述の図２２で示すｐ型突起２００の長手方向の端部で接触するエミッタ電極２０８から、ｐ型突起２００の中央部のｎ++型エミッタ領域２０３および前記ｎチャネルを経由してｎ-ドリフト層２０１に到達する。また、図１９と以下に説明する図２０〜図２２では、ハッチングで示すｐ型突起２００の平面図で一点鎖線Ａ、Ｂ、Ｃにおける断面図を前記平面図の下方にＡ、Ｂ、Ｃでそれぞれ示す。また、同じく一点鎖線Ｘにおける断面図を前記平面図の右側に示す。
次に、層間絶縁膜としてＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜２０６をＣＶＤ法により堆積させる。ストライプ長手方向に隣り合うｐ型突起２００（ハッチング部分）の間の領域はｐ型突起２００の側壁からもＢＰＳＧ膜２０６が堆積するために、膜厚が厚くなる（図２０（ｋ））。次にドライエッチャーによりＢＰＳＧ膜２０６をエッチングする。ＢＰＳＧ膜２０６の厚さの薄いｐ型突起２００の端部においては、ＢＰＳＧ膜２０６が完全に除去されて、シリコンが露出する。ＢＰＳＧ膜厚の厚い部分においては、ＢＰＳＧ膜２０６が残り、シリコンが露出しない（図２１（ｌ））。ドーズ量３×１０15ｃｍ-2のボロンイオンを１２０ｋｅＶの加速エネルギーで注入することにより、コンタクト抵抗の低減とラッチアップ耐量の向上を図るための高濃度ｐ++領域２０７をｐ型突起２００の端部に形成する。ストライプ長手方向に隣り合うｐ型突起２００の間の領域においては、ＢＰＳＧ膜２０６が残っているためシリコンにはボロンイオンが注入されない（図２２（ｍ））。
スパッタによりＡｌ−Ｓｉ金属電極を成長させ、パターニングおよびエッチングによりエミッタ、ゲートおよび耐圧領域の各表面に金属電極（エミッタ電極２０８以外は図示せず）を形成する。次に、半導体基板の裏面側をグラインドにより研削し、ウエハ厚を１３０μｍとする。裏面にリンイオンおよびボロンイオンを注入し、それぞれｎ型ＦＳ層２０９およびｐ型コレクタ層２１０を形成する。表面保護膜としてポリイミド層２１１をスピンコートし、パターニングおよびエッチングにより電極パッド構造（図示せず）を形成する。最後に裏面にアルミニウム−チタン−ニッケル−金の４層膜構造のコレクタ金属電極２１２を蒸着もしくはスパッタにより形成し、ウエハプロセスが完了する（図２４）。ウエハをチップのサイズにカットすることで、１２００Ｖ−ＦＳ−ＩＧＢＴのチップが完成する。以上説明したウエハプロセスによれば、フォトエッチング回数合計５回で、１２００Ｖ−ＦＳ−ＩＧＢＴのチップの製造工程が終了する。
次に、１２００Ｖ−ＦＳ−ＩＧＢＴの動作について、図２４を参照して説明する。ゲートをエミッタに対して正電位にすると、ゲート酸化膜２０４に接するｐ型突起状ベース層２０２の側壁面に電子が誘起されてチャネル（図示せず）が形成される。またゲート酸化膜２０４に接するｎ型シリコン（ｎ-ドリフト層２０１）表面には電子蓄積層が形成される。電子は形成された前記チャネルを通りｎ-ドリフト層２０１に入ると電界により裏面に向けてドリフト移動し、ｎ型ＦＳ層２０９を経由して裏面ｐ型コレクタ層２１０に注入され、ｐ型コレクタ層２１０内では拡散によって裏面側のコレクタ金属電極２１２まで移動する。ｎ-ドリフト層２０１／ｐ型コレクタ層２１０接合は順バイアスされるためにホールがコレクタより注入されて、ｎ-ドリフト層２０１中を表面に向かって移動してｐ型突起状ベース層２０２に入り、そこからエミッタ電極２０８に抜ける。電子およびホールの双方のキャリアが注入されるために、ｎ-ドリフト層２０１内部は高注入状態となり、電気抵抗が減少する。
本実施例３においては、ｐ型突起状ベース層２０２のストライプ幅は１μｍであり、突起構造が存在しない領域の幅は２９μｍである（図２５）。このため、ｐ型突起状ベース層２０２の面積比率が非常に小さいので、従来と同様に、ＩＥ効果が大きくなる。良好なＩＥ効果を得るためには、本実施例３のようにｐ型突起状ベース層２０２のストライプ幅が、突起構造が存在しない領域の幅よりも狭いことが望ましい。
図２３に、実施例３と従来の１２００Ｖ−ＦＳ−ＩＧＢＴのオン電圧−ターンオフ損失間のトレードオフ特性比較図を示す。縦軸はターンオフ損失、横軸はオン電圧を示す。図２３では、実施例３で説明した浅い幅広のトレンチゲート型１２００Ｖ−ＦＳ−ＩＧＢＴは従来の通常のトレンチゲート型ＩＧＢＴに比べて表面側のキャリア量が多いためにトレードオフ特性が向上する結果、同じチップ面積で比較するとオン電圧が０．１８Ｖ低減されることを示している。
この実施例３においては、前述のように、ｐ型突起状ベース層２０２がストライプ長手方向で分割されているので、工程の追加を必要とせずに、図２２に示す一点鎖線Ｘでの断面図に示すように、ｐ型突起２００の長手方向の側面において、高濃度ｐ++領域２０７とｎ++エミッタ領域２０３の露出部で共にエミッタ電極２０８と接触することができる。また、前述のようにｐ型突起状ベース層２０２をストライプ長手方向で分割する際に、ｐ型突起状ベース層２０２の取り代を適切に選ぶことによって、取り代部分における層間絶縁膜２０６の厚さを厚くすることができ、層間絶縁膜２０６のエッチング後も絶縁膜を残すことができ、シリコン基板露出面に余計な高濃度ｐ++領域２０７が形成されることが避けられる。この結果、ｐ型突起状ベース層２０２の面積比率を下げることができ、ＩＥ効果を前記図１２に示す従来の幅広トレンチ構造のＩＧＢＴに比べてもさらに向上させることができる。
さらに、実施例３によれば、前記実施例１、２に比べても、ｐ型突起状ベース層２０２の形成の際に、エピタキシャル成長層ではなく、ｎ型ＦＺシリコン基板へのボロンのイオン注入によって形成することができ、ウエハコストを低減させることができる。またさらに、裏面側のｐコレクタ層２１０とｎ-ドリフト層２０１の間にｎ型ＦＳ層２０９を設ける構造としているので、ｎ-ドリフト層２０１の厚さを実施例１、２のＮＰＴ型ＩＧＢＴより薄くできるので、オン電圧をより小さくすることができる効果が得られる。
１、１０１、２０１ ：シリコン基板、ｎ-ドリフト層
２、１０２ ：ｐ型エピタキシャル層、ｐ型ベース層
３、１０３ ：ｎ++エミッタ領域
４、１０４ ：酸化膜
４ａ、２０４ ：ゲート酸化膜
５、１０５ ：ポリシリコン層
６、１０６ ：ポリシリコンゲート電極、ゲート電極
７、１０７ ：層間絶縁膜
８、１０８ ：第２ｐ+層
９、１０９ ：エミッタ電極
１０、１１０ ：ｐ型コレクタ層
１１、１１１ ：コレクタ電極
１２ ：コンタクトラインホール
１１２ ：コンタクトホール
１３、１１３ ：フィールドプレート
１５、１１５ ：トレンチ
２００ ：ｐ型突起
２０２ ：ｐ型ベース層、ｐ型突起状ベース層
２０３ ：ｎ++エミッタ領域
２０５ ：ポリシリコン層
２０６ ：ＢＰＳＧ
２０７ ：高濃度ｐ++領域
２０８ ：エミッタ電極
２０９ ：ｎ型ＦＳ層
２１０ ：ｐ型コレクタ層
２１１ ：ポリイミド層
２１２ ：コレクタ金属電極
２１３ ：レジスト

Claims (12)

  1. 第１導電型半導体基板の一方の主面側に、複数の並行トレンチと該並行トレンチに挟まれ、前記並行トレンチより幅の狭い突起状半導体領域を有し、
    該突起状半導体領域に、第２導電型ベース層と、該第２導電型ベース層の表面側に第１導電型領域を備え、
    前記突起状半導体領域の側壁にはゲート絶縁膜を介してゲート電極と、
    前記突起状半導体領域の表面と接するエミッタ電極と、
    ゲート電極を覆ってエミッタ電極と絶縁する層間絶縁膜と、を備える半導体装置であって、
    前記突起状半導体領域の短辺幅が０．５μｍ乃至３．０μｍ、前記トレンチの深さが０．５μｍ乃至３．０μｍ、該トレンチの短辺幅が１．０μｍ以上であって前記突起状半導体領域の短辺幅より広く、
    前記ゲート電極の主材料が導電性多結晶シリコンであって、厚さが０．２μｍ乃至１．０μｍであり、
    前記ゲート電極の厚さは前記トレンチの深さよりも薄く、
    前記ゲート電極は一様な前記厚さでトレンチ側壁および底面に沿って連続して形成され、
    前記トレンチ側壁に沿った前記ゲート電極の前記一方の主面側端面は、前記突起状半導体領域の表面と面一か該表面より突出し、
    前記層間絶縁膜は、前記トレンチ側壁に沿ったゲート電極の前記一方の主面側端面と、前記トレンチ側壁と反対側の前記ゲート電極の表面とを覆い、かつ前記トレンチ内で前記ゲート電極に沿って凹陥部を有し、
    該凹陥部は前記エミッタ電極で覆われており、
    前記ゲート電極の前記一方の主面側端面を覆う部分の前記層間絶縁膜表面は、前記突起状半導体領域の表面よりも突出することを特徴とする半導体装置。
  2. 前記第２導電型ベース層がエピタキシャル半導体層であることを特徴とする請求項１記載の半導体装置。
  3. 前記第２導電型ベース層がイオン注入層であることを特徴とする請求項１記載の半導体装置。
  4. 前記イオン注入層がイオン注入深さの異なる２回以上のイオン注入による層であることを特徴とする請求項３記載の半導体装置。
  5. 第１導電型半導体基板の一方の主面側に、複数の並行トレンチと該並行トレンチに挟まれ、前記並行トレンチより幅の狭い突起状半導体領域を有し、
    該突起状半導体領域に、第２導電型ベース層と、該第２導電型ベース層の表面側に第１導電型領域を備え、
    前記突起状半導体領域の側壁にはゲート絶縁膜を介してゲート電極を備える半導体装置であって、
    前記突起状半導体領域の短辺幅が０．５μｍ乃至３．０μｍ、前記トレンチの深さが０．５μｍ乃至３．０μｍ、該トレンチの短辺幅が１．０μｍ以上であって前記突起状半導体領域の短辺幅より広く、
    前記ゲート電極の主材料が導電性多結晶シリコンであって、厚さが０．２μｍ乃至１．０μｍであり、
    前記第２導電型ベース層が、イオン注入深さの異なる２回以上のイオン注入による層であり、
    前記突起状半導体領域が前記並行トレンチの長手方向で所定の間隔で複数の突起状半導体島領域に分割され、前記複数のそれぞれの突起状半導体島領域の長手方向に沿った側壁にゲート絶縁膜を介して覆うゲート電極が前記突起状半導体島領域の長手方向の中央部で前記長手方向に交わる方向にゲート絶縁膜上を跨いで延長され、反対側のゲート電極に接続される構造を備え、前記突起状半導体島領域の長手方向と交わる方向の側壁に露出する前記第２導電型ベース層と前記第１導電型領域とに金属電極が導電接触する構造を備えていることを特徴とする半導体装置。
  6. 前記第１導電型半導体基板の一方の主面側に形成される前記第２導電型ベース層の表面から前記第１導電型半導体基板に達する深さの複数の並行トレンチをエッチングで形成することにより、前記並行トレンチ間に前記突起状半導体領域を形成することを特徴とする請求項１または５記載の半導体装置の製造方法。
  7. 前記突起状半導体領域上に導電性多結晶シリコンを堆積した後、研磨またはエッチングにより前記突起状半導体領域の表面上の前記多結晶シリコンを除去して、前記ゲート電極を形成することを特徴とする請求項６記載の半導体装置の製造方法。
  8. 第１導電型半導体基板の一方の主面に熱酸化法またはＣＶＤ法により形成される酸化膜をパターニング後、露出した前記第１導電型半導体基板面に前記酸化膜をマスクにして前記エピタキシャル半導体層を選択的に成長させ、その後前記酸化膜を除去して前記突起状半導体領域とすることを特徴とする請求項２記載の半導体装置の製造方法。
  9. 前記突起状半導体領域を形成するために、前記酸化膜をマスクにして前記エピタキシャル半導体層を選択的に成長させる際に、該エピタキシャル半導体層の形成ガスと同時にエッチングガスを供給することを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記酸化膜をマスクにしてエピタキシャル半導体層を選択的に成長させた後に、該エピタキシャル半導体層の表面を研磨して、前記酸化膜より上に成長した余剰半導体を除去し平坦化することを特徴とする請求項９記載の半導体装置の製造方法。
  11. 前記耐圧構造領域にあって、ガードリングとして機能する前記突起状半導体領域を、前記活性領域内の前記突起状半導体領域と同時に形成することを特徴とする請求項２、３、５のいずれか一項に記載の半導体装置の製造方法。
  12. 前記耐圧構造領域にあって、ガードリングとして機能する前記突起状半導体領域の表面上に堆積した多結晶シリコンを研磨して除去すると同時に、研磨時のディッシング現象を利用して隣り合うガードリング間の前記多結晶シリコンの一部を除去することを特徴とする請求項１１記載の半導体装置の製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8084811B2 (en) * 2009-10-08 2011-12-27 Monolithic Power Systems, Inc. Power devices with super junctions and associated methods manufacturing
JP5760320B2 (ja) * 2010-01-28 2015-08-05 富士電機株式会社 半導体装置
US8847278B2 (en) 2011-01-17 2014-09-30 Fuji Electric Co., Ltd. Semiconductor device comprising a breakdown withstanding section
JP2013026247A (ja) * 2011-07-15 2013-02-04 Sumitomo Electric Ind Ltd 半導体装置の製造方法
JP2013131569A (ja) * 2011-12-20 2013-07-04 Toyota Motor Corp 半導体装置
US20150123165A1 (en) * 2012-05-30 2015-05-07 Kyushu Institute Of Technology High-voltage insulated gate type power semiconductor device and method of manufacturing the same
JP2014053409A (ja) 2012-09-06 2014-03-20 Fuji Electric Co Ltd Ｍｏｓ型半導体装置
DE102020118657A1 (de) 2020-07-15 2022-01-20 Infineon Technologies Ag Verfahren zur Herstellung einer Leistungshalbleitervorrichtung
CN117293036B (zh) * 2023-11-22 2024-02-06 深圳市深鸿盛电子有限公司 Vdmos制备方法及其器件

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5499577A (en) * 1979-01-16 1979-08-06 Hitachi Ltd Semiconductor assembly
US5751024A (en) 1995-03-14 1998-05-12 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
JP3288218B2 (ja) 1995-03-14 2002-06-04 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
JP3840158B2 (ja) 1995-04-20 2006-11-01 株式会社東芝 電力用半導体装置
US5714775A (en) 1995-04-20 1998-02-03 Kabushiki Kaisha Toshiba Power semiconductor device
JP3985358B2 (ja) 1998-09-14 2007-10-03 株式会社デンソー 半導体装置及びその製造方法
JP2002532885A (ja) 1998-12-04 2002-10-02 インフィネオン テクノロジース アクチエンゲゼルシャフト 出力半導体回路
JP2003347549A (ja) 2002-05-31 2003-12-05 Hitachi Ltd 半導体装置およびそれを用いた電力変換装置
US6919599B2 (en) * 2002-06-28 2005-07-19 International Rectifier Corporation Short channel trench MOSFET with reduced gate charge
JP2004319808A (ja) * 2003-04-17 2004-11-11 Takehide Shirato Ｍｉｓ電界効果トランジスタ及びその製造方法
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
JP5114832B2 (ja) 2004-09-02 2013-01-09 富士電機株式会社 半導体装置およびその製造方法
DE102005039564B4 (de) 2004-09-02 2011-03-31 Fuji Electric Systems Co., Ltd. Verfahren zum Herstellen eines Halbleiterbauteils
KR100642764B1 (ko) * 2004-09-08 2006-11-10 삼성전자주식회사 이미지 소자 및 그 제조 방법
JP4440188B2 (ja) * 2005-01-19 2010-03-24 パナソニック株式会社 半導体装置の製造方法
JP2006228920A (ja) * 2005-02-17 2006-08-31 Toyota Industries Corp 半導体装置
JP5050329B2 (ja) * 2005-08-26 2012-10-17 サンケン電気株式会社 トレンチ構造半導体装置及びその製造方法
JP2007081249A (ja) * 2005-09-15 2007-03-29 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008016692A (ja) * 2006-07-07 2008-01-24 Fujifilm Corp 半導体装置の製造方法
JP2007201499A (ja) * 2007-04-06 2007-08-09 Denso Corp 半導体基板およびその製造方法

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