JP5050329B2 - トレンチ構造半導体装置及びその製造方法 - Google Patents
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Description
本発明は高耐圧化された例えば絶縁ゲート型トランジスタ等のトレンチ構造半導体装置及びその製造方法に関する。
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の高耐圧化を図るために半導体基板に複数のトレンチ即ち溝を設け、このトレンチの中にゲート絶縁膜及びゲート電極を配置したトレンチ構造のＩＧＢＴは、例えば特開平９−２８３７５４号公報（特許文献１）に開示されている。
また、上記のトレンチ構造のＩＧＢＴにおいて、ＩＧＢＴの複数のセルが配置されている半導体基板の中央部分を囲む外周部分の耐圧を向上させるために、半導体基板の外周部分に複数のトレンチを設け、各トレンチの中に絶縁膜（誘電体膜）を介してトレンチ導電体をそれぞれ配置し、複数のトレンチ導電体を半絶縁性膜によって相互に接続することが特許文献１に開示されている。
特許文献１に開示されているように半導体基板の外周部分に複数のトレンチを伴なった耐圧向上手段を設けると、周知のガードリングと同様にｐｎ接合の終端を含む半導体基板の外周部分における電界集中を緩和して半導体装置の高耐圧化が達成される。
特許文献１に開示されている半導体基板の外周部分の耐圧改善トレンチを有する耐圧改善構造は、周知のガードリング構造の耐圧改善構造に比べて次の利点を有する。
（１） 半導体基板の中央部分にスイッチング素子を構成するためのトレンチを有する場合には、このトレンチが比較的深く形成されるので、ガードリング構造の場合には、半導体基板にガードリング領域も深く形成されることが要求される。ガードリング領域は導電型決定用不純物の拡散によって形成されるので、不純物は半導体基板の厚み方向のみでなく横方向にも拡散し、ガードリング領域の幅が必然的に広くなり、結局、半導体チップ及び半導体装置のサイズが大きくなる。これに対し、特許文献１に開示されている半導体基板の外周部分に耐圧改善トレンチを設ける場合には、異方性エッチング等の周知の技術によってガードリング領域よりも幅の狭い耐圧改善トレンチを形成することができ、半導体チップ及び半導体装置のサイズが小さくなる。
（２） 不純物の拡散で形成されたガードリング領域は、断面形状において半円状又は楕円状になり、ガードリング領域の最も深い部分（先端部分）と半導体基板の中央部分のスイッチ素子用のトレンチとの間の距離が長くなり、この距離の長い部分に空乏層が形成されず、電界集中の緩和効果を良好に得ることができない。これに対して、特許文献１に開示されている半導体基板の外周部分に耐圧改善トレンチを設ける場合には、断面形状において耐圧改善トレンチの側壁を垂直又はこれに近い状態に形成することができ、耐圧改善トレンチの先端近傍に良好に空乏を形成することができ、電界集中の緩和を良好に達成できる。
（３） 深いガードリング領域を不純物拡散で形成する場合には、半導体基板が比較的長い時間高温状態に保たれるので、例えばＩＧＢＴのｎ型バッファ領域のｎ型不純物がｎ-型ベース領域へ拡散し、ｎ-型ベース領域の不純物濃度が目標よりも高くなり、ｎ-型ベース領域に空乏層が広がり難くなり、目標通りの耐圧が得られなくなる。これに対し、特許文献１に開示されているようにガードリング領域の代りに耐圧改善トレンチを設け、この中に絶縁膜と導電体とを設ける場合には、加熱処理の時間が短いので、不純物の不要な拡散が少なくなり、目標に近い耐圧を得ることができる。
（１） 半導体基板の中央部分にスイッチング素子を構成するためのトレンチを有する場合には、このトレンチが比較的深く形成されるので、ガードリング構造の場合には、半導体基板にガードリング領域も深く形成されることが要求される。ガードリング領域は導電型決定用不純物の拡散によって形成されるので、不純物は半導体基板の厚み方向のみでなく横方向にも拡散し、ガードリング領域の幅が必然的に広くなり、結局、半導体チップ及び半導体装置のサイズが大きくなる。これに対し、特許文献１に開示されている半導体基板の外周部分に耐圧改善トレンチを設ける場合には、異方性エッチング等の周知の技術によってガードリング領域よりも幅の狭い耐圧改善トレンチを形成することができ、半導体チップ及び半導体装置のサイズが小さくなる。
（２） 不純物の拡散で形成されたガードリング領域は、断面形状において半円状又は楕円状になり、ガードリング領域の最も深い部分（先端部分）と半導体基板の中央部分のスイッチ素子用のトレンチとの間の距離が長くなり、この距離の長い部分に空乏層が形成されず、電界集中の緩和効果を良好に得ることができない。これに対して、特許文献１に開示されている半導体基板の外周部分に耐圧改善トレンチを設ける場合には、断面形状において耐圧改善トレンチの側壁を垂直又はこれに近い状態に形成することができ、耐圧改善トレンチの先端近傍に良好に空乏を形成することができ、電界集中の緩和を良好に達成できる。
（３） 深いガードリング領域を不純物拡散で形成する場合には、半導体基板が比較的長い時間高温状態に保たれるので、例えばＩＧＢＴのｎ型バッファ領域のｎ型不純物がｎ-型ベース領域へ拡散し、ｎ-型ベース領域の不純物濃度が目標よりも高くなり、ｎ-型ベース領域に空乏層が広がり難くなり、目標通りの耐圧が得られなくなる。これに対し、特許文献１に開示されているようにガードリング領域の代りに耐圧改善トレンチを設け、この中に絶縁膜と導電体とを設ける場合には、加熱処理の時間が短いので、不純物の不要な拡散が少なくなり、目標に近い耐圧を得ることができる。
上述から明らかように、耐圧改善トレンチを伴なった半導体装置は、耐圧向上を達成できるという大きな特長を有する。しかし、目標通りの耐圧を有する半導体装置を容易に形成することが困難であるという欠点を有する。例えば、耐圧改善トレンチの深さ、複数の耐圧改善トレンチの相互間隔が変化すると、耐圧も変化する。従って、耐圧改善トレンチの深さ、複数の耐圧改善トレンチの相互間隔のバラツキを小さく抑えることが重要である。しかし、耐圧改善トレンチの深さ、これ等の相互間隔のバラツキを小さく抑えることは困難であり、目標通りの耐圧を有する半導体装置を容易に製造することが難しい。
半導体基板の外周部分の耐圧向上の問題は、ＩＧＢＴ以外の絶縁ゲート型トランジスタ又はこれに類似の制御可能な半導体スイッチ素子、サイリスタ、ダイオード等のトレンチ構造半導体装置にもある。
特開平９−２８３７５４号公報
本発明が解決しようとする課題は、高耐圧を有するトレンチ構造半導体装置を容易に製造することができないことである。従って、本発明の目的は、高耐圧を容易に達成できるトレンチ構造半導体装置及びその製造方法を提供することにある。
上記課題を解決するための本発明は、
互いに対向する一方の主面と他方の主面とを有し、且つ前記一方の主面の中央部分から前記他方の主面に向かって延びている第１のトレンチと、前記一方の主面の中央部分を囲む外周部分から前記他方の主面に向かって延びており且つ前記中央部分を連続的又は非連続的に環状に囲んでいる複数の第２のトレンチとを有している半導体基板と、
前記第１及び第２のトレンチの先端側の一部を囲むように前記半導体基板の中に配置され且つ第１導電型を有している第１の半導体領域と、
前記半導体基板の前記一方の主面の前記中央部分と前記第１の半導体領域との間に形成され且つ前記第１のトレンチを囲むように配置され且つ前記第１のトレンチよりも浅い深さを有し且つ前記第１導電型と反対の第２導電型を有している第２の半導体領域と、
前記半導体基板の前記一方の主面の前記外周部分と前記第１の半導体領域との間に配置され且つ前記第２のトレンチよりも浅い深さを有し且つ前記半導体基板の外周端よりも内側に配置され且つ第２導電型を有している耐圧改善半導体領域と、
前記第１のトレンチの壁面に形成された第１の絶縁膜と、
前記第１のトレンチの中に配置され且つ前記第１の絶縁膜を介して前記第１のトレンチの壁面に対向している第１のトレンチ導電体と、
前記複数の第２のトレンチの壁面にそれぞれ配置された複数の第２の絶縁膜と、
前記複数の第２のトレンチの中にそれぞれ配置され且つそれぞれの第２の絶縁膜を介して前記複数の第２のトレンチの壁面にそれぞれ対向している複数の第２のトレンチ導電体と、
前記第２の半導体領域に直接に又は別の半導体領域を介して接続された第１の主電極と、
前記第１の半導体領域に直接に又は別の半導体領域を介して接続された第２の主電極と、
前記半導体基板の前記一方の主面の前記外周部分の上に配置された誘電体層と、
互いに隣り合う２つの前記第２のトレンチ導電体に対して前記誘電体層を介して容量結合されていると共に前記誘電体層を介して前記耐圧改善半導体領域に対しても容量結合されている複数の容量結合導電体層と、
を備え、
前記複数の第２のトレンチ導電体のそれぞれは、前記第２のトレンチの中に配置されている挿入部分と、前記挿入部分に結合され且つ前記半導体基板の前記一方の主面上に突出し且つ前記挿入部分よりも広い幅の頂面を有している延長部分とを備え、前記第２のトレンチ導電体の前記延長部分は前記誘電体に埋設されていることを特徴とするトレンチ構造半導体装置に係わるものである。
互いに対向する一方の主面と他方の主面とを有し、且つ前記一方の主面の中央部分から前記他方の主面に向かって延びている第１のトレンチと、前記一方の主面の中央部分を囲む外周部分から前記他方の主面に向かって延びており且つ前記中央部分を連続的又は非連続的に環状に囲んでいる複数の第２のトレンチとを有している半導体基板と、
前記第１及び第２のトレンチの先端側の一部を囲むように前記半導体基板の中に配置され且つ第１導電型を有している第１の半導体領域と、
前記半導体基板の前記一方の主面の前記中央部分と前記第１の半導体領域との間に形成され且つ前記第１のトレンチを囲むように配置され且つ前記第１のトレンチよりも浅い深さを有し且つ前記第１導電型と反対の第２導電型を有している第２の半導体領域と、
前記半導体基板の前記一方の主面の前記外周部分と前記第１の半導体領域との間に配置され且つ前記第２のトレンチよりも浅い深さを有し且つ前記半導体基板の外周端よりも内側に配置され且つ第２導電型を有している耐圧改善半導体領域と、
前記第１のトレンチの壁面に形成された第１の絶縁膜と、
前記第１のトレンチの中に配置され且つ前記第１の絶縁膜を介して前記第１のトレンチの壁面に対向している第１のトレンチ導電体と、
前記複数の第２のトレンチの壁面にそれぞれ配置された複数の第２の絶縁膜と、
前記複数の第２のトレンチの中にそれぞれ配置され且つそれぞれの第２の絶縁膜を介して前記複数の第２のトレンチの壁面にそれぞれ対向している複数の第２のトレンチ導電体と、
前記第２の半導体領域に直接に又は別の半導体領域を介して接続された第１の主電極と、
前記第１の半導体領域に直接に又は別の半導体領域を介して接続された第２の主電極と、
前記半導体基板の前記一方の主面の前記外周部分の上に配置された誘電体層と、
互いに隣り合う２つの前記第２のトレンチ導電体に対して前記誘電体層を介して容量結合されていると共に前記誘電体層を介して前記耐圧改善半導体領域に対しても容量結合されている複数の容量結合導電体層と、
を備え、
前記複数の第２のトレンチ導電体のそれぞれは、前記第２のトレンチの中に配置されている挿入部分と、前記挿入部分に結合され且つ前記半導体基板の前記一方の主面上に突出し且つ前記挿入部分よりも広い幅の頂面を有している延長部分とを備え、前記第２のトレンチ導電体の前記延長部分は前記誘電体に埋設されていることを特徴とするトレンチ構造半導体装置に係わるものである。
なお、請求項２に示すように、前記複数の第２のトレンチ導電体の内で最も前記第１の主電極に近い第２のトレンチ導電体は、前記第１の主電極に前記誘電体を介して容量結合する延長部分を有し、前記延長部分の一部が平面的に見て前記第１の主電極に対して重なっていることが望ましい。
また、請求項３に示すように、更に、前記半導体基板の前記一方の主面の前記複数の第２のトレンチよりも外側において前記第１の半導体領域に電気的に接続された外周導電体を有し、前記複数の第２のトレンチ導電体の内で最も外側の第２のトレンチ導電体は前記外周導電体に前記誘電体を介して容量結合する延長部分を有し、前記延長部分の一部が平面的に見て前記外周導電体に対して重なっていることが望ましい。
また、請求項４及び図１２に示すように、複数の第２のトレンチ導電体にそれぞれ連結され且つ複数の第２のトレンチ導電体の相互間を容量結合するために半導体基板の一方の主面から断面形状T字状に突出している複数の容量結合導電体を設け、請求項１で示した独立した容量結合導電体を省くができる。請求項４の容量結合導電体は断面形状T字状であるので、第２のトレンチ導電体の相互間の容量結合を良好に達成することができる。
また、請求項５に示すように、更に、第３の半導体領域と制御端子とを有し、前記第３の半導体領域は前記第２の半導体領域の中に形成され且つ前記第１のトレンチに隣接配置され且つ前記第１の主電極に接続され、前記制御端子は前記第１のトレンチ導電体に接続されていることが望ましい。
また、請求項６に示すように、更に、前記第１の半導体領域と前記半導体基板の前記他方の主面との間に第２の導電型を有している第４の半導体領域を備えていることが望ましい。
また、請求項７に示すように、本発明のトレンチ構造半導体装置の製造方法は、
互いに対向している一方の主面と他方の主面とを有し、且つ少なくとも、第１導電型の第１の半導体領域と前記第１の半導体領域に隣接配置され且つ前記一方の主面と前記第１の半導体領域との間に配置され且つその外周縁が前記一方の主面に露出し且つ第２導電型を有している第２の半導体領域とを含んでいる半導体基板を用意する工程と、
所望の素子を形成するために前記半導体基板の前記一方の主面の中央部分から前記第２の半導体領域を貫通して前記第１の半導体領域の途中まで伸びている第１のトレンチを形成する工程と、
前記半導体基板の前記一方の主面における前記中央部分を囲む外周部分から前記第２の半導体領域を貫通して前記第１の半導体領域の途中まで伸びており、且つ平面的に見て前記中央部分を連続的又は断続的に囲んでおり、且つ前記半導体基板の前記一方の主面の前記中央部分と外周端との間に所定の間隔を有して順次に配置されている複数の第２のトレンチを前記第１のトレンチと同時又は別に形成する工程と、
前記第１のトレンチの壁面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の形成と同時又は別に、前記複数の第２のトレンチ壁面に第２の絶縁膜をそれぞれ形成する工程と、
前記第２の絶縁膜の形成と同時又は別に、前記半導体基板の前記一方の主面の前記第２のトレンチを囲む領域に第１の誘電体層を形成する工程と、
前記第１のトレンチの中に第１のトレンチ導電体を形成する工程と、
前記第１のトレンチ導電体の形成と同時又は別に、前記複数の第２のトレンチの中に第２のトレンチ導電体をそれぞれ形成する工程と、
前記半導体基板の前記一方の主面の前記外周部分及び前記複数の第２のトレンチ導電体のそれぞれの上に誘電体層を形成する工程と、
互いに隣り合う２つの前記第２のトレンチ導電体に対して前記誘電体層を介して容量結合されていると共に前記誘電体層を介して前記耐圧改善半導体領域に対しても容量結合されている複数の容量結合導電体層を前記誘電体層の上に形成する工程と、
前記第２の半導体領域に直接に又は別の半導体領域を介して接続された第１の主電極を形成する工程と、
前記第１の半導体領域に直接に又は別の半導体領域を介して接続された第２の主電極を形成する工程と
を備え、
前記複数の第２のトレンチ導電体の内で最も前記第１の主電極に近い第２のトレンチ導電体に、前記第１の主電極に前記誘電体層を介して容量結合する延長部分を設け、該延長部分の一部を平面的に見て前記第１の主電極に対して重なる位置に形成することが望ましい。
また、請求項３に示すように、更に、前記半導体基板の前記一方の主面の前記複数の第２のトレンチよりも外側において前記第１の半導体領域に電気的に接続された外周導電体を有し、前記複数の第２のトレンチ導電体の内で最も外側の第２のトレンチ導電体は前記外周導電体に前記誘電体を介して容量結合する延長部分を有し、前記延長部分の一部が平面的に見て前記外周導電体に対して重なっていることが望ましい。
また、請求項４及び図１２に示すように、複数の第２のトレンチ導電体にそれぞれ連結され且つ複数の第２のトレンチ導電体の相互間を容量結合するために半導体基板の一方の主面から断面形状T字状に突出している複数の容量結合導電体を設け、請求項１で示した独立した容量結合導電体を省くができる。請求項４の容量結合導電体は断面形状T字状であるので、第２のトレンチ導電体の相互間の容量結合を良好に達成することができる。
また、請求項５に示すように、更に、第３の半導体領域と制御端子とを有し、前記第３の半導体領域は前記第２の半導体領域の中に形成され且つ前記第１のトレンチに隣接配置され且つ前記第１の主電極に接続され、前記制御端子は前記第１のトレンチ導電体に接続されていることが望ましい。
また、請求項６に示すように、更に、前記第１の半導体領域と前記半導体基板の前記他方の主面との間に第２の導電型を有している第４の半導体領域を備えていることが望ましい。
また、請求項７に示すように、本発明のトレンチ構造半導体装置の製造方法は、
互いに対向している一方の主面と他方の主面とを有し、且つ少なくとも、第１導電型の第１の半導体領域と前記第１の半導体領域に隣接配置され且つ前記一方の主面と前記第１の半導体領域との間に配置され且つその外周縁が前記一方の主面に露出し且つ第２導電型を有している第２の半導体領域とを含んでいる半導体基板を用意する工程と、
所望の素子を形成するために前記半導体基板の前記一方の主面の中央部分から前記第２の半導体領域を貫通して前記第１の半導体領域の途中まで伸びている第１のトレンチを形成する工程と、
前記半導体基板の前記一方の主面における前記中央部分を囲む外周部分から前記第２の半導体領域を貫通して前記第１の半導体領域の途中まで伸びており、且つ平面的に見て前記中央部分を連続的又は断続的に囲んでおり、且つ前記半導体基板の前記一方の主面の前記中央部分と外周端との間に所定の間隔を有して順次に配置されている複数の第２のトレンチを前記第１のトレンチと同時又は別に形成する工程と、
前記第１のトレンチの壁面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の形成と同時又は別に、前記複数の第２のトレンチ壁面に第２の絶縁膜をそれぞれ形成する工程と、
前記第２の絶縁膜の形成と同時又は別に、前記半導体基板の前記一方の主面の前記第２のトレンチを囲む領域に第１の誘電体層を形成する工程と、
前記第１のトレンチの中に第１のトレンチ導電体を形成する工程と、
前記第１のトレンチ導電体の形成と同時又は別に、前記複数の第２のトレンチの中に第２のトレンチ導電体をそれぞれ形成する工程と、
前記半導体基板の前記一方の主面の前記外周部分及び前記複数の第２のトレンチ導電体のそれぞれの上に誘電体層を形成する工程と、
互いに隣り合う２つの前記第２のトレンチ導電体に対して前記誘電体層を介して容量結合されていると共に前記誘電体層を介して前記耐圧改善半導体領域に対しても容量結合されている複数の容量結合導電体層を前記誘電体層の上に形成する工程と、
前記第２の半導体領域に直接に又は別の半導体領域を介して接続された第１の主電極を形成する工程と、
前記第１の半導体領域に直接に又は別の半導体領域を介して接続された第２の主電極を形成する工程と
を備え、
前記複数の第２のトレンチ導電体の内で最も前記第１の主電極に近い第２のトレンチ導電体に、前記第１の主電極に前記誘電体層を介して容量結合する延長部分を設け、該延長部分の一部を平面的に見て前記第１の主電極に対して重なる位置に形成することが望ましい。
本発明に従うトレンチ構造半導体装置は、半導体基板の外周部分の第２のトレンチ導電体の上に複数の容量結合導電体を有する。この容量結合導電体のパターンを調整すると、容量結合導電体が関係する容量結合が変化し、それに伴い第２のトレンチ導電体の電位が変化し、第２のトレンチの近傍の空乏層の広がりも変化する。従って、容量結合導電体を設けることによって空乏層の調整がこれを設けない場合よりも容易になる。この結果、トレンチ構造半導体装置の高耐圧化を容易に達成できる。また、複数の容量結合導電体のパターン、これ等の相互間のバラツキはトレンチの相互間隔のバラツキよりも小さく抑えることができ、目標とする耐圧を有する半導体装置を容易に製造することができる。
次に、図１〜図１２を参照して本発明の実施形態を説明する。
図１に本発明の実施例１に従うトレンチ構造半導体装置としてのＩＧＢＴの一部の縦断面が示されている。図２にＩＧＢＴを構成する半導体基板１の表面が概略的又は原理的に示されている。ＩＧＢＴを構成するための例えばシリコンから成る半導体基板１は、互いに対向する一方の主面２と他方の主面３とを有し、且つ一方の主面２の中央部分４から前記他方の主面３に向って延びている複数（図２では４個）の第１のトレンチ５と、一方の主面２の中央部分４を囲む外周部分６から他方の主面３に向って延びており且つ中央部分４を環状に囲んでいる複数（４個）の第２のトレンチ７とを有している。
図２には、図示の都合上互いに平行に延びている４個の第１のトレンチ５が示されているが、この第１のトレンチ５の数を必要に応じて増減することができる。また後述から明らかになるように、第１のトレンチ５のパターンは種々変形可能である。第１のトレンチ５を含む半導体基板１の中央部分４はＩＧＢＴの主要部を構成するために使用される。
図１及び図２には、耐圧改善トレンチとして図示の都合上４個の第２のトレンチ７が示されているが、この第２のトレンチ７の数を必要に応じて増減することができる。第２のトレンチ７の数、サイズは、限られたサイズの半導体基板１において最適な耐圧改善効果が得られるように決定される。
半導体基板１の中に、第１の半導体領域としてのｎ- 型ベース領域８と、第２の半導体領域としてのｐ型ベース領域９と、第３の半導体領域としてのｎ+型エミッタ領域１０と、第４の半導体領域としてのｐ+型コレクタ領域１１と、ｎ型バッファ領域１２と、第５の半導体領域としてのｎ+型チャネルストッパ領域１３と、ｐ型半導体から成る第１、第２、第３及び第４の耐圧改善半導体領域１４、１５、１６、１７とが設けられている。
半導体基板１のｎ-型ベース領域８は、ドリフト領域と呼ぶこともできる部分であって、ｐ型ベース領域９のアクセプタ不純物濃度より低いドナー不純物濃度を有する。このｎ-型ベース領域８の一部が半導体基板１の一方の主面２に露出している。
ｐ型ベース領域９は、半導体基板１の一方の主面２とｎ-型ベース領域８との間に配置され、図１の断面図において第１のトレンチ５によって分断されているが、実際には図２の平面図から明らかなようにｐ型ベース領域９の第１のトレンチ５の相互間の部分は第１のトレンチ５を囲む部分を介して互いに連続している。ＩＧＢＴのオン駆動時に、ｐ型ベース領域９の第１のトレンチ５に隣接している部分に電流通路として機能するチャネル層が形成される。従って、ｐ型ベース領域９をチャネル領域と呼ぶこともできる。
ｎ+型エミッタ領域１０は、半導体基板１の一方の主面２とｐ型ベース領域９との間に配置され、第１のトレンチ５の壁面及び一方の主面２に露出している。なお、ｐ型ベース領域９が第１のトレンチ５の相互間及び第１のトレンチ５の外周側で半導体基板１の一方の主面２に露出するようにｎ+型エミッタ領域１０のパターンが決定されている。
ｐ+型コレクタ領域１１は、半導体基板１の他方の主面３に露出するように配置されている。
ｎ型バッファ領域１２は、ｎ- 型ベース領域８とｐ+型コレクタ領域１１との間に配置されている。
ｎ+型チャネルストッパ領域１３は、半導体基板１の外周端に沿って環状に形成され且つ一方の主面２とｎ-型ベース領域８との間に配置されている。このｎ+型チャネルストッパ領域１３はｎ-型ベース領域８よりも高いｎ型不純物濃度を有し、第４の耐圧改善半導体領域１７をｐ型不純物の拡散で形成する時にｐ型不純物が半導体基板１の端まで拡散して第４の耐圧改善半導体領域１７が半導体基板１の端まで形成されることを防ぐ働きを有する。従って、ｎ+型チャネルストッパ領域１３はｐ型ベース領域９よりも深い深さを有することが望ましい。なお、図１では半導体基板１の一方の表面２において、第４の耐圧改善半導体領域１７とｎ+型チャネルストッパ領域１３との間にｎ-型ベース領域８の一部が露出しているが、ｎ-型ベース領域８を半導体基板１の一方の表面２に露出させないように第４の耐圧改善半導体領域１７を形成することができる。即ち、第４の耐圧改善半導体領域１７をｎ+型チャネルストッパ領域１３に接触させることができる。ｎ+型チャネルストッパ領域１３はｎ-型ベース領域８と同一の導電型を有するので、ｎ+型チャネルストッパ領域１３とｎ-型ベース領域８との両方を本発明の第１の半導体領域と呼ぶこともできる。
ｎ型バッファ領域１２は、ｎ- 型ベース領域８とｐ+型コレクタ領域１１との間に配置されている。
ｎ+型チャネルストッパ領域１３は、半導体基板１の外周端に沿って環状に形成され且つ一方の主面２とｎ-型ベース領域８との間に配置されている。このｎ+型チャネルストッパ領域１３はｎ-型ベース領域８よりも高いｎ型不純物濃度を有し、第４の耐圧改善半導体領域１７をｐ型不純物の拡散で形成する時にｐ型不純物が半導体基板１の端まで拡散して第４の耐圧改善半導体領域１７が半導体基板１の端まで形成されることを防ぐ働きを有する。従って、ｎ+型チャネルストッパ領域１３はｐ型ベース領域９よりも深い深さを有することが望ましい。なお、図１では半導体基板１の一方の表面２において、第４の耐圧改善半導体領域１７とｎ+型チャネルストッパ領域１３との間にｎ-型ベース領域８の一部が露出しているが、ｎ-型ベース領域８を半導体基板１の一方の表面２に露出させないように第４の耐圧改善半導体領域１７を形成することができる。即ち、第４の耐圧改善半導体領域１７をｎ+型チャネルストッパ領域１３に接触させることができる。ｎ+型チャネルストッパ領域１３はｎ-型ベース領域８と同一の導電型を有するので、ｎ+型チャネルストッパ領域１３とｎ-型ベース領域８との両方を本発明の第１の半導体領域と呼ぶこともできる。
第１〜第４の耐圧改善半導体領域１４〜１７はｐ型ガードリング領域と呼ぶこともできるものであって、第２のトレンチ７の外側において半導体基板１の一方の主面２とｎ-型半導体領域８との間に配置され、ｐ型ベース領域９と同時に形成されている。従って、第１〜第４の耐圧改善半導体領域１４〜１７はｐ型ベース領域と同一の深さを有する。なお、第１、第２及び第３の耐圧改善半導体領域１４、１５、１６は第２のトレンチ７の相互間に配置され、第４の耐圧改善半導体領域１７は最も外側の第２のトレンチ７よりも外側に配置されている。第１〜第４の耐圧改善半導体領域１４〜１７は第２のトレンチ７に沿って環状に形成され、中央部分４のｐ型ベース領域９を囲んでいる。最外周側の第４の耐圧改善半導体領域１７とｎ+型チャネルストッパ領域１３との間からｎ-型ベース領域８が一方の主面２に露出している。従って、第４の耐圧改善半導体領域１７の外周端は半導体基板１の外周端よりも内側に配置され、半導体基板１の一方の主面２に露出している。
第１のトレンチ５の壁面に第１の絶縁膜１８が形成されている。この第１の絶縁膜１８の一部はＩＧＢＴのゲート絶縁膜として機能する。第１のトレンチ５の中に例えば導電性を有するポリシリコンから成る第１のトレンチ導電体１９が埋設されている。この第１のトレンチ導電体１９は、第１の絶縁膜１８を介してｐ型ベース領域９及びｎ-型ベース領域８に対向し、且つ図１で説明的に示すゲート端子２０に接続されている。ゲート端子２０にＩＧＢＴをオン制御するゲート信号が供給された時にｐ型ベース領域９に電流通路としてのｎ型チャネルが形成される。従って、第１のトレンチ導電体１９をゲート電極と呼ぶこともできる。
半導体基板１の一方の主面２の中央部分４にエミッタ電極２１が配置されている。このエミッタ電極２１はｎ+型エミッタ領域１０とｐ型ベース領域９とに接続されている。エミッタ電極２１と第１のトレンチ導電体１９との間は絶縁層２２で電気的に分離されている。図１では第１のトレンチ５の上端まで第１のトレンチ導電体１９が充填され、絶縁層２２が半導体基板１の一方の主面２の上に形成しているが、第１のトレンチ５の上端よりも若干低い高さまでトレンチ導電体１９を充填し、絶縁膜２２を第１のトレンチ５の中まで配置してもよい。エミッタ電極２１は複数のｎ+型エミッタ領域１０を相互に接続するように形成され、図１で説明的に示すエミッタ端子２３に接続されている。
半導体基板１の他方の主面３にコレクタ電極２４が配置されている。このコレクタ電極２４はｐ+型コレクタ領域１１に電気的に接続され、且つ図１で説明的に示すコレクタ端子２５に接続されている。
半導体基板１の外周部分６に設けられた複数の第２のトレンチ７の壁面に第２の絶縁膜２６が設けられている。第２のトレンチ７の中に例えば導電性を有するポリシリコンから成る第２のトレンチ導電体２７が配置されている。この第２のトレンチ導電体２７は、第２の絶縁膜２６を介してｎ- 型ベース領域８及びｐ型の第１〜第４の耐圧改善半導体領域１４〜１７に対向しているので、周知のフィールドプレートと同様な機能を有する。
第２のトレンチ導電体２７は、図１及び図４で破線で区画して示すように第２のトレンチ７の中に完全に入り込んでいる挿入部分２７ａの他に半導体基板１の一方の主面２から突出している延長部分２７ｂを有する。延長部分２７ｂの頂面は挿入部分２７ａよりも広い幅を有している。従って、第２のトレンチ導電体２７は図１の断面図においてＴ字状に形成されている。第２のトレンチ導電体２７の延長部分２７ｂと半導体基板１の一方の主面２との間に誘電体から成る第１の絶縁層２８が配置されている。第２のトレンチ導電体２７は半導体基板１からフローティング状態にあるので、これを第１のフローティング電極と呼ぶこともできる。
互いに隣り合う２つ第２のトレンチ導電体２７に跨るように容量結合導電体層２９が配置されている。この容量結合導電体層２９と第２のトレンチ導電体２７との間に誘電体から成る第２の絶縁層３０が配置されている。容量結合導電体層２９及びエミッタ電極２１を覆うように誘電体から成る第３の絶縁層３１が設けられている。図１では図示を簡略化するために第１、第２及び第３の絶縁層２８、３０、３１が１つの絶縁層のように示され、各層間が破線で区画されている。容量結合導電体層２９は半導体基板１からフローティング状態にあるので、これを第２のフローティング電極と呼ぶこともできる。また、第１、第２及び第３の絶縁層２８、３０、３１を誘電体層と呼ぶこともできる。
ｎ+型チャネルストッパ領域１３に接続された外周導電体としての環状のチャネルストッパ導電体層３２が設けられている。
ｎ+型チャネルストッパ領域１３に接続された外周導電体としての環状のチャネルストッパ導電体層３２が設けられている。
図３は第２のトレンチ導電体２７の延長部分２７ｂの一部と容量結合導電体層２９の一部との関係を示す平面図である。実線で示す容量結合導電体層２９は破線で示す互いに隣り合う２つの第２のトレンチ導電体２７の延長部分２７ｂに跨るように配置されている。即ち容量結合導電体層２９は、隣り合う２つのトレンチ導電体２７の内の一方の第２のトレンチ導電体２７の延長部分２７ｂに重なっている第１の部分３３と、他方の第２のトレンチ導電体２７の延長部分２７ｂに重なっている第２の部分３４と、両方の第２のトレンチ導電体２７の延長部分２７ｂに重ならないで第１の部分３３と第２の部分３４とに挟まれている中間部分３５とを有する。
図４は、エミッタ電極２１とチャネルストッパ導電体層３２との間の容量結合状態を示す。エミッタ電極２１に最も近い第２のトレンチ導電体２７の延長部分２７ｂは平面的に見てエミッタ電極２１の鍔状突出部２１ａに重なるように配置されているので、両者の間が容量Ｃa で結合されている。また、最もエミッタ電極２１に近い容量結合導電体層２９は容量Ｃb によってエミッタ電極２１に結合されている。また、容量結合導電体層２９の第１の部分３３はこの下に配置されている第２のトレンチ導電体２７の延長部分２７ｂに容量Ｃ1 で結合され、第２の部分３４はこの下の第２のトレンチ導電体２７の延長部分２７ｂに容量Ｃ1 で結合され、容量結合導電体層２９と半導体基板１との間は容量Ｃ2 で結合され、隣り合う２つの容量結合導電体層２９の相互間は容量Ｃ3 で結合されている。更に、隣り合う２つの第２のトレンチ導電体２７の相互間が容量Ｃ4 で結合されている。更に、最外周に配置された第２のトレンチ導電体２７の延長部分２７ｂとチャネルストッパ導電体層３２との間が容量Ｃc で結合され、最外周の容量結合導電体層２９とチャネルストッパ導電体層３２との間が容量Ｃd で結合されている。なお、チャネルストッパ導電体層３２には、この容量結合量を増やすためにひさし状の突出部３２ａが設けられ、この突出部３２ａが平面的に見て最外周の第２のトレンチ導電体２７の延長部分２７ｂに重なるように配置されている。
エミッタ電極２１とチャネルストッパ導電体３２との間が複数の容量Ｃa 〜Ｃd 、Ｃ1 〜Ｃ4 の組み合せで容量結合されることによって、複数（４個）の第２のトレンチ導電体２７の電位を段階的に変化させることができる。即ち、ＩＧＢＴに順方向電圧が印加されている状態においてエミッタ電極２１の電位を基準にした時には、この基準電位に対して第２のトレンチ導電体２７の電位は外周側に進むに従って高くなる。また、ｎ-型ベース領域８と実質的に同電位のチャネルストッパ導電体層３２と第２のトレンチ導電体２７との間の電位差は、エミッタ電極２１側の第２のトレンチ導電体２７からチャネルストッパ導電体層３２側の第２のトレンチ導電体２７に向うに従って低くなる。
ところで、第２のトレンチ導電体２７は第２の絶縁膜２６を介してｎ-型ベース領域８に対向して、フィールドプレートとして機能している。第２のトレンチ導電体２７とｎ-型ベース領域８との間の電位差がエミッタ電極２１に最も近い第２のトレンチ導電体２７からチャネルストッパ導電体層３２に最も近い第２のトレンチ導電体２７に向って徐々に低下すると、図１で破線で示すＩＧＢＴがオフ状態の時の空乏層３６の変化が半導体基板１の外周部分６で緩くなり、電界集中を抑制することができる。
ところで、第２のトレンチ導電体２７は第２の絶縁膜２６を介してｎ-型ベース領域８に対向して、フィールドプレートとして機能している。第２のトレンチ導電体２７とｎ-型ベース領域８との間の電位差がエミッタ電極２１に最も近い第２のトレンチ導電体２７からチャネルストッパ導電体層３２に最も近い第２のトレンチ導電体２７に向って徐々に低下すると、図１で破線で示すＩＧＢＴがオフ状態の時の空乏層３６の変化が半導体基板１の外周部分６で緩くなり、電界集中を抑制することができる。
第１〜第４のｐ型耐圧改善半導体領域１４〜１７は、容量結合導電体層２９及び第２のトレンチ導電体２７に対して容量結合されている。従って、第１〜第４のｐ型耐圧改善半導体領域１４〜１７とｎ-型ベース領域８との間の電位差は、第２のトレンチ導電体２７と同様にエミッタ電極２１側からチャネルストッパ導電体層３２側に向って徐々に低くなる。従って、ＩＧＢＴがオフ状態の時にｐ型耐圧改善半導体領域１４〜１７とｎ-型ベース領域８との間に生じる空乏層の厚みがｐ型ベース領域９側からチャネルストッパ領域１３側に進むに従って薄くなり、図１で破線で示す空乏層３６の半導体基板１の外周部分６における変化が緩くなる。従って、容量結合導電体層２９は、フィールドプレート効果を得るための第２のトレンチ導電体２７と、ガードリング効果を得るためのｐ型耐圧改善半導体領域１４〜１７との両方に所望の電位を与える機能を有する。
本件出願人の実験によって、図４に示す容量Ｃ1 を容量Ｃ2 、Ｃ3 、Ｃ4 の数倍に設定することが望ましいことが確認されている。また、容量Ｃ1 を１とした時に、Ｃ2 ＝１／６、Ｃ3 ＝１／２、Ｃ4 ＝１／４に設定することがより望ましいことが確認されている。
次に、図５及び図６を参照して図１〜図４に示すトレンチ構造のＩＧＢＴの製造方法を説明する。
まず、図５に示すｎ-型ベース領域（第１の半導体領域）８と、ｐ型半導体領域９′と、ｎ+型半導体領域１０′と、ｐ+型コレクタ領域１１と、ｎ型バッファ領域１２と、ｎ+型チャネルストッパ領域１３とを有する半導体基板１を用意する。図５のｐ型半導体領域９′は、図１のｐ型ベース領域９、第１〜第４の耐圧改善半導体領域１４〜１７を得るためのものであって、ｎ-型ベース領域８の中にｐ型不純物を拡散することによって形成されており、外周端が一方の主面２に露出している。また、ｎ+型半導体領域１０′は図１のエミッタ領域１０を得るためのものであり、ｐ型半導体領域９′の中にｎ型不純物を拡散することによって形成されている。
次に、半導体基板１の周知の異方性エッチングによって図１及び図２に示す第１のトレンチ５を形成すると同時に第２のトレンチ７を図１、図２及び図６（Ａ）に示すように形成する。第１及び第２のトレンチ５、７は、図５のｐ型半導体領域９′を貫通し、ｎ-型ベース領域８の途中まで至るように半導体基板１を選択的に除去することによって得る。これにより、図５のｐ型半導体領域９′は、図６（Ａ）に示すようにｐ型ベース領域９と第１、第２、第３及び第４の耐圧改善半導体領域１４、１５、１６、１７に分割される。
なお、第１のトレンチ５は、図５に示すｎ+ 型半導体領域１０′の一部を除去するように形成する。これにより、図１に示すように第１のトレンチ５に隣接したｎ+型エミッタ領域１０が得られる。この実施例では第１及び第２のトレンチ５、７を同時に形成したが、勿論、別の工程で形成することもできる。
なお、第１のトレンチ５は、図５に示すｎ+ 型半導体領域１０′の一部を除去するように形成する。これにより、図１に示すように第１のトレンチ５に隣接したｎ+型エミッタ領域１０が得られる。この実施例では第１及び第２のトレンチ５、７を同時に形成したが、勿論、別の工程で形成することもできる。
次に、図１に示す第１のトレンチ５の壁面に例えばシリコン酸化膜から成る第１の絶縁膜１８を形成すると同時に、第２のトレンチ７の壁面にも図６（Ｂ）に示すように例えばシリコン酸化膜から成る第２の絶縁膜２６を形成し、同時に半導体基板１の外周部分６の一方の主面２の上に第１の絶縁層２８を形成する。なお、第１及び第２の絶縁膜１８、２６を別の工程で形成すること、及び第１の絶縁層２８を第２の絶縁膜２６と別の工程で形成することもできる。
次に、第１のトレンチ５に例えば導電性を有するポリシリコン（多結晶シリコン）を充填して図１に示す第１のトレンチ導電体１９を形成し、同時に第２のトレンチ７に例えば導電性を有するポリシリコンを充填して第２のトレンチ導電体２７を形成する。図１の実施例では、第１及び第２のトレンチ導電体１９、２７を同一工程で形成したが、別々の工程で形成することもできる。また、第１及び第２のトレンチ５、７にポリシリコンを充填した後に、導電性を得るために例えばリン等の不純物をポリシリコンに導入して第１及び第２のトレンチ導電体１９、２７を形成することもできる。
図１の実施例では、第１のトレンチ５を満杯にしないように第１のトレンチ導電体１９が形成され、第１のトレンチ５の上部に絶縁層２２が配置されている。第１のトレンチ導電体１９はｐ型ベース領域９のみでなくｎ+型エミッタ領域１０及びｎ-型ベース領域８の一部にも対向している。
第２のトレンチ導電体２７は、図６（Ｃ）に示すように第２のトレンチ７に挿入されている挿入部分２７ａの他にＴ字状延長部分２７ｂを有する。延長部分２７ｂは、第２のトレンチ７の中のみでなく第１の絶縁層２８の上にも形成されたポリシリコン層を所望パターンに選択的エッチングすることによって得る。
図１の実施例では、第１のトレンチ５を満杯にしないように第１のトレンチ導電体１９が形成され、第１のトレンチ５の上部に絶縁層２２が配置されている。第１のトレンチ導電体１９はｐ型ベース領域９のみでなくｎ+型エミッタ領域１０及びｎ-型ベース領域８の一部にも対向している。
第２のトレンチ導電体２７は、図６（Ｃ）に示すように第２のトレンチ７に挿入されている挿入部分２７ａの他にＴ字状延長部分２７ｂを有する。延長部分２７ｂは、第２のトレンチ７の中のみでなく第１の絶縁層２８の上にも形成されたポリシリコン層を所望パターンに選択的エッチングすることによって得る。
次に、図６（Ｄ）に示すように第２のトレンチ導電体２７の延長部分２７ｂを覆う第２の絶縁層３０を設ける。
次に、第２の絶縁層３０の上に金属等の導電材料を被着させ、これを所望パターンにエッチングすることによって複数の容量結合導電体層２９を形成する。この容量結合導電体層２９の形成と同時に、図４に示すエミッタ電極２１の鍔状突出部２１ａ及びチャネルストッパ導電体層３２の突出部３２ａを形成する。即ち、容量結合導電体層２９を形成する工程の前に、エミッタ電極２１の鍔状突出部２１ａを含む頂部よりも下の部分、及びチャネルストッパ導電体層３２の突出部３２ａを含む頂部よりも下の部分を予め形成し、しかる後に、エミッタ電極２１の下の部分及びチャネルストッパ導電体層３２の下の部分と第２の絶縁層３０との上に導電体層を形成し、この導電体層を所定パターンにエッチングすることによってエミッタ電極２１の鍔状突出部２１ａ、チャネルストッパ導電体層３２の突出部３２ａ及び容量結合導電体層２９を同時に形成する。また、エミッタ電極２１及びチャネルストッパ導電体層３２の形成工程と同時又は別の工程で、エミッタ電極２１に接続されたエミッタ端子２３及び第１のトレンチ導電体１９に接続されたゲート端子２０を形成する。
次に、第２の絶縁層３０の上に金属等の導電材料を被着させ、これを所望パターンにエッチングすることによって複数の容量結合導電体層２９を形成する。この容量結合導電体層２９の形成と同時に、図４に示すエミッタ電極２１の鍔状突出部２１ａ及びチャネルストッパ導電体層３２の突出部３２ａを形成する。即ち、容量結合導電体層２９を形成する工程の前に、エミッタ電極２１の鍔状突出部２１ａを含む頂部よりも下の部分、及びチャネルストッパ導電体層３２の突出部３２ａを含む頂部よりも下の部分を予め形成し、しかる後に、エミッタ電極２１の下の部分及びチャネルストッパ導電体層３２の下の部分と第２の絶縁層３０との上に導電体層を形成し、この導電体層を所定パターンにエッチングすることによってエミッタ電極２１の鍔状突出部２１ａ、チャネルストッパ導電体層３２の突出部３２ａ及び容量結合導電体層２９を同時に形成する。また、エミッタ電極２１及びチャネルストッパ導電体層３２の形成工程と同時又は別の工程で、エミッタ電極２１に接続されたエミッタ端子２３及び第１のトレンチ導電体１９に接続されたゲート端子２０を形成する。
次に、図６（Ｄ）に示すように容量結合導電体層２９を覆う第３の絶縁層３１を設ける。第３の絶縁層３１は、容量結合導電体層２９のみでなく、エミッタ電極２１、チャネルストッパ導電体層３２を覆うように形成する。
次に、半導体基板１の他方の主面３にコレクタ電極２４を形成する。なお、コレクタ電極２４をエミッタ電極２１よりも先に形成すること、又はエミッタ電極２１と同時に形成することもできる。
図１のＩＧＢＴをオン状態にする時には、エミッタ端子２３とコレクタ端子２５との間に駆動電圧を印加し、エミッタ端子２３とゲート端子２０との間にゲート制御信号を印加する。駆動電圧の極性はコレクタ端子２５が正、エミッタ端子２３が負になるように決定される。ゲート端子２０にＩＧＢＴをオンにするための制御信号が印加されている時には、ｐ型ベース領域９の第１のトレンチ５に隣接する部分にｎチャネル層が発生し、コレクタ電極２４、ｐ+型コレクタ領域１１、ｎ型バッファ領域１２、ｎ-型ベース領域８、上記のｎチャネル層、ｎ+ 型エミッタ領域１０及びエミッタ電極２１の経路に電流が流れる。このオン状態時にはｎ-型ベース領域８で周知の伝導度変調が生じる。
ゲート端子２０にＩＧＢＴをオンにする制御信号が印加されていないオフ時には、ｐ型ベース領域９にチャネルが形成されないので、ｎ-型ベース領域８において伝導度変調が発生せず、ｎ-型ベース領域８とｐ型ベース領域９との間のｐｎ接合に基づく空乏層が生じる。ｎ-型ベース領域８の不純物濃度はｐ型ベース領域９の不純物濃度よりも低いので、ｐｎ接合の逆バイアスに基づく空乏層の大部分がｎ-ベース領域８側に広がり、第１のトレンチ５の相互間を埋めるように空乏層が発生する。この空乏層は第１のトレンチ５の働きで厚く生じるので、ＩＧＢＴの高耐圧化が達成される。また、このＩＧＢＴのオフ時のエミッタ電極２１とコレクタ電極２４との間の電圧はオン時よりも高くなる。ＩＧＢＴのオフ時において、チャネルストッパ領域１３及びチャネルストッパ導電体層３２の電位は、コレクタ電極２４の電位に近い値を有する。従って、エミッタ電極２１とチャネルストッパ導電体層３２との間の電位差は、エミッタ電極２１とコレクタ電極２４との間の電位差に近い値を有する。本発明に従う容量結合導電体層２９は、エミッタ電極２１とチャネルストッパ導電体層３２との間の電位差を分割する機能を有する。これにより、複数の第２のトレンチ導電体２７の電位及び第１〜第４の耐圧改善半導体領域１４〜１７の電位がエミッタ電極２１側からチャネルストッパ導電体層３２側に向って段階的に変化し、図１で破線で示すｎ-
型ベース領域８側に広がった空乏層３６を理想パターンに近づけることができる。
第２のトレンチ７及び第２のトレンチ導電体２７は、第１のトレンチ５及び第１のトレンチ導電体１９と同一又はほぼ同一の深さ（長さ）を有するので、第１のトレンチ５の近傍の厚い空乏層に連続性の良い外周部分（ｐｎ接合終端近傍部分）に至る空乏層を発生させることが可能になる。従来技術の欄で既に説明したように半導体基板１の外周部分６に第１のトレンチ５を有する中央部分４の空乏層に連続性の良い空乏層を形成する技術として、図１の第２のトレンチ７を設ける代わりに、第１のトレンチ５と同様な深さを有する深いｐ型ガードリングを設け技術がある。しかし、深いｐ型ガードリングを設けると、ｐ型ガードリングを形成するためのｐ型不純物の横方向拡散によってｐ型ガードリングの幅が広くなり、半導体基板１のサイズが大きく成る。これに対して、本実施例のように第２のトレンチ７を複数設ける場合には、複数の第２のトレンチ７の幅を比較的狭く形成できるので、従来の幅が広く且つ深いｐ型ガードリングを設ける場合よりは半導体基板１のサイズが小さくなる。また、従来の深いｐ型ガードリングを設ける場合にはｐ型不純物の拡散工程で半導体基板１の結晶劣化が生じるが、本実施例の第２のトレンチ７を設ける工程では半導体基板１の結晶劣化が実質的に生じない。
型ベース領域８側に広がった空乏層３６を理想パターンに近づけることができる。
第２のトレンチ７及び第２のトレンチ導電体２７は、第１のトレンチ５及び第１のトレンチ導電体１９と同一又はほぼ同一の深さ（長さ）を有するので、第１のトレンチ５の近傍の厚い空乏層に連続性の良い外周部分（ｐｎ接合終端近傍部分）に至る空乏層を発生させることが可能になる。従来技術の欄で既に説明したように半導体基板１の外周部分６に第１のトレンチ５を有する中央部分４の空乏層に連続性の良い空乏層を形成する技術として、図１の第２のトレンチ７を設ける代わりに、第１のトレンチ５と同様な深さを有する深いｐ型ガードリングを設け技術がある。しかし、深いｐ型ガードリングを設けると、ｐ型ガードリングを形成するためのｐ型不純物の横方向拡散によってｐ型ガードリングの幅が広くなり、半導体基板１のサイズが大きく成る。これに対して、本実施例のように第２のトレンチ７を複数設ける場合には、複数の第２のトレンチ７の幅を比較的狭く形成できるので、従来の幅が広く且つ深いｐ型ガードリングを設ける場合よりは半導体基板１のサイズが小さくなる。また、従来の深いｐ型ガードリングを設ける場合にはｐ型不純物の拡散工程で半導体基板１の結晶劣化が生じるが、本実施例の第２のトレンチ７を設ける工程では半導体基板１の結晶劣化が実質的に生じない。
本実施例は次の効果を有する。
（１） 本実施例の複数の第２のトレンチ導電体２７は、容量結合導電体層２９によって相互に結合されている。この結果、容量結合導電体層２９の位置、サイズを変えると、第２のトレンチ導電体２７の電位が変化する。従って、第２のトレンチ導電体２７の電位は、第２のトレンチ導電体２７の位置及びサイズの調整のみでなく、容量結合導電体層２９の位置、サイズの調整によって変化する。これは、ＩＧＢＴのオフ動作時の空乏層３６のパターン、及びｎ-型ベース領域８における電界分布の調整が容易なことを意味している。即ち、特許文献１では、図１の第２のトレンチ導電体２７に相当するものが半絶縁性抵抗を介して図１のエミッタ電極２１に相当するものに固定的に接続されている。従って、図１の第２のトレンチ導電体２７に相当するものの位置及びサイズの変更のみで第２のトレンチ導電体２７に相当するものの電位を調整しなければならず、理想的な空乏層及び電界分布を得るために困難を伴う。これに対して、本実施例では、サイズ及び位置の調整が可能な容量結合導電体層２９が設けられているので、耐圧向上させるための理想的な空乏層及び電界分布を容易に得ることができ、ＩＧＢＴの設計及び製造が容易になる。
（２） 第２のトレンチ導電体２７が断面形状でＴ字状に形成され、Ｔ字状の延長部分２７ｂを有しているので、容量結合導電体層２９と第２のトレンチ導電体２７との間に十分に大きい結合容量Ｃ1 を得ることができる。
（３） Ｔ字状の第２のトレンチ導電体２７の延長部分２７ｂのパターンは、エッチングによって決定されているので、この寸法を容易に調整できる。これにより、第２のトレンチ導電体２７と容量結合導電体層２９との結合容量Ｃ1 の調整を容易に達成できる。
（４） エミッタ電極２１に鍔状突出部２１ａが設けられ、その下に第２のトレンチ導電体２７の延長部２７ｂが設けられているので、エミッタ電極２１と第２のトレンチ導電体２７との間の容量結合を良好に達成できる。
（５） チャネルストッパ導電体層３２に突出部３２ａが設けられその下に第２のトレンチ導電体２７の延長部２７ｂが設けられているので、チャネルストッパ導電体層３２と第２のトレンチ導電体２７との容量結合を良好に達成できる。
（６） 容量結合導電体層２９とエミッタ電極２１の鍔状部分２１ａとチャネルストッパ導電体層３２の突出部３２ａとを同一の工程で形成するので、これ等を容易に形成できる。
（１） 本実施例の複数の第２のトレンチ導電体２７は、容量結合導電体層２９によって相互に結合されている。この結果、容量結合導電体層２９の位置、サイズを変えると、第２のトレンチ導電体２７の電位が変化する。従って、第２のトレンチ導電体２７の電位は、第２のトレンチ導電体２７の位置及びサイズの調整のみでなく、容量結合導電体層２９の位置、サイズの調整によって変化する。これは、ＩＧＢＴのオフ動作時の空乏層３６のパターン、及びｎ-型ベース領域８における電界分布の調整が容易なことを意味している。即ち、特許文献１では、図１の第２のトレンチ導電体２７に相当するものが半絶縁性抵抗を介して図１のエミッタ電極２１に相当するものに固定的に接続されている。従って、図１の第２のトレンチ導電体２７に相当するものの位置及びサイズの変更のみで第２のトレンチ導電体２７に相当するものの電位を調整しなければならず、理想的な空乏層及び電界分布を得るために困難を伴う。これに対して、本実施例では、サイズ及び位置の調整が可能な容量結合導電体層２９が設けられているので、耐圧向上させるための理想的な空乏層及び電界分布を容易に得ることができ、ＩＧＢＴの設計及び製造が容易になる。
（２） 第２のトレンチ導電体２７が断面形状でＴ字状に形成され、Ｔ字状の延長部分２７ｂを有しているので、容量結合導電体層２９と第２のトレンチ導電体２７との間に十分に大きい結合容量Ｃ1 を得ることができる。
（３） Ｔ字状の第２のトレンチ導電体２７の延長部分２７ｂのパターンは、エッチングによって決定されているので、この寸法を容易に調整できる。これにより、第２のトレンチ導電体２７と容量結合導電体層２９との結合容量Ｃ1 の調整を容易に達成できる。
（４） エミッタ電極２１に鍔状突出部２１ａが設けられ、その下に第２のトレンチ導電体２７の延長部２７ｂが設けられているので、エミッタ電極２１と第２のトレンチ導電体２７との間の容量結合を良好に達成できる。
（５） チャネルストッパ導電体層３２に突出部３２ａが設けられその下に第２のトレンチ導電体２７の延長部２７ｂが設けられているので、チャネルストッパ導電体層３２と第２のトレンチ導電体２７との容量結合を良好に達成できる。
（６） 容量結合導電体層２９とエミッタ電極２１の鍔状部分２１ａとチャネルストッパ導電体層３２の突出部３２ａとを同一の工程で形成するので、これ等を容易に形成できる。
次に、図７を参照して実施例２のＩＧＢＴを説明する。但し、図７及び後述する図８〜図１２において図１〜図６と実質的に同一の部分には同一の符号を付してその説明を省略する。
実施例２に従うＩＧＢＴは、図１の半導体基板１の中央部分４の第１のトレンチ５、ｎ+型エミッタ領域１０のパターンを図７に示すように変形し、その他は図１及び図２と実質的に同一に構成したものである。図７の半導体基板１ａは、格子状に変形された第１のトレンチ５ａと、島状に変形されたｎ+エミッタ領域１０ａと、ｎ+エミッタ領域１０ａの中央にその一部が露出するように変形されたｐ型ベース領域９ａとを有する。換言すれば、複数の島状のｎ+エミッタ領域１０ａを囲むように第１のトレンチ５ａが形成されている。格子状の第１のトレンチ５ａと環状の第２のトレンチ７との間にはｐ型ベース領域９ａが配置されている。
第１及び第２のトレンチ５ａ，７の中には、図１と同様に第１及び第２の絶縁膜１８，２６、第１及び第２のトレンチ導電体１９，２７が配置される。従って、図７の実施例２に従うＩＧＢＴによっても図１の実施例１のＩＧＢＴと同様な効果を得ることができる。
実施例３のＩＧＢＴは図１の第１のトレンチ５及びｎ型エミッタ領域１０のパターンを図８に示すように変形した他は図１及び図２と実質的に同一に形成したものである。図８の半導体基板１ｂは、互いに所定の間隔を有して規則的に配置されている平面形状正方向の複数の第１のトレンチ５ｂと、第１のトレンチ５ｂを囲むように配置された複数のｎ+型エミッタ領域１０ｂと、ｎ+型エミッタ領域１０ｂを囲むように配置された格子状のｐ型ベース領域９ｂとを有する。
図８の第１及び第２のトレンチ５ｂ，７の中には、図１と同様に第１及び第２の絶縁膜１８，２６、第１及び第２のトレンチ導電体１９，２７が配置される。従って、図８の実施例３によっても図１の実施例１と同一の効果を得ることができる。
実施例４のＩＧＢＴは、図１の第２のトレンチ７と第２のトレンチ導電体２７の断面形状を図９に示すように変形し、その他は図１と同一に形成したものである。図９の半導体基板１ｃに形成された第２のトレンチ７ａは半導体基板１ｃの深さ方向に向かって先細の断面形状を有し、第２のトレンチ導電体２７´も先細の断面形状を有する。従って、第１のトレンチ導電体２７´はその底部よりも幅広の頂部を有する。容量結合導電体層２９は第２のトレンチ導電体２７´の幅広の頂部に対向するように配置されている。この実施例４によっても、図１の実施例１と同様な効果を得ることができる。
なお、図９において直線的に先細となるように形成されているが、段階的に先細となるよう形成してもよい。
なお、図９において直線的に先細となるように形成されているが、段階的に先細となるよう形成してもよい。
実施例５のＩＧＢＴは、第２のトレンチ７の平面パターンを図１０に示すように変形した他は実施例１のＩＧＢＴと同様に形成したものである。図１０の半導体基板１ｄに形成された複数の第２のトレンチ７ｂが、第１のトレンチ５を含む半導体基板１ｄの中央部分４を囲むように形成されている点では実施例と同一である。しかし、環状の第２のトレンチ７ｂのそれぞれが複数の分割トレンチ７１の集まりによって形成されている。換言すれば複数の分割トレンチ７１を環状に配置することによって１つの第２のトレンチ７ｂが構成されている。複数の分割トレンチ７１の相互間７０にはｐ型ベース領域９の延長部分に相当するｐ型耐圧改善半導体領域１４´，１５´の一部が残在している。従って、図１０のｐ型ベース領域９と第１のｐ型耐圧改善半導体領域１４´とは相互間７０を介して連続している。また、第１のｐ型耐圧改善半導体領域１４´とこれよりも外側の第２のｐ型耐圧改善半導体領域１５´とは相互間７０を介して連続している。しかし、複数の分割トレンチ７１の相互間７０の幅は、この相互間７０に配置されている図１に示したｎ-型ベース領域８と同様な領域がＩＧＢＴのオフ時に空乏層で埋められるように比較的狭く決定されている。従って、図１０に示すように１つの第２のトレンチ７ｂが複数の分割トレンチ７１の集まりで構成されている場合であっても、実施例１の連続した第２のトレンチ７の場合と同様な効果が得られる。
なお、本願では、図１０において複数の分割トレンチ７１の相互間７０に破線で示されている中心線を境界にして、ｐ型ベース領域９とこれよりも外側の第１のｐ型耐圧改善半導体領域１４´とが区画され、また第１のｐ型耐圧改善半導体領域１４´とこれよりも外側の第２のｐ型耐圧改善半導体領域１５´とが区画されている。上記の破線で示されている中心線は第２のトレンチ７ｂと同一方向に延びている。
図１０では、分割トレンチ７１が平面形状で帯状に形成されているが、分割トレンチ７１を円形又は楕円形又は正方形等に変形することも可能である。また、図１０の第２のトレンチ７ｂ及びこの変形を図７，図８及び図９の実施例２，３，４のＩＧＢＴにも適用可能である。
なお、本願では、図１０において複数の分割トレンチ７１の相互間７０に破線で示されている中心線を境界にして、ｐ型ベース領域９とこれよりも外側の第１のｐ型耐圧改善半導体領域１４´とが区画され、また第１のｐ型耐圧改善半導体領域１４´とこれよりも外側の第２のｐ型耐圧改善半導体領域１５´とが区画されている。上記の破線で示されている中心線は第２のトレンチ７ｂと同一方向に延びている。
図１０では、分割トレンチ７１が平面形状で帯状に形成されているが、分割トレンチ７１を円形又は楕円形又は正方形等に変形することも可能である。また、図１０の第２のトレンチ７ｂ及びこの変形を図７，図８及び図９の実施例２，３，４のＩＧＢＴにも適用可能である。
図１１は実施例６に従う絶縁ゲート型電界効果トランジスタ（以下、単にＦＥＴと言う。）を示す。図１１のＦＥＴの半導体基板１ｅは、図１の半導体基板１からｎ型バッファ領域１２を省き且つｐ+型コレクタ領域１１の代りにｎ+型ドレイン領域１１´を設け、この他は図１と同一に構成したものに相当する。但し、図１はＩＧＢＴであり、図１１はＦＥＴであるので、図１のｎ-型ベース領域８、ｐ型ベース領域９、ｎ+型エミッタ領域１０、エミッタ電極２１、エミッタ端子２３、コレクタ電極２４、コレクタ端子２５を図１１では、ｎ-型ドリフト領域８´、ｐ型ボディ領域９´´、ｎ+型ソース領域１０´´、ソース電極２１´、ソース端子２３´、ドレイン電極２４´、ドレイン端子２５´と呼ぶことにする。
図１１のＦＥＴのオン駆動時には、ｎ + 型ドレイン領域１１´、ｎ-型ドリフト領域８´、ｐ型ボディ領域９´´に生じたｎチャネル、ｎ+型ソース領域１０´´の経路で電流が流れる。図１１のＦＥＴのオフ時には図１のＩＧＢＴと同様にｎ-型ドリフト領域８´とｐ型ボディ領域９´´との間のｐｎ接合の逆バイアスに基づく空乏層３６が第１及び第２のトレンチ５，７の相互間を埋めるように生じ、ＦＥＴの高耐圧化が達成される。従って、図１１の実施例６によっても図１の実施例１と同様な効果を得ることができる。
なお、図７，図８図、図９及び図１０の実施例２，３，４、５のＩＧＢＴを図１１と同様にＦＥＴに変形することができる。
なお、図７，図８図、図９及び図１０の実施例２，３，４、５のＩＧＢＴを図１１と同様にＦＥＴに変形することができる。
図１２の実施例７に従うＩＧＢＴは、図１から容量結合導電体層２９を省き、この他は図１と同一に形成したものである。この実施例７では、第２のトレンチ導電体２７の断面形状Ｔ字状の延長部分２７ｂが容量結合導電体として機能している。第２のトレンチ導電体２７の延長部分２７ｂの頂面は、挿入部分２７ａよりも幅広に形成され、相互に接近しているので、相互間が良好に容量結合される。
第２のトレンチ導電体２７の延長部分２７ｂは、実施例１と同様に形成され、この寸法を調整することが可能であるので、第２のトレンチ導電体２７の電位の調整を延長部分２７ｂが無いものよりは良好に達成できる。
なお、図７，図８図、図９、図１０及び図１１の実施例２，３，４、５、６のＩＧＢＴ又はＦＥＴにおいても、容量結合導電体層２９を省き、第２のトレンチ導電体２７の延長部分２７ｂのみを容量結合導電体とすることができる。
なお、図７，図８図、図９、図１０及び図１１の実施例２，３，４、５、６のＩＧＢＴ又はＦＥＴにおいても、容量結合導電体層２９を省き、第２のトレンチ導電体２７の延長部分２７ｂのみを容量結合導電体とすることができる。
本発明は上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１） 図１においてｎ-型ベース領域８の一部又はｎ型バッファ領域１２の一部又はこれ等の両方をコレクタ電極３に直接に接続することができる。
（２） 本発明をＩＧＢＴ，ＦＥＴ以外の例えば、ダイオード，サイリスタ等の半導体装置にも適用可能である。本発明をダイオードに適用する時には、図１の中央部分４のｐ型ベース領域９をアノード電極に接続し、ｎ-型ベース領域８又はｎ型バッファ領域１２をカソード電極に接続する。即ち、図１からｎ+型エミッタ領域１０とｐ+型コレクタ領域１１とを省くことによってダイオードが得られる。
（３） 第２のトレンチ導電体２７の延長部分２７ｂを省いた構成にすることができる。この場合においても、平面的に見て容量結合導電体層２９を第２のトレンチ導電体２７の頂面の一部に重なるように配置することが望ましい。
（４） ｎ+型チャネルストッパ領域１３及びチャネルストッパ導電体層３２を省いた構成にすることができる。
（５） エミッタ電極２１と最内周側の第２のトレンチ導電体２７との容量結合を良好に達成するために両者間に容量結合導電体層２９と同様な容量結合導電体層（フローティング電極層）を介在させることができる。同様に、最外周側の第２のトレンチ導電体２７とチャネルストッパ導電体層３２との間に容量結合導電体層２９と同様な容量結合導電体層（フローティング電極層）を介在させることができる。
（１） 図１においてｎ-型ベース領域８の一部又はｎ型バッファ領域１２の一部又はこれ等の両方をコレクタ電極３に直接に接続することができる。
（２） 本発明をＩＧＢＴ，ＦＥＴ以外の例えば、ダイオード，サイリスタ等の半導体装置にも適用可能である。本発明をダイオードに適用する時には、図１の中央部分４のｐ型ベース領域９をアノード電極に接続し、ｎ-型ベース領域８又はｎ型バッファ領域１２をカソード電極に接続する。即ち、図１からｎ+型エミッタ領域１０とｐ+型コレクタ領域１１とを省くことによってダイオードが得られる。
（３） 第２のトレンチ導電体２７の延長部分２７ｂを省いた構成にすることができる。この場合においても、平面的に見て容量結合導電体層２９を第２のトレンチ導電体２７の頂面の一部に重なるように配置することが望ましい。
（４） ｎ+型チャネルストッパ領域１３及びチャネルストッパ導電体層３２を省いた構成にすることができる。
（５） エミッタ電極２１と最内周側の第２のトレンチ導電体２７との容量結合を良好に達成するために両者間に容量結合導電体層２９と同様な容量結合導電体層（フローティング電極層）を介在させることができる。同様に、最外周側の第２のトレンチ導電体２７とチャネルストッパ導電体層３２との間に容量結合導電体層２９と同様な容量結合導電体層（フローティング電極層）を介在させることができる。
１ 半導体基板
２ 一方の主面
３ 他方の主面
４ 中央部分
５ 第１のトレンチ
６ 外周部分
７ 第２のトレンチ
８ ｎ-型ベース領域
９ ｐ型ベース領域
１０ ｎ+型エミッタ領域
１１ ｐ+型コレクタ領域
１２ ｎ型バッファ領域
１３ ｎ+型チャネルストッパ領域
１４、１５，１６，１７ ｐ+型耐圧改善半導体領域
１８ 第１の絶縁膜
１９ 第１のトレンチ導電体
２０ ゲート端子
２１ エミッタ電極
２４ コレクタ電極
２６ 第２の絶縁膜
２７ 第２のトレンチ導電体
２７ａ 挿入部分
２７ｂ 延長部分
２８ 第１の絶縁層
２９ 容量結合導電体層
３０ 第２の絶縁層
３１ 第３の絶縁層
３２ チャネルストッパ導電体層
２ 一方の主面
３ 他方の主面
４ 中央部分
５ 第１のトレンチ
６ 外周部分
７ 第２のトレンチ
８ ｎ-型ベース領域
９ ｐ型ベース領域
１０ ｎ+型エミッタ領域
１１ ｐ+型コレクタ領域
１２ ｎ型バッファ領域
１３ ｎ+型チャネルストッパ領域
１４、１５，１６，１７ ｐ+型耐圧改善半導体領域
１８ 第１の絶縁膜
１９ 第１のトレンチ導電体
２０ ゲート端子
２１ エミッタ電極
２４ コレクタ電極
２６ 第２の絶縁膜
２７ 第２のトレンチ導電体
２７ａ 挿入部分
２７ｂ 延長部分
２８ 第１の絶縁層
２９ 容量結合導電体層
３０ 第２の絶縁層
３１ 第３の絶縁層
３２ チャネルストッパ導電体層
Claims (7)
- 互いに対向する一方の主面と他方の主面とを有し、且つ前記一方の主面の中央部分から前記他方の主面に向かって延びている第１のトレンチと、前記一方の主面の中央部分を囲む外周部分から前記他方の主面に向かって延びており且つ前記中央部分を連続的又は非連続的に環状に囲んでいる複数の第２のトレンチとを有している半導体基板と、
前記第１及び第２のトレンチの先端側の一部を囲むように前記半導体基板の中に配置され且つ第１導電型を有している第１の半導体領域と、
前記半導体基板の前記一方の主面の前記中央部分と前記第１の半導体領域との間に形成され且つ前記第１のトレンチを囲むように配置され且つ前記第１のトレンチよりも浅い深さを有し且つ前記第１導電型と反対の第２導電型を有している第２の半導体領域と、
前記半導体基板の前記一方の主面の前記外周部分と前記第１の半導体領域との間に配置され且つ前記第２のトレンチよりも浅い深さを有し且つ前記半導体基板の外周端よりも内側に配置され且つ第２導電型を有している耐圧改善半導体領域と、
前記第１のトレンチの壁面に形成された第１の絶縁膜と、
前記第１のトレンチの中に配置され且つ前記第１の絶縁膜を介して前記第１のトレンチの壁面に対向している第１のトレンチ導電体と、
前記複数の第２のトレンチの壁面にそれぞれ配置された複数の第２の絶縁膜と、
前記複数の第２のトレンチの中にそれぞれ配置され且つそれぞれの第２の絶縁膜を介して前記複数の第２のトレンチの壁面にそれぞれ対向している複数の第２のトレンチ導電体と、
前記第２の半導体領域に直接に又は別の半導体領域を介して接続された第１の主電極と、
前記第１の半導体領域に直接に又は別の半導体領域を介して接続された第２の主電極と、
前記半導体基板の前記一方の主面の前記外周部分の上に配置された誘電体層と、
互いに隣り合う２つの前記第２のトレンチ導電体に対して前記誘電体層を介して容量結合されていると共に前記誘電体層を介して前記耐圧改善半導体領域に対しても容量結合されている複数の容量結合導電体層と、
を備え、
前記複数の第２のトレンチ導電体のそれぞれは、前記第２のトレンチの中に配置されている挿入部分と、前記挿入部分に結合され且つ前記半導体基板の前記一方の主面上に突出し且つ前記挿入部分よりも広い幅の頂面を有している延長部分とを備え、前記第２のトレンチ導電体の前記延長部分は前記誘電体に埋設されていることを特徴とするトレンチ構造半導体装置。 - 互いに対向する一方の主面と他方の主面とを有し、且つ前記一方の主面の中央部分から前記他方の主面に向かって延びている第１のトレンチと、前記一方の主面の中央部分を囲む外周部分から前記他方の主面に向かって延びており且つ前記中央部分を連続的又は非連続的に環状に囲んでいる複数の第２のトレンチとを有している半導体基板と、
前記第１及び第２のトレンチの先端側の一部を囲むように前記半導体基板の中に配置され且つ第１導電型を有している第１の半導体領域と、
前記半導体基板の前記一方の主面の前記中央部分と前記第１の半導体領域との間に形成され且つ前記第１のトレンチを囲むように配置され且つ前記第１のトレンチよりも浅い深さを有し且つ前記第１導電型と反対の第２導電型を有している第２の半導体領域と、
前記半導体基板の前記一方の主面の前記外周部分と前記第１の半導体領域との間に配置され且つ前記第２のトレンチよりも浅い深さを有し且つ前記半導体基板の外周端よりも内側に配置され且つ第２導電型を有している耐圧改善半導体領域と、
前記第１のトレンチの壁面に形成された第１の絶縁膜と、
前記第１のトレンチの中に配置され且つ前記第１の絶縁膜を介して前記第１のトレンチの壁面に対向している第１のトレンチ導電体と、
前記複数の第２のトレンチの壁面にそれぞれ配置された複数の第２の絶縁膜と、
前記複数の第２のトレンチの中にそれぞれ配置され且つそれぞれの第２の絶縁膜を介して前記複数の第２のトレンチの壁面にそれぞれ対向している複数の第２のトレンチ導電体と、
前記第２の半導体領域に直接に又は別の半導体領域を介して接続された第１の主電極と、
前記第１の半導体領域に直接に又は別の半導体領域を介して接続された第２の主電極と、
前記半導体基板の前記一方の主面の前記外周部分の上に配置された誘電体層と、
互いに隣り合う２つの前記第２のトレンチ導電体に対して前記誘電体層を介して容量結合されていると共に前記誘電体層を介して前記耐圧改善半導体領域に対しても容量結合されている複数の容量結合導電体層と、
を備え、
前記複数の第２のトレンチ導電体の内で最も前記第１の主電極に近い第２のトレンチ導電体は、前記第１の主電極に前記誘電体層を介して容量結合する延長部分を有し、前記延長部分の一部が平面的に見て前記第１の主電極に対して重なっていることを特徴とするトレンチ構造半導体装置。 - 更に、前記半導体基板の前記一方の主面の前記複数の第２のトレンチよりも外側において前記第１の半導体領域に電気的に接続された外周導電体を有し、
前記複数の第２のトレンチ導電体の内で最も外側の第２のトレンチ導電体は前記外周導電体に前記誘電体層を介して容量結合する延長部分を有し、前記延長部分の一部が平面的に見て前記外周導電体に対して重なっていることを特徴とする請求項１又は２記載のトレンチ構造半導体装置。 - 互いに対向する一方の主面と他方の主面とを有し、且つ前記一方の主面の中央部分から前記他方の主面に向かって延びている第１のトレンチと、前記一方の主面の中央部分を囲む外周部分から前記他方の主面に向かって延びており且つ前記中央部分を連続的又は非連続的に環状に囲んでいる複数の第２のトレンチとを有している半導体基板と、
前記第１及び第２のトレンチの先端側の一部を囲むように前記半導体基板の中に配置され且つ第１導電型を有している第１の半導体領域と、
前記半導体基板の前記一方の主面の前記中央部分と前記第１の半導体領域との間に形成され且つ前記第１のトレンチを囲むように配置され且つ前記第１のトレンチよりも浅い深さを有し且つ前記第１導電型と反対の第２導電型を有している第２の半導体領域と、
前記半導体基板の前記一方の主面の前記外周部分と前記第１の半導体領域との間に配置され且つ前記第２のトレンチよりも浅い深さを有し且つ前記半導体基板の外周端よりも内側に配置され且つ第２導電型を有している耐圧改善半導体領域と、
前記第１のトレンチの壁面に形成された第１の絶縁膜と、
前記第１のトレンチの中に配置され且つ前記第１の絶縁膜を介して前記第１のトレンチの壁面に対向している第１のトレンチ導電体と、
前記複数の第２のトレンチの壁面にそれぞれ配置された複数の第２の絶縁膜と、
前記複数の第２のトレンチの中にそれぞれ配置され且つそれぞれの第２の絶縁膜を介して前記複数の第２のトレンチの壁面にそれぞれ対向している複数の第２のトレンチ導電体と、
前記第２の半導体領域に直接に又は別の半導体領域を介して接続された第１の主電極と、
前記第１の半導体領域に直接に又は別の半導体領域を介して接続された第２の主電極と、
前記複数の第２のトレンチ導電体にそれぞれ連結され且つ前記複数の第２のトレンチ導電体の相互間を容量結合するために前記半導体基板の前記一方の主面から断面形状T字状に突出している複数の容量結合導電体と、
少なくとも前記複数の容量結合導電体の相互間及び前記複数の容量結合導電体と前記半導体基板との間に配置されている誘電体層と、
を備えていることを特徴とするトレンチ構造半導体装置。 - 更に、第３の半導体領域と制御端子とを有し、
前記第３の半導体領域は前記第１導電型を有し且つ前記第２の半導体領域の中に形成され且つ前記第１のトレンチに隣接配置され且つ前記第１の主電極に接続され、
前記制御端子は、前記第１の主電極と前記第２の主電極との間の電流通路を制御するものであって、前記第１のトレンチ導電体に接続されていることを特徴とする請求項１乃至４記載のいずれか１つに記載のトレンチ構造半導体装置。 - 更に、前記第１の半導体領域と前記半導体基板の前記他方の主面との間に第２導電型を有している第４の半導体領域を備えていることを特徴とする請求項５記載のトレンチ構造半導体装置。
- 互いに対向している一方の主面と他方の主面とを有し、且つ少なくとも、第１導電型の第１の半導体領域と前記第１の半導体領域に隣接配置され且つ前記一方の主面と前記第１の半導体領域との間に配置され且つその外周縁が前記一方の主面に露出し且つ第２導電型を有している第２の半導体領域とを含んでいる半導体基板を用意する工程と、
所望の素子を形成するために前記半導体基板の前記一方の主面の中央部分から前記第２の半導体領域を貫通して前記第１の半導体領域の途中まで伸びている第１のトレンチを形成する工程と、
前記半導体基板の前記一方の主面における前記中央部分を囲む外周部分から前記第２の半導体領域を貫通して前記第１の半導体領域の途中まで伸びており、且つ平面的に見て前記中央部分を連続的又は断続的に囲んでおり、且つ前記半導体基板の前記一方の主面の前記中央部分と外周端との間に所定の間隔を有して順次に配置されている複数の第２のトレンチを前記第１のトレンチと同時又は別に形成する工程と、
前記第１のトレンチの壁面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の形成と同時又は別に、前記複数の第２のトレンチ壁面に第２の絶縁膜をそれぞれ形成する工程と、
前記第２の絶縁膜の形成と同時又は別に、前記半導体基板の前記一方の主面の前記第２のトレンチを囲む領域に第１の誘電体層を形成する工程と、
前記第１のトレンチの中に第１のトレンチ導電体を形成する工程と、
前記第１のトレンチ導電体の形成と同時又は別に、前記複数の第２のトレンチの中に第２のトレンチ導電体をそれぞれ形成する工程と、
前記半導体基板の前記一方の主面の前記外周部分及び前記複数の第２のトレンチ導電体のそれぞれの上に誘電体層を形成する工程と、
互いに隣り合う２つの前記第２のトレンチ導電体に対して前記誘電体層を介して容量結合されていると共に前記耐圧改善半導体領域に対しても容量結合されている複数の容量結合導電体層を前記誘電体層の上に形成する工程と、
前記第２の半導体領域に直接に又は別の半導体領域を介して接続された第１の主電極を形成する工程と、
前記第１の半導体領域に直接に又は別の半導体領域を介して接続された第２の主電極を形成する工程と
を備え、
前記複数の第２のトレンチ導電体の内で最も前記第１の主電極に近い第２のトレンチ導電体に、前記第１の主電極に前記誘電体層を介して容量結合する延長部分を設け、該延長部分の一部を平面的に見て前記第１の主電極に対して重なる位置に形成することことを特徴するトレンチ構造半導体装置の製造方法。
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