KR20140073325A - 전력 반도체 소자 및 그 제조방법 - Google Patents

전력 반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR20140073325A
KR20140073325A KR1020120141454A KR20120141454A KR20140073325A KR 20140073325 A KR20140073325 A KR 20140073325A KR 1020120141454 A KR1020120141454 A KR 1020120141454A KR 20120141454 A KR20120141454 A KR 20120141454A KR 20140073325 A KR20140073325 A KR 20140073325A
Authority
KR
South Korea
Prior art keywords
layer
drift
conductivity type
channel
type
Prior art date
Application number
KR1020120141454A
Other languages
English (en)
Inventor
엄기주
서동수
장창수
송인혁
박재훈
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020120141454A priority Critical patent/KR20140073325A/ko
Priority to US13/874,038 priority patent/US9147757B2/en
Publication of KR20140073325A publication Critical patent/KR20140073325A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 제1 도전형의 드리프트층; 상기 드리프트층의 끝 부분의 상부에 형성되는 제2 도전형의 종단층; 상기 드리프트층의 끝부분의 측면에 형성되는 고농도의 제1 도전형의 채널정지층; 을 포함하는 전력 반도체 소자에 관한 것이다.

Description

전력 반도체 소자 및 그 제조방법{Power semiconductor device and method for manufacturing the same}
본 발명은 전력 반도체 소자 및 그 제조 방법에 관한 것이다.
절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor)란 게이트를 MOS(Metal Oxide Silicon)를 이용하여 제작하고, 후면에 p 형의 콜랙터층을 형성시킴으로써 바이폴라(bipolar)를 갖는 트랜지스터를 의미한다.
종래 전력용 MOSFET(Metal Oxide Silicon Field Emission Transistor)이 개발된 이후, MOSFET은 고속의 스위칭 특성이 요구되는 영역에서 사용되어 왔다.
하지만, MOSFET은 구조적 한계로 인해 높은 전압이 요구되는 영역에서는 바이폴라 트랜지스터(bipolar transistor), 싸이리스터(thyristor), GTO(Gate Turn-off Thyristors) 등이 사용되어 왔었다.
IGBT는 낮은 순방향 손실과 빠른 스위칭 스피드를 특징으로 하여, 기존의 싸이리스터(thyristor), 바이폴라 트랜지스터(bipolar transistor), MOSFET(Metal Oxide Silicon Field Emission Transistor) 등으로는 실현이 불가능하였던 분야를 대상으로 적용이 확대되어 가고 있는 추세이다.
IGBT의 동작 원리를 살펴보면, IGBT 소자가 온(on)된 경우에 양극(anode)에 음극(cathode)보다 높은 전압이 인가되고, 게이트 전극에 소자의 문턱 전압보다 높은 전압이 인가되면, 상기 게이트 전극의 하단에 위치하는 p형의 바디 영역의 표면의 극성이 역전되어 n형의 채널(channel)이 형성된다.
채널(channel)을 통해 드리프트(drift) 영역으로 주입된 전자 전류는 바이폴라 트랜지스터(bipolar transistor)의 베이스(base) 전류와 마찬가지로 IGBT 소자의 하부에 위치하는 고농도의 p형의 콜랙터층으로부터 정공(hole) 전류의 주입을 유도한다.
이러한 소수 캐리어(carrier)의 고농도 주입으로 인해 드리프트(drift) 영역에서의 전도도가 수십에서 수 백배 증가하는 전도도 변조(conductivity modulation)가 발생하게 된다.
MOSFET과 달리 전도도 변조로 인하여 드리프트 영역에서의 저항 성분이 매우 작아지므로, 매우 큰 고압에서의 응용이 가능하다.
음극으로 흐르는 전류는 채널을 통해 흐르는 전자 전류와 p형의 바디와 n형의 드리프트 영역의 접합을 통해 흐르는 정공 전류로 나누어진다.
IGBT는 기판의 구조상 양극과 음극 간의 pnp 구조이므로 MOSFET과 달리 다이오드(diode)가 내장되어 있지 않으므로 별도의 다이오드를 역 병렬로 연결해주어야 한다.
이러한 IGBT는 크게 내압(blocking voltage) 유지, 도통 손실의 감소 및 스위칭 속도의 증가를 주요 특성으로 한다.
대용량의 전력 반도체 소자일수록 더 많은 전류를 내기 위해 칩의 크기가 커지게 되고, 역 전압 영역을 커버하는 종단 영역의 사이즈가 커짐에 따라서 신뢰성 확보가 어려워지고 있다.
사용자들은 갈수록 더 높은 과도 상태를 견딜 수 있는 전력 반도체 소자를 요구하고 있는 실정이다.
이에 따라, 최근에 고신뢰성을 확보할 수 있는 전력 반도체 소자의 구조나 공정에 대해 많은 연구가 진행되고 있다.
하기의 선행기술문헌에 기재된 특허문헌 1은 반도체 소자의 다이오드에 관한 발명이다.
특허문헌 1에 기재된 발명은 본원 발명과 그 구성에 차이가 있고, 이러한 구성의 차이에 의해 본원 발명은 특허문헌 1에 개시된 발명보다 이질적 효과 또는 현저한 효과가 있다.
한국 특허공개공보 제1999-0085645호
따라서, 본 명세서는 신뢰성이 확보되는 전력 반도체 소자를 제공하는 것을 목적으로 한다.
구체적으로, 본 명세서는 내압(blocking voltage)을 유지하면서, 누설 전류의 흐름을 막을 수 있는 전력 반도체 소자를 제공하고자 한다.
본 발명의 일 실시 형태에 따른 전력 반도체 소자는 제1 도전형의 드리프트층; 상기 드리프트층의 끝 부분의 상부에 형성되는 제2 도전형의 종단층; 및 상기 드리프트층의 끝부분의 측면에 형성되는 고농도의 제1 도전형의 채널정지층; 을 포함할 수 있다.
상기 채널정지층의 깊이가 상기 종단층의 깊이보다 더 깊이 형성될 수 있다.
본 발명의 일 실시 형태에 따른 전력 반도체 소자는 상기 드리프트층의 끝 부분의 상기 종단층 및 상기 채널정지층을 덮는 형태로 형성되는 채널정지 금속층을 더 포함할 수 있다.
본 발명의 일 실시 형태에 따른 전력 반도체 소자는 상기 드리프트층의 하부에 형성되는 제2 도전형의 콜랙터층을 더 포함할 수 있다.
상기 채널정지 금속층과 상기 콜랙터층이 전기적으로 연결될 수 있다.
상기 제1 도전형은 n형을, 상기 제2 도전형은 p형일 수 있다.
본 발명의 일 실시 형태에 따른 전력 반도체 소자의 제조 방법은 상부에 산화층 및 제2 도전형의 전계제한링이 형성된 드리프트층을 마련하는 단계; 상기 드리프트층에 트랜치를 식각하는 단계; 상기 트랜치가 형성된 드리프트층의 끝 부분에 고농도의 제1 도전형의 불순물을 주입하여 채널정지층을 형성하는 단계; 상기 채널정지층이 형성된 드리프트층에 폴리실리콘층을 형성하는 단계; 및 상기 폴리실리콘층이 형성된 드리프트층의 상부에 제2 도전형의 불순물을 주입하여 종단층을 형성하는 단계; 를 포함할 수 있다.
상기 트랜치를 식각하는 단계는, 소자의 트랜치 게이트를 식각하는 공정과 함께 이루어질 수 있다.
상기 채널정지층의 깊이가 상기 종단층의 깊이보다 더 깊이 형성될 수 있다.
상기 종단층을 형성하는 단계를 수행한 후, 상기 드리프트층의 끝 부분의 상기 종단층 및 상기 채널정지층을 덮는 형태로 형성되는 채널정지 금속층을 형성하는 단계를 더 포함할 수 있다.
상기 채널정지 금속층을 형성하는 단계를 수행한 후, 상기 드리프트층의 하부에 형성되는 제2 도전형의 불순물을 주입하여 콜랙터층을 형성하는 단계를 더 포함할 수 있다.
상기 콜랙터층을 형성하는 단계를 수행한 후, 상기 채널정지 금속층과 상기 콜랙터층을 전기적으로 연결하는 단계를 더 포함할 수 있다.
상기 제1 도전형은 n형을, 상기 제2 도전형은 p형일 수 있다.
본 명세서의 개시에 의하여, 전술한 문제점이 해결된다.
구체적으로, 본 명세서의 개시에 의해, 종단층을 형성함으로써 내압이 유지되고, 드리프트층의 끝 부분의 상부에 채널정지층을 형성함으로써 공핍층의 확장에 의한 누설 전류를 막는 전력 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 전력 반도체 소자의 개략적인 단면도이다.
도 2는 본 발명의 일 실시 형태에 따른 전력 반도체 소자의 제조 공정을 나타낸 도면이다.
본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다.
또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 명세서에서 사용되는 기술적인 용어가 본 발명의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다.
또한, 본 발명에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서 상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다.
상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 발명의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 발명의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
전력용 스위치는 전력용 MOSFET, IGBT, 여러 형태의 싸이리스터 및 이와 유사한 것들 중 어느 하나에 의해 구현될 수 있다.
여기에 개시된 신규한 기술들 대부분은 IGBT를 기준으로 설명된다.
그러나 여기에서 개시된 본 발명의 여러 실시예들이 IGBT로 한정되는 것은 아니며, 예컨대 다이오드 외에도, 전력용 MOSFET과 여러 형태의 싸이리스터를 포함하는 다른 형태의 전력용 스위치 기술에도 대부분 적용될 수 있다.
더욱이, 본 발명의 여러 실시예들은 특정 p형 및 n형 영역을 포함하는 것으로 묘사된다.
그러나 여기에서 개시되는 여러 영역의 도전형이 반대인 소자에 대해서도 동일하게 적용될 수 있다는 것은 당연하다.
또, 여기서 사용되는 n형, p형은 제1 도전형 또는 제2 도전형이라고 정의될 수 있다. 한편, 제1 도전형, 제2 도전형은 상이한 도전형을 의미한다.
또, 일반적으로, '+'는 고농도로 도핑된 상태를 의미하고, '-'는 저농도로 도핑된 상태를 의미한다.
도 1은 본 발명의 일 실시 형태에 따른 전력 반도체 소자의 개략적인 단면도이다.
도 1을 참조하면, 본 발명의 일 실시 형태에 따른 전력 반도체 소자는 본 발명의 일 실시 형태에 따른 전력 반도체 소자는 n형의 드리프트층(10); 상기 드리프트층(10)의 끝 부분의 상부에 형성되는 p형의 종단층(20); 상기 드리프트층(10)의 끝부분의 측면에 형성되는 고농도의 n형의 채널정지층(30); 을 포함할 수 있다.
전력 반도체 소자의 이상적인 내압은 기본적으로 드리프트층(10)의 두께와 불순물의 농도에 의해 결정된다.
내압을 향상시키기 위해서는 두께를 증가시키고, 불순물의 농도를 감소시켜야 하는데 이럴 경우 전력 반도체 소자의 Vce(sat)이 증가하므로 조건의 적정화가 필요하다.
따라서, 소자의 가장자리에서의 전계 집중을 완화시켜 내압을 유지하기 위해 드리프트층(10)의 상부에 전계제한링(11)이 형성될 수 있다.
상기 전계제한링(11)은 p형의 불순물을 주입하여 형성될 수 있다.
상기 전계제한링(11)이 p형의 불순물을 주입하여 형성됨으로써, 소자의 작동 시에 드리프트층(10)에 형성되는 공핍층을 완만한 형상으로 변화되어 전계 집중이 완화되어 내압이 유지될 수 있다.
상기 전계제한링(11)의 개수나 배치 간격은 전력 반도체 소자의 내압 특성에 따라 설계될 수 있다.
상기 전계제한링(11)의 개수를 증가시킴으로써 전력 반도체 소자의 내압 특성이 향상될 수 있다.
다만, 전력 반도체 소자의 면적이 제한되므로, 이를 적절히 조절할 필요가 있다.
상기 드리프트층(10)의 끝 부분의 상부에는 p형의 종단층(20)이 형성될 수 있다.
상기 종단층(20)은 전력 반도체 소자의 활성 영역의 웰 영역과 동시에 형성될 수 있다.
상기 종단층(20)은 폴리실리콘층(13)이 형성되지 아니한 부분에 p형의 불순물을 주입함으로써 형성된다.
즉, 상기 종단층(20)이 형성됨으로써 상기 드리프트층(10)에 형성되는 공핍층이 완만한 형상으로 변화되어 전계 집중이 완화되어 내압이 유지될 수 있다.
다만, 상기 드리프트층(10)의 끝부분에 상기 종단층(20)이 형성되었기 때문에, 공핍층이 더욱 깊은 곳에 형성되고, 이에 따라 전력 반도체 소자의 절단면에 닿게 된다.
상기 공핍층이 상기 드리프트층(10)의 절단면에 닿게 되면, 전력 반도체 소자에서 누설 전류가 발생하여 신뢰성이 취약하게 된다.
그러므로, 이러한 종단층(20)이 형성됨으로써 공핍층이 상기 드리프트층(10)의 끝까지 뻗는 것을 막기 위해, 본 발명의 일 실시 형태에 따른 전력 반도체 소자는 상기 드리프트층(10)의 끝부분의 측면에 형성되는 고농도의 n형의 채널정지층(30)을 포함할 수 있다.
상기 채널정지층(30)은 고농도의 n형의 불순물을 주입하여 형성됨으로써, 상기 종단층(20)의 형성으로 더욱 깊은 곳으로 뻗는 공핍층이 전력 반도체 소자의 측면에 닿는 것을 방지할 수 있다.
상기 채널정지층(30)의 깊이가 상기 종단층(20)의 깊이보다 더 깊이 형성될 수 있다.
상기 종단층(20)이 형성됨에 따라서, 종단층(20)이 형성되지 않은 전력 반도체 소자에 비해서 공핍층의 깊이가 깊어진다.
그러므로, 상기 채널정지층(30)의 깊이가 상기 종단층(20)의 깊이보다 더 깊이 형성되는 경우, 상기 공핍층이 뻗어 상기 전력 반도체 소자의 측면에 닿는 것을 방지할 수 있다.
본 발명의 일 실시 형태에 따른 전력 반도체 소자는 상기 드리프트층(10)의 끝 부분의 상기 종단층(20) 및 상기 채널정지층(30)을 덮는 형태로 형성되는 채널정지 금속층(40)을 더 포함할 수 있다.
본 발명의 일 실시 형태에 따른 전력 반도체 소자는 상기 드리프트층(10)의 하부에 형성되는 제2 도전형의 콜랙터층(50)을 더 포함할 수 있다.
상기 콜랙터층(50)은 전력 반도체 소자의 동작 시에 상기 드리프트층(10)으로 정공(hole)을 제공하여 전도도 변조(conductivity modulation) 현상을 유도하여, 도통 손실을 급격히 감소시킬 수 있다.
상기 채널정지 금속층(40)과 상기 콜랙터층(50)이 전기적으로 연결될 수 있다.
상기 채널정지 금속층(40)과 상기 콜랙터층(50)이 전기적으로 연결됨으로써, 상기 채널정지 금속층(40)은 상기 콜랙터층(50)과 동 전위를 가지고 있을 수 있다.
즉, 상기 채널정지 금속층(40)이 상기 콜랙터층(50)과 동 전위를 가지고 있으므로, 공핍층의 확장을 막는 장벽 역할을 강화시킬 수 있다.
따라서, 공핍층의 확장에 의한 누설 전류를 막을 수 있는 장점이 있다.
도 2는 본 발명의 일 실시 형태에 따른 전력 반도체 소자의 제조 공정을 나타낸 도면이다.
도 2를 참조하면, 본 발명의 일 실시 형태에 따른 전력 반도체 소자의 제조 방법은 상부에 산화층(12) 및 제2 도전형의 전계제한링(11)이 형성된 드리프트층(10)을 마련하는 단계(S100); 상기 드리프트층(10)에 트랜치를 식각하는 단계(S110); 상기 트랜치가 형성된 드리프트층(10)의 끝 부분에 고농도의 제1 도전형의 불순물을 주입하여 채널정지층(30)을 형성하는 단계(S110); 상기 채널정지층(30)이 형성된 드리프트층(10)에 폴리실리콘층(13)을 형성하는 단계(S120); 및 상기 폴리실리콘층(13)이 형성된 드리프트층(10)의 상부에 제2 도전형의 불순물을 주입하여 종단층(20)을 형성하는 단계; 를 포함할 수 있다.
상기 트랜치를 식각하는 단계(S110)는, 전력 반도체 소자의 트랜치 게이트를 식각하는 공정과 함께 이루어질 수 있다.
종래 트랜치 게이트형의 절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor)의 제작 방법에 비교해 별도의 트랜치를 추가하는 공정이 필요가 없다.
따라서, 상기 트랜치를 식각하는 단계(S110)에 따른 추가적인 비용이 필요치 않다.
상기 채널정지층(30)의 깊이가 상기 종단층(20)의 깊이보다 더 깊이 형성될 수 있다.
상기 채널정지층(30)은 트랜치가 형성된 상기 드리프트층(10)의 측면에 고농도의 n형의 불순물을 주입함으로써 형성될 수 있다.
따라서, 상기 채널정지층(30)의 깊이는 상기 트랜치의 깊이에 의해 결정된다.
즉, 상기 채널정지층(30)을 형성하기 위해 n형 불순물을 상부면에 주입하게 되면 매우 작은 깊이에만 채널정지층(30)의 형성이 가능하다.
나아가, 후술할 종단층(20)의 깊이보다 더욱 깊이 채널정지층(30)을 형성하기 위해서는 n형 불순물의 주입에 필요한 시간과 비용이 매우 커지게 된다.
하지만, 상기 채널정지층(30)의 깊이가 상기 트랜치의 깊이에 의해 결정되므로, 단순한 식각 공정 및 n형 불순물을 주입하는 것만으로 상기 채널정지층(30)의 깊이를 상기 종단층(20)의 깊이보다 깊게 형설할 수 있게 된다.
일반적으로, 상기 트랜치와 소자의 트랜치 게이트는 함께 형성될 수 있으므로, 상기 채널정지층(30)의 깊이는 상기 트랜치 게이트와 동일할 수 있다.
하지만, 상기 채널정지층(30)은 상기 드리프트층(10)에 형성되는 공핍층의 확장을 막기 위한 것으로, 상기 공핍층이 형성되는 깊이보다 더 깊게 형성될 수 있다.
따라서, 상기 채널정지층(30)을 더욱 깊이 형성하기 위해, 추가적으로 상기 트랜치를 식각하는 공정을 추가할 수 있다.
상기 채널정지층(30)의 상부에 상기 종단층(20)이 형성될 수 있다.
상기 종단층(20)은 소자의 p형의 웰과 동시에 형성될 수 있다.
상기 종단층(20)은 상기 폴리실리콘층(13)이 형성되지 아니한 상기 드리프트층(10)의 상부 면에 p형의 불순물을 주입하여 형성될 수 있다.
상기 폴리실리콘(13)층이 형성되지 아니한 소자의 가장자리 부근에 상기 종단층(20)이 형성되어, 소자의 가장자리 부근의 공핍층이 더욱 깊이 뻗어나갈 수 있게 된다.
그러므로, 상기 채널정지층(30)을 형성하지 않는다면, 상기 공핍층이 전력 반도체 소자의 절단면에 닿아, 누설 전류가 발생하게 된다.
누설 전류가 발생함에 따라서, 전력 반도체 소자의 신뢰도는 감소하게 된다.
상기 종단층(20)을 형성하는 단계(S120)를 수행한 후, 상기 드리프트층(10)의 끝 부분의 상기 종단층(20) 및 상기 채널정지층(30)을 덮는 형태로 형성되는 채널정지 금속층(40)을 형성하는 단계(S130)를 더 포함할 수 있다.
상기 채널정지 금속층(40)은 게이트 금속층 또는 에미터 금속층을 형성시키는 공정과 동시에 이루어질 수 있다.
따라서, 별도의 마스킹 공정이나 패터닝 공정을 필요치 아니하므로, 추가적인 비용이 발생하지 않는다.
상기 채널정지 금속층(40)은 상기 트랜치를 채우며 형성될 수 있다.
상기 채널정지 금속층(40)은 상기 트랜치에 형성되므로, 상기 채널정지 금속층(40)과 상기 채널정지층(30)은 서로 접하게 된다.
또한, 상기 채널정지 금속층(40)은 일반적으로 증착에 의해 형성되므로, 상기 종단층(20)의 노출된 부분에 형성될 수 있다.
상기 채널정지 금속층(40)을 형성하는 단계(S130)를 수행한 후, 상기 드리프트층(10)의 하부에 형성되는 제2 도전형의 불순물을 주입하여 콜랙터층(50)을 형성하는 단계(S130)를 더 포함할 수 있다.
상기 콜랙터층(50)을 형성하는 단계(S130)를 수행한 후, 상기 채널정지 금속층(40)과 상기 콜랙터층(50)이 전기적으로 연결하는 단계(S140)를 더 포함할 수 있다.
상기 콜랙터층(50)과 상기 채널정지 금속층(40)을 전기적으로 연결하기 하는 연결부를 더 포함할 수 있다.
상기 콜랙터층(50)과 상기 채널정지 금속층(40)은 별도의 추가 공정 없이, 전력 반도체 소자를 절단하는 과정에서 상기 채널정지 금속층(40)이 절단면을 따라 변형이 일어나는 것을 이용하여 전기적으로 연결될 수 있다.
따라서, 상기 콜랙터층(50)과 상기 채널정지 금속층(40)은 별도의 추가적인 공정 없이 전기적으로 연결되어, 경제성을 확보할 수 있다.
또한, 이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속한다.
10: 드리프트층
11: 전계제한링
12: 절연층
13: 폴리실리콘층
14: 유전체층
20: 종단층
30: 채널정지층
40: 채널정지 금속층
50: 콜랙터층

Claims (13)

  1. 제1 도전형의 드리프트층;
    상기 드리프트층의 끝 부분의 상부에 형성되는 제2 도전형의 종단층; 및
    상기 드리프트층의 끝부분의 측면에 형성되는 고농도의 제1 도전형의 채널정지층; 을 포함하는 전력 반도체 소자.
  2. 제1항에 있어서,
    상기 채널정지층의 깊이가 상기 종단층의 깊이보다 더 깊이 형성되는 전력 반도체 소자.
  3. 제1항에 있어서,
    상기 드리프트층의 끝 부분의 상기 종단층 및 상기 채널정지층을 덮는 형태로 형성되는 채널정지 금속층을 더 포함하는 전력 반도체 소자.
  4. 제3항에 있어서,
    상기 드리프트층의 하부에 형성되는 제2 도전형의 콜랙터층을 더 포함하는 전력 반도체 소자.
  5. 제4항에 있어서,
    상기 채널정지 금속층과 상기 콜랙터층이 전기적으로 연결되는 전력 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 도전형은 n형, 상기 제2 도전형은 p형인 전력 반도체 소자.
  7. 상부에 산화층 및 제2 도전형의 전계제한링이 형성된 드리프트층을 마련하는 단계;
    상기 드리프트층에 트랜치를 식각하는 단계;
    상기 트랜치가 형성된 드리프트층의 끝 부분에 고농도의 제1 도전형의 불순물을 주입하여 채널정지층을 형성하는 단계;
    상기 채널정지층이 형성된 드리프트층에 폴리실리콘층을 형성하는 단계; 및
    상기 폴리실리콘층이 형성된 드리프트층의 상부에 제2 도전형의 불순물을 주입하여 종단층을 형성하는 단계; 를 포함하는 전력 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 트랜치를 식각하는 단계는,
    소자의 트랜치 게이트를 식각하는 공정과 함께 이루어지는 전력 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 채널정지층의 깊이가 상기 종단층의 깊이보다 더 깊이 형성되는 전력 반도체 소자의 제조 방법.
  10. 제7항에 있어서,
    상기 종단층을 형성하는 단계를 수행한 후,
    상기 드리프트층의 끝 부분의 상기 종단층 및 상기 채널정지층을 덮는 형태로 형성되는 채널정지 금속층을 형성하는 단계를 더 포함하는 전력 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 채널정지 금속층을 형성하는 단계를 수행한 후,
    상기 드리프트층의 하부에 형성되며, 제2 도전형의 불순물을 주입하여 콜랙터층을 형성하는 단계를 더 포함하는 전력 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 콜랙터층을 형성하는 단계를 수행한 후,
    상기 채널정지 금속층과 상기 콜랙터층을 전기적으로 연결하는 단계를 더 포함하는 전력 반도체 소자의 제조 방법.
  13. 제7항에 있어서,
    상기 제1 도전형은 n형, 상기 제2 도전형은 p형인 전력 반도체 소자의 제조 방법.
KR1020120141454A 2012-12-06 2012-12-06 전력 반도체 소자 및 그 제조방법 KR20140073325A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120141454A KR20140073325A (ko) 2012-12-06 2012-12-06 전력 반도체 소자 및 그 제조방법
US13/874,038 US9147757B2 (en) 2012-12-06 2013-04-30 Power semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120141454A KR20140073325A (ko) 2012-12-06 2012-12-06 전력 반도체 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20140073325A true KR20140073325A (ko) 2014-06-16

Family

ID=50880011

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120141454A KR20140073325A (ko) 2012-12-06 2012-12-06 전력 반도체 소자 및 그 제조방법

Country Status (2)

Country Link
US (1) US9147757B2 (ko)
KR (1) KR20140073325A (ko)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100263912B1 (ko) 1998-05-20 2000-09-01 김덕중 반도체 소자의 다이오드 및 그 제조방법
JP4422470B2 (ja) 2003-12-10 2010-02-24 トヨタ自動車株式会社 半導体装置
DE10358985B3 (de) * 2003-12-16 2005-05-19 Infineon Technologies Ag Halbleiterbauelement mit einem pn-Übergang und einer auf einer Oberfläche aufgebrachten Passivierungsschicht
JP4967236B2 (ja) * 2004-08-04 2012-07-04 富士電機株式会社 半導体素子
JP5050329B2 (ja) * 2005-08-26 2012-10-17 サンケン電気株式会社 トレンチ構造半導体装置及びその製造方法
CN102484131B (zh) 2009-08-28 2015-06-17 三垦电气株式会社 半导体装置
KR101049446B1 (ko) 2009-11-13 2011-07-15 (주) 트리노테크놀로지 전력 반도체 소자
US8264047B2 (en) * 2010-05-10 2012-09-11 Infineon Technologies Austria Ag Semiconductor component with a trench edge termination

Also Published As

Publication number Publication date
US20140159106A1 (en) 2014-06-12
US9147757B2 (en) 2015-09-29

Similar Documents

Publication Publication Date Title
JP5787853B2 (ja) 電力用半導体装置
US9082815B2 (en) Semiconductor device having carrier extraction in electric field alleviating layer
US20150187877A1 (en) Power semiconductor device
US10734506B2 (en) Semiconductor device and semiconductor device manufacturing method
US10490655B2 (en) Insulated gate bipolar transistor (IGBT) with high avalanche withstand
US11081574B2 (en) IGBT power device
CN112054051B (zh) 半导体装置
US9263560B2 (en) Power semiconductor device having reduced gate-collector capacitance
KR101422953B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR20140072729A (ko) 전력 반도체 소자 및 그 제조 방법
US20150144989A1 (en) Power semiconductor device and method of manufacturing the same
KR101452098B1 (ko) 전력 반도체 소자 및 그 제조 방법
US20150187922A1 (en) Power semiconductor device
US20150171198A1 (en) Power semiconductor device
US9209287B2 (en) Power semiconductor device
US20150144993A1 (en) Power semiconductor device
US20150187869A1 (en) Power semiconductor device
KR101452091B1 (ko) 전력 반도체 소자 및 그 제조 방법
US9147757B2 (en) Power semiconductor device and method for manufacturing the same
KR20150009328A (ko) 전력 반도체 소자
US20150144992A1 (en) Power semiconductor device
KR20140065246A (ko) 전력 반도체 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
E902 Notification of reason for refusal