JP4422470B2

JP4422470B2 - 半導体装置

Info

Publication number: JP4422470B2
Application number: JP2003412279A
Authority: JP
Inventors: 幸司堀田; 佐智子河路; 隆英杉山; 正則臼井
Original assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2003-12-10
Filing date: 2003-12-10
Publication date: 2010-02-24
Anticipated expiration: 2023-12-10
Also published as: JP2005175161A

Description

本発明は、半導体スイッチング素子部が形成されているセル領域と、そのセル領域を取囲む周辺領域とを備えた半導体装置に関する。特に、周辺領域に発生する電界集中を緩和して半導体装置を高耐圧化する技術に関する。あるいは周辺領域の高耐圧化を図るとともに、半導体装置のオン抵抗（あるいはオン電圧）を低減化する技術に関する。セル領域には、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)やＩＧＢＴ(Insulated Gate Bipolar Transistor)等の種々の半導体スイッチング素子が形成されている。

一般的な半導体装置では、半導体スイッチング素子が形成されているセル領域の周辺に耐圧を確保するための周辺領域が形成されている。その周辺領域には、典型的にはガードリング構造やＲＥＳＵＲＦ構造等の耐圧確保構造が形成されており、半導体装置がオフしたときに空乏層が周辺領域に広がるようにして半導体装置の耐圧を確保している。
図１０に、セル領域にＩＧＢＴが形成され、周辺領域にガードリング構造が形成されている半導体装置の要部断面図を示す。なお、セル領域Ａに形成されている半導体スイッチング素子は、通常は複数であるが説明を簡単にするためにそのうちの１つのみを図１０に示す。
図１０に示す半導体装置は、ｎ⁻型の低濃度半導体層１２６の主面側に半導体スイッチング素子部が形成されているセル領域Ａと、そのセル領域Ａの周辺であって低濃度半導体層１２６の主面側にガードリング構造１５０が形成されている周辺領域Ｂを有している。低濃度半導体層１２６の裏面側にはｐ^＋型のコレクタ領域１２２を介してコレクタ電極Ｃが接続されている。この例では、低濃度半導体層１２６とコレクタ領域１２２の間にｎ^＋型のバッファ領域１２４が介在しているＰＴ（Punch Through）型のＩＧＢＴが例示されている。

セル領域Ａの半導体スイッチング素子部は、低濃度半導体層１２６に接するｐ型のベース領域１３２と、そのベース領域１３２に接するとともに、低濃度半導体層１２６とはベース領域１３２によって隔てられているｎ^＋型のエミッタ領域１３４と、そのエミッタ領域１３４と低濃度半導体層１２６を隔てているベース領域１３２を貫通してゲート絶縁膜１４４を介してベース領域１３２に対向しているトレンチゲート電極１４２を備えている。エミッタ電極Ｅはエミッタ領域１３４に接するとともに、ベースコンタクト領域１３６を介してベース領域１３２にも接続している。

周辺領域Ｂのガードリング構造１５０は、狭義の意味ではセル領域Ａの最外周のベース領域１３２に接するｐ型の領域をガードリング１５２と称し、セル領域Ａを一巡して複数形成されているｐ型の領域をＦＬＲ(Field Limiting Ring)１５４と称するが、本明細書ではこのガードリング１５２とＦＬＲ１５４とを合わせてガードリング構造１５０と称する。
周辺領域Ｂの側面の主面側には、周辺領域Ｂを一巡するｎ^＋型のチャネルストッパ領域１６２が形成されている。このチャネルストッパ領域１６２は、低濃度半導体層１６２と同一導電型であるが、その不純物濃度は１桁以上高く形成されている。本明細書では、このガードリング構造１５０とチャネルストッパ領域１６２を合わして耐圧確保構造と称する。

この半導体装置のオン時には、コレクタ電極Ｃとトレンチゲート電極１４２に正電圧が印加され、エミッタ電極は０Ｖとなる。するとトレンチゲート電極１４２に対向するベース領域１３２内にｎ型の反転層が形成され、エミッタ領域１３４からその反転層を経由して低濃度半導体層１２６とバッファ領域１２４へ電子キャリアが注入される。一方、コレクタ領域１２２からは正孔キャリアがバッファ領域１２４を経由して低濃度半導体層１２６へ注入され、その結果、低濃度半導体層１２６内で伝導度変調が生じ低いオン電圧を実現する。

トレンチゲート電極１４２に印加する正電圧をオフすると、この半導体装置はオフ状態となる。このとき、低濃度半導体層１２６内に広がる空乏層の境界を図１０中に破線で示す。空乏層は、ベース領域１３２やガードリング構造１５０のｐ型の領域と、そのｐ型の領域と接するｎ型の低濃度半導体層１２６とのｐｎ接合界面から伸びて形成される。この空乏層の領域は、周辺領域Ｂの最外周のガードリング構造１５０よりさらに外側の領域において主面側へ向かって曲がるとともに（図中Ｄ）、場合によっては表面部に沿って周辺領域Ｂの側面Ｆに向かって形成される。この空乏層が周辺領域Ｂの側面Ｆまで達してしまうと、低濃度半導体層１２６内に形成される空乏層の領域が、それ以上広がることができなくなる。そこでこの空乏層が側面Ｆまで達するのを防止する目的で、チャネルストッパ領域１６２が設けられている。このチャネルストッパ領域１６２によって空乏層が周辺領域Ｂの側面Ｆにまで達するのを防止するため、高い逆バイアスが印加された場合など、低濃度半導体層１２６内に空乏層を広げることができるようになる。このチャネルストッパ領域１６２は、主面側からイオン注入等によって周辺領域Ｂの最外周の表面部に形成されているのが一般的である。実際には、主面からイオン注入してチャネルストッパ領域１６２を形成しておいてから、半導体ウェハをダイシングして側面Ｆを露出させている。

特許文献１には、半導体装置がオンの間に低濃度半導体層に注入された正孔キャリアが、半導体装置がオフした瞬間にエミッタ電極へスムーズに排出させる技術が記載されている。特許文献１の半導体装置は、半導体装置がオフする過渡的なタイミングにおいて、その半導体装置が破壊されるのを防止できるものの、半導体装置がオフしている間のいわゆるオフ耐圧（あるいはオフ耐量）を向上させることはできない。
特開２００２−２２２９５２号公報（その公報の図１参照）

近年、セル領域の高耐圧化、低オン抵抗化が進むにつれ、セル領域の面積を小さくすることが可能となっている。セル領域の面積が小さくなるにつれ、チップに占める周辺領域の面積が相対的に増加することになる。したがって、チップ全体の小型化を図るには、周辺領域の高耐圧化を図る必要がある。周辺領域において高耐圧化を図るには、半導体装置がオフしているときに、周辺領域の低濃度半導体層内に空乏層を広く広がることが肝要である。
本発明の一つの目的は、周辺領域の高耐圧化を目的とする。ひいては、チップ全体に占める周辺領域の面積を小さくすることを目的とする。また、周辺領域の高耐圧化によって周辺領域を小さくするとともに、半導体装置のオン抵抗（あるいはオン電圧）の低減化を他の一つの目的とする。

本発明はバイポーラ動作する半導体装置に有効である。本発明をバイポーラタイプに適用した半導体装置は、半導体スイッチング素子部が形成されているセル領域と、そのセル領域を取囲む周辺領域とを有している半導体装置であり、セル領域と周辺領域に共通に伸びる第１導電型の低濃度半導体層と、その低濃度半導体層の裏面側に形成された第２導電型のコレクタ層と、そのコレクタ層の裏面側に配置されたコレクタ電極を備えている。
前記セル領域は、前記低濃度半導体層の主面側において低濃度半導体層に接する第２導電型のベース領域と、そのベース領域に接するとともに、前記低濃度半導体層とはベース領域によって隔てられている第１導電型のエミッタ領域と、そのエミッタ領域と前記低濃度半導体層を隔てている前記ベース領域にゲート絶縁膜を介して対向しているゲート電極と、エミッタ領域とベース領域に接するエミッタ電極とを備えている。
前記周辺領域は、前記低濃度半導体層の主面側に形成された第１導電型の高濃度半導体領域を備えている。
本発明の半導体装置は、その高濃度半導体領域の主面直交方向の深さが、前記ベース領域の主面直交方向の深さよりも深いことを特徴としている。
上記のセル領域に形成される半導体スイッチング素子としては、例えばＩＧＢＴ（ＰＴ、ＮＰＴ、ＦＳ）やサイリスタ(ＧＴＯ、ＩＧＣＴ、ＭＣＴ、ＢＲＴ、ＥＳＴ)等が挙げられる。
低濃度半導体層とコレクタ領域の間に、高不純物濃度の第１導電型のバッファ領域が介在していてもよい。

上記のゲート電極の形状等は特に限定するものではなく、例えばトレンチタイプ、プレーナータイプ等が挙げられる。
周辺領域には、典型的にはガードリング構造、ＦＬＲ構造、ＲＥＳＵＲＦ構造、ＳＩＰＯＳ構造等が形成されている。

上記の半導体装置がオフすると、周辺領域の低濃度半導体層内には、耐圧確保構造と低濃度半導体層とのｐｎ接合界面から空乏層が伸びて形成される。従来構造のように、高濃度半導体領域が周辺領域の表面部にのみ形成されている場合は、この空乏層の領域が周辺領域の側面側において主面側へ向かって曲がるのを想定しなければならない。それに対し、本発明の高濃度半導体領域のようにボディ領域の深さよりも深く形成されていると、この曲線が緩やかになる。つまり、空乏層の領域がこの周辺領域の側面側において従来構造に比して広く形成される。したがって、保持し得る電位が増えるため耐圧は向上する。周辺領域が高耐圧化されることにより、周辺領域を小さくすることができる。

上記のバイポーラ動作の半導体装置において、周辺領域が高耐圧化されることで、その面積を小さくすることができる。周辺領域の面積を小さくすることで、セル領域に形成される半導体スイッチング素子部と周辺領域の側面との距離を短くすることができる。この距離が短くなったことで、従来構造では主電流の導通経路として活用できなかった周辺領域を利用することが可能となる。
即ち、バイポーラ動作の半導体装置においては、高濃度半導体領域に接するとともに、コレクタ電極と接続する第２導電型半導体領域が形成されていることが好ましい。なお、ここでいうコレクタ電極とは、実質的にコレクタ電極と同電位の電極であればよい。
上記の半導体装置によると、周辺領域の側面側の第２導電型半導体領域から低濃度半導体層内に少数キャリアが注入される。周辺領域が小さくなったことで、この少数キャリアはセル領域の半導体スイッチング素子部から注入される多数キャリアと伝導度変調を生じることが可能である。したがって、周辺領域を導通経路として利用することができるようになる。オン抵抗（あるいはオン電圧）を低減することができる。

上記のバイポーラ動作の半導体装置において、高濃度半導体領域が複数領域に分割されており、その高濃度半導体領域同士に挟まれた低濃度半導体層が、半導体装置のオフ時に実質完全空乏化されることが好ましい。
半導体装置のオフ時において、高濃度半導体領域同士に挟まれた低濃度半導体層が実質完全空乏化していると、この高濃度半導体領域は空乏層が周辺領域の側面に達するのを防止する機能は備えているとともに、半導体装置がオフした瞬間に低濃度半導体層に残存している多数キャリアを、その離間する間からコレクタ電極へ素早く排出することが可能となる。スイッチング特性を高速化することができる。

バイポーラ動作をする半導体装置において、半導体装置のオフ時に空乏層が低濃度半導体層内に広がる範囲の外側近傍に、低濃度半導体層の裏面が形成されていることをが好ましい。なお、ここでいう低濃度半導体層の裏面とは、バイポーラ動作の半導体装置では、コレクタ領域を介してコレクタ電極に接続する低濃度半導体層の接合面のことをいう。
従来から、この種の半導体装置の周辺領域の低濃度半導体層内において、空乏層が広がらない領域は電位を保持し得ない無効領域であった。無効領域ではあったが、敢えて排除する必要もないので、低濃度半導体層が形成されていた。
本発明では、周辺領域の高耐圧化にともなって、その周辺領域の小型化を実現し、その周辺領域を主電流の導通経路として利用可能にしている。したがって、無効領域であった箇所が主電流の導通経路となる。導通経路の距離は短いほうがオン抵抗の低減化につながるので、電位を保持し得ない無効領域を排除するのが好ましい。換言すると、本発明のように、周辺領域の高耐圧化にともなって、周辺領域が小型化されたことにより、無効領域を排除する有用性が生じたといえる。
上記の半導体装置では、その無効領域を切り欠くようにするとともに、バイポーラ動作の半導体装置ではその切り欠き面にコレクタ領域を介してコレクタ電極を接続している。
本発明では、この無効領域に対応する箇所を切り欠くことで、周辺領域の裏面や側面とセル領域との距離を短くすることができ、オン抵抗（あるいはオン電圧）を低減することができる。なお、空乏層が形成される範囲外を切り欠くように形成するために、耐圧が劣化することもない。

本発明によると、周辺領域の電位を保持する能力が向上するため、周辺領域を高耐圧化することができる。ひいては、チップ全体に占める周辺領域の面積を小さくすることができる。また、周辺領域の高耐圧化によって周辺領域を小さくするとともに、半導体装置のオン抵抗（あるいはオン電圧）を低減化することができる。

最初に実施例の主要な特徴を列記する。
（第１実施形態）耐圧確保構造がガードリング構造の場合は、そのガードリング構造の最外周のＦＬＲの主面と直交方向の深さよりも、チャネルストッパ領域の主面と直交方向の深さが深い。
（第２実施形態）チャネルストッパ領域が周辺領域の側面の全領域に形成されている。

図面を参照して以下に各実施例を詳細に説明する。なお、略同一の構成要素には同一符号を付して説明を省略する場合がある。
図１に、実施例１の半導体装置の要部断面図を示す。図１に示す半導体装置は、ｎ⁻型のシリコン単結晶からなる低濃度半導体層２６の主面側に半導体スイッチング素子部が形成されているセル領域Ａと、そのセル領域Ａの周辺であって低濃度半導体層２６の主面側にガードリング構造５０が形成されている周辺領域Ｂを有している。低濃度半導体層２６は、セル領域Ａと周辺領域Ｂに共通に伸びている。低濃度半導体層２６の裏面側にはｐ^＋型のシリコン単結晶からなるコレクタ領域２２を介してコレクタ電極Ｃが接続されている。コレクタ電極Ｃは、例えばスパッタリング蒸着法を用いてアルミニウム等が形成されている。なお、この例では、低濃度半導体層２６とコレクタ領域２２の間にｎ^＋型のシリコン単結晶からなるバッファ領域２４が介在しているＰＴ（Punch Through）型のＩＧＢＴが例示されている。

セル領域Ａの半導体スイッチング素子部は、低濃度半導体層２６に接するｐ型のベース領域３２と、そのベース領域３２に接するとともに、低濃度半導体層２６とはベース領域３２によって隔てられているｎ^＋型のエミッタ領域３４と、そのエミッタ領域３４と低濃度半導体層２６を隔てているベース領域３２を貫通してゲート絶縁膜４４を介してベース領域３２に対向しているトレンチゲート電極４２を備えている。ベース領域３２やエミッタ領域３４は、例えばイオン注入法によって形成される。ゲート絶縁膜４４は酸化シリコンであり、トレンチゲート電極はポリシリコンで形成されている。例えばアルミニウム等からなるソース電極Ｓがエミッタ領域３４と接するとともに、ｐ^＋型のベースコンタクト領域３６を介してベース領域１３２にも接続している。

周辺領域Ｂには、ガードリング構造５０が形成されている。ガードリング構造５０には、セル領域Ａのベース領域３２と接するｐ型のガードリング５２と、セル領域Ａを一巡して複数形成されているｐ型のＦＬＲ(Field Limiting Ring)５４が形成されている。ガードリング５２がセル領域Ａの最外周のベース領域３２と接していると、このベース領域３２の端部に集中し易い電界を緩和することができる。また、ガードリング５２内に形成されるトレンチゲート電極４２は、エミッタ領域３４と隣接していない。このトレンチゲート電極４２は、正孔キャリアの集中を抑制する効果がある。図１に示すＦＬＲ５４は２個で形成されているが、この数は特に限定するものではない。
周辺領域Ｂの側面の主面側には、周辺領域Ｂを一巡するｎ^＋型のチャネルストッパ領域６２が形成されている。このチャネルストッパ領域６２は、低濃度半導体層６２と同一導電型であるが、その不純物濃度は１桁以上高く形成されている。このチャネルストッパ領域６２の主面と直交方向の深さ（Ｌ２）が、ボディ領域３２の主面と直交方向の深さ（Ｌ１）よりも深く形成されている。

この半導体装置のオン時には、コレクタ電極Ｃとトレンチゲート電極４２に正電圧が印加され、エミッタ電極は０Ｖとなる。するとトレンチゲート電極４２に対向するベース領域３２内にｎ型の反転層が形成され、エミッタ領域３４からその反転層を経由して低濃度半導体層２６とバッファ領域２４へ電子キャリアが注入される。一方、コレクタ領域２２からは正孔キャリアがバッファ領域２４を経由して低濃度半導体層２６へ注入され、その結果、低濃度半導体層２６で伝導度変調が生じ低いオン電圧を実現する。

トレンチゲート電極４２に印加する正電圧をオフすると、この半導体装置はオフ状態となる。このとき、チャネルストッパ領域６２近傍に広がる空乏層の領域を図２に破線で示す。破線１１は実施例１の半導体装置で広がる空乏層の領域を示している。破線１２は、従来構造（チャネルストッパ領域６２の深さが浅い場合であり、図１０に示す従来構造の半導体装置に相当する）の場合を示している。
従来構造の場合、周辺領域Ｂの最外周のＦＬＲ５４よりさらに外側の領域において、空乏層は場合によって主面側へ向かって曲がるとともに、表面部に沿って周辺領域Ｂの側面に向かって伸びている。一方、本実施例の半導体装置では、この空乏層の領域の曲がりが鈍感になっている。これは、チャネルストッパ領域６２が主面と直交方向に深く形成されているからである。これにより、従来構造に比して、図示１３に示す箇所に空乏層の領域が広がっており、より電位を保持し得るために高耐圧化が可能となっている。このチャネルストッパ領域６２は、主面と直交方向に深く形成されてことが重要である。チャネルストッパ領域６２が深く形成されるほど、強い逆バイアスが印加された場合でも、周辺領域Ｂの側面側において、空乏層の領域を広く確保できる。したがって、周辺領域Ｂの最外周のＦＬＲ５４の深さよりも深いことが好ましく、より好ましくは、周辺領域Ｂの側面の全領域に形成されているのがよい。

従来のこの種の半導体装置では、周辺領域Ｂの高耐圧化を図ろうとすれば、例えばガードリング構造５０のＦＬＲ５４の数を増やすなどの対策が施される。したがって、周辺領域Ｂはますます横方向へ広く形成する必要が生じていた。
実施例１の半導体装置では、周辺領域Ｂを大きくする必要がない。実質的に同面積で高耐圧化を図ることができる。換言すれば、同等あるいはそれ以上の耐圧を維持しながら、周辺領域Ｂを小さくすることができる。

図３に実施例２の半導体装置の要部断面図を示す。実施例１では周辺領域ＢにＦＬＲ５４を構成していたのに対し、実施例２ではｐ型のトップ領域５６を形成している。いわゆるＲＥＳＵＲＦ構造が周辺領域Ｂに形成された例である。このトップ領域５６は、半導体装置がオフしたときにトップ領域５６と低濃度半導体層２６とのｐｎ接合界面から空乏層を広げることで、周辺領域Ｂで電位を保持し高耐圧化を図る技術である。したがって、実施例１のＦＬＲ５４と同様に、空乏層が低濃度半導体層２６内に伸びて形成され、その空乏層はトップ領域５６よりも側面側で主面側に曲がるとともにチャネルストッパ領域６２に達する。この例の場合でも、実施例１と同様にチャネルストッパ領域６２をベース領域３２よりも深く形成することが好ましい。周辺領域Ｂの側面側で空乏層を広げて、電位を保持することができる。さらに好ましくは、チャネルストッパ領域６２を周辺領域Ｂの側面の全領域に形成するのが好ましい。強い逆バイアスが印加された場合でも、周辺領域Ｂの側面側で空乏層の領域を広く形成することができる。

図４に実施例３の半導体装置の要部断面図を示す。実施例３では、周辺領域Ｂの側面の全領域にチャネルストッパ領域６３が形成されているとともに、そのチャネルストッパ領域６３に接するｐ^＋型の半導体領域２３が形成されている。この半導体領域２３は、チャネルストッパ領域６３よりもさらに側面側に形成されており、コレクタ領域２２と電気的に接続している。なお、本実施例では、チャネルストッパ領域６３がバッファ領域２４に接しているが、この例に限らずフローティングであっても良い。また半導体領域２３はコレクタ領域２２と接しなくてもよいが、コレクタ電極Ｃとは同電位であることが重要である。
本実施例では、チャネルストッパ領域６３が形成されていることで、周辺領域Ｂの側面とセル領域Ａまでの距離が、従来構造に比して狭くすることが可能となる。狭くすることで周辺領域Ｂの側面を主電流の導通経路として利用することが可能となっている。
したがって、本実施例では半導体装置がオンすると、周辺領域Ｂの側面に形成された半導体領域２３から正孔キャリアが低濃度半導体層２６に注入される（図中の矢印が正孔キャリアの流れを示す）。側面からも主電流を流すことができるために、オン抵抗（あるいはオン電圧）が低減化されている。

実施例３のチャネルストッパ領域６３と半導体領域２３を形成する場合、従来にない方法で製造することができる。その一例を簡単に説明する。
半導体ウェハ上にセル領域Ａの半導体スイッチング素子と、周辺領域Ｂのガードリング構造を形成した後に、周辺領域Ｂを通過してダイシングを行う。すると周辺領域Ｂの側面が露出する。
次に、このダイシング工程を実施した後に、例えば気相拡散によってその側面からリン等を導入してチャネルストッパ領域６３を形成する。
次に、例えばボロン等を気相拡散によって側面から導入して半導体領域２３を形成する。
ダイシング工程を実施した後に不純物の導入工程を実施することで、周辺領域Ｂの側面に容易に半導体領域を形成することができる。

また、上記以外の製造方法でチャネルストッパ領域６３と半導体領域２３を形成してもよい。
図５は、半導体ウェハ上にセル領域Ａの半導体スイッチング素子の一部と、周辺領域Ｂのガードリング構造を形成した後の周辺領域Ｂ近傍の要部断面図である。なお、以下で説明する工程は、セル領域Ａと周辺領域Ｂを形成するより先に実施しても構わない。
図６に示すように、周辺領域Ｂの所定の位置に、バッファ領域２４まで達するトレンチを形成し、周辺領域Ｂの一部を除去する。このトレンチは、例えばＲＩＥ法（Reactive Ion Etching）等によるエッチングによって形成してもよく、ハーフダイシング法等で形成してもよい。これにより、周辺領域Ｂの側面Ｊが露出する。
次に、図７に示すように、その露出した側面Ｊから、気相拡散法や斜めイオン注入法等によって、まずチャネルストッパ領域６３を形成する。次に、気相拡散法や斜めイオン注入法等によって、半導体領域２３を形成する。この製造方法を経て、図４に示す半導体装置を製造することができる。周辺領域Ｂの側面が露出しているため、不純物の導入を容易に実施することができ、周辺領域Ｂの側面に半導体領域を容易に製造することができる。

図８に示す半導体装置は、実施例３の変形例である。この半導体装置は、チャネルストッパ領域６４が複数領域に分割されている。なお、その離間する距離は、半導体装置がオフのときに、チャネルストッパ領域６４同士に挟まれた低濃度半導体層２６が実質的に完全空乏化する距離内である。上記の距離内で離間していると、このチャネルストッパ領域６４は、空乏層が周辺領域Ｂの側面に到達するのを防止する機能を損なうことがない。
本実施例の特徴は、半導体装置がオフしたときに、低濃度半導体層２６内に残存していた電子キャリアを、その離間する間から半導体領域２３を経由してコレクタ電極Ｃへと素早く排出することができる。したがって、スイッチング特性が高速化される。

離間するチャネルストッパ領域６４は次のようにして形成することができる。その一例を簡単に説明する。
まずチャネルストッパ領域６４を形成しようとする領域を、例えば次にＲＩＥ等のドライエッチング（異方性エッチング）によって低濃度半導体層２６内に所定の深さでトレンチを形成する。
次に、そのトレンチの底面から低濃度半導体層２６よりも高濃度の半導体領域を所定の高さまでエピタキシャル成長させる。このときの半導体領域の形成方法はエピタキシャル成長に限定されず、例えば、斜めイオン注入法、マルチエピタキシャル法、埋め込みエピタキシャル法によって形成することができる
次に、その高濃度の半導体領域上に低濃度半導体層２６と略同一の不純物濃度の半導体領域を積層する。この半導体領域の膜厚は極めて薄い。その膜厚が極めて薄い半導体領域上に低濃度半導体層２６よりも高濃度の半導体領域を再度積層する。
上記の工程を繰返してトレンチを埋め込むと、チャネルストッパ領域６４を複数分割した状態で形成することができる。

図９に示す半導体装置は、周辺領域Ｂの低濃度半導体層２６の一部が切り欠かれている例である。この切り欠き面Ｈに沿ってバッファ領域２４とコレクタ領域２２が形成されている。
この切り欠き面Ｈは、半導体装置がオフしたときに、ＦＬＲ５４と低濃度半導体層２６のｐｎ接合界面から広がる空乏層が広がる範囲よりも外側近傍に形成されている。空乏層が広がる範囲外は、電位を保持に寄与しない無効領域といえるため、この領域が切り欠かかれていても耐圧が劣化することはない。その一方で、この無効領域に対応する箇所を切り欠くことで、切り欠き面Ｈとセル領域との距離を短くすることができる。したがって、オン抵抗（あるいはオン電圧）を低減することができる。
なお、この切り欠き面Ｈは、その形状によらず、同様の作用効果を有するが、空乏層の領域に沿って形成されている場合、もっとも切り欠き面Ｈとセル領域の距離が短くなり、オン抵抗の低減にもっとも効果がある。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

実施例１の半導体装置の要部断面図を示す。従来構造と実施例１のチャネルストッパ領域近傍の空乏層の領域を示す。実施例２の半導体装置の要部断面図を示す。実施例３の半導体装置の要部断面図を示す。実施例３の半導体装置の製造方法の一例を示す（１）。実施例３の半導体装置の製造方法の一例を示す（２）。実施例３の半導体装置の製造方法の一例を示す（３）。実施例４の半導体装置の要部断面図を示す。実施例５の半導体装置の要部断面図を示す。従来構造の半導体装置の要部断面図を示す。

符号の説明

２２：コレクタ領域
２４：バッファ領域
２６：低濃度半導体層
３２：ベース領域
３４：エミッタ領域
３６：ベースコンタクト領域
４２：トレンチゲート電極
４４：ゲート絶縁膜
６２：チャネルストッパ領域

Claims

半導体スイッチング素子部が形成されているセル領域と、そのセル領域を取囲む周辺領域とを有している半導体装置であり、
セル領域と周辺領域に共通に伸びる第１導電型の低濃度半導体層と、
その低濃度半導体層の裏面側に形成された第２導電型のコレクタ層と、
そのコレクタ層の裏面側に配置されたコレクタ電極を備え、
(1) 前記セル領域は、
(1.1) 前記低濃度半導体層の主面側において低濃度半導体層に接する第２導電型のベース領域と、
(1.2) そのベース領域に接するとともに、前記低濃度半導体層とはベース領域によって隔てられている第１導電型のエミッタ領域と、
(1.3) そのエミッタ領域と前記低濃度半導体層を隔てている前記ベース領域にゲート絶縁膜を介して対向しているゲート電極と、
(1.4) エミッタ領域とベース領域に接するエミッタ電極とを備えており、
(2) 前記周辺領域は、
(2.1) 前記低濃度半導体層の主面側に形成された第１導電型の高濃度半導体領域と、
(2.2) 前記高濃度半導体領域に接するとともに、コレクタ電極と接続する第２導電型半導体領域とを備えており、
(2.3) 前記高濃度半導体領域の主面直交方向の深さが、前記ベース領域の主面直交方向の深さよりも深く形成されており、
(2.4) 前記高濃度半導体領域が複数領域に分割されており、その高濃度半導体領域同士に挟まれた低濃度半導体層が、半導体装置のオフ時に実質完全空乏化される、
ことを特徴とする半導体装置。
半導体装置のオフ時に空乏層が低濃度半導体層内に広がる範囲の外側近傍に、低濃度半導体層の裏面が形成されていることを特徴とする請求項１の半導体装置。