WO2024009590A1 - 半導体装置および半導体装置の製造方法 - Google Patents

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敦史 後田
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    • H01L29/861—Diodes
    • H01L29/868—PIN diodes

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing a semiconductor device.
  • Patent Document 1 discloses a semiconductor body, an insulating layer formed on the semiconductor body, a scribe line region, and an optically detectable pattern formed by a trench at a position laterally inward from the scribe line.
  • a semiconductor wafer comprising:
  • Patent Document 2 discloses a semiconductor device including an RC-IGBT (Reverse Conducting-Insulating Gate Bipolar Transistor).
  • RC-IGBT Reverse Conducting-Insulating Gate Bipolar Transistor
  • An embodiment of the present disclosure provides a semiconductor device and a method for manufacturing the same that can improve the precision of dicing from the main surface on the opposite side of the element structure.
  • an optically detectable mark region is formed on the second main surface (the main surface on the opposite side of the element structure) of the semiconductor chip.
  • this phrase includes a numerical value (form) that is equal to the numerical value (form) of the comparison target; It also includes a numerical error (form error) in the range of ⁇ 10% based on (form).
  • a numerical value that is equal to the numerical value (form) of the comparison target
  • a numerical error form error in the range of ⁇ 10% based on (form).
  • words such as “first”, “second”, “third”, etc. are used, but these are symbols attached to the name of each structure to clarify the order of explanation; It is not given for the purpose of limiting the name.
  • a semiconductor device 1A is an RC-IGBT semiconductor device (semiconductor switching device) having an RC-IGBT (Reverse Conducting - IGBT) integrally equipped with an IGBT (Insulated Gate Bipolar Transistor) and a diode. ).
  • the diode is a freewheeling diode for the IGBT.
  • the semiconductor device 1A includes a chip 2 having a hexahedral shape (specifically, a rectangular parallelepiped shape).
  • Chip 2 may also be referred to as a "semiconductor chip.”
  • the chip 2 has a single layer structure consisting of a silicon single crystal substrate (semiconductor substrate).
  • the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4. ing.
  • the first side surface 5A, the second side surface 5B, the third side surface 5C, and the fourth side surface 5D are respectively referred to as a "first end surface,” a "second end surface,” a “third end surface,” and a “fourth end surface.” Good too.
  • the first main surface 3 and the second main surface 4 are formed into a rectangular shape in a plan view (hereinafter simply referred to as "plan view") when viewed from the normal direction Z thereof.
  • the normal direction Z is also the thickness direction of the chip 2.
  • the first side face 5A and the second side face 5B extend in a first direction
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the active region 14 includes the IGBT region 6 and the diode region 15 in this embodiment.
  • the diode region 15 includes a boundary diode region 7 and an outer diode region 16.
  • the boundary diode region 7 includes a first region 8 having a relatively large first width in the second direction Y, and a second region 9 having a second width smaller than the first width in the second direction Y.
  • the first region 8 is provided on one side (the third side surface 5C side) in the first direction X as a portion that supports the terminal electrode.
  • the first region 8 may be referred to as a "pad region,” "wide region,” or "terminal support region.”
  • the first region 8 is located on a straight line that crosses the center of the first main surface 3 in the first direction X in plan view, and is provided in a square shape near the center of the third side surface 5C. .
  • the first width of the first region 8 may be 100 ⁇ m or more and 800 ⁇ m or less.
  • the first width is preferably 200 ⁇ m or more and 600 ⁇ m or less.
  • the first width is set in a range of 350 ⁇ m or more and 450 ⁇ m or less.
  • the second width of the second region 9 may be 0.1 ⁇ m or more and 500 ⁇ m or less.
  • the second width is preferably 100 ⁇ m or less.
  • the second width is 0.1 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 25 ⁇ m or less, 25 ⁇ m or more and 50 ⁇ m or less, 50 ⁇ m or more and 75 ⁇ m or less, and 75 ⁇ m or more. It may be set to a value belonging to any range of 100 ⁇ m or less.
  • the outer diode region 16 is provided so as to collectively surround the plurality of IGBT regions 6 and the boundary diode region 7.
  • the outer diode region 16 may have a rectangular ring shape that extends along the periphery of the chip 2 and surrounds the plurality of IGBT regions 6 and the boundary diode region 7.
  • the outer peripheral region 10 is a region in which impurities and the like that are not directly involved in the operation of the functional element are formed, and may be referred to as an "inactive region.”
  • a breakdown voltage holding structure or the like may be formed in the outer peripheral region 10 to improve the breakdown voltage of functional elements such as IGBTs and diodes.
  • the outer peripheral region 10 is provided at the peripheral edge of the chip 2 so as to collectively surround the plurality of IGBT regions 6, the boundary diode region 7, and the outer diode region 16.
  • the outer peripheral region 10 is provided in an annular shape (square annular shape) extending along the first to fourth side surfaces 5A to 5D.
  • the semiconductor device 1A includes an n-type (first conductivity type) drift region 11 formed inside the chip 2.
  • Drift region 11 is formed throughout the interior of chip 2 .
  • the chip 2 is made of an n-type semiconductor substrate (n-type semiconductor chip), and the drift region 11 is formed using the chip 2.
  • the semiconductor device 1A includes an n-type buffer region 12 formed in the surface layer portion of the second main surface 4.
  • the buffer region 12 is formed in a layered shape extending along the second main surface 4 over the entire second main surface 4 .
  • Buffer region 12 has a higher n-type impurity concentration than drift region 11 .
  • the presence or absence of the buffer area 12 is arbitrary, and a configuration without the buffer area 12 may be adopted.
  • the semiconductor device 1A includes a p-type (second conductivity type) collector region 13 formed in the surface layer portion of the second main surface 4.
  • the collector region 13 is formed in the surface layer portion of the buffer region 12 on the second main surface 4 side.
  • the collector region 13 is formed in a layered shape extending along the second main surface 4 over the entire second main surface 4 .
  • the collector region 13 is exposed from part of the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the first trench isolation structure 20A surrounds the first IGBT region 6A and partitions the first IGBT region 6A from the boundary diode region 7 and the outer diode region 16.
  • the first trench isolation structure 20A is formed into a polygonal ring shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the second trench isolation structure 20B surrounds the second IGBT region 6B and partitions the second IGBT region 6B from the boundary diode region 7 and the outer diode region 16.
  • the second trench isolation structure 20B is formed into a polygonal ring shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the plurality of trench isolation structures 20 each have a bent portion so as to partition the first region 8 and the second region 9 of the boundary diode region 7 in plan view.
  • each trench isolation structure 20 has a width less than the width of the second region 9 of the boundary diode region 7.
  • the width of each trench isolation structure 20 may be 0.5 ⁇ m or more and 5 ⁇ m or less.
  • the width of each trench isolation structure 20 is preferably 1 ⁇ m or more and 2.5 ⁇ m or less.
  • Each trench isolation structure 20 may have a depth of 1 ⁇ m or more and 20 ⁇ m or less.
  • the depth of each trench isolation structure 20 is preferably 4 ⁇ m or more and 10 ⁇ m or less.
  • Trench isolation structure 20 includes an isolation trench 21 , an isolation insulating film 22 , and an isolation buried electrode 23 .
  • the isolation trench 21 is dug down from the first main surface 3 toward the second main surface 4 and partitions the wall surface of the trench isolation structure 20.
  • the isolation insulating film 22 is formed in a film shape along the wall surface of the isolation trench 21 and defines a recess space within the isolation trench 21 .
  • the isolation insulating film 22 may include at least one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and an aluminum oxide film. It is preferable that the isolation insulating film 22 has a single layer structure consisting of a single insulating film. It is particularly preferable that the isolation insulating film 22 includes a silicon oxide film made of an oxide of the chip 2 .
  • the isolation buried electrode 23 is buried in the isolation trench 21 with the isolation insulating film 22 in between. Separate buried electrode 23 is made of conductive polysilicon in this embodiment. A gate potential is applied to the separated buried electrode 23.
  • the structure on the second IGBT region 6B side is almost the same as the structure on the first IGBT region 6A side. Specifically, the structure on the second IGBT region 6B side is line symmetrical with respect to the structure on the first IGBT region 6A side and the boundary diode region 7. Below, the structure of the first IGBT region 6A side will be explained. Regarding the description of the structure on the second IGBT region 6B side, the description of the structure on the first IGBT region 6A side is applied and will be omitted.
  • the semiconductor device 1A includes a p-type base region 25 formed in the surface layer portion of the first main surface 3 in the first IGBT region 6A.
  • Base region 25 may be referred to as a "body region” or a "channel region.”
  • the base region 25 is formed at a depth shallower than the trench isolation structure 20 and has a bottom portion located closer to the first main surface 3 than the bottom wall of the trench isolation structure 20 .
  • the base region 25 extends in a layered manner along the first main surface 3 and is connected to the inner peripheral wall of the trench isolation structure 20 .
  • the semiconductor device 1A includes a plurality of trench structures 30 formed on the first main surface 3 in the first IGBT region 6A.
  • a gate potential is applied to the plurality of trench structures 30 .
  • Trench structure 30 may be referred to as a "trench gate structure.”
  • a plurality of trench structures 30 penetrate base region 25 to reach drift region 11 .
  • the plurality of trench structures 30 are arranged at intervals in the first direction X in a plan view, and are each formed in a band shape extending in the second direction Y. That is, the plurality of trench structures 30 are arranged in stripes extending in the second direction Y.
  • the plurality of trench structures 30 each have a first end 30A on the boundary diode region 7 side and a second end 30B on the outer diode region 16 side in the longitudinal direction (second direction Y).
  • the first end 30A and the second end 30B are mechanically and electrically connected to the trench isolation structure 20.
  • the plurality of trench structures 30 together with the trench isolation structure 20 constitute one ladder-like trench gate structure.
  • the connection between trench structure 30 and trench isolation structure 20 may be considered as part of trench isolation structure 20 or may be considered as part of trench structure 30.
  • the plurality of trench structures 30 may be arranged in the first direction X at intervals of 0.5 ⁇ m or more and 5 ⁇ m or less.
  • the interval between the plurality of trench structures 30 is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the spacing between the plurality of trench structures 30 is less than the width of the second region 9 of the boundary diode region 7 .
  • Each trench structure 30 may have a width of 0.5 ⁇ m or more and 5 ⁇ m or less.
  • the width of each trench structure 30 is the width in a direction perpendicular to the direction in which each trench structure 30 extends.
  • the width of each trench structure 30 is preferably 1 ⁇ m or more and 2.5 ⁇ m or less.
  • the width of each trench structure 30 is less than the width of the second region 9 of the boundary diode region 7.
  • the width of each trench structure 30 is approximately equal to the width of trench isolation structure 20.
  • Each trench structure 30 may have a depth of 1 ⁇ m or more and 20 ⁇ m or less.
  • the depth of each trench structure 30 is preferably 4 ⁇ m or more and 10 ⁇ m or less.
  • the depth of each trench structure 30 is approximately equal to the depth of trench isolation structure 20.
  • the gate insulating film 32 is formed in a film shape along the wall surface of the gate trench 31, and defines a recess space within the gate trench 31.
  • the gate insulating film 32 may include at least one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and an aluminum oxide film.
  • the gate insulating film 32 has a single layer structure consisting of a single insulating film. It is particularly preferable that the gate insulating film 32 includes a silicon oxide film made of the oxide of the chip 2. In this embodiment, the gate insulating film 32 is made of the same insulating film as the isolation insulating film 22. Gate insulating film 32 is connected to isolation insulating film 22 at a communication portion between isolation trench 21 and gate trench 31 .
  • the gate buried electrode 33 is buried in the gate trench 31 with the gate insulating film 32 in between.
  • the gate buried electrode 33 is made of conductive polysilicon.
  • a gate potential is applied to the gate buried electrode 33.
  • the gate buried electrode 33 is connected to the separated buried electrode 23 at a communication portion between the separated trench 21 and the gate trench 31 .
  • the semiconductor device 1A includes a plurality of n-type emitter regions 35 formed in the surface layer of the base region 25.
  • the plurality of emitter regions 35 are arranged on both sides of the plurality of trench structures 30 and are each formed in a band shape extending along the plurality of trench structures 30 in plan view.
  • Each of the plurality of emitter regions 35 has a higher n-type impurity concentration than the drift region 11.
  • the semiconductor device 1A includes a plurality of n-type carrier storage regions 36 formed in a region immediately below the base region 25 within the chip 2.
  • the plurality of carrier storage regions 36 suppress the discharge of carriers (holes) to the base region 25 and promote accumulation of carriers (holes) in the region directly under the plurality of trench structures 30 .
  • the plurality of carrier storage regions 36 promotes lower on-resistance and lower on-voltage from the inside of the chip 2.
  • the plurality of carrier storage regions 36 are arranged on both sides of the plurality of trench structures 30 and are each formed in a band shape extending along the plurality of trench structures 30 in plan view.
  • a plurality of carrier storage regions 36 are each formed in a region between the bottom of the base region 25 and the bottom wall of the trench structure 30 in the thickness direction of the chip 2.
  • the plurality of carrier storage regions 36 are spaced apart from the bottom wall of the trench structure 30 toward the base region 25 .
  • the bottoms of the plurality of carrier storage regions 36 are preferably located closer to the bottom wall of the trench structure 30 than the middle part of the trench structure 30.
  • the plurality of carrier storage regions 36 have a higher n-type impurity concentration than the drift region 11.
  • the n-type impurity concentration of the plurality of carrier storage regions 36 is preferably lower than that of the emitter region 35.
  • the presence or absence of the carrier storage area 36 is optional. Therefore, a configuration without the carrier storage area 36 may be adopted.
  • the semiconductor device 1A includes a plurality of contact holes 37 formed in the first main surface 3 so as to expose the emitter region 35.
  • the plurality of contact holes 37 are formed on both sides of the plurality of trench structures 30 at intervals in the first direction X from the plurality of trench structures 30 .
  • the plurality of contact holes 37 may each be formed in a tapered shape in which the opening width narrows from the opening toward the bottom wall.
  • the plurality of contact holes 37 may be spaced apart from the bottom of the emitter region 35 toward the first main surface 3 so as not to reach the base region 25. Of course, the plurality of contact holes 37 may extend through the emitter region 35 to reach the base region 25.
  • the plurality of contact holes 37 are each formed in a band shape extending along the plurality of trench structures 30 in plan view. The plurality of contact holes 37 are shorter than the plurality of trench structures 30 in the longitudinal direction (second direction Y).
  • the semiconductor device 1A includes a plurality of p-type contact regions 38 formed in a region different from the plurality of emitter regions 35 in the surface layer portion of the base region 25.
  • the plurality of contact regions 38 are each formed in a band shape extending along the corresponding contact hole 37 in plan view.
  • the bottoms of the plurality of contact regions 38 are each formed in a region between the bottom wall of the corresponding contact hole 37 and the bottom of the base region 25 .
  • the plurality of contact regions 38 have a higher p-type impurity concentration than the base region 25.
  • the first IGBT region 6A includes a base region 25, a plurality of trench structures 30, a plurality of emitter regions 35, a plurality of carrier storage regions 36, a plurality of contact holes 37, and a plurality of contact regions 38.
  • the second IGBT region 6B like the first IGBT region 6A, includes a base region 25, a plurality of trench structures 30, a plurality of emitter regions 35, a plurality of carrier storage regions 36, a plurality of contact holes 37, and a plurality of contact regions 38. .
  • the semiconductor device 1A includes a main surface insulating film 39 that covers the first main surface 3.
  • Main surface insulating film 39 may include at least one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and an aluminum oxide film. It is preferable that the main surface insulating film 39 has a single layer structure consisting of a single insulating film. It is particularly preferable that the main surface insulating film 39 includes a silicon oxide film made of an oxide of the chip 2 . In this embodiment, the main surface insulating film 39 is made of the same insulating film as the gate insulating film 32.
  • the main surface insulating film 39 extends like a film along the first main surface 3 so as to cover the plurality of IGBT regions 6 , the boundary diode region 7 , the outer diode region 16 , and the outer peripheral region 10 .
  • the main surface insulating film 39 may be continuous with the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the main surface insulating film 39 covers the first main surface 3 so as to expose the plurality of trench isolation structures 20 and the plurality of trench structures 30.
  • main surface insulating film 39 is connected to isolation insulating film 22 and gate insulating film 32, and exposes isolation buried electrode 23 and gate buried electrode 33.
  • the semiconductor device 1A includes a gate wiring 40 arranged anywhere above the first main surface 3. Specifically, the gate wiring 40 is arranged in a film shape anywhere on the main surface insulating film 39. In this embodiment, the gate wiring 40 is made of a conductive polysilicon film. The gate wiring 40 is routed at least to the boundary diode region 7. In this embodiment, the gate wiring 40 is routed in an arbitrary layout in the boundary diode region 7 and the outer peripheral region 10.
  • the gate wiring 40 includes a pad wiring 41, a boundary wiring 42, a first outer wiring 43, and a second outer wiring 44.
  • the pad wiring 41 is arranged on the first region 8 of the boundary diode region 7 and has a relatively large first wiring width in the second direction Y.
  • the pad wiring 41 is formed into a rectangular shape in plan view.
  • the pad wiring 41 has a width in the second direction Y that is larger than the width of the boundary diode region 7 (the first width of the first region 8).
  • the pad wiring 41 is drawn out from above the boundary diode region 7 onto the plurality of trench isolation structures 20 adjacent to each other in the second direction Y.
  • the pad wiring 41 is drawn out from above the boundary diode region 7 to above the plurality of IGBT regions 6 so as to cover the first ends 30A of the plurality of trench structures 30. Thereby, the pad wiring 41 is mechanically and electrically connected to the separated buried electrode 23 and the plurality of gate buried electrodes 33, and transmits the gate potential to the separated buried electrode 23 and the gate buried electrode 33. In this embodiment, the pad wiring 41 is formed integrally with the separate buried electrode 23 and the plurality of gate buried electrodes 33.
  • the boundary wiring 42 is drawn out from the pad wiring 41 onto the second region 9 of the boundary diode region 7, and has a second wiring width smaller than the first wiring width of the pad wiring 41 in the second direction Y.
  • the boundary wiring 42 is formed in a band shape extending in the first direction X.
  • the boundary wiring 42 crosses the center of the chip 2 in this embodiment.
  • the boundary wiring 42 has a width in the second direction Y that is larger than the width of the boundary diode region 7 (the second width of the second region 9).
  • the boundary wiring 42 is drawn out from above the boundary diode region 7 onto the plurality of trench isolation structures 20 adjacent to each other in the second direction Y.
  • the boundary wiring 42 is drawn out from above the boundary diode region 7 to above the plurality of IGBT regions 6 so as to cover the first ends 30A of the plurality of trench structures 30. Thereby, the boundary wiring 42 is mechanically and electrically connected to the separated buried electrode 23 and the plurality of gate buried electrodes 33, and transmits the gate potential to the separated buried electrode 23 and the gate buried electrodes 33. In this embodiment, the boundary wiring 42 is formed integrally with the separate buried electrode 23 and the plurality of gate buried electrodes 33.
  • the first outer wiring 43 is drawn out from the pad wiring 41 onto the outer diode region 16 and is formed in a band shape extending along the first side surface 5A and the third side surface 5C.
  • the first outer wiring 43 may have a portion extending in a band shape along the fourth side surface 5D.
  • the first outer wiring 43 has a portion extending along the first side surface 5A and drawn out from above the outer diode region 16 onto the first trench isolation structure 20A.
  • the first outer wiring 43 also covers the second ends 30B of the plurality of trench structures 30 in the first IGBT region 6A.
  • the first outer wiring 43 is mechanically and electrically connected to the separated buried electrode 23 and the plurality of gate buried electrodes 33.
  • the first outer wiring 43 is formed integrally with the separate buried electrode 23 and the plurality of gate buried electrodes 33.
  • the first outer wiring 43 transmits the gate potential from the outer diode region 16 side to the separated buried electrode 23 and the gate buried electrode 33.
  • the second outer wiring 44 is drawn out from the pad wiring 41 onto the outer diode region 16 and is formed in a band shape extending along the second side surface 5B and the third side surface 5C.
  • the second outer wiring 44 may have a portion extending in a band shape along the fourth side surface 5D.
  • the second outer wiring 44 has a portion extending along the second side surface 5B and drawn out from above the outer diode region 16 onto the second trench isolation structure 20B.
  • the second outer wiring 44 also covers the second ends 30B of the plurality of trench structures 30 in the second IGBT region 6B.
  • the second outer wiring 44 is mechanically and electrically connected to the separated buried electrode 23 and the plurality of gate buried electrodes 33.
  • the second outer wiring 44 is formed integrally with the separate buried electrode 23 and the plurality of gate buried electrodes 33.
  • the second outer wiring 44 transmits the gate potential from the outer peripheral region 10 side to the separated buried electrode 23 and the gate buried electrode 33.
  • semiconductor device 1A includes an n-type boundary cathode region 45 formed in the surface layer of second main surface 4 in boundary diode region 7.
  • the boundary cathode region 45 is formed in a layered manner extending along the second main surface 4 .
  • Boundary cathode region 45 passes through collector region 13 so as to be connected to buffer region 12 and is exposed from second main surface 4 .
  • the boundary cathode region 45 has an n-type impurity concentration higher than the p-type impurity concentration of the collector region 13, and consists of a region in which the conductivity type of a part of the collector region 13 is replaced from the p-type to the n-type.
  • the boundary cathode region 45 preferably has a higher n-type impurity concentration than the drift region 11 (buffer region 12).
  • the boundary cathode region 45 is formed in a region sandwiched between the first trench isolation structure 20A and the second trench isolation structure 20B in plan view. That is, the boundary cathode region 45 is formed in a region sandwiched between the plurality of trench structures 30 on the first IGBT region 6A side and the plurality of trench structures 30 on the second IGBT region 6B side in plan view.
  • the boundary cathode region 45 connects the base region 25 of each IGBT region 6 in the direction along the second main surface 4 (second direction Y) so as not to face the base region 25 of each IGBT region 6 in the thickness direction of the chip 2. It is preferable that they are formed with a space between them.
  • the boundary cathode region 45 is formed at a distance from the plurality of trench structures 30 in the direction along the second main surface 4 (second direction Y) so as not to face the plurality of trench structures 30 in the thickness direction of the chip 2. It is particularly preferable that the In this embodiment, the boundary cathode region 45 includes a plurality of trench isolation structures in the direction along the second main surface 4 (second direction Y) so as not to face the plurality of trench isolation structures 20 in the thickness direction of the chip 2. 20 and are spaced apart from each other.
  • the boundary cathode region 45 has a width smaller than the width of the boundary diode region 7 in the second direction Y. Further, the boundary cathode region 45 is formed only in the boundary diode region 7 and not in the plurality of IGBT regions 6. Further, the boundary cathode region 45 is formed in the surface layer portion of the second main surface 4 so that a part of the collector region 13 remains within the boundary diode region 7 . That is, the semiconductor device 1A includes the collector region 13 formed in the boundary diode region 7.
  • the boundary cathode region 45 has a width smaller than the width of the gate wiring 40 (boundary wiring 42) in the second direction Y in plan view, and is located inward from the periphery of the gate wiring 40. It has a peripheral edge. That is, in cross-sectional view, the entire boundary cathode region 45 faces the gate wiring 40 in the thickness direction of the chip 2.
  • the boundary cathode region 45 may have a width larger than the width of the gate wiring 40 in a plan view, and a peripheral edge located outside the peripheral edge of the gate wiring 40.
  • the boundary cathode region 45 is formed in a band shape extending along the boundary diode region 7 in plan view. In other words, the boundary cathode region 45 extends along the direction in which the plurality of trench structures 30 are arranged.
  • the boundary cathode region 45 faces the gate wiring 40 in the thickness direction of the chip 2. Specifically, the boundary cathode region 45 faces the pad wiring 41 and the boundary wiring 42 in the thickness direction of the chip 2.
  • the boundary cathode region 45 includes a first cathode region 46 formed in the first region 8 of the boundary diode region 7 and a second cathode region 46 formed in the second region 9 of the boundary diode region 7. Contains 47.
  • the first cathode region 46 has a relatively large first cathode width in the second direction Y, and faces the pad wiring 41 in the thickness direction of the chip 2.
  • the first cathode region 46 is formed into a rectangular shape in plan view.
  • the first cathode region 46 has a first cathode width that is less than or equal to the first wiring width of the pad wiring 41 (more preferably less than the first wiring width).
  • the first cathode region 46 has a first cathode width that is less than or equal to the first width (specifically, less than the first width) of the first region 8 of the boundary diode region 7 . That is, the first cathode region 46 has a planar area that is less than or equal to the planar area of the first region 8 (specifically, less than the planar area of the first region 8).
  • the first cathode region 46 preferably has a first cathode width that is 1/10 or more of the first width.
  • the second cathode region 47 has a second cathode width smaller than the first cathode width of the first cathode region 46 in the second direction Y, and extends from the first cathode region 46 toward the second region 9 of the boundary diode region 7. It is pulled out in a strip.
  • the second cathode region 47 faces the boundary wiring 42 in the thickness direction of the chip 2.
  • the second cathode region 47 has a second cathode width that is less than or equal to the second wiring width of the boundary wiring 42 (more preferably less than the second wiring width).
  • the second cathode region 47 has a second cathode width that is equal to or less than the second width (specifically less than the second width) of the second region 9 of the boundary diode region 7 . That is, the second cathode region 47 has a planar area that is less than or equal to the planar area of the second region 9 (specifically, less than the planar area of the second region 9).
  • the second cathode region 47 preferably has a second cathode width that is 1/10 or more of the second width.
  • the semiconductor device 1A includes a p-type boundary well region 50 formed in the surface layer of the first main surface 3 in the boundary diode region 7.
  • Boundary well region 50 may be referred to as a "boundary anode region.”
  • Boundary well region 50 has a higher p-type impurity concentration than base regions 25 in this embodiment.
  • the boundary well region 50 may have a lower p-type impurity concentration than the plurality of base regions 25.
  • the boundary well region 50 is formed in a layer shape extending along the first main surface 3 and is exposed from the first main surface 3.
  • Boundary well region 50 is formed in a region sandwiched between first trench isolation structure 20A and second trench isolation structure 20B. That is, the boundary well region 50 is formed in a region sandwiched between the plurality of trench structures 30 on the first IGBT region 6A side and the plurality of trench structures 30 on the second IGBT region 6B side.
  • the boundary well region 50 is formed deeper than the plurality of base regions 25 and is connected to the plurality of trench isolation structures 20. Specifically, the boundary well region 50 is formed deeper than the plurality of trench isolation structures 20 (the plurality of trench structures 30) and has a portion that covers the bottom walls of the plurality of trench isolation structures 20.
  • the boundary well region 50 has a width larger than the width of the boundary diode region 7 in the second direction Y, and is drawn out from the boundary diode region 7 into each IGBT region 6.
  • the boundary well region 50 has a width larger than the width of the gate wiring 40 in the second direction Y, and has a peripheral edge that extends outward from the peripheral edge of the gate wiring 40 (toward the inner side of each IGBT region 6). It is preferable to have the following.
  • Boundary well region 50 has a portion that traverses trench isolation structures 20 and covers the bottom walls of trench structures 30 .
  • the boundary well region 50 covers the sidewalls of the trench isolation structure 20 and the sidewalls of the plurality of trench structures 30 in each IGBT region 6 and is connected to each base region 25 in the surface layer portion of the first main surface 3. Boundary well region 50 is electrically connected to base region 25 and emitter region 35 within each IGBT region 6 .
  • the depth of the boundary well region 50 may be greater than or equal to 1 ⁇ m and less than or equal to 20 ⁇ m.
  • the depth of the boundary well region 50 is preferably 5 ⁇ m or more and 10 ⁇ m or less.
  • the boundary well region 50 faces the boundary cathode region 45 in the thickness direction of the chip 2. Specifically, the boundary well region 50 has a width greater than the width of the boundary cathode region 45 in the second direction Y, and has a portion (inner portion) facing the boundary cathode region 45 in the thickness direction of the chip 2. , and a portion (periphery) facing the collector region 13 in the thickness direction of the chip 2 .
  • the boundary well region 50 faces the collector region 13 and the boundary cathode region 45 in a portion located within the boundary diode region 7 , and faces the collector region 13 in a portion located within each IGBT region 6 . There is. That is, the boundary well region 50 has a portion facing the collector region 13 in each IGBT region 6 and the boundary diode region 7. The boundary well region 50 preferably faces the entire boundary cathode region 45 in cross-sectional view.
  • the boundary well region 50 is formed in a band shape extending along the boundary diode region 7 in plan view. In other words, the boundary well region 50 extends along the direction in which the plurality of trench structures 30 are arranged.
  • the boundary well region 50 faces the gate wiring 40 and the boundary cathode region 45 in the thickness direction of the chip 2. Specifically, the boundary well region 50 faces the pad wiring 41 and the boundary wiring 42 in the thickness direction of the chip 2, and faces the first cathode region 46 and the second cathode region 47 in the thickness direction of the chip 2. ing.
  • the boundary well region 50 includes a first well region 51 formed in the first region 8 of the boundary diode region 7 and a second well region formed in the second region 9 of the boundary diode region 7. Contains 52.
  • the first well region 51 has a relatively large first well width in the second direction Y, and faces the pad wiring 41 and the first cathode region 46 in the thickness direction of the chip 2.
  • the first well region 51 is formed into a rectangular shape in plan view.
  • the first well region 51 has a first well width that is equal to or larger than the first cathode width of the first cathode region 46 (more preferably larger than the first cathode width).
  • the first well region 51 preferably faces the entire first cathode region 46 in the thickness direction of the chip 2 in a cross-sectional view. It is particularly preferable that the first well region 51 has a planar area larger than or equal to the planar area of the first cathode region 46 (more preferably larger than the planar area of the first cathode region 46).
  • the first well region 51 preferably has a first well width that is greater than or equal to the first wiring width of the pad wiring 41 (more preferably a first well width that is larger than the first wiring width).
  • the first well region 51 preferably faces the entire area of the pad wiring 41 in the thickness direction of the chip 2 in a cross-sectional view. It is particularly preferable that the first well region 51 has a planar area larger than or equal to the planar area of the pad wiring 41 (more preferably larger than the planar area of the pad wiring 41).
  • the first well region 51 has a first well width that is equal to or larger than the first width of the first region 8 of the boundary diode region 7 (more preferably larger than the first width). It is particularly preferable that the first well region 51 has a planar area equal to or larger than the planar area of the first region 8 (more preferably larger than the planar area of the first region 8).
  • the first well width is preferably at most twice the first width (more preferably at most 1.5 times the first width).
  • the second well region 52 is drawn out in a strip shape from the first well region 51 toward the second region 9 of the boundary diode region 7, and has a second well region smaller than the first well width of the first well region 51 in the second direction Y. It has a well width.
  • the second well region 52 faces the boundary wiring 42 and the second cathode region 47 in the thickness direction of the chip 2.
  • the second well region 52 is located on a straight line that crosses the center of the first main surface 3 in the first direction X.
  • the second well region 52 includes a region on one side (the third side surface 5C side) in the first direction 4th side surface 5D side) and extends in a band shape.
  • the second well region 52 has a second well width that is equal to or larger than the second cathode width of the second cathode region 47 (more preferably larger than the second cathode width).
  • the second well region 52 preferably faces the entire second cathode region 47 in the thickness direction of the chip 2 in a cross-sectional view. It is particularly preferable that the second well region 52 has a planar area that is greater than or equal to the planar area of the second cathode region 47 (more preferably larger than the planar area of the second cathode region 47).
  • the second well region 52 has a second well width that is equal to or larger than the second wiring width of the boundary wiring 42 (more preferably larger than the second wiring width).
  • the second well region 52 preferably faces the entire boundary wiring 42 in the thickness direction of the chip 2 in a cross-sectional view. It is particularly preferable that the second well region 52 has a planar area equal to or larger than the planar area of the boundary wiring 42 (more preferably larger than the planar area of the boundary wiring 42).
  • the second well region 52 has a second well width that is equal to or larger than (more preferably larger than) the second width of the second region 9 of the boundary diode region 7. It is particularly preferable that the second well region 52 has a planar area equal to or larger than the planar area of the second region 9 (more preferably larger than the planar area of the second region 9).
  • the second well width is preferably at most twice the second width (more preferably at most 1.5 times the second width).
  • the semiconductor device 1A includes an n-type outer cathode region 55 formed in the surface layer portion of the second main surface 4 in the outer diode region 16.
  • the outer cathode region 55 is formed in a layered shape extending along the second main surface 4 .
  • the outer cathode region 55 passes through the collector region 13 so as to be connected to the buffer region 12 and is exposed from the second main surface 4 .
  • the outer cathode region 55 has an n-type impurity concentration higher than the p-type impurity concentration of the collector region 13, and is a region in which the conductivity type of a part of the collector region 13 is replaced from the p-type to the n-type. It is preferable that the outer cathode region 55 has a higher n-type impurity concentration than the drift region 11 (buffer region 12).
  • the n-type impurity concentration of outer cathode region 55 is preferably approximately equal to the n-type impurity concentration of boundary cathode region 45 .
  • the outer cathode region 55 is formed spaced inward from the periphery of the second main surface 4 (first to fourth side surfaces 5A to 5D).
  • the outer cathode region 55 is formed in a band shape extending along the plurality of IGBT regions 6 in plan view.
  • the outer cathode region 55 is formed in an annular shape surrounding the plurality of IGBT regions 6 in plan view.
  • the outer cathode region 55 is formed in an annular shape (quadrangular annular shape) having four sides parallel to the periphery of the second main surface 4 .
  • the outer cathode region 55 is formed at intervals from the base region 25 of each IGBT region 6 toward the periphery of the chip 2 so as not to face the base region 25 of each IGBT region 6 at least in the thickness direction of the chip 2.
  • the outer cathode region 55 is formed at intervals from the plurality of trench structures 30 toward the periphery of the chip 2 so as not to face the plurality of trench structures 30 in the thickness direction of the chip 2.
  • the outer cathode region 55 is formed at a distance from the plurality of trench isolation structures 20 toward the periphery of the chip 2 so as not to face the plurality of trench isolation structures 20 in the thickness direction of the chip 2. . That is, it is preferable that the outer cathode region 55 be formed only in the outer diode region 16 and not in the plurality of IGBT regions 6.
  • the outer cathode region 55 may be connected to the border cathode region 45 at the junction of the border diode region 7 and the outer diode region 16 .
  • the outer cathode region 55 faces the first outer wiring 43 and the second outer wiring 44 of the gate wiring 40 in the thickness direction of the chip 2 .
  • the ratio of the planar area of the cathode region to the planar area of the second main surface 4 is preferably 0.1% or more and 10% or less.
  • the planar area of the cathode region is the total planar area of the border cathode region 45 and the outer cathode region 55.
  • the proportion of the planar area of the cathode region is 0.1% or more and 1% or less, 1% or more and 2% or less, 2% or more and 4% or less, 4% or more and 6% or less, 6% or more and 8% or less, and 8%. It may belong to any one range of 10% or more.
  • the semiconductor device 1A includes a p-type outer well region 56 formed in the surface layer portion of the first main surface 3 in the outer diode region 16.
  • the outer well region 56 may be referred to as the "outer anode region.”
  • Outer well region 56 has a higher p-type impurity concentration than base regions 25 in this embodiment.
  • the boundary well region 50 may have a lower p-type impurity concentration than the plurality of base regions 25.
  • the p-type impurity concentration of the outer well region 56 is approximately equal to the p-type impurity concentration of the boundary well region 50.
  • the outer well region 56 is formed in a layer shape extending along the first main surface 3 and is exposed from the first main surface 3.
  • the outer well region 56 is formed at a distance inward from the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D).
  • the outer well region 56 is formed in a band shape extending along the plurality of IGBT regions 6 in plan view.
  • the outer well region 56 is formed in an annular shape surrounding the plurality of IGBT regions 6 in plan view.
  • the outer well region 56 is formed in an annular shape (quadrangular annular shape) having four sides parallel to the periphery of the first main surface 3 .
  • the outer well region 56 is formed deeper than the plurality of base regions 25. Specifically, the outer well region 56 is formed deeper than the plurality of trench isolation structures 20 (the plurality of trench structures 30). Outer well region 56 has approximately the same depth as border well region 50 in this embodiment.
  • the outer well region 56 is connected to the plurality of trench isolation structures 20.
  • the outer well region 56 has a portion that covers the bottom walls of the plurality of trench isolation structures 20 .
  • the outer well region 56 extends from the outer diode region 16 into each IGBT region 6 .
  • the outer well region 56 has a portion that traverses the plurality of trench isolation structures 20 and covers the bottom walls of the plurality of trench structures 30.
  • the outer well region 56 covers the sidewalls of the trench isolation structure 20 and the plurality of trench structures 30 in each IGBT region 6, and is connected to the plurality of base regions 25 in the surface layer portion of the first main surface 3. Outer well region 56 is electrically connected to base region 25 and emitter region 35 within each IGBT region 6 .
  • the outer well region 56 faces the outer cathode region 55 in the thickness direction of the chip 2.
  • the outer well region 56 has a width larger than the width of the outer cathode region 55 and has a portion (inner portion) facing the outer cathode region 55 in the thickness direction of the chip 2, and a portion (inner portion) that is larger than the width of the outer cathode region 55. It has a portion (periphery) that faces the collector region 13 in the thickness direction. More specifically, the outer well region 56 has an inner edge on the inner side of the first main surface 3 and an outer edge on the peripheral edge side of the first main surface 3. The inner edge and outer edge of the outer well region 56 face the collector region 13 in the thickness direction of the chip 2.
  • the outer well region 56 faces the collector region 13 and the outer cathode region 55 in a portion located within the outer diode region 16 (inner portion and outer edge portion), and has a portion located within each IGBT region 6. It faces the collector region 13 at the inner edge. That is, the outer well region 56 has a portion facing the collector region 13 in each IGBT region 6 and outer diode region 16. Border well region 50 preferably faces the entire border cathode region 45 .
  • the outer well region 56 is connected to the border well region 50 at the junction between the border diode region 7 and the outer diode region 16.
  • the outer cathode region 55 faces the first outer wiring 43 and the second outer wiring 44 of the gate wiring 40 in the thickness direction of the chip 2 .
  • the semiconductor device 1A includes at least one (in this embodiment, a plurality of) p-type field regions 57 formed in the surface layer of the first main surface 3 in the outer peripheral region 10. including.
  • the number of field regions 57 is arbitrary, and may be 1 or more and 20 or less (typically 3 or more and 10 or less).
  • the plurality of field regions 57 may have a higher p-type impurity concentration than the plurality of base regions 25.
  • the plurality of field regions 57 may have a higher p-type impurity concentration than the outer well region 56. Of course, the plurality of field regions 57 may have approximately the same p-type impurity concentration as the outer well region 56.
  • the plurality of field regions 57 are formed in an electrically floating state.
  • the plurality of field regions 57 and the channel stop region 58 described below may be collectively referred to as a "termination structure.”
  • the plurality of field regions 57 are formed in a region between the periphery of the first main surface 3 and the outer well region 56 at intervals from the periphery of the first main surface 3 and the outer well region 56 . That is, the plurality of field regions 57 are formed at positions that do not face the outer cathode region 55 in the thickness direction of the chip 2.
  • the plurality of field regions 57 are formed in a band shape extending along the outer well region 56 in plan view. In this embodiment, the plurality of field regions 57 are formed in an annular shape (quadrangular annular shape) surrounding the outer well region 56 in plan view.
  • the plurality of field regions 57 are formed deeper than the plurality of base regions 25.
  • the plurality of field regions 57 are formed with a constant depth.
  • the plurality of field regions 57 are arranged such that the interval between the plurality of field regions 57 gradually increases toward the peripheral edge of the first main surface 3.
  • each of the plurality of field regions 57 has a width smaller than the width of the outer well region 56. It is preferable that the outermost field region 57 among the plurality of field regions 57 is formed wider than the other field regions 57 .
  • the width of each field region 57 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the width of each field area 57 is 1 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 7.5 ⁇ m or less, 7.5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 20 ⁇ m or less, 20 ⁇ m or more and 30 ⁇ m or less, and 30 ⁇ m or more and 40 ⁇ m or less. , and may be set to a value belonging to any one of the ranges of 40 ⁇ m or more and 50 ⁇ m or less.
  • the width of each field region 57 is preferably 10 ⁇ m or more and 30 ⁇ m or less.
  • the semiconductor device 1A includes a plurality of field regions 57 formed on the surface layer of the first main surface 3 at intervals toward the peripheral edge of the first main surface 3 in the outer peripheral region 10.
  • the channel stop region 58 includes an n-type channel stop region 58.
  • Channel stop region 58 has a higher n-type impurity concentration than drift region 11.
  • the channel stop region 58 may be exposed from the first to fourth side surfaces 5A to 5D.
  • the channel stop region 58 is formed in a band shape extending along the periphery of the first main surface 3 in plan view.
  • the channel stop region 58 is formed in an annular shape (quadrangular annular shape) surrounding the plurality of field regions 57 in plan view.
  • Channel stop region 58 is formed in an electrically floating state.
  • the semiconductor device 1A is formed on the surface layer of the second main surface 4 at a distance from the outer cathode region 55 toward the peripheral edge of the second main surface 4 in the outer peripheral region 10. It also includes an n-type dicing region 17. Dicing area 17 may also be referred to as a "dicing line.”
  • the dicing region 17 has an n-type impurity concentration higher than the p-type impurity concentration of the collector region 13, and is a region in which the conductivity type of a part of the collector region 13 is replaced from the p-type to the n-type. Dicing region 17 has a higher n-type impurity concentration than drift region 11 . Dicing region 17 has approximately the same n-type impurity concentration as outer cathode region 55 in this embodiment.
  • the dicing region 17 is formed in a band shape that extends continuously along the periphery of the second main surface 4 in a bottom view (plan view).
  • the dicing area 17 may be a collection of a plurality of line segments arranged over the entire periphery of the chip 2, as shown in FIG.
  • the dicing region 17 is formed in an annular shape (quadrangular annular shape) surrounding the plurality of field regions 57 in a bottom view (plan view).
  • the dicing region 17 is formed so as not to face each field region 57 in the thickness direction of the chip 2, but to face the channel stop region 58.
  • the dicing area 17 includes a band-shaped first portion 171 that extends along the first side surface 5A and has a first width W1, and a band-shaped second portion 172 that extends along the second side surface 5B and has a second width W2. , a strip-shaped third portion 173 extending along the third side surface 5C and having a third width W3, and a strip-shaped fourth portion 174 extending along the fourth side surface 5D and having a fourth width W4.
  • the dicing area 17 is formed into a square ring shape in which a first portion 171, a second portion 172, a third portion 173, and a fourth portion 174 are integrally connected to each other.
  • the dicing region 17 is exposed from both the second main surface 4 and the first to fourth side surfaces 5A to 5D at the corners where the second main surface 4 and the first to fourth side surfaces 5A to 5D intersect.
  • the dicing area 17 is formed by forming an annular line continuously exposed from the first to fourth side surfaces 5A to 5D over the entire periphery of the chip 2 when viewed from the side normal to the first to fourth side surfaces 5A to 5D. include.
  • the semiconductor device 1A is formed on the surface layer of the second main surface 4 at a distance from the outer cathode region 55 toward the peripheral edge of the second main surface 4 in the outer peripheral region 10. It also includes an n-type mark area 18. Mark area 18 may be referred to as an "alignment mark.”
  • the mark region 18 has an n-type impurity concentration higher than the p-type impurity concentration of the collector region 13, and is a region in which the conductivity type of part of the collector region 13 is replaced from the p-type to the n-type. Mark region 18 has a higher n-type impurity concentration than drift region 11. Mark region 18 has approximately the same n-type impurity concentration as outer cathode region 55 and dicing region 17 in this embodiment.
  • the mark area 18 has a width W5.
  • the width W5 of the mark area 18 may be larger or smaller than the first width W1, second width W2, third width W3, and fourth width W4 of the dicing area 17.
  • the width W5 of the mark region 18 may be, for example, 20 ⁇ m or more and 80 ⁇ m or less.
  • the semiconductor device 1A has a step structure 28 on the first to fourth side surfaces 5A to 5D.
  • the step structure 28 is formed in a continuous annular shape over the entire periphery of the chip 2 .
  • the step structure 28 is formed by a convex portion 281 that selectively protrudes outward on the first main surface 3 side, and a concave portion 282 that is recessed inward with respect to the convex portion 281 on the second main surface 4 side.
  • the dicing region 17 has a bottom located in the recess 282 in the thickness direction of the chip 2 . As a result, the boundary portion 29 between the dicing region 17 and the buffer region 12 (drift region 11) is exposed from the first to fourth side surfaces 5A to 5D in the recessed portion 282.
  • the semiconductor device 1A includes an interlayer insulating film 60 that covers the main surface insulating film 39.
  • Interlayer insulating film 60 may include at least one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and an aluminum oxide film.
  • the interlayer insulating film 60 may include at least one of a NSG (Non-doped Silicate Glass) film, a PSG (Phosphor Silicate Glass) film, and a BPSG (Boron Phosphor Silicate Glass) film as an example of a silicon oxide film. good.
  • the interlayer insulating film 60 may have a single layer structure consisting of a single insulating film or a laminated structure including a plurality of insulating films.
  • the interlayer insulating film 60 has a thickness that exceeds the thickness of the main surface insulating film 39.
  • the interlayer insulating film 60 has a plurality of contact openings 61 that expose the plurality of emitter regions 35 in each IGBT region 6.
  • the plurality of contact openings 61 are formed in a one-to-one correspondence with the plurality of contact holes 37, and communicate with the corresponding contact holes 37, respectively.
  • the plurality of contact openings 61 are each formed in a band shape extending along the corresponding contact hole 37 in plan view.
  • the interlayer insulating film 60 includes at least one (in this embodiment, a plurality of) gate openings 62 that selectively expose the gate wiring 40 in the boundary diode region 7, the outer diode region 16, and the outer peripheral region 10.
  • the plurality of gate openings 62 include at least one gate opening 62 that selectively exposes the pad wiring 41 , at least one gate opening 62 that selectively exposes the first outer wiring 43 , and a selected second outer wiring 44 .
  • the gate opening 62 may include at least one gate opening 62 that exposes the gate.
  • the interlayer insulating film 60 includes at least one (in this embodiment, a plurality of) first well openings 63 that selectively expose the inner edge of the outer well region 56 in the outer diode region 16. Specifically, the plurality of first well openings 63 expose the inner edge of the outer well region 56 in the region between the plurality of trench isolation structures 20 and the gate wiring 40.
  • the interlayer insulating film 60 includes at least one (one in this embodiment) second well opening 64 that selectively exposes the outer edge of the outer well region 56 in the outer diode region 16. Specifically, the second well opening 64 exposes the outer edge of the outer well region 56 in a region closer to the peripheral edge of the first main surface 3 than the gate wiring 40 .
  • the second well opening 64 is formed in a band shape extending along the plurality of IGBT regions 6. In this embodiment, the second well opening 64 is formed in an annular shape (quadrangular annular shape) surrounding the plurality of IGBT regions 6.
  • the interlayer insulating film 60 includes a channel stop opening 66 that exposes the channel stop region 58 in the outer peripheral region 10.
  • Channel stop opening 66 is formed in a band shape extending along channel stop region 58 .
  • the channel stop opening 66 is formed in an annular shape (quadrangular annular shape) extending along the channel stop region 58 and communicates with the periphery of the first main surface 3 .
  • the semiconductor device 1A includes a plurality of via electrodes 70 embedded in an interlayer insulating film 60 so as to be electrically connected to a plurality of emitter regions 35.
  • the plurality of via electrodes 70 are embedded in the plurality of contact openings 61 in the interlayer insulating film 60.
  • the plurality of via electrodes 70 include a portion in contact with the chip 2 and a portion in contact with the interlayer insulating film 60.
  • the plurality of via electrodes 70 are electrically connected to the emitter region 35 and the contact region 38 at the portions in contact with the chip 2 .
  • Each via electrode 70 may include at least one of a Ti-based metal film, a W-based metal film, an Al-based metal film, and a Cu-based metal film.
  • the Ti-based metal may include at least one of a pure Ti film (a Ti film with a purity of 99% or more) and a Ti alloy film (the same applies hereinafter).
  • the Ti alloy film may be a TiN film.
  • the W-based metal may include at least one of a pure W film (a W film with a purity of 99% or more) and a W alloy film (the same applies hereinafter).
  • the Al-based metal may include at least one of a pure Al film (an Al film with a purity of 99% or more) and an Al alloy film (the same applies hereinafter).
  • the Al alloy film may contain at least one of an AlCu alloy, an AlSi alloy, and an AlSiCu alloy.
  • the Cu-based metal may include at least one of a pure Cu film (a Cu film with a purity of 99% or more) and a Cu alloy film (the same applies hereinafter).
  • Each via electrode 70 may have a laminated structure including a Ti-based metal film and a W-based metal film.
  • the semiconductor device 1A includes a gate electrode 71 disposed on the interlayer insulating film 60 so as to be electrically connected to the gate wiring 40.
  • the gate electrode 71 is made of a conductive material different from that of the gate wiring 40.
  • the gate electrode 71 is made of a metal film and has a lower resistance value than the gate wiring 40.
  • Gate electrode 71 may also be referred to as "gate metal.”
  • the gate electrode 71 may include at least one of a Ti-based metal film, a W-based metal film, an Al-based metal film, and a Cu-based metal film.
  • the gate electrode 71 may have a laminated structure including a Ti-based metal film and an Al-based metal film.
  • the gate electrode 71 is arranged directly above the gate wiring 40, and is arranged in any region of the plurality of IGBT regions 6, the boundary diode region 7, the outer diode region 16, and the outer peripheral region 10 in any layout according to the layout of the gate wiring 40. It can be dragged around.
  • the gate electrode 71 is arranged in this embodiment in the boundary diode region 7 and in the outer diode region 16.
  • gate electrode 71 includes a gate pad electrode 72, a first gate finger electrode 73, and a second gate finger electrode 74.
  • the gate pad electrode 72 is placed directly above the pad wiring 41 of the gate wiring 40. Gate pad electrode 72 enters gate opening 62 from above interlayer insulating film 60 and is electrically connected to pad wiring 41 . When a via electrode similar to the via electrode 70 is buried in the gate opening 62, the gate pad electrode 72 may be electrically connected to the pad wiring 41 via the via electrode. In this embodiment, the gate pad electrode 72 is formed into a rectangular shape in plan view.
  • the gate pad electrode 72 faces the boundary cathode region 45 and the boundary well region 50 in the thickness direction of the chip 2. It is preferable that the gate pad electrode 72 is formed at intervals from the plurality of trench structures 30 in a plan view. It is preferable that the gate pad electrode 72 is formed at intervals from the plurality of trench isolation structures 20 in a plan view.
  • the gate pad electrode 72 has a smaller planar area than the planar area of the boundary well region 50. It is particularly preferable that the gate pad electrode 72 has a planar area smaller than that of the pad wiring 41.
  • the gate pad electrode 72 may have a planar area greater than or equal to the planar area of the boundary cathode region 45 or may have a planar area less than the planar area of the boundary cathode region 45. Of course, the gate pad electrode 72 may have an area larger than the planar area of the pad wiring 41.
  • the first gate finger electrode 73 is drawn out from the gate pad electrode 72 directly above the first outer wiring 43.
  • the first gate finger electrode 73 is formed in a band shape extending along the first outer wiring 43 .
  • the first gate finger electrode 73 extends in a band shape along the first side surface 5A and the third side surface 5C.
  • the first gate finger electrode 73 enters the gate opening 62 from above the interlayer insulating film 60 and is electrically connected to the first outer wiring 43.
  • the first gate finger electrode 73 may be electrically connected to the first outer wiring 43 via the via electrode.
  • the first gate finger electrode 73 faces the outer cathode region 55 and the outer well region 56 in the thickness direction of the chip 2.
  • the first gate finger electrode 73 is preferably formed at intervals from the plurality of trench structures 30 in plan view.
  • the first gate finger electrode 73 is preferably formed at intervals from the plurality of trench isolation structures 20 (the plurality of trench structures 30) in plan view.
  • the first gate finger electrode 73 is preferably formed to be narrower than the outer well region 56 in cross-sectional view. It is particularly preferable that the first gate finger electrode 73 has a planar area smaller than that of the first outer wiring 43 .
  • the first gate finger electrode 73 may be formed narrower than the outer cathode region 55 or may be formed wider than the outer cathode region 55 in cross-sectional view.
  • the second gate finger electrode 74 is drawn out from the gate pad electrode 72 directly above the second outer wiring 44 .
  • the second gate finger electrode 74 is formed in a band shape extending along the second outer wiring 44 .
  • the second gate finger electrode 74 extends in a band shape along the second side surface 5B and the third side surface 5C.
  • the second gate finger electrode 74 enters the gate opening 62 from above the interlayer insulating film 60 and is electrically connected to the second outer wiring 44 . If a via electrode similar to the via electrode 70 is embedded within the gate opening 62, the second gate finger electrode 74 may be electrically connected to the second outer wiring 44 via the via electrode.
  • the second gate finger electrode 74 faces the outer cathode region 55 and the outer well region 56 in the thickness direction of the chip 2.
  • the second gate finger electrode 74 is preferably formed at intervals from the plurality of trench structures 30 in plan view.
  • the first gate finger electrode 73 is preferably formed at intervals from the plurality of trench isolation structures 20 (the plurality of trench structures 30) in plan view.
  • the second gate finger electrode 74 is preferably formed to be narrower than the outer well region 56 in cross-sectional view. It is particularly preferable that the second gate finger electrode 74 has a planar area smaller than that of the first outer wiring 43 .
  • the second gate finger electrode 74 may be formed narrower than the outer cathode region 55 or may be formed wider than the outer cathode region 55 in cross-sectional view.
  • the semiconductor device 1A includes an emitter electrode 75 arranged on the interlayer insulating film 60 at a distance from the gate wiring 40.
  • the emitter electrode 75 is made of a conductive material different from that of the gate wiring 40.
  • Emitter electrode 75 is made of a metal film in this embodiment.
  • Emitter electrode 75 may also be referred to as "emitter metal.”
  • the emitter electrode 75 may include at least one of a Ti-based metal film, a W-based metal film, an Al-based metal film, and a Cu-based metal film.
  • the emitter electrode 75 may have a laminated structure including a Ti-based metal film and an Al-based metal film.
  • the emitter electrode 75 is arranged on the interlayer insulating film 60 so as to cover the plurality of IGBT regions 6.
  • the emitter electrode 75 collectively covers the plurality of via electrodes 70 and is electrically connected to the plurality of emitter regions 35 via the plurality of via electrodes 70 .
  • the emitter electrode 75 has a portion that covers the boundary wiring 42 of the gate wiring 40 with the interlayer insulating film 60 interposed therebetween. That is, the emitter electrode 75 has a portion facing the gate wiring 40 (boundary wiring 42), the boundary cathode region 45, and the boundary well region 50 in the thickness direction of the chip 2.
  • the emitter electrode 75 is drawn out from the plurality of IGBT regions 6 to the outer peripheral region 10 in plan view.
  • the emitter electrode 75 has a portion that covers the first outer wiring 43 and the second outer wiring 44 of the gate wiring 40 with the interlayer insulating film 60 in between in the outer diode region 16 . That is, the emitter electrode 75 has a portion facing the gate wiring 40 (the first outer wiring 43 and the second outer wiring 44), the outer cathode region 55, and the outer well region 56 in the thickness direction of the chip 2.
  • the emitter electrode 75 enters the first well opening 63 and the second well opening 64 and is electrically connected to the outer well region 56. Specifically, emitter electrode 75 includes emitter pad electrode 76 and emitter finger electrode 77 in this embodiment.
  • the emitter pad electrode 76 is arranged on the interlayer insulating film 60 so as to cover the plurality of IGBT regions 6 and the boundary diode region 7.
  • the emitter pad electrode 76 faces the gate wiring 40 with the interlayer insulating film 60 in between, and is electrically connected to the plurality of emitter regions 35 via the plurality of via electrodes 70.
  • the emitter pad electrode 76 is drawn out from the plurality of IGBT regions 6 to the outer peripheral region 10 and enters into the first well opening 63 from above the interlayer insulating film 60.
  • Emitter pad electrode 76 is electrically connected to the inner edge of outer well region 56 within first well opening 63 .
  • the emitter finger electrode 77 is drawn out from the emitter pad electrode 76 directly above the outer peripheral region 10.
  • the emitter finger electrode 77 is drawn out to a region between the periphery of the first main surface 3 and the gate electrode 71, and extends in a band shape along the gate electrode 71.
  • the emitter finger electrode 77 is formed in a ring shape (square ring shape) surrounding the gate electrode 71 and the emitter pad electrode 76.
  • the emitter finger electrode 77 enters into the second well opening 64 from above the interlayer insulating film 60.
  • the emitter finger electrode 77 is electrically connected to the outer edge within the second well opening 64 .
  • emitter electrode 75 is electrically connected to outer well region 56 via the via electrode. You can leave it there.
  • the semiconductor device 1A includes a plurality of field electrodes 78 formed on the interlayer insulating film 60 in the outer peripheral region 10.
  • the plurality of field electrodes 78 may include at least one of a Ti-based metal film, a W-based metal film, an Al-based metal film, and a Cu-based metal film.
  • the plurality of field electrodes 78 may have a laminated structure including a Ti-based metal film and an Al-based metal film.
  • the plurality of field electrodes 78 are formed in one-to-one correspondence with the plurality of field regions 57.
  • the plurality of field electrodes 78 are formed in a band shape extending along the corresponding field region 57.
  • the plurality of field electrodes 78 are formed in an annular shape (quadrangular annular shape) extending along the corresponding field region 57.
  • the plurality of field electrodes 78 enter the corresponding field openings 65 from above the interlayer insulating film 60 and are electrically connected to the corresponding field regions 57.
  • Field electrode 78 is formed in an electrically floating state.
  • the outermost field electrode 78 includes an extended portion extended toward the peripheral edge of the first main surface 3, and may be formed wider than the other field electrodes 78.
  • the semiconductor device 1A includes a channel stop electrode 79 formed on the interlayer insulating film 60 in the outer peripheral region 10.
  • Channel stop electrode 79 may include at least one of a Ti-based metal film, a W-based metal film, an Al-based metal film, and a Cu-based metal film.
  • Channel stop electrode 79 may have a laminated structure including a Ti-based metal film and an Al-based metal film.
  • Channel stop electrode 79 is formed in a band shape extending along channel stop region 58 .
  • the channel stop electrode 79 is formed in an annular shape (quadrangular annular shape) extending along the channel stop region 58.
  • the channel stop electrode 79 enters the channel stop opening 66 from above the interlayer insulating film 60 and is electrically connected to the channel stop region 58.
  • the channel stop electrode 79 may be formed at a distance from the periphery of the first main surface 3 inward (toward the IGBT region 6 side) so as to expose the channel stop region 58 .
  • Channel stop electrode 79 is formed in an electrically floating state.
  • the semiconductor device 1A includes a collector electrode 80 covering the second main surface 4.
  • Collector electrode 80 is electrically connected to collector region 13 exposed from second main surface 4 , boundary cathode region 45 , outer cathode region 55 , mark region 18 , and dicing region 17 .
  • Collector electrode 80 forms ohmic contact with collector region 13 , boundary cathode region 45 , outer cathode region 55 , mark region 18 and dicing region 17 .
  • the collector electrode 80 may cover the entire second main surface 4 so as to be continuous with the periphery of the chip 2 (first to fourth side surfaces 5A to 5D). Thereby, the collector electrode 80 forms a bonding boundary 48 with the dicing region 17.
  • the bonding boundary 48 is formed in an annular shape that extends continuously over the entire periphery of the chip 2 .
  • the collector electrode 80 may include at least one of a Ti film, a Ni film, a Pd film, an Au film, an Ag film, and an Al film.
  • the collector electrode 80 may have a single-film structure including a Ti film, a Ni film, an Au film, an Ag film, or an Al film.
  • the collector electrode 80 may have a laminated structure in which at least two of a Ti film, a Ni film, a Pd film, an Au film, an Ag film, and an Al film are laminated in an arbitrary manner. It is preferable that the collector electrode 80 includes a Ti film that directly covers at least the second main surface 4.
  • the collector electrode 80 may have a stacked structure including, for example, a Ti film, a Ni film, a Pd film, and an Au film stacked in this order from the second main surface 4 side.
  • the collector electrode 80 may be set as appropriate within a range where the dicing area 17 and mark area 18 can be optically detected through the collector electrode 80.
  • the thickness of the collector electrode 80 may be 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the semiconductor device 1A has the IGBT structures TR1 and TR2 formed in each IGBT region 6, the boundary diode D1 formed in the boundary diode region 7, and the IGBT structures TR1 and TR2 formed in the outer diode region 16 as functional elements (element structure). includes an outer diode D2.
  • Each IGBT structure TR1, TR2 includes a trench structure 30 as a gate, an emitter region 35 as an emitter, and a collector region 13 as a collector.
  • the boundary diode D1 includes a boundary well region 50 as an anode and a boundary cathode region 45 as a cathode.
  • the anode of the boundary diode D1 is electrically connected to the emitter of each IGBT structure TR1, TR2, and the cathode of the boundary diode D1 is electrically connected to the collector of each IGBT region 6.
  • the boundary diode D1 functions as a first freewheeling diode related to each IGBT structure TR1, TR2.
  • the outer diode D2 includes an outer well region 56 as an anode and an outer cathode region 55 as a cathode.
  • the anode of the outer diode D2 is electrically connected to the emitter of each IGBT structure TR1, TR2, and the cathode of the outer diode D2 is electrically connected to the collector of each IGBT region 6.
  • the outer diode D2 is forward-connected in parallel to the boundary diode D1.
  • the outer diode D2 functions as a second freewheeling diode for each IGBT structure TR1, TR2.
  • FIG. 14 is a schematic diagram of a wafer 53 used for manufacturing the semiconductor device 1A.
  • 15A to 15G are diagrams sequentially showing the manufacturing process of the semiconductor device 1A. Next, the manufacturing process of the semiconductor device 1A will be described with reference to FIG. 14 and FIGS. 15A to 15G.
  • a wafer 53 is prepared.
  • the wafer 53 serves as the base of the chip 2 and is formed into a disk shape having a first main surface 3 and a second main surface 4.
  • Ru. Wafer 53 may also be referred to as a "semiconductor wafer.”
  • an element formation area 54 is set for each chip 2.
  • the wafer 53 is an n-type semiconductor wafer and forms the drift region 11.
  • an element structure 59 is formed on the first main surface 3 of the wafer 53.
  • the element structure 59 can be formed using various semiconductor manufacturing techniques such as known ion implantation, annealing, etching, and film formation. Note that in FIG. 15A, reference numerals of some of the elements of the element structure 59 shown in FIG. 11 are omitted in consideration of space on the page.
  • each element formation region 54 is provided with an active region 14 (FIG. 15A shows the IGBT region 6 and outer diode region 16) and an outer peripheral region 10 (inactive region).
  • the wafer 53 is ground from the second main surface 4 on the opposite side of the element structure 59.
  • the thickness of the wafer 53 before grinding may be 500 ⁇ m or more and 1000 ⁇ m or less
  • the thickness of the wafer 53 after grinding may be 50 ⁇ m or more and 200 ⁇ m or less.
  • buffer region 12 and collector region 13 are sequentially formed by ion implantation into second main surface 4 and annealing treatment.
  • the buffer region 12 is formed by implanting n-type impurity ions
  • the collector region 13 is formed by implanting p-type impurity ions.
  • Buffer region 12 and collector region 13 are formed in layers along second main surface 4 over the entire wafer 53 .
  • a mask 67 is set on the second main surface 4, and n-type impurities are selectively introduced into the collector region 13 by ion implantation through the mask 67. Thereafter, by performing an annealing process, a cathode region (the outer cathode region 55 is shown in FIG. 15D), a dicing region 17, and a mark region 18 are formed in the surface layer portion of the second main surface 4.
  • the dicing region 17 may be formed across the boundary between adjacent element formation regions 54 .
  • a collector electrode 80 is formed on the second main surface 4.
  • Collector electrode 80 is formed, for example, by sputtering. As a result, the entire second main surface 4 is covered with the collector electrode 80.
  • the next step is a dicing step in which the wafer 53 is divided into chips 2.
  • a dicing process is performed using two types of dicing blades.
  • the first blade 68 is used to cut the wafer 53 from the second main surface 4 along the dicing region 17 halfway in the thickness direction. As a result, dicing grooves 90 are formed in the wafer 53.
  • the first blade 68 has a first thickness T1.
  • the first thickness T1 may be, for example, 40 ⁇ m or more and 60 ⁇ m or less.
  • the second blade 69 has a second thickness T2.
  • the second thickness T2 may be smaller than the first thickness T1, for example, 10 ⁇ m or more and 30 ⁇ m or less.
  • the final cutting process is performed by the second blade 69, which is thinner than the first blade 68.
  • a step structure 28 due to the difference in thickness between the two blades 69 is formed on the first to fourth side surfaces 5A to 5D of the chip 2.
  • the mark region 18 is formed on the second main surface 4, the mark region 18 is optically removed via the collector electrode 80 in the steps of FIGS. 15F and 15G.
  • the position of the dicing area 17 can be detected with high accuracy.
  • the accuracy of dicing the wafer 53 can be improved.
  • the position of the dicing area 17 on the second main surface 4 can be accurately detected using the mark area 18 as a reference. Therefore, the wafer 53 can be cut into pieces along the center line in the width direction of the dicing area 17, so that the size of each chip 2 can be made uniform.
  • the mark region 18 is formed in the outer peripheral region 10, which is an inactive region. Thereby, it is possible to prevent the space for the functional element from being reduced due to the formation of the mark region 18, and therefore it is possible to suppress the deterioration of the characteristics of the functional element.
  • the dicing region 17 is formed by implanting impurities into the second main surface 4 of the wafer 53 (FIG. 15D).
  • the first main surface 3 but also the second main surface 4 can be selected as the dicing surface of the wafer 53.
  • an appropriate dicing surface can be selected in consideration of, for example, the dicing method, the flatness of the element structure 59 of the wafer 53, and the like.
  • the dicing blade If the dicing blade is inserted from a surface with low flatness, the dicing blade cannot cut stably, the cut surface becomes uneven, and it may be difficult to form a flat cut surface. Therefore, as shown in FIGS. 15F and 15G, by cutting the wafer 53 from the second main surface 4 on the opposite side of the element structure 59 with a dicing blade (first blade 68 and second blade 69), the cut surface is It can be finished flat. Thereby, a semiconductor device 1A with high mechanical and electrical reliability can be obtained.
  • the structure (side surface structure) of the first to fourth side surfaces 5A to 5D of the chip 2 may be a flat structure shown in FIG. 16 instead of the stepped structure 28.
  • the semiconductor device 1A in FIG. 16 may be formed, for example, by cutting the wafer 53 with one dicing blade (for example, the first blade 68), or by cutting the wafer 53 by laser dicing. Good too.
  • the wafer 53 can be divided into a plurality of chips 2 by focusing laser light 91 from the second main surface 4 of the wafer 53 into the inside of the wafer 53.
  • damage is likely to occur at the cutting starting point.
  • the first main surface 3 of the wafer 53 (chip 2) is the cutting start point, heat diffuses from the first main surface 3 side, so the first main surface 3 side is continuously exposed to heat during dicing. Therefore, damage is more likely to occur on the first main surface 3 side than on the second main surface 4 side, which is the cutting end point. Therefore, as shown in FIG. 17, by performing laser dicing using the second main surface 4 as a cutting starting point, it is possible to suppress damage to the element structure 59 on the first main surface 3. As a result, a semiconductor device 1A with high mechanical and electrical reliability can be obtained.
  • the chip 2 was made of a silicon single crystal substrate.
  • the chip 2 may be made of a SiC (silicon carbide) single crystal substrate.
  • the n-type semiconductor region may be replaced with a p-type semiconductor region, and the p-type semiconductor region may be replaced with an n-type semiconductor region.
  • the specific configuration in this case can be obtained by replacing "n type” with “p type” and simultaneously replacing “p type” with “n type” in the above description and accompanying drawings.
  • the first direction X and the second direction Y are defined by the extending directions of the first to fourth side surfaces 5A to 5D.
  • the first direction X and the second direction Y may be any direction as long as they maintain a mutually intersecting (specifically orthogonal) relationship.
  • the first direction X may be a direction intersecting the first to fourth side surfaces 5A to 5D
  • the second direction Y may be a direction intersecting the first to fourth side surfaces 5A to 5D.
  • an optically detectable mark area (18) is formed on the second main surface (4) of the chip (2) (the main surface on the opposite side of the element structure (59)).
  • [Appendix 1-2] a line-shaped impurity extending along the outer periphery of the chip (2) so as to surround the mark region (18) on the second main surface (4), and having a bottom part halfway in the thickness direction of the chip (2);
  • the chip (2) includes a drift region (11) of a first conductivity type formed across the active region (14, 6, 15) and the inactive region (10), The semiconductor device (1A) according to appendix 1-2, wherein the mark region (18) and the linear impurity region (17) are formed by impurity regions of a first conductivity type having the same impurity concentration.
  • the space at the corners (19A to 19D) of the chip (2) can be effectively utilized.
  • the mark region (18) has a width (W5) larger than the width (W1 to W4) of the linear impurity region (17), and has a width (W5) larger than the width (W1 to W4) of the linear impurity region (17).
  • the semiconductor device (1A) according to section 1.
  • the linear impurity region (17) includes an aggregate of a plurality of line segments arranged over the entire outer periphery of the chip (2), as described in any one of Supplementary notes 1-2 to 1-6. semiconductor device (1A).
  • the chip (2) includes a drift region (11) of a first conductivity type formed across the active region (14, 6, 15) and the inactive region (10), A portion of the IGBT (TR1, TR2) is provided on the surface of the second main surface (4) of the chip (2) over the active region (14, 6, 15) and the inactive region (10). A collector region (13) of a second conductivity type is formed; The diodes (D1, D2) have cathode regions (45, 55) of a first conductivity type connected from the second main surface (4) through the collector region (13) to the drift region (11).
  • the mark region (18) is connected to the drift region (11) from the second main surface (4) through the collector region (13), and has the same impurity concentration as the cathode region (45, 55).
  • the cathode regions (45, 55) and the mark region (18) can be formed in the same process, it is possible to suppress an increase in the number of steps associated with the formation of the mark region (18).
  • Appendix 1-12 It has a line shape along the outer peripheral edge of the chip (2), is connected to the drift region (11) from the second main surface (4) through the collector region (13), and is connected to the mark region (18).
  • the chip (2) includes a drift region (11) of a first conductivity type formed across the active region (14, 6, 15) and the inactive region (10),
  • the inactive region (10) includes a termination structure (57, 58) formed by an impurity region selectively formed in a surface portion of the drift region (11) on the first main surface (3),
  • the mark area (18) is formed at a position facing the termination structure (57, 58) in the thickness direction of the chip (2), according to any one of Supplementary notes 1-1 to 1-12.
  • a semiconductor device (1A) according to.
  • the mark region (18) is formed at a position facing the termination structure (57, 58) that functions as a protection structure for the element structure (59) of the semiconductor device (1A).
  • the opposing positions of the termination structures (57, 58) in the thickness direction of the chip (2) are separated from the element structure (59) in the lateral direction along the first main surface (3). Therefore, even if a part of the functional element (for example, the collector region (13), cathode region (45, 55), drain region, etc.) is replaced with another impurity region at the opposing position, the characteristics of the functional element will not be significantly affected. It is considered difficult to give. Therefore, by forming the mark region (18) at a position facing the termination structures (57, 58), the dicing position can be detected with high accuracy without significantly affecting the characteristics of the functional element.
  • the termination structure (57, 58) includes a second conductivity type guard ring (57) surrounding the element structure (59), and a second conductivity type guard ring (57) that is exposed on the end surface (5A to 5D) of the chip (2).
  • the mark region (18) is formed at a position opposite to the channel stop region (58) formed on the outermost side of the chip (2).
  • the mark area (18) is mainly used as a reference for position detection during dicing, and is not an area that greatly contributes to the characteristics of the functional element. Therefore, by forming the mark region (18) on the outermost side of the chip (2), other impurity regions etc. that contribute to improving the characteristics of the functional element can be formed inside the mark region (18). .
  • the chip (2) has an end surface (5A to 5D) connecting the first main surface (3) and the second main surface (4),
  • the end surface (5A to 5D) of the chip (2) has a protrusion (281) selectively protruding outward on the first main surface (3) side and a protrusion on the second main surface (4) side.
  • the bonding material for example, solder, etc.
  • the bonding material used for mounting is applied to the first main surface (4).
  • excess bonding material is transmitted along the end faces (5A to 5D) from the second main surface (4) of the chip (2) toward the first main surface (3).
  • the step structure (28) prevents the bonding material from creeping up, and depending on the situation, it can be returned to the second main surface (4) side. As a result, it is possible to prevent short circuits from occurring through the bonding material.
  • a wafer (53) having a first main surface (3) and an opposite second main surface (4) is prepared, and an element structure is formed in each of the plurality of element forming regions (54) on the first main surface (3). (59), and each of the element formation regions (54) includes an active region (14, 6, 15) in which the element structure (59) is formed, and an active region (14, 6, 15) outside the active region (14, 6, 15).
  • an optically detectable mark area (18) is formed on the second main surface (4) of the wafer (53) (the main surface opposite to the element structure (59)).
  • a first impurity region (13) is formed in a surface portion of the second main surface (4) by implanting a second conductivity type impurity into the entire second main surface (4) of the wafer (53). including the process of The second step includes the step of forming the mark region (18) by selectively implanting a first conductivity type impurity into the first impurity region (13), as described in Appendix 1-16.
  • Method for manufacturing a semiconductor device (1A) is described in Appendix 1-16.
  • a mark region (18) of the first conductivity type different from the first impurity region (13) of the second conductivity type occupying the entire second main surface (4) is formed. Thereby, the position of the mark area (18) can be easily detected.
  • the mark region is formed in the second main surface (4) by selectively implanting impurities of the first conductivity type into the second main surface (4) in the inactive region (10). (18), the semiconductor device (1A ) manufacturing method.
  • the position of the dicing line (17) on the second main surface (4) can be accurately detected using the mark area (18) as a reference.
  • the wafer (53) can be cut into pieces along the center line in the width direction of the dicing line (17), so that the size of each chip (2) can be made uniform.
  • the chip (2) is formed in a rectangular shape when viewed from the normal direction of the first main surface (3), The semiconductor device (1A) according to appendix 2-1, wherein the mark area (18) is formed inside the dicing line (17) at at least one corner (19A to 19D) of the chip (2). ).
  • the inactive region (10) is selectively formed in the surface portion of the drift region (11) on the first main surface (3) and is of a second conductivity type and surrounds the active region (14, 6, 15). Includes a guard ring,
  • the mark area (18) includes a guard ring projection portion (26) where the guard ring (57) is projected and the dicing line (17) when viewed from the bottom in the normal direction of the second principal surface (4).
  • the semiconductor device (1A) according to appendix 2-1 or 2-2, which is formed in the annular region (27) between.
  • the collector electrode (80) forms a bonding boundary (48) with the dicing line (17).
  • the bonding boundary (48) includes an annular boundary line that extends continuously over the entire outer peripheral edge of the chip (2).
  • the mark area (18) has a width (W5) larger than the width (W1 to W4) of the dicing line (17), as described in any one of Supplementary notes 2-1 to 2-5. semiconductor device (1A).
  • the dicing line (17) has a width (W1 to W4) of 30 ⁇ m or more and 100 ⁇ m or less,
  • the semiconductor device (1A) according to any one of attachments 2-1 to 2-6, wherein the mark region (18) has a width (W5) of 20 ⁇ m or more and 80 ⁇ m or less.
  • the dicing line (17) cuts both the second main surface (4) and the end surfaces (5A to 5D) at the corners where the second main surface (4) and the end surfaces (5A to 5D) intersect.
  • the semiconductor device (1A) according to any one of Appendixes 2-1 to 2-9, which is exposed from the semiconductor device (1A).

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Abstract

半導体装置は、第１主面および反対側の第２主面を有するチップと、前記チップに設けられた活性領域と、前記チップに設けられ、前記活性領域よりも外側の不活性領域と、前記第１主面において前記活性領域に形成された素子構造と、前記第２主面において前記不活性領域に選択的に形成され、光学的に検知可能な不純物領域により形成されたマーク領域とを含む。

Description

半導体装置および半導体装置の製造方法 関連出願
　本出願は、２０２２年７月７日に日本国特許庁に提出された特願２０２２－１０９５２０号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　本発明は、半導体装置および半導体装置の製造方法に関する。
　特許文献１は、半導体本体と、半導体本体上に形成された絶縁層と、スクライブライン領域と、スクライブラインから横方向において内側に離れた位置にトレンチによって形成され、光学的に検知可能なパターンとを含む、半導体ウエハを開示している。
　特許文献２は、ＲＣ－ＩＧＢＴ（Reverse Conducting - Insulating Gate Bipolar Transistor）を含む、半導体装置を開示している。
米国特許出願公開第２０２１／０１０４４７０号明細書 国際公開第２０２０／０８０４７６号
　本開示の一実施形態は、素子構造の反対側の主面からのダイシングの精度を向上することができる半導体装置およびその製造方法を提供する。
　本開示の一実施形態に係る半導体装置は、第１主面および反対側の第２主面を有する半導体チップと、前記半導体チップに設けられた活性領域と、前記半導体チップに設けられ、前記活性領域よりも外側の不活性領域と、前記第１主面において前記活性領域に形成された素子構造と、前記第２主面において前記不活性領域に選択的に形成され、光学的に検知可能な不純物領域により形成されたマーク領域とを含む。
　本開示の一実施形態に係る半導体装置の製造方法は、第１主面および反対側の第２主面を有する半導体ウエハを準備し、前記第１主面の複数の素子形成領域のそれぞれに素子構造を形成し、各前記素子形成領域に、前記素子構造が形成された活性領域と、前記活性領域の外側の不活性領域とを設ける第１工程と、前記不活性領域における前記第２主面に選択的に第１導電型の不純物を注入することによって、前記第２主面に光学的に検知可能な不純物領域により形成されたマーク領域を形成する第２工程と、前記マーク領域の位置を基準にダイシング位置を検出し、前記半導体ウエハを前記第２主面から切断することによって、前記半導体ウエハを前記素子形成領域ごとの複数の半導体チップに分割する第３工程とを含む。
　本開示の一実施形態に係る半導体装置によれば、光学的に検知可能なマーク領域が半導体チップの第２主面（素子構造の反対側の主面）に形成されている。これにより、第２主面から半導体ウエハをダイシングする際に、ダイシング位置を精度よく検出することができる。その結果、ダイシング精度を向上することができる。
図１は、本開示の一実施形態に係る半導体装置を示す平面図である。 図２は、複数のＩＧＢＴ領域、境界領域、ゲート電極およびエミッタ電極のレイアウト例を示す平面図である。 図３は、ゲート配線、境界カソード領域、境界ウェル領域、外側ウェル領域および外側カソード領域のレイアウト例を示す平面図である。 図４は、複数のＩＧＢＴ領域および境界領域のレイアウト例を示す拡大平面図である。 図５は、図４に示すＶ－Ｖ線に沿う断面図である。 図６は、図４に示すＶＩ－ＶＩ線に沿う断面図である。 図７は、図４に示すＶＩＩ－ＶＩＩ線に沿う断面図である。 図８は、ＩＧＢＴ領域の周縁部のレイアウト例を示す拡大平面図である。 図９は、図８に示すＩＸ－ＩＸ線に沿う断面図である。 図１０は、図８に示すＸ－Ｘ線に沿う断面図である。 図１１は、チップの周縁部を示す断面図である。 図１２は、マーク領域およびダイシング領域のレイアウト例を示すチップの底面図である。 図１３は、マーク領域およびダイシング領域のレイアウト例を示すチップの底面図である。 図１４は、前記半導体装置の製造に使用するウエハの模式図である。 図１５Ａは、前記半導体装置の製造工程の一部を示す図である。 図１５Ｂは、図１５Ａの次の工程を示す図である。 図１５Ｃは、図１５Ｂの次の工程を示す図である。 図１５Ｄは、図１５Ｃの次の工程を示す図である。 図１５Ｅは、図１５Ｄの次の工程を示す図である。 図１５Ｆは、図１５Ｅの次の工程を示す図である。 図１５Ｇは、図１５Ｆの次の工程を示す図である。 図１６は、前記半導体装置の側面構造の変形例を示す図である。 図１７は、前記半導体装置の製造工程の変形例を示す図である。
　以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　比較対象（comparison target）が存する説明において「ほぼ（substantially）等しい」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。実施形態では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
　図１は、本開示の一実施形態に係る半導体装置１Ａを示す平面図である。図２は、複数のＩＧＢＴ領域６、境界ダイオード領域７、ゲート電極７１およびエミッタ電極７５のレイアウト例を示す平面図である。図３は、ゲート配線４０、境界カソード領域４５、境界ウェル領域５０、外側カソード領域５５および外側ウェル領域５６のレイアウト例を示す平面図である。図４は、複数のＩＧＢＴ領域６および境界ダイオード領域７のレイアウト例を示す拡大平面図である。
　図５は、図４に示すＶ－Ｖ線に沿う断面図である。図６は、図４に示すＶＩ－ＶＩ線に沿う断面図である。図７は、図４に示すＶＩＩ－ＶＩＩ線に沿う断面図である。図８は、ＩＧＢＴ領域６の周縁部のレイアウト例を示す拡大平面図である。図９は、図８に示すＩＸ－ＩＸ線に沿う断面図である。図１０は、図８に示すＸ－Ｘ線に沿う断面図である。図１１は、チップ２の周縁部を示す断面図である。図１２および図１３は、マーク領域１８およびダイシング領域１７のレイアウト例を示すチップ２の底面図である。
　図１～図１３を参照して、半導体装置１Ａは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）およびダイオードを一体的に備えたＲＣ－ＩＧＢＴ（Reverse Conducting - IGBT）を有するＲＣ－ＩＧＢＴ半導体装置（半導体スイッチング装置）である。ダイオードは、ＩＧＢＴに対する還流ダイオードである。
　半導体装置１Ａは、六面体形状（具体的には直方体形状）のチップ２を含む。チップ２は、「半導体チップ」と称されてもよい。チップ２は、この実施形態（this embodiment）では、シリコン単結晶基板（半導体基板）からなる単層構造を有している。チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃおよび第４側面５Ｄは、それぞれ、「第１端面」、「第２端面」、「第３端面」および「第４端面」と称されてもよい。
　第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　半導体装置１Ａは、活性領域１４と、活性領域１４を取り囲む外周領域１０を含む。活性領域１４は、ＩＧＢＴ、ダイオード等の素子構造５９（機能素子）の形成のための領域である。素子構造５９は、ＩＧＢＴやダイオード等の機能素子の動作に必要な要素の集合体であって、この実施形態では、第１主面３の表層部に形成された不純物領域、第１主面３上に積層された絶縁膜（層間絶縁膜、パッシベーション膜等）、第１主面３上に形成された電極・配線等を含む。素子構造５９は、これらの各要素の厚さ等に起因して、第１主面３上に立体的な構造を形成している。素子構造５９は、「表面素子構造」と称されてもよい。
　活性領域１４は、この実施形態では、ＩＧＢＴ領域６およびダイオード領域１５を含む。
　ＩＧＢＴ領域６は、チップ２に間隔を空けて設けられた複数のＩＧＢＴ領域６を含む。複数のＩＧＢＴ領域６は、第１ＩＧＢＴ領域６Ａおよび第２ＩＧＢＴ領域６Ｂを含む。
　第１ＩＧＢＴ領域６Ａは、第１主面３の中心を第１方向Ｘに横切る直線に対して第１側面５Ａ側の領域に設けられている。第２ＩＧＢＴ領域６Ｂは、第１主面３の中心を第１方向Ｘに横切る直線に対して第２側面５Ｂ側の領域に設けられている。複数のＩＧＢＴ領域６は、この実施形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角形状にそれぞれ形成されている。
　ダイオード領域１５は、境界ダイオード領域７と、外側ダイオード領域１６とを含む。
　境界ダイオード領域７は、複数のＩＧＢＴ領域６の間の領域に設けられている。具体的には、境界ダイオード領域７は、第１ＩＧＢＴ領域６Ａおよび第２ＩＧＢＴ領域６Ｂの間の領域において、第１方向Ｘに延びる帯状に設けられている。境界ダイオード領域７は、この実施形態では、第１主面３の中心を第１方向Ｘに横切る直線上に位置している。
　境界ダイオード領域７は、第２方向Ｙに比較的大きい第１幅を有する第１領域８、第２方向Ｙに第１幅よりも小さい第２幅を有する第２領域９を含む。第１領域８は、端子電極を支持する部分として第１方向Ｘの一方側（第３側面５Ｃ側）の領域に設けられている。第１領域８は、「パッド領域」、「幅広領域」または「端子支持領域」と称されてもよい。
　第１領域８は、この実施形態では、平面視において第１主面３の中心を第１方向Ｘに横切る直線上に位置し、第３側面５Ｃの中央部近傍において四角形状に設けられている。第１領域８の第１幅は、１００μｍ以上８００μｍ以下であってもよい。第１幅は、２００μｍ以上６００μｍ以下であることが好ましい。第１幅は、この実施形態では、３５０μｍ以上４５０μｍ以下の範囲に設定されている。
　第２領域９は、配線を支持する部分として、第１領域８に対して第１方向Ｘの他方側（第４側面５Ｄ側）の領域に設けられている。第２領域９は、第１主面３の中心を第１方向Ｘに横切る直線上に位置し、第１領域８から第４側面５Ｄの中央部側に向けて帯状に引き出されている。第２領域９は、「ストリート領域」、「幅狭領域」または「配線支持領域」と称されてもよい。
　第２領域９の第２幅は、０．１μｍ以上５００μｍ以下であってもよい。第２幅は、１００μｍ以下であることが好ましい。第２幅は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上２５μｍ以下、２５μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、および、７５μｍ以上１００μｍ以下のいずれかの範囲に属する値に設定されてもよい。
　外側ダイオード領域１６は、複数のＩＧＢＴ領域６および境界ダイオード領域７を一括して取り囲むように設けられている。外側ダイオード領域１６は、チップ２の周縁部に沿って延び、複数のＩＧＢＴ領域６および境界ダイオード領域７を取り囲む四角環状であってもよい。
　外周領域１０は、機能素子の動作に直接関与しない不純物等が形成された領域であり、「不活性領域」と称されてもよい。たとえば、外周領域１０には、ＩＧＢＴやダイオード等の機能素子の耐圧を向上させるための耐圧保持構造等が形成されていてもよい。
　外周領域１０は、複数のＩＧＢＴ領域６、境界ダイオード領域７および外側ダイオード領域１６を一括して取り囲むようにチップ２の周縁部に設けられている。外周領域１０は、第１～第４側面５Ａ～５Ｄに沿って延びる環状（四角環状）に設けられている。
　半導体装置１Ａは、チップ２の内部に形成されたｎ型（第１導電型）のドリフト領域１１を含む。ドリフト領域１１は、チップ２の内部の全域に形成されている。この実施形態では、チップ２がｎ型の半導体基板（ｎ型の半導体チップ）からなり、ドリフト領域１１はチップ２を利用して形成されている。
　半導体装置１Ａは、第２主面４の表層部に形成されたｎ型のバッファ領域１２を含む。バッファ領域１２は、この実施形態では、第２主面４の全域において第２主面４に沿って延びる層状に形成されている。バッファ領域１２は、ドリフト領域１１よりも高いｎ型不純物濃度を有している。バッファ領域１２の有無は任意であり、バッファ領域１２を有さない形態が採用されてもよい。
　半導体装置１Ａは、第２主面４の表層部に形成されたｐ型（第２導電型）のコレクタ領域１３を含む。コレクタ領域１３は、この実施形態では、バッファ領域１２の第２主面４側の表層部に形成されている。コレクタ領域１３は、この実施形態では、第２主面４の全域において第２主面４に沿って延びる層状に形成されている。コレクタ領域１３は、第２主面４および第１～第４側面５Ａ～５Ｄの一部から露出している。
　半導体装置１Ａは、複数のＩＧＢＴ領域６を区画するように第１主面３に形成された複数のトレンチ分離構造２０を含む。複数のトレンチ分離構造２０には、ゲート電位が印加される。トレンチ分離構造２０は、「トレンチゲート分離構造」または「トレンチゲート接続構造」と称されてもよい。複数のトレンチ分離構造２０は、第１ＩＧＢＴ領域６Ａを区画する第１トレンチ分離構造２０Ａ、および、第２ＩＧＢＴ領域６Ｂを区画する第２トレンチ分離構造２０Ｂを含む。
　第１トレンチ分離構造２０Ａは、第１ＩＧＢＴ領域６Ａを取り囲み、境界ダイオード領域７および外側ダイオード領域１６から第１ＩＧＢＴ領域６Ａを区画している。第１トレンチ分離構造２０Ａは、この実施形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角環状に形成されている。
　第２トレンチ分離構造２０Ｂは、第２ＩＧＢＴ領域６Ｂを取り囲み、境界ダイオード領域７および外側ダイオード領域１６から第２ＩＧＢＴ領域６Ｂを区画している。第２トレンチ分離構造２０Ｂは、この実施形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角環状に形成されている。
　複数のトレンチ分離構造２０は、平面視において境界ダイオード領域７の第１領域８および第２領域９を区画するように屈曲した部分をそれぞれ有している。各トレンチ分離構造２０は、境界ダイオード領域７の第２領域９の幅未満の幅を有していることが好ましい。各トレンチ分離構造２０の幅は、０．５μｍ以上５μｍ以下であってもよい。各トレンチ分離構造２０の幅は、１μｍ以上２．５μｍ以下であることが好ましい。各トレンチ分離構造２０は、１μｍ以上２０μｍ以下の深さを有していてもよい。各トレンチ分離構造２０の深さは、４μｍ以上１０μｍ以下であることが好ましい。
　以下、１つのトレンチ分離構造２０の構成が説明される。トレンチ分離構造２０は、分離トレンチ２１、分離絶縁膜２２および分離埋設電極２３を含む。分離トレンチ２１は、第１主面３から第２主面４に向けて掘り下がり、トレンチ分離構造２０の壁面を区画している。
　分離絶縁膜２２は、分離トレンチ２１の壁面に沿って膜状に形成され、分離トレンチ２１内においてリセス空間を区画している。分離絶縁膜２２は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。分離絶縁膜２２は、単一の絶縁膜からなる単層構造を有していることが好ましい。分離絶縁膜２２は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　分離埋設電極２３は、分離絶縁膜２２を挟んで分離トレンチ２１内に埋設されている。分離埋設電極２３は、この実施形態では、導電性ポリシリコンからなる。分離埋設電極２３には、ゲート電位が付与される。
　以下、複数のＩＧＢＴ領域６内の構造が説明される。第２ＩＧＢＴ領域６Ｂ側の構造は、第１ＩＧＢＴ領域６Ａ側の構造とほぼ同じである。具体的には、第２ＩＧＢＴ領域６Ｂ側の構造は、第１ＩＧＢＴ領域６Ａ側の構造と境界ダイオード領域７に対して線対称である。以下では、第１ＩＧＢＴ領域６Ａ側の構造が説明される。第２ＩＧＢＴ領域６Ｂ側の構造の説明については、第１ＩＧＢＴ領域６Ａ側の構造の説明が適用され、省略される。
　半導体装置１Ａは、第１ＩＧＢＴ領域６Ａにおいて第１主面３の表層部に形成されたｐ型のベース領域２５を含む。ベース領域２５は、「ボディ領域」または「チャネル領域」と称されてもよい。ベース領域２５は、トレンチ分離構造２０よりも浅い深さ位置に形成され、トレンチ分離構造２０の底壁よりも第１主面３側に位置する底部を有している。ベース領域２５は、第１主面３に沿って層状に延び、トレンチ分離構造２０の内周壁に接続されている。
　半導体装置１Ａは、第１ＩＧＢＴ領域６Ａにおいて第１主面３に形成された複数のトレンチ構造３０を含む。複数のトレンチ構造３０には、ゲート電位が印加される。トレンチ構造３０は、「トレンチゲート構造」と称されてもよい。複数のトレンチ構造３０は、ドリフト領域１１に至るようにベース領域２５を貫通している。複数のトレンチ構造３０は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数のトレンチ構造３０は、第２方向Ｙに延びるストライプ状に配列されている。
　複数のトレンチ構造３０は、長手方向（第２方向Ｙ）に関して、境界ダイオード領域７側の第１端部３０Ａおよび外側ダイオード領域１６側の第２端部３０Ｂをそれぞれ有している。第１端部３０Ａおよび第２端部３０Ｂは、トレンチ分離構造２０に機械的および電気的に接続されている。つまり、複数のトレンチ構造３０は、トレンチ分離構造２０と共に１つの梯子状のトレンチゲート構造を構成している。トレンチ構造３０およびトレンチ分離構造２０の接続部は、トレンチ分離構造２０の一部とみなされてもよいし、トレンチ構造３０の一部とみなされてもよい。
　複数のトレンチ構造３０は、第１方向Ｘに０．５μｍ以上５μｍ以下の間隔を空けて配列されていてもよい。複数のトレンチ構造３０の間隔は、１μｍ以上３μｍ以下であることが好ましい。複数のトレンチ構造３０の間隔は、境界ダイオード領域７の第２領域９の幅未満であることが好ましい。
　各トレンチ構造３０は、０．５μｍ以上５μｍ以下の幅を有していてもよい。各トレンチ構造３０の幅は、各トレンチ構造３０が延びる方向に直交する方向の幅である。各トレンチ構造３０の幅は、１μｍ以上２．５μｍ以下であることが好ましい。各トレンチ構造３０の幅は、境界ダイオード領域７の第２領域９の幅未満であることが好ましい。各トレンチ構造３０の幅は、トレンチ分離構造２０の幅とほぼ等しいことが好ましい。
　各トレンチ構造３０は、１μｍ以上２０μｍ以下の深さを有していてもよい。各トレンチ構造３０の深さは、４μｍ以上１０μｍ以下であることが好ましい。各トレンチ構造３０の深さは、トレンチ分離構造２０の深さとほぼ等しいことが好ましい。
　以下、１つのトレンチ構造３０の構成が説明される。トレンチ構造３０は、ゲートトレンチ３１、ゲート絶縁膜３２およびゲート埋設電極３３を含む。ゲートトレンチ３１は、第１主面３から第２主面４に向けて掘り下がり、トレンチ構造３０の壁面を区画している。ゲートトレンチ３１は、この実施形態では、第２方向Ｙの両端部（第１端部３０Ａおよび第２端部３０Ｂ）において分離トレンチ２１に連通している。具体的には、ゲートトレンチ３１の側壁は分離トレンチ２１の側壁に連通し、ゲートトレンチ３１の底壁は分離トレンチ２１の底壁に連通している。
　ゲート絶縁膜３２は、ゲートトレンチ３１の壁面に沿って膜状に形成され、ゲートトレンチ３１内においてリセス空間を区画している。ゲート絶縁膜３２は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。
　ゲート絶縁膜３２は、単一の絶縁膜からなる単層構造を有していることが好ましい。ゲート絶縁膜３２は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。ゲート絶縁膜３２は、この実施形態では、分離絶縁膜２２と同一の絶縁膜からなる。ゲート絶縁膜３２は、分離トレンチ２１およびゲートトレンチ３１の連通部において分離絶縁膜２２に接続されている。
　ゲート埋設電極３３は、ゲート絶縁膜３２を挟んでゲートトレンチ３１内に埋設されている。ゲート埋設電極３３は、この実施形態では、導電性ポリシリコンからなる。ゲート埋設電極３３には、ゲート電位が付与される。ゲート埋設電極３３は、分離トレンチ２１およびゲートトレンチ３１の連通部において分離埋設電極２３に接続されている。
　半導体装置１Ａは、ベース領域２５の表層部に形成されたｎ型の複数のエミッタ領域３５を含む。複数のエミッタ領域３５は、複数のトレンチ構造３０の両サイドに配置され、平面視において複数のトレンチ構造３０に沿って延びる帯状にそれぞれ形成されている。複数のエミッタ領域３５は、ドリフト領域１１よりも高いｎ型不純物濃度をそれぞれ有している。
　半導体装置１Ａは、チップ２内においてベース領域２５の直下の領域に形成されたｎ型の複数のキャリアストレージ領域３６を含む。複数のキャリアストレージ領域３６は、ベース領域２５へのキャリア（正孔）の排出を抑制し、複数のトレンチ構造３０の直下の領域におけるキャリア（正孔）の蓄積を促す。つまり、複数のキャリアストレージ領域３６は、チップ２の内部から低オン抵抗化および低オン電圧化を促す。
　複数のキャリアストレージ領域３６は、複数のトレンチ構造３０の両サイドに配置され、平面視において複数のトレンチ構造３０に沿って延びる帯状にそれぞれ形成されている。複数のキャリアストレージ領域３６は、チップ２の厚さ方向に関してベース領域２５の底部およびトレンチ構造３０の底壁の間の領域にそれぞれ形成されている。複数のキャリアストレージ領域３６は、トレンチ構造３０の底壁からベース領域２５側に離間していることが好ましい。
　複数のキャリアストレージ領域３６の底部は、トレンチ構造３０の中間部よりもトレンチ構造３０の底壁側に位置していることが好ましい。複数のキャリアストレージ領域３６は、ドリフト領域１１よりも高いｎ型不純物濃度を有している。複数のキャリアストレージ領域３６のｎ型不純物濃度は、エミッタ領域３５よりも低いことが好ましい。キャリアストレージ領域３６の有無は任意である。したがって、キャリアストレージ領域３６を有さない形態が採用されてもよい。
　半導体装置１Ａは、エミッタ領域３５を露出させるように第１主面３に形成された複数のコンタクト孔３７を含む。複数のコンタクト孔３７は、複数のトレンチ構造３０から第１方向Ｘに間隔を空けて複数のトレンチ構造３０の両サイドに形成されている。複数のコンタクト孔３７は、開口から底壁に向けて開口幅が狭まる先細り形状にそれぞれ形成されていてもよい。
　複数のコンタクト孔３７は、ベース領域２５に至らないようにエミッタ領域３５の底部から第１主面３側に離間していてもよい。むろん、複数のコンタクト孔３７は、ベース領域２５に至るようにエミッタ領域３５を貫通していてもよい。複数のコンタクト孔３７は、平面視において複数のトレンチ構造３０に沿って延びる帯状にそれぞれ形成されている。長手方向（第２方向Ｙ）に関して、複数のコンタクト孔３７は、複数のトレンチ構造３０よりも短い。
　半導体装置１Ａは、ベース領域２５の表層部において複数のエミッタ領域３５とは異なる領域に形成されたｐ型の複数のコンタクト領域３８を含む。複数のコンタクト領域３８は、平面視において対応するコンタクト孔３７に沿って延びる帯状にそれぞれ形成されている。複数のコンタクト領域３８の底部は、対応するコンタクト孔３７の底壁およびベース領域２５の底部の間の領域にそれぞれ形成されている。複数のコンタクト領域３８は、ベース領域２５よりも高いｐ型不純物濃度を有している。
　このように、第１ＩＧＢＴ領域６Ａは、ベース領域２５、複数のトレンチ構造３０、複数のエミッタ領域３５、複数のキャリアストレージ領域３６、複数のコンタクト孔３７および複数のコンタクト領域３８を含む。第２ＩＧＢＴ領域６Ｂは、第１ＩＧＢＴ領域６Ａと同様に、ベース領域２５、複数のトレンチ構造３０、複数のエミッタ領域３５、複数のキャリアストレージ領域３６、複数のコンタクト孔３７および複数のコンタクト領域３８を含む。
　半導体装置１Ａは、第１主面３を被覆する主面絶縁膜３９を含む。主面絶縁膜３９は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。主面絶縁膜３９は、単一の絶縁膜からなる単層構造を有していることが好ましい。主面絶縁膜３９は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。主面絶縁膜３９は、この実施形態では、ゲート絶縁膜３２と同一の絶縁膜からなる。
　主面絶縁膜３９は、複数のＩＧＢＴ領域６、境界ダイオード領域７、外側ダイオード領域１６および外周領域１０を被覆するように第１主面３に沿って膜状に延びている。主面絶縁膜３９は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なっていてもよい。主面絶縁膜３９は、複数のトレンチ分離構造２０および複数のトレンチ構造３０を露出させるように第１主面３を被覆している。具体的には、主面絶縁膜３９は、分離絶縁膜２２およびゲート絶縁膜３２に接続され、分離埋設電極２３およびゲート埋設電極３３を露出させている。
　半導体装置１Ａは、第１主面３の上（anywhere above）に配置されたゲート配線４０を含む。具体的には、ゲート配線４０は、主面絶縁膜３９の上（anywhere on）に膜状に配置されている。ゲート配線４０は、この実施形態では、導電性ポリシリコン膜からなる。ゲート配線４０は、少なくとも境界ダイオード領域７に引き回されている。ゲート配線４０は、この実施形態では、境界ダイオード領域７および外周領域１０に任意のレイアウトで引き回されている。
　具体的には、ゲート配線４０は、パッド配線４１、境界配線４２、第１外側配線４３および第２外側配線４４を含む。パッド配線４１は、境界ダイオード領域７の第１領域８の上に配置され、第２方向Ｙに比較的大きい第１配線幅を有している。パッド配線４１は、この実施形態では、平面視において四角形状に形成されている。パッド配線４１は、第２方向Ｙに境界ダイオード領域７の幅（第１領域８の第１幅）よりも大きい幅を有している。パッド配線４１は、境界ダイオード領域７の上から第２方向Ｙに隣り合う複数のトレンチ分離構造２０の上に引き出されている。
　パッド配線４１は、この実施形態では、複数のトレンチ構造３０の第１端部３０Ａを被覆するように境界ダイオード領域７の上から複数のＩＧＢＴ領域６の上に引き出されている。これにより、パッド配線４１は、分離埋設電極２３および複数のゲート埋設電極３３に機械的および電気的に接続され、分離埋設電極２３およびゲート埋設電極３３にゲート電位を伝達する。パッド配線４１は、この実施形態では、分離埋設電極２３および複数のゲート埋設電極３３と一体的に形成されている。
　境界配線４２は、パッド配線４１から境界ダイオード領域７の第２領域９の上に引き出され、第２方向Ｙにパッド配線４１の第１配線幅よりも小さい第２配線幅を有している。境界配線４２は、第１方向Ｘに延びる帯状に形成されている。境界配線４２は、この実施形態では、チップ２の中心を横切っている。境界配線４２は、第２方向Ｙに境界ダイオード領域７の幅（第２領域９の第２幅）よりも大きい幅を有している。境界配線４２は、境界ダイオード領域７の上から第２方向Ｙに隣り合う複数のトレンチ分離構造２０の上に引き出されている。
　境界配線４２は、この実施形態では、複数のトレンチ構造３０の第１端部３０Ａを被覆するように境界ダイオード領域７の上から複数のＩＧＢＴ領域６の上に引き出されている。これにより、境界配線４２は、分離埋設電極２３および複数のゲート埋設電極３３に機械的および電気的に接続され、分離埋設電極２３およびゲート埋設電極３３にゲート電位を伝達する。境界配線４２は、この実施形態では、分離埋設電極２３および複数のゲート埋設電極３３と一体的に形成されている。
　第１外側配線４３は、パッド配線４１から外側ダイオード領域１６の上に引き出され、第１側面５Ａおよび第３側面５Ｃに沿って延びる帯状に形成されている。第１外側配線４３は、第４側面５Ｄに沿って帯状に延びる部分を有していてもよい。第１外側配線４３は、第１側面５Ａに沿って延びる部分において外側ダイオード領域１６の上から第１トレンチ分離構造２０Ａの上に引き出された部分を有している。第１外側配線４３は、この実施形態では、第１ＩＧＢＴ領域６Ａの複数のトレンチ構造３０の第２端部３０Ｂも被覆している。
　これにより、第１外側配線４３は、分離埋設電極２３および複数のゲート埋設電極３３に機械的および電気的に接続されている。第１外側配線４３は、この実施形態では、分離埋設電極２３および複数のゲート埋設電極３３と一体的に形成されている。第１外側配線４３は、外側ダイオード領域１６側から分離埋設電極２３およびゲート埋設電極３３にゲート電位を伝達する。
　第２外側配線４４は、パッド配線４１から外側ダイオード領域１６の上に引き出され、第２側面５Ｂおよび第３側面５Ｃに沿って延びる帯状に形成されている。第２外側配線４４は、第４側面５Ｄに沿って帯状に延びる部分を有していてもよい。第２外側配線４４は、第２側面５Ｂに沿って延びる部分において外側ダイオード領域１６の上から第２トレンチ分離構造２０Ｂの上に引き出された部分を有している。第２外側配線４４は、この実施形態では、第２ＩＧＢＴ領域６Ｂの複数のトレンチ構造３０の第２端部３０Ｂも被覆している。
　これにより、第２外側配線４４は、分離埋設電極２３および複数のゲート埋設電極３３に機械的および電気的に接続されている。第２外側配線４４は、この実施形態では、分離埋設電極２３および複数のゲート埋設電極３３と一体的に形成されている。第２外側配線４４は、外周領域１０側から分離埋設電極２３およびゲート埋設電極３３にゲート電位を伝達する。
　図３および図６を参照して、半導体装置１Ａは、境界ダイオード領域７において第２主面４の表層部に形成されたｎ型の境界カソード領域４５を含む。境界カソード領域４５は、第２主面４に沿って延びる層状に形成されている。境界カソード領域４５は、バッファ領域１２に接続されるようにコレクタ領域１３を貫通し、第２主面４から露出している。
　境界カソード領域４５は、コレクタ領域１３のｐ型不純物濃度よりも高いｎ型不純物濃度を有し、コレクタ領域１３の一部の導電型がｐ型からｎ型に置換された領域からなる。境界カソード領域４５は、ドリフト領域１１（バッファ領域１２）よりも高いｎ型不純物濃度を有していることが好ましい。
　境界カソード領域４５は、平面視において第１トレンチ分離構造２０Ａおよび第２トレンチ分離構造２０Ｂによって挟まれた領域に形成されている。つまり、境界カソード領域４５は、平面視において第１ＩＧＢＴ領域６Ａ側の複数のトレンチ構造３０および第２ＩＧＢＴ領域６Ｂ側の複数のトレンチ構造３０によって挟まれた領域に形成されている。境界カソード領域４５は、チップ２の厚さ方向に各ＩＧＢＴ領域６のベース領域２５に対向しないように、第２主面４に沿う方向（第２方向Ｙ）に各ＩＧＢＴ領域６のベース領域２５から間隔を空けて形成されていることが好ましい。
　境界カソード領域４５は、チップ２の厚さ方向に複数のトレンチ構造３０に対向しないように、第２主面４に沿う方向（第２方向Ｙ）に複数のトレンチ構造３０から間隔を空けて形成されていることが特に好ましい。境界カソード領域４５は、この実施形態では、チップ２の厚さ方向に複数のトレンチ分離構造２０に対向しないように、第２主面４に沿う方向（第２方向Ｙ）に複数のトレンチ分離構造２０から間隔を空けて形成されている。
　つまり、境界カソード領域４５は、第２方向Ｙに境界ダイオード領域７の幅よりも小さい幅を有している。また、境界カソード領域４５は、境界ダイオード領域７のみ形成され、複数のＩＧＢＴ領域６に形成されていない。また、境界カソード領域４５は、境界ダイオード領域７内にコレクタ領域１３の一部を残存させるように第２主面４の表層部に形成されている。つまり、半導体装置１Ａは、境界ダイオード領域７に形成されたコレクタ領域１３を含む。
　境界カソード領域４５は、この実施形態では、平面視において第２方向Ｙにゲート配線４０（境界配線４２）の幅よりも小さい幅を有し、ゲート配線４０の周縁部よりも内方に位置する周縁部を有している。つまり、断面視において、境界カソード領域４５の全域がチップ２の厚さ方向にゲート配線４０に対向している。むろん、境界カソード領域４５は、平面視においてゲート配線４０の幅よりも大きい幅を有し、ゲート配線４０の周縁部よりも外方に位置する周縁部を有していてもよい。
　境界カソード領域４５は、平面視において境界ダイオード領域７に沿って延びる帯状に形成されている。つまり、境界カソード領域４５は、複数のトレンチ構造３０の配列方向に沿って延びている。境界カソード領域４５は、チップ２の厚さ方向にゲート配線４０に対向している。具体的には、境界カソード領域４５は、チップ２の厚さ方向にパッド配線４１および境界配線４２に対向している。
　さらに具体的には、境界カソード領域４５は、境界ダイオード領域７の第１領域８に形成された第１カソード領域４６、および、境界ダイオード領域７の第２領域９に形成された第２カソード領域４７を含む。第１カソード領域４６は、第２方向Ｙに比較的大きい第１カソード幅を有し、チップ２の厚さ方向にパッド配線４１に対向している。第１カソード領域４６は、この実施形態では、平面視において四角形状に形成されている。
　第１カソード領域４６は、パッド配線４１の第１配線幅以下（より好ましくは第１配線幅未満）の第１カソード幅を有していることが好ましい。第１カソード領域４６は、この実施形態では、境界ダイオード領域７の第１領域８の第１幅以下（具体的には第１幅未満）の第１カソード幅を有している。つまり、第１カソード領域４６は、第１領域８の平面積以下（具体的には第１領域８の平面積未満）の平面積を有している。第１カソード領域４６は、第１幅の１／１０以上の第１カソード幅を有していることが好ましい。
　第２カソード領域４７は、第２方向Ｙに第１カソード領域４６の第１カソード幅よりも小さい第２カソード幅を有し、第１カソード領域４６から境界ダイオード領域７の第２領域９に向けて帯状に引き出されている。第２カソード領域４７は、チップ２の厚さ方向に境界配線４２に対向している。
　第２カソード領域４７は、この実施形態では、第１主面３の中心を第１方向Ｘに横切る直線上に位置している。具体的には、第２カソード領域４７は、第１主面３の中心を第２方向Ｙに横切る直線に対して第１方向Ｘの一方側（第３側面５Ｃ側）の領域および他方側（第４側面５Ｄ側）の領域に位置するように帯状に延びている。
　第２カソード領域４７は、境界配線４２の第２配線幅以下（より好ましくは第２配線幅未満）の第２カソード幅を有していることが好ましい。第２カソード領域４７は、この実施形態では、境界ダイオード領域７の第２領域９の第２幅以下（具体的には第２幅未満）の第２カソード幅を有している。つまり、第２カソード領域４７は、第２領域９の平面積以下（具体的には第２領域９の平面積未満）の平面積を有している。第２カソード領域４７は、第２幅の１／１０以上の第２カソード幅を有していることが好ましい。
　半導体装置１Ａは、境界ダイオード領域７において第１主面３の表層部に形成されたｐ型の境界ウェル領域５０を含む。境界ウェル領域５０は、「境界アノード領域」と称されてもよい。境界ウェル領域５０は、この実施形態では、複数のベース領域２５よりも高いｐ型不純物濃度を有している。むろん、境界ウェル領域５０は、複数のベース領域２５よりも低いｐ型不純物濃度を有していてもよい。
　境界ウェル領域５０は、第１主面３に沿って延びる層状に形成され、第１主面３から露出している。境界ウェル領域５０は、第１トレンチ分離構造２０Ａおよび第２トレンチ分離構造２０Ｂによって挟まれた領域に形成されている。つまり、境界ウェル領域５０は、第１ＩＧＢＴ領域６Ａ側の複数のトレンチ構造３０および第２ＩＧＢＴ領域６Ｂ側の複数のトレンチ構造３０によって挟まれた領域に形成されている。
　境界ウェル領域５０は、複数のベース領域２５よりも深く形成され、複数のトレンチ分離構造２０に接続されている。具体的には、境界ウェル領域５０は、複数のトレンチ分離構造２０（複数のトレンチ構造３０）よりも深く形成され、複数のトレンチ分離構造２０の底壁を被覆する部分を有している。
　境界ウェル領域５０は、この実施形態では、第２方向Ｙに境界ダイオード領域７の幅よりも大きい幅を有し、境界ダイオード領域７から各ＩＧＢＴ領域６内に引き出されている。境界ウェル領域５０は、第２方向Ｙにゲート配線４０の幅よりも大きい幅を有し、ゲート配線４０の周縁部よりも外方（各ＩＧＢＴ領域６の内方部側）に張り出した周縁部を有していることが好ましい。境界ウェル領域５０は、複数のトレンチ分離構造２０を横切って複数のトレンチ構造３０の底壁を被覆する部分を有している。
　境界ウェル領域５０は、各ＩＧＢＴ領域６内においてトレンチ分離構造２０の側壁および複数のトレンチ構造３０の側壁を被覆し、第１主面３の表層部において各ベース領域２５に接続されている。境界ウェル領域５０は、各ＩＧＢＴ領域６内においてベース領域２５およびエミッタ領域３５に電気的に接続されている。境界ウェル領域５０の深さは、１μｍ以上２０μｍ以下であってもよい。境界ウェル領域５０の深さは、５μｍ以上１０μｍ以下であることが好ましい。
　境界ウェル領域５０は、チップ２の厚さ方向に境界カソード領域４５に対向している。具体的には、境界ウェル領域５０は、第２方向Ｙに境界カソード領域４５の幅よりも大きい幅を有し、チップ２の厚さ方向に境界カソード領域４５に対向する部分（内方部）、および、チップ２の厚さ方向にコレクタ領域１３に対向する部分（周縁部）を有している。
　境界ウェル領域５０は、この実施形態では、境界ダイオード領域７内に位置する部分においてコレクタ領域１３および境界カソード領域４５に対向し、各ＩＧＢＴ領域６内に位置する部分においてコレクタ領域１３に対向している。つまり、境界ウェル領域５０は、各ＩＧＢＴ領域６および境界ダイオード領域７においてコレクタ領域１３に対向する部分を有している。境界ウェル領域５０は、断面視において境界カソード領域４５の全域に対向していることが好ましい。
　境界ウェル領域５０は、平面視において境界ダイオード領域７に沿って延びる帯状に形成されている。つまり、境界ウェル領域５０は、複数のトレンチ構造３０の配列方向に沿って延びている。境界ウェル領域５０は、チップ２の厚さ方向にゲート配線４０および境界カソード領域４５に対向している。具体的には、境界ウェル領域５０は、チップ２の厚さ方向にパッド配線４１および境界配線４２に対向し、チップ２の厚さ方向に第１カソード領域４６および第２カソード領域４７に対向している。
　さらに具体的には、境界ウェル領域５０は、境界ダイオード領域７の第１領域８に形成された第１ウェル領域５１、および、境界ダイオード領域７の第２領域９に形成された第２ウェル領域５２を含む。第１ウェル領域５１は、第２方向Ｙに比較的大きい第１ウェル幅を有し、チップ２の厚さ方向にパッド配線４１および第１カソード領域４６に対向している。第１ウェル領域５１は、この実施形態では、平面視において四角形状に形成されている。
　第１ウェル領域５１は、第１カソード領域４６の第１カソード幅以上の（より好ましくは第１カソード幅よりも大きい）第１ウェル幅を有していることが好ましい。第１ウェル領域５１は、断面視においてチップ２の厚さ方向に第１カソード領域４６の全域に対向していることが好ましい。第１ウェル領域５１は、第１カソード領域４６の平面積以上（より好ましくは第１カソード領域４６の平面積よりも大きい）の平面積を有していることが特に好ましい。
　第１ウェル領域５１は、パッド配線４１の第１配線幅以上の第１ウェル幅（より好ましくは第１配線幅よりも大きい第１ウェル幅）を有していることが好ましい。第１ウェル領域５１は、断面視においてチップ２の厚さ方向にパッド配線４１の全域に対向していることが好ましい。第１ウェル領域５１は、パッド配線４１の平面積以上（より好ましくはパッド配線４１の平面積よりも大きい）の平面積を有していることが特に好ましい。
　第１ウェル領域５１は、境界ダイオード領域７の第１領域８の第１幅以上の（より好ましくは第１幅よりも大きい）第１ウェル幅を有していることが特に好ましい。第１ウェル領域５１は、第１領域８の平面積以上（より好ましくは第１領域８の平面積よりも大きい）の平面積を有していることが特に好ましい。第１ウェル幅は、第１幅の２倍以下（より好ましくは第１幅の１．５倍以下）であることが好ましい。
　第２ウェル領域５２は、第１ウェル領域５１から境界ダイオード領域７の第２領域９に向けて帯状に引き出され、第２方向Ｙに第１ウェル領域５１の第１ウェル幅よりも小さい第２ウェル幅を有している。第２ウェル領域５２は、チップ２の厚さ方向に境界配線４２および第２カソード領域４７に対向している。
　第２ウェル領域５２は、この実施形態では、第１主面３の中心を第１方向Ｘに横切る直線上に位置している。具体的には、第２ウェル領域５２は、第１主面３の中心を第２方向Ｙに横切る直線に対して第１方向Ｘの一方側（第３側面５Ｃ側）の領域および他方側（第４側面５Ｄ側）の領域に位置するように帯状に延びている。
　第２ウェル領域５２は、第２カソード領域４７の第２カソード幅以上の（より好ましくは第２カソード幅よりも大きい）第２ウェル幅を有していることが好ましい。第２ウェル領域５２は、断面視においてチップ２の厚さ方向に第２カソード領域４７の全域に対向していることが好ましい。第２ウェル領域５２は、第２カソード領域４７の平面積以上（より好ましくは第２カソード領域４７の平面積よりも大きい）の平面積を有していることが特に好ましい。
　第２ウェル領域５２は、境界配線４２の第２配線幅以上の（より好ましくは第２配線幅よりも大きい）第２ウェル幅を有していることが好ましい。第２ウェル領域５２は、断面視においてチップ２の厚さ方向に境界配線４２の全域に対向していることが好ましい。第２ウェル領域５２は、境界配線４２の平面積以上（より好ましくは境界配線４２の平面積よりも大きい）の平面積を有していることが特に好ましい。
　第２ウェル領域５２は、境界ダイオード領域７の第２領域９の第２幅以上の（より好ましくは第２幅よりも大きい）第２ウェル幅を有していることが特に好ましい。第２ウェル領域５２は、第２領域９の平面積以上（より好ましくは第２領域９の平面積よりも大きい）の平面積を有していることが特に好ましい。第２ウェル幅は、第２幅の２倍以下（より好ましくは第２幅の１．５倍以下）であることが好ましい。
　主に図１０を参照して、半導体装置１Ａは、外側ダイオード領域１６において第２主面４の表層部に形成されたｎ型の外側カソード領域５５を含む。外側カソード領域５５は、第２主面４に沿って延びる層状に形成されている。外側カソード領域５５は、バッファ領域１２に接続されるようにコレクタ領域１３を貫通し、第２主面４から露出している。
　外側カソード領域５５は、コレクタ領域１３のｐ型不純物濃度よりも高いｎ型不純物濃度を有し、コレクタ領域１３の一部の導電型がｐ型からｎ型に置換された領域である。外側カソード領域５５は、ドリフト領域１１（バッファ領域１２）よりも高いｎ型不純物濃度を有していることが好ましい。外側カソード領域５５のｎ型不純物濃度は、境界カソード領域４５のｎ型不純物濃度とほぼ等しいことが好ましい。
　外側カソード領域５５は、第２主面４の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成されている。外側カソード領域５５は、平面視において複数のＩＧＢＴ領域６に沿って延びる帯状に形成されている。外側カソード領域５５は、この実施形態では、平面視において複数のＩＧＢＴ領域６を取り囲む環状に形成されている。具体的には、外側カソード領域５５は、第２主面４の周縁に平行な４辺を有する環状（四角環状）に形成されている。
　外側カソード領域５５は、少なくともチップ２の厚さ方向に各ＩＧＢＴ領域６のベース領域２５に対向しないように、各ＩＧＢＴ領域６のベース領域２５からチップ２の周縁側に間隔を空けて形成されていることが好ましい。外側カソード領域５５は、チップ２の厚さ方向に複数のトレンチ構造３０に対向しないように、複数のトレンチ構造３０からチップ２の周縁側に間隔を空けて形成されていることが好ましい。
　外側カソード領域５５は、チップ２の厚さ方向に複数のトレンチ分離構造２０に対向しないように、複数のトレンチ分離構造２０からチップ２の周縁側に間隔を空けて形成されていることが特に好ましい。つまり、外側カソード領域５５は、外側ダイオード領域１６のみに形成され、複数のＩＧＢＴ領域６に形成されていないことが好ましい。外側カソード領域５５は、境界ダイオード領域７および外側ダイオード領域１６の接続部において境界カソード領域４５に接続されていてもよい。外側カソード領域５５は、チップ２の厚さ方向にゲート配線４０の第１外側配線４３および第２外側配線４４に対向している。
　第２主面４の平面積に対するカソード領域の平面積の割合は、０．１％以上１０％以下であることが好ましい。カソード領域の平面積は、境界カソード領域４５の平面積および外側カソード領域５５の平面積の総平面積である。カソード領域の平面積の割合は、０．１％以上１％以下、１％以上２％以下、２％以上４％以下、４％以上６％以下、６％以上８％以下、および、８％以上１０％以下のいずれか１つの範囲に属していてもよい。
　半導体装置１Ａは、外側ダイオード領域１６において第１主面３の表層部に形成されたｐ型の外側ウェル領域５６を含む。外側ウェル領域５６は、「外側アノード領域」と称されてもよい。外側ウェル領域５６は、この実施形態では、複数のベース領域２５よりも高いｐ型不純物濃度を有している。むろん、境界ウェル領域５０は、複数のベース領域２５よりも低いｐ型不純物濃度を有していてもよい。外側ウェル領域５６のｐ型不純物濃度は、境界ウェル領域５０のｐ型不純物濃度とほぼ等しいことが好ましい。
　外側ウェル領域５６は、第１主面３に沿って延びる層状に形成され、第１主面３から露出している。外側ウェル領域５６は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成されている。外側ウェル領域５６は、平面視において複数のＩＧＢＴ領域６に沿って延びる帯状に形成されている。外側ウェル領域５６は、この実施形態では、平面視において複数のＩＧＢＴ領域６を取り囲む環状に形成されている。具体的には、外側ウェル領域５６は、第１主面３の周縁に平行な４辺を有する環状（四角環状）に形成されている。
　外側ウェル領域５６は、複数のベース領域２５よりも深く形成されている。具体的には、外側ウェル領域５６は、複数のトレンチ分離構造２０（複数のトレンチ構造３０）よりも深く形成されている。外側ウェル領域５６は、この実施形態では、境界ウェル領域５０とほぼ等しい深さを有している。
　外側ウェル領域５６は、複数のトレンチ分離構造２０に接続されている。外側ウェル領域５６は、複数のトレンチ分離構造２０の底壁を被覆する部分を有している。外側ウェル領域５６は、外側ダイオード領域１６から各ＩＧＢＴ領域６内に引き出されている。外側ウェル領域５６は、複数のトレンチ分離構造２０を横切って複数のトレンチ構造３０の底壁を被覆する部分を有している。
　外側ウェル領域５６は、各ＩＧＢＴ領域６内においてトレンチ分離構造２０の側壁および複数のトレンチ構造３０の側壁を被覆し、第１主面３の表層部において複数のベース領域２５に接続されている。外側ウェル領域５６は、各ＩＧＢＴ領域６内においてベース領域２５およびエミッタ領域３５に電気的に接続されている。
　外側ウェル領域５６は、チップ２の厚さ方向に外側カソード領域５５に対向している。具体的には、外側ウェル領域５６は、外側カソード領域５５の幅よりも大きい幅を有し、チップ２の厚さ方向に外側カソード領域５５に対向する部分（内方部）、および、チップ２の厚さ方向にコレクタ領域１３に対向する部分（周縁部）を有している。さらに具体的には、外側ウェル領域５６は、第１主面３の内方部側の内縁部および第１主面３の周縁部側の外縁部を有している。外側ウェル領域５６の内縁部および外縁部は、チップ２の厚さ方向にコレクタ領域１３に対向している。
　外側ウェル領域５６は、この実施形態では、外側ダイオード領域１６内に位置する部分（内方部および外縁部）においてコレクタ領域１３および外側カソード領域５５に対向し、各ＩＧＢＴ領域６内に位置する部分（内縁部）においてコレクタ領域１３に対向している。つまり、外側ウェル領域５６は、各ＩＧＢＴ領域６および外側ダイオード領域１６においてコレクタ領域１３に対向する部分を有している。境界ウェル領域５０は、境界カソード領域４５の全域に対向していることが好ましい。
　外側ウェル領域５６は、境界ダイオード領域７および外側ダイオード領域１６の接続部において境界ウェル領域５０に接続されている。外側カソード領域５５は、チップ２の厚さ方向にゲート配線４０の第１外側配線４３および第２外側配線４４に対向している。
　主に図１１および図１２を参照して、半導体装置１Ａは、外周領域１０において第１主面３の表層部に形成された少なくとも１つ（この実施形態では複数）のｐ型のフィールド領域５７を含む。フィールド領域５７の個数は任意であり、１個以上２０個以下（典型的には３個以上１０個以下）であってもよい。複数のフィールド領域５７は、複数のベース領域２５よりも高いｐ型不純物濃度を有していてもよい。複数のフィールド領域５７は、外側ウェル領域５６よりも高いｐ型不純物濃度を有していてもよい。むろん、複数のフィールド領域５７は、外側ウェル領域５６とほぼ等しいｐ型不純物濃度を有していてもよい。複数のフィールド領域５７は、電気的に浮遊状態に形成されている。複数のフィールド領域５７および後述するチャネルストップ領域５８は、総称して「終端構造」と称されてもよい。
　複数のフィールド領域５７は、第１主面３の周縁および外側ウェル領域５６から間隔を空けて第１主面３の周縁および外側ウェル領域５６の間の領域に形成されている。つまり、複数のフィールド領域５７は、チップ２の厚さ方向に外側カソード領域５５に対向しない位置に形成されている。複数のフィールド領域５７は、平面視において外側ウェル領域５６に沿って延びる帯状に形成されている。複数のフィールド領域５７は、この実施形態では、平面視において外側ウェル領域５６を取り囲む環状（四角環状）に形成されている。
　複数のフィールド領域５７は、複数のベース領域２５よりも深く形成されていることが好ましい。複数のフィールド領域５７は、一定の深さで形成されていることが好ましい。複数のフィールド領域５７は、複数のフィールド領域５７の間隔が第１主面３の周縁側に向けて漸増するように配置されていることが好ましい。複数のフィールド領域５７は、外側ウェル領域５６の幅よりも小さい幅をそれぞれ有していることが好ましい。複数のフィールド領域５７のうち最外のフィールド領域５７は、他のフィールド領域５７よりも幅広に形成されていることが好ましい。
　各フィールド領域５７の幅は、１μｍ以上５０μｍ以下であってもよい。各フィールド領域５７の幅は、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、７．５μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、および、４０μｍ以上５０μｍ以下のいずれかの範囲に属する値に設定されてもよい。各フィールド領域５７の幅は、１０μｍ以上３０μｍ以下であることが好ましい。
　主に図１１および図１２を参照して、半導体装置１Ａは、外周領域１０において複数のフィールド領域５７から第１主面３の周縁側に間隔を空けて第１主面３の表層部に形成されたｎ型のチャネルストップ領域５８を含む。チャネルストップ領域５８は、ドリフト領域１１よりも高いｎ型不純物濃度を有している。チャネルストップ領域５８は、第１～第４側面５Ａ～５Ｄから露出していてもよい。
　チャネルストップ領域５８は、平面視において第１主面３の周縁に沿って延びる帯状に形成されている。チャネルストップ領域５８は、この実施形態では、平面視において複数のフィールド領域５７を取り囲む環状（四角環状）に形成されている。チャネルストップ領域５８は、電気的に浮遊状態に形成されている。
　主に図１１および図１２を参照して、半導体装置１Ａは、外周領域１０において外側カソード領域５５から第２主面４の周縁側に間隔を空けて第２主面４の表層部に形成されたｎ型のダイシング領域１７を含む。ダイシング領域１７は、「ダイシングライン」と称されてもよい。
　ダイシング領域１７は、コレクタ領域１３のｐ型不純物濃度よりも高いｎ型不純物濃度を有し、コレクタ領域１３の一部の導電型がｐ型からｎ型に置換された領域である。ダイシング領域１７は、ドリフト領域１１よりも高いｎ型不純物濃度を有している。ダイシング領域１７は、この実施形態では、外側カソード領域５５とほぼ等しいｎ型不純物濃度を有している。
　ダイシング領域１７は、底面視（平面視）において第２主面４の周縁に沿って一続きに延びる帯状に形成されている。ダイシング領域１７は、図１３に示すように、チップ２の周縁の全体にわたって配列された複数の線分の集合体であってもよい。ダイシング領域１７は、この実施形態では、底面視（平面視）において複数のフィールド領域５７を取り囲む環状（四角環状）に形成されている。この実施形態では、ダイシング領域１７は、チップ２の厚さ方向に各フィールド領域５７に対向しないように、かつチャネルストップ領域５８に対向するように形成されている。
　ダイシング領域１７は、第１側面５Ａに沿って延び、第１幅Ｗ１を有する帯状の第１部分１７１と、第２側面５Ｂに沿って延び、第２幅Ｗ２を有する帯状の第２部分１７２と、第３側面５Ｃに沿って延び、第３幅Ｗ３を有する帯状の第３部分１７３と、第４側面５Ｄに沿って延び、第４幅Ｗ４を有する帯状の第４部分１７４とを含む。ダイシング領域１７は、第１部分１７１、第２部分１７２、第３部分１７３および第４部分１７４が互いに一体的に接続された四角環状に形成されている。
　ダイシング領域１７の第１幅Ｗ１、第２幅Ｗ２、第３幅Ｗ３および第４幅Ｗ４は、互いにほぼ等しくてよい。たとえば、ダイシング領域１７の幅の平均値に対して、第１幅Ｗ１、第２幅Ｗ２、第３幅Ｗ３および第４幅Ｗ４の誤差が±５％以内であってもよい。また、ダイシング領域１７の第１幅Ｗ１、第２幅Ｗ２、第３幅Ｗ３および第４幅Ｗ４は、互いに異なっていてもよい。たとえば、第１幅Ｗ１を基準として、第２幅Ｗ２、第３幅Ｗ３および第４幅Ｗ４は、それぞれ、第１幅Ｗ１の±１０％を超える大きさであってもよい。第１幅Ｗ１、第２幅Ｗ２、第３幅Ｗ３および第４幅Ｗ４は、たとえば、３０μｍ以上１００μｍ以下であってもよい。
　ダイシング領域１７は、第２主面４と第１～第４側面５Ａ～５Ｄとが交差する角部において、第２主面４および第１～第４側面５Ａ～５Ｄの両方から露出している。ダイシング領域１７は、第１～第４側面５Ａ～５Ｄの法線方向から見た側面視において、チップ２の周縁の全体にわたって一続きに第１～第４側面５Ａ～５Ｄから露出する環状ラインを含む。
　ダイシング領域１７は、チップ２の厚さ方向途中に底部を有している。言い換えれば、ダイシング領域１７の底部は第１主面３に達しておらず、チップ２の厚さ方向において、第１主面３とダイシング領域１７との間にドリフト領域１１が介在している。ダイシング領域１７は、この実施形態では、外側カソード領域５５とほぼ等しい深さを有している。ダイシング領域１７は、バッファ領域１２に接続されるようにコレクタ領域１３を貫通し、第２主面４から露出している。これにより、ダイシング領域１７は、同じ導電型のバッファ領域１２を介してドリフト領域１１に接続されている。
　主に図１１および図１２を参照して、半導体装置１Ａは、外周領域１０において外側カソード領域５５から第２主面４の周縁側に間隔を空けて第２主面４の表層部に形成されたｎ型のマーク領域１８を含む。マーク領域１８は、「アライメントマーク」と称されてもよい。
　マーク領域１８は、コレクタ領域１３のｐ型不純物濃度よりも高いｎ型不純物濃度を有し、コレクタ領域１３の一部の導電型がｐ型からｎ型に置換された領域である。マーク領域１８は、ドリフト領域１１よりも高いｎ型不純物濃度を有している。マーク領域１８は、この実施形態では、外側カソード領域５５およびダイシング領域１７とほぼ等しいｎ型不純物濃度を有している。
　マーク領域１８は、底面視（平面視）において、チップ２の１つの角部１９Ａ～１９Ｄに形成されている。この実施形態では、チップ２は、第１側面５Ａと第３側面５Ｃとの交差部である第１角部１９Ａ、第３側面５Ｃと第２側面５Ｂとの交差部である第２角部１９Ｂ、第２側面５Ｂと第４側面５Ｄとの交差部である第３角部１９Ｃ、および第４側面５Ｄと第１側面５Ａとの交差部である第４角部１９Ｄとを含む。図１２では、マーク領域１８は、第３角部１９Ｃに選択的に形成されている。第１角部１９Ａ、第２角部１９Ｂおよび第４角部１９Ｄは、マーク領域１８が形成されていないその他の角部である。
　マーク領域１８は、底面視（平面視）において、複数のフィールド領域５７を投影したフィールド領域投影部分２６とダイシング領域１７との間の環状領域２７に形成されている。マーク領域１８は、ダイシング領域１７から内側に物理的に離れ、ダイシング領域１７に取り囲まれている。この実施形態では、マーク領域１８は、チップ２の厚さ方向に各フィールド領域５７に対向しないように、かつチャネルストップ領域５８に対向するように形成されている。
　マーク領域１８は、互いに直交する少なくとも２つの直線部分を含むマークにより形成されている。この実施形態では、マーク領域１８は、第１方向Ｘに沿って延びる第１部分１８１と、第２方向Ｙに沿って延びる第２部分１８２とを一体的に含む。これにより、第１方向Ｘおよび第２方向Ｙの両方向に沿う２元座標に基づき、ダイシング時の位置決めを行うことができる。図１２では、マーク領域１８はアラビア数字の「６」の形状を有しているが、たとえば、「Ｅマーク」、「十字マーク」等であってもよい。
　マーク領域１８は、幅Ｗ５を有している。マーク領域１８の幅Ｗ５は、ダイシング領域１７の第１幅Ｗ１、第２幅Ｗ２、第３幅Ｗ３および第４幅Ｗ４よりも大きくてもよいし、小さくてもよい。マーク領域１８の幅Ｗ５は、たとえば、２０μｍ以上８０μｍ以下であってもよい。
　マーク領域１８は、チップ２の厚さ方向途中に底部を有している。言い換えれば、マーク領域１８の底部は第１主面３に達しておらず、チップ２の厚さ方向において、第１主面３とマーク領域１８との間にドリフト領域１１が介在している。マーク領域１８は、この実施形態では、外側カソード領域５５およびダイシング領域１７とほぼ等しい深さを有している。マーク領域１８は、バッファ領域１２に接続されるようにコレクタ領域１３を貫通し、第２主面４から露出している。これにより、マーク領域１８は、同じ導電型のバッファ領域１２を介してドリフト領域１１に接続されている。
　主に図１１および図１２を参照して、半導体装置１Ａは、第１～第４側面５Ａ～５Ｄに段差構造２８を有している。段差構造２８は、チップ２の周縁の全体にわたって連続する環状に形成されている。段差構造２８は、第１主面３側において選択的に外側に突出した凸部２８１と、第２主面４側において凸部２８１に対して内側に凹んだ凹部２８２とにより形成されている。ダイシング領域１７は、チップ２の厚さ方向において、凹部２８２に位置する底部を有している。これにより、ダイシング領域１７とバッファ領域１２（ドリフト領域１１）との境界部２９は、凹部２８２において第１～第４側面５Ａ～５Ｄから露出している。
　段差構造２８が形成されていれば、第２主面４を実装面として半導体装置１Ａを実装基板に実装したときに、実装に使用する接合材（たとえば、はんだ等）が、第１主面３に這い上がることを防止することができる。実装基板に半導体装置１Ａを実装したときに、余分な接合材がチップの第２主面４から第１主面３に向かって第１～第４側面５Ａ～５Ｄを伝って這い上がることがある。たとえ接合材が這い上がっても、その接合材を段差構造２８によって防ぎ、状況により第２主面４側に返すことができる。その結果、接合材を介した短絡が発生することを防止することができる。
　半導体装置１Ａは、主面絶縁膜３９を被覆する層間絶縁膜６０を含む。層間絶縁膜６０は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。層間絶縁膜６０は、酸化シリコン膜の一例としてのＮＳＧ（Non-doped Silicate Glass）膜、ＰＳＧ（Phosphor Silicate Glass）膜およびＢＰＳＧ（Boron Phosphor Silicate Glass）膜のうちの少なくとも１つを含んでいてもよい。層間絶縁膜６０は、単一の絶縁膜からなる単層構造、または、複数の絶縁膜を含む積層構造を有していてもよい。層間絶縁膜６０は、主面絶縁膜３９の厚さを超える厚さを有している。
　層間絶縁膜６０は、第１主面３に沿って層状に延び、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なっていてもよい。層間絶縁膜６０は、複数のＩＧＢＴ領域６、境界ダイオード領域７、外側ダイオード領域１６および外周領域１０を選択的に被覆している。層間絶縁膜６０は、各ＩＧＢＴ領域６において主面絶縁膜３９、複数のトレンチ分離構造２０および複数のトレンチ構造３０を被覆している。層間絶縁膜６０は、境界ダイオード領域７、外側ダイオード領域１６および外周領域１０において主面絶縁膜３９およびゲート配線４０を被覆している。
　層間絶縁膜６０は、各ＩＧＢＴ領域６において複数のエミッタ領域３５を露出させる複数のコンタクト開口６１を有している。複数のコンタクト開口６１は、この実施形態では、複数のコンタクト孔３７に対して１対１の対応関係で形成され、対応するコンタクト孔３７にそれぞれ連通している。複数のコンタクト開口６１は、平面視において対応するコンタクト孔３７に沿って延びる帯状にそれぞれ形成されている。
　層間絶縁膜６０は、境界ダイオード領域７、外側ダイオード領域１６および外周領域１０においてゲート配線４０を選択的に露出させる少なくとも１つ（この実施形態では複数）のゲート開口６２を含む。複数のゲート開口６２は、パッド配線４１を選択的に露出させる少なくとも１つゲート開口６２、第１外側配線４３を選択的に露出させる少なくとも１つのゲート開口６２、および、第２外側配線４４を選択的に露出させる少なくとも１つのゲート開口６２を含んでいてもよい。
　層間絶縁膜６０は、外側ダイオード領域１６において外側ウェル領域５６の内縁部を選択的に露出させる少なくとも１つ（この実施形態では複数）の第１ウェル開口６３を含む。具体的には、複数の第１ウェル開口６３は、複数のトレンチ分離構造２０およびゲート配線４０の間の領域において、外側ウェル領域５６の内縁部を露出させている。
　層間絶縁膜６０は、外側ダイオード領域１６において外側ウェル領域５６の外縁部を選択的に露出させる少なくとも１つ（この実施形態では１つ）の第２ウェル開口６４を含む。具体的には、第２ウェル開口６４は、ゲート配線４０よりも第１主面３の周縁側の領域において、外側ウェル領域５６の外縁部を露出させている。第２ウェル開口６４は、複数のＩＧＢＴ領域６に沿って延びる帯状に形成されている。第２ウェル開口６４は、この実施形態では、複数のＩＧＢＴ領域６を取り囲む環状（四角環状）に形成されている。
　層間絶縁膜６０は、外周領域１０において少なくとも１つ（この実施形態では複数）のフィールド領域５７を選択的に露出させる少なくとも１つ（この実施形態では複数）のフィールド開口６５を含む。複数のフィールド開口６５は、複数のフィールド領域５７を１対１対応の関係で露出させている。複数のフィールド開口６５は、複数のフィールド領域５７に沿って延びる帯状に形成されている。複数のフィールド開口６５は、この実施形態では、複数のフィールド領域５７に沿って延びる環状（四角環状）に形成されている。
　層間絶縁膜６０は、外周領域１０においてチャネルストップ領域５８を露出させるチャネルストップ開口６６を含む。チャネルストップ開口６６は、チャネルストップ領域５８に沿って延びる帯状に形成されている。チャネルストップ開口６６は、この実施形態では、チャネルストップ領域５８に沿って延びる環状（四角環状）に形成され、第１主面３の周縁に連通している。
　半導体装置１Ａは、複数のエミッタ領域３５に電気的に接続されるように層間絶縁膜６０に埋設された複数のビア電極７０を含む。具体的には、複数のビア電極７０は、層間絶縁膜６０の複数のコンタクト開口６１に埋設されている。複数のビア電極７０は、チップ２に接する部分および層間絶縁膜６０に接する部分を含む。複数のビア電極７０は、チップ２に接する部分においてエミッタ領域３５およびコンタクト領域３８に電気的に接続されている。
　各ビア電極７０は、Ｔｉ系金属膜、Ｗ系金属膜、Ａｌ系金属膜およびＣｕ系金属膜のうちの少なくとも１つを含んでいてもよい。Ｔｉ系金属は、純Ｔｉ膜（純度が９９％以上のＴｉ膜）およびＴｉ合金膜のうちの少なくとも１つを含んでいてもよい（以下、同じ）。Ｔｉ合金膜は、ＴｉＮ膜であってもよい。Ｗ系金属は、純Ｗ膜（純度が９９％以上のＷ膜）およびＷ合金膜のうちの少なくとも１つを含んでいてもよい（以下、同じ）。
　Ａｌ系金属は、純Ａｌ膜（純度が９９％以上のＡｌ膜）およびＡｌ合金膜のうちの少なくとも１つを含んでいてもよい（以下、同じ）。Ａｌ合金膜は、ＡｌＣｕ合金、ＡｌＳｉ合金およびＡｌＳｉＣｕ合金のうちの少なくとも１つを含んでいてもよい。Ｃｕ系金属は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）およびＣｕ合金膜のうちの少なくとも１つを含んでいてもよい（以下、同じ）。各ビア電極７０は、Ｔｉ系金属膜およびＷ系金属膜を含む積層構造を有していてもよい。
　半導体装置１Ａは、ゲート配線４０に電気的に接続されるように層間絶縁膜６０の上に配置されたゲート電極７１を含む。ゲート電極７１は、ゲート配線４０とは異なる導電材料からなる。ゲート電極７１は、この実施形態では、金属膜からなり、ゲート配線４０よりも低い抵抗値を有している。ゲート電極７１は、「ゲートメタル」と称されてもよい。ゲート電極７１は、Ｔｉ系金属膜、Ｗ系金属膜、Ａｌ系金属膜およびＣｕ系金属膜のうちの少なくとも１つを含んでいてもよい。ゲート電極７１は、Ｔｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。
　ゲート電極７１は、ゲート配線４０の直上に配置され、ゲート配線４０のレイアウトに応じて複数のＩＧＢＴ領域６、境界ダイオード領域７、外側ダイオード領域１６および外周領域１０の任意の領域に任意のレイアウトで引き回され得る。ゲート電極７１は、この実施形態では、境界ダイオード領域７および外側ダイオード領域１６に配置されている。具体的には、ゲート電極７１は、ゲートパッド電極７２、第１ゲートフィンガー電極７３および第２ゲートフィンガー電極７４を含む。
　ゲートパッド電極７２は、ゲート配線４０のパッド配線４１の直上に配置されている。ゲートパッド電極７２は、層間絶縁膜６０の上からゲート開口６２に入り込み、パッド配線４１に電気的に接続されている。ビア電極７０と同様のビア電極がゲート開口６２内に埋設されている場合、ゲートパッド電極７２は当該ビア電極を介してパッド配線４１に電気的に接続されていてもよい。ゲートパッド電極７２は、この実施形態では、平面視において四角形状に形成されている。
　ゲートパッド電極７２は、この実施形態では、チップ２の厚さ方向に境界カソード領域４５および境界ウェル領域５０に対向している。ゲートパッド電極７２は、平面視において複数のトレンチ構造３０から間隔を空けて形成されていることが好ましい。ゲートパッド電極７２は、平面視において複数のトレンチ分離構造２０から間隔を空けて形成されていることが好ましい。
　ゲートパッド電極７２は、境界ウェル領域５０の平面積よりも小さい平面積を有していることが好ましい。ゲートパッド電極７２は、パッド配線４１の平面積よりも小さい平面積を有していることが特に好ましい。ゲートパッド電極７２は、境界カソード領域４５の平面積以上の平面積を有していてもよいし、境界カソード領域４５の平面積未満の平面積を有していてもよい。むろん、ゲートパッド電極７２は、パッド配線４１の平面積以上の面積を有していてもよい。
　第１ゲートフィンガー電極７３は、ゲートパッド電極７２から第１外側配線４３の直上に引き出されている。第１ゲートフィンガー電極７３は、第１外側配線４３に沿って延びる帯状に形成されている。第１ゲートフィンガー電極７３は、この実施形態では、第１側面５Ａおよび第３側面５Ｃに沿って帯状に延びている。
　第１ゲートフィンガー電極７３は、層間絶縁膜６０の上からゲート開口６２に入り込み、第１外側配線４３に電気的に接続されている。ビア電極７０と同様のビア電極がゲート開口６２内に埋設されている場合、第１ゲートフィンガー電極７３は当該ビア電極を介して第１外側配線４３に電気的に接続されていてもよい。
　第１ゲートフィンガー電極７３は、この実施形態では、チップ２の厚さ方向に外側カソード領域５５および外側ウェル領域５６に対向している。第１ゲートフィンガー電極７３は、平面視において複数のトレンチ構造３０から間隔を空けて形成されていることが好ましい。第１ゲートフィンガー電極７３は、平面視において複数のトレンチ分離構造２０（複数のトレンチ構造３０）から間隔を空けて形成されていることが好ましい。
　第１ゲートフィンガー電極７３は、断面視において外側ウェル領域５６よりも幅狭に形成されていることが好ましい。第１ゲートフィンガー電極７３は、第１外側配線４３の平面積よりも小さい平面積を有していることが特に好ましい。第１ゲートフィンガー電極７３は、断面視において外側カソード領域５５よりも幅狭に形成されていてもよいし、外側カソード領域５５よりも幅広に形成されていてもよい。
　第２ゲートフィンガー電極７４は、ゲートパッド電極７２から第２外側配線４４の直上に引き出されている。第２ゲートフィンガー電極７４は、第２外側配線４４に沿って延びる帯状に形成されている。第２ゲートフィンガー電極７４は、この実施形態では、第２側面５Ｂおよび第３側面５Ｃに沿って帯状に延びている。
　第２ゲートフィンガー電極７４は、層間絶縁膜６０の上からゲート開口６２に入り込み、第２外側配線４４に電気的に接続されている。ビア電極７０と同様のビア電極がゲート開口６２内に埋設されている場合、第２ゲートフィンガー電極７４は当該ビア電極を介して第２外側配線４４に電気的に接続されていてもよい。
　第２ゲートフィンガー電極７４は、この実施形態では、チップ２の厚さ方向に外側カソード領域５５および外側ウェル領域５６に対向している。第２ゲートフィンガー電極７４は、平面視において複数のトレンチ構造３０から間隔を空けて形成されていることが好ましい。第１ゲートフィンガー電極７３は、平面視において複数のトレンチ分離構造２０（複数のトレンチ構造３０）から間隔を空けて形成されていることが好ましい。
　第２ゲートフィンガー電極７４は、断面視において外側ウェル領域５６よりも幅狭に形成されていることが好ましい。第２ゲートフィンガー電極７４は、第１外側配線４３の平面積よりも小さい平面積を有していることが特に好ましい。第２ゲートフィンガー電極７４は、断面視において外側カソード領域５５よりも幅狭に形成されていてもよいし、外側カソード領域５５よりも幅広に形成されていてもよい。
　半導体装置１Ａは、ゲート配線４０から間隔を空けて層間絶縁膜６０の上に配置されたエミッタ電極７５を含む。エミッタ電極７５は、ゲート配線４０とは異なる導電材料からなる。エミッタ電極７５は、この実施形態では、金属膜からなる。エミッタ電極７５は、「エミッタメタル」と称されてもよい。エミッタ電極７５は、Ｔｉ系金属膜、Ｗ系金属膜、Ａｌ系金属膜およびＣｕ系金属膜のうちの少なくとも１つを含んでいてもよい。エミッタ電極７５は、Ｔｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。
　エミッタ電極７５は、複数のＩＧＢＴ領域６を被覆するように層間絶縁膜６０の上に配置されている。エミッタ電極７５は、複数のビア電極７０を一括して被覆し、複数のビア電極７０を介して複数のエミッタ領域３５に電気的に接続されている。エミッタ電極７５は、この実施形態では、層間絶縁膜６０を挟んでゲート配線４０の境界配線４２を被覆する部分を有している。つまり、エミッタ電極７５は、チップ２の厚さ方向にゲート配線４０（境界配線４２）、境界カソード領域４５および境界ウェル領域５０に対向する部分を有している。
　エミッタ電極７５は、平面視において複数のＩＧＢＴ領域６から外周領域１０に引き出されている。エミッタ電極７５は、この実施形態では、外側ダイオード領域１６において層間絶縁膜６０を挟んでゲート配線４０の第１外側配線４３および第２外側配線４４を被覆する部分を有している。つまり、エミッタ電極７５は、チップ２の厚さ方向にゲート配線４０（第１外側配線４３および第２外側配線４４）、外側カソード領域５５および外側ウェル領域５６に対向する部分を有している。
　エミッタ電極７５は、第１ウェル開口６３および第２ウェル開口６４に入り込み、外側ウェル領域５６に電気的に接続されている。具体的には、エミッタ電極７５は、この実施形態では、エミッタパッド電極７６およびエミッタフィンガー電極７７を含む。
　エミッタパッド電極７６は、複数のＩＧＢＴ領域６および境界ダイオード領域７を被覆するように層間絶縁膜６０の上に配置されている。エミッタパッド電極７６は、層間絶縁膜６０を挟んでゲート配線４０に対向し、複数のビア電極７０を介して複数のエミッタ領域３５に電気的に接続されている。エミッタパッド電極７６は、複数のＩＧＢＴ領域６から外周領域１０に引き出され、層間絶縁膜６０の上から第１ウェル開口６３内に入り込んでいる。エミッタパッド電極７６は、第１ウェル開口６３内において外側ウェル領域５６の内縁部に電気的に接続されている。
　エミッタフィンガー電極７７は、エミッタパッド電極７６から外周領域１０の直上に引き出されている。エミッタフィンガー電極７７は、第１主面３の周縁およびゲート電極７１の間の領域に引き出され、ゲート電極７１に沿って帯状に延びている。エミッタフィンガー電極７７は、この実施形態では、ゲート電極７１およびエミッタパッド電極７６を取り囲む環状（四角環状）に形成されている。エミッタフィンガー電極７７は、層間絶縁膜６０の上から第２ウェル開口６４内に入り込んでいる。エミッタフィンガー電極７７は、第２ウェル開口６４内においての外縁部に電気的に接続されている。
　ビア電極７０と同様のビア電極が第１ウェル開口６３および／または第２ウェル開口６４内に埋設されている場合、エミッタ電極７５は当該ビア電極を介して外側ウェル領域５６に電気的に接続されていてもよい。
　半導体装置１Ａは、外周領域１０において層間絶縁膜６０の上に形成された複数のフィールド電極７８を含む。複数のフィールド電極７８は、Ｔｉ系金属膜、Ｗ系金属膜、Ａｌ系金属膜およびＣｕ系金属膜のうちの少なくとも１つを含んでいてもよい。複数のフィールド電極７８は、Ｔｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。
　複数のフィールド電極７８は、複数のフィールド領域５７に対して１対１対応の関係で形成されている。複数のフィールド電極７８は、対応するフィールド領域５７に沿って延びる帯状に形成されている。複数のフィールド電極７８は、この実施形態では、対応するフィールド領域５７に沿って延びる環状（四角環状）に形成されている。
　複数のフィールド電極７８は、層間絶縁膜６０の上から対応するフィールド開口６５に入り込み、対応するフィールド領域５７に電気的に接続されている。フィールド電極７８は、電気的に浮遊状態に形成されている。最外周のフィールド電極７８は、第１主面３の周縁側に向けて引き出された引き出し部を含み、他のフィールド電極７８よりも幅広に形成されていてもよい。
　半導体装置１Ａは、外周領域１０において層間絶縁膜６０の上に形成されたチャネルストップ電極７９を含む。チャネルストップ電極７９は、Ｔｉ系金属膜、Ｗ系金属膜、Ａｌ系金属膜およびＣｕ系金属膜のうちの少なくとも１つを含んでいてもよい。チャネルストップ電極７９は、Ｔｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。チャネルストップ電極７９は、チャネルストップ領域５８に沿って延びる帯状に形成されている。チャネルストップ電極７９は、この実施形態では、チャネルストップ領域５８に沿って延びる環状（四角環状）に形成されている。
　チャネルストップ電極７９は、層間絶縁膜６０の上からチャネルストップ開口６６に入り込み、チャネルストップ領域５８に電気的に接続されている。チャネルストップ電極７９は、チャネルストップ領域５８を露出させるように第１主面３の周縁から内方（ＩＧＢＴ領域６側）に間隔を空けて形成されていてもよい。チャネルストップ電極７９は、電気的に浮遊状態に形成されている。
　半導体装置１Ａは、第２主面４を被覆するコレクタ電極８０を含む。コレクタ電極８０は、第２主面４から露出したコレクタ領域１３、境界カソード領域４５、外側カソード領域５５、マーク領域１８およびダイシング領域１７に電気的に接続されている。コレクタ電極８０は、コレクタ領域１３、境界カソード領域４５、外側カソード領域５５、マーク領域１８およびダイシング領域１７とオーミック接触を形成している。コレクタ電極８０は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。これにより、コレクタ電極８０は、ダイシング領域１７との間に接合境界４８を形成している。接合境界４８は、チップ２の周縁の全体にわたって一続きに延びる環状に形成されている。
　コレクタ電極８０は、Ｔｉ膜、Ｎｉ膜、Ｐｄ膜、Ａｕ膜、Ａｇ膜およびＡｌ膜のうちの少なくとも１つを含んでいてもよい。コレクタ電極８０は、Ｔｉ膜、Ｎｉ膜、Ａｕ膜、Ａｇ膜またはＡｌ膜を含む単膜構造を有していてもよい。コレクタ電極８０は、Ｔｉ膜、Ｎｉ膜、Ｐｄ膜、Ａｕ膜、Ａｇ膜およびＡｌ膜のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。コレクタ電極８０は、少なくとも第２主面４を直接被覆するＴｉ膜を含むことが好ましい。コレクタ電極８０は、たとえば、第２主面４側からこの順に積層されたＴｉ膜、Ｎｉ膜、Ｐｄ膜およびＡｕ膜を含む積層構造を有していてもよい。
　コレクタ電極８０は、コレクタ電極８０を通じてダイシング領域１７およびマーク領域１８を光学的に検知可能な範囲で、適宜設定してもよい。たとえば、コレクタ電極８０の厚さは、０．５μｍ以上２μｍ以下であってもよい。たとえば、コレクタ電極８０で被覆されたダイシング領域１７およびマーク領域１８の形状および位置が、光学センサ等を介して画像で確認できればよい。
　このように、半導体装置１Ａは、機能素子（素子構造）として、各ＩＧＢＴ領域６に形成されたＩＧＢＴ構造ＴＲ１、ＴＲ２、境界ダイオード領域７に形成された境界ダイオードＤ１、および外側ダイオード領域１６に形成された外側ダイオードＤ２を含む。各ＩＧＢＴ構造ＴＲ１、ＴＲ２は、ゲートとしてのトレンチ構造３０、エミッタとしてのエミッタ領域３５、および、コレクタとしてのコレクタ領域１３を含む。
　境界ダイオードＤ１は、アノードとしての境界ウェル領域５０およびカソードとしての境界カソード領域４５を含む。境界ダイオードＤ１のアノードは各ＩＧＢＴ構造ＴＲ１、ＴＲ２のエミッタに電気的に接続され、境界ダイオードＤ１のカソードは各ＩＧＢＴ領域６のコレクタに電気的に接続されている。これにより、境界ダイオードＤ１は、各ＩＧＢＴ構造ＴＲ１、ＴＲ２に係る第１還流ダイオードとして機能する。
　外側ダイオードＤ２は、アノードとしての外側ウェル領域５６およびカソードとしての外側カソード領域５５を含む。外側ダイオードＤ２のアノードは、各ＩＧＢＴ構造ＴＲ１、ＴＲ２のエミッタに電気的に接続され、外側ダイオードＤ２のカソードは、各ＩＧＢＴ領域６のコレクタに電気的に接続されている。これにより、外側ダイオードＤ２は、境界ダイオードＤ１に対して順方向並列接続されている。また、外側ダイオードＤ２は、各ＩＧＢＴ構造ＴＲ１、ＴＲ２に係る第２還流ダイオードとして機能する。
　図１４は、半導体装置１Ａの製造に使用するウエハ５３の模式図である。図１５Ａ～図１５Ｇは、半導体装置１Ａの製造工程を工程順に示す図である。次に、図１４および図１５Ａ～図１５Ｇを参照して、半導体装置１Ａの製造工程を説明する。
　半導体装置１Ａを製造するには、図１４を参照して、ウエハ５３が準備される。ウエハ５３は、チップ２のベースとなるものであり、第１主面３および第２主面４を有する円盤状に形成されている。る。ウエハ５３は、「半導体ウエハ」と称されてもよい。ウエハ５３の第１主面３には、チップ２ごとに割り当てられた素子形成領域５４が設定されている。ウエハ５３は、この実施形態では、ｎ型の半導体ウエハであり、ドリフト領域１１を形成している。
　次に、図１５Ａを参照して、ウエハ５３の第１主面３に素子構造５９が形成される。素子構造５９は、公知のイオン注入、アニール処理、エッチング、成膜等の各種半導体製造技術を利用して形成することができる。なお、図１５Ａでは、紙面のスペースを考慮して、図１１に示した素子構造５９の各要素のうちいくつかの要素の参照符号を省略している。これにより、各素子形成領域５４に、活性領域１４（図１５Ａでは、ＩＧＢＴ領域６および外側ダイオード領域１６を図示）と、外周領域１０（不活性領域）とが設けられる。
　次に、図１５Ｂを参照して、ウエハ５３が、素子構造５９の反対側の第２主面４から研削される。たとえば、研削前のウエハ５３の厚さが５００μｍ以上１０００μｍ以下であり、研削後のウエハ５３の厚さは５０μｍ以上２００μｍ以下であってもよい。
　次に、図１５Ｃを参照して、第２主面４へのイオン注入およびアニール処理によって、バッファ領域１２およびコレクタ領域１３が順に形成される。バッファ領域１２はｎ型不純物イオンの注入により、コレクタ領域１３はｐ型不純物イオンの注入により形成される。バッファ領域１２およびコレクタ領域１３は、第２主面４に沿う層状に、ウエハ５３の全体にわたって形成される。
　次に、図１５Ｄを参照して、第２主面４にマスク６７がセットされ、当該マスク６７を介したイオン注入によって、ｎ型不純物がコレクタ領域１３に選択的に導入される。その後、アニール処理の実行によって、第２主面４の表層部にカソード領域（図１５Ｄでは、外側カソード領域５５が図示）、ダイシング領域１７およびマーク領域１８が形成される。ダイシング領域１７は、隣り合う素子形成領域５４の境界に跨って形成されていてもよい。
　次に、図１５Ｅを参照して、第２主面４にコレクタ電極８０が形成される。コレクタ電極８０は、たとえばスパッタ法によって形成される。これにより、第２主面４の全体がコレクタ電極８０で被覆される。
　次の工程は、ウエハ５３を各チップ２に分割するダイシング工程である。この実施形態では、２種類のダイシングブレードを用いたダイシング工程が実行される。
　まず、図１５Ｆを参照して、第１ブレード６８を用いて、ダイシング領域１７に沿ってウエハ５３を厚さ方向途中まで第２主面４から切削する。これにより、ウエハ５３にダイシング溝９０が形成される。第１ブレード６８は、第１厚さＴ１を有している。第１厚さＴ１は、たとえば、４０μｍ以上６０μｍ以下であってもよい。
　次に、図１５Ｇを参照して、第２ブレード６９を用いて、ダイシング溝９０からウエハ５３の残りの部分を切断することによって、ウエハ５３が複数のチップ２に個片化される。これにより、前述の半導体装置１Ａが得られる。第２ブレード６９は、第２厚さＴ２を有している。第２厚さＴ２は、第１厚さＴ１よりも小さく、たとえば、１０μｍ以上３０μｍ以下であってもよい。このように、相対的に厚い第１ブレード６８によりダイシング溝９０が形成された後、第１ブレード６８よりも薄い第２ブレード６９により最終の切断工程を実行することによって、第１ブレード６８と第２ブレード６９との厚さの差に起因する段差構造２８が、チップ２の第１～第４側面５Ａ～５Ｄに形成される。
　以上、本開示の半導体装置１Ａによれば、第２主面４にマーク領域１８が形成されているため、図１５Ｆおよび図１５Ｇの工程において、コレクタ電極８０を介してマーク領域１８を光学的に検知することによって、ダイシング領域１７の位置を精度よく検出することができる。その結果、ウエハ５３のダイシング精度を向上することができる。また、マーク領域１８を基準にして、第２主面４上のダイシング領域１７の位置を正確に検出することができる。そのため、ダイシング領域１７の幅方向中央のラインに沿ってウエハ５３を切断して個片化できるので、各チップ２の大きさを揃えることができる。
　しかも、マーク領域１８が不活性領域である外周領域１０に形成されている。これにより、マーク領域１８の形成に伴って機能素子用のスペースが縮小されることを防止できるので、機能素子の特性の低下を抑制することができる。
　本開示の方法によれば、ウエハ５３の第２主面４への不純物注入によってダイシング領域１７が形成される（図１５Ｄ）。これにより、ウエハ５３のダイシング面として、第１主面３だけでなく第２主面４を選択することもできる。その結果、たとえばダイシングの方法、ウエハ５３の素子構造５９の平坦性等を考慮して、適切なダイシング面を選択することができる。
　たとえば、ダイシングブレードによるダイシングでは切断終点においてダメージが発生しやすい。ウエハ５３（チップ２）の第１主面３が切断始点である場合、切断終点である第２主面４側にダメージが発生しやすい。また、素子構造５９が形成されたウエハ５３の第１主面３には、製造プロセス管理用の各種のモニタ（ＰＣＭ：Process Control Monitor）が形成されることが多い。そのため、素子構造５９の形成面（本開示では第１主面３）の表面構造が複雑になり、第２主面４に比べて平坦性が低い場合がある。平坦性が低い面からダイシングブレードを挿入すると、ダイシングブレードを安定させて切断できず、切断面が凸凹になり、切断面を平坦に形成することが難しい場合がある。そこで、図１５Ｆおよび図１５Ｇに示すように、素子構造５９の反対側の第２主面４からダイシングブレード（第１ブレード６８および第２ブレード６９）でウエハ５３を切断することによって、切断面を平坦に仕上げることができる。これにより、機械的かつ電気的に信頼性が高い半導体装置１Ａを得ることができる。
　前述の各実施形態はさらに他の形態で実施できる。たとえば、チップ２の第１～第４側面５Ａ～５Ｄの構造（側面構造）は、段差構造２８ではなく、図１６に示す平坦構造であってもよい。図１６の半導体装置１Ａは、たとえば、１つのダイシングブレード（たとえば、第１ブレード６８）によってウエハ５３を切断することによって形成されてもよいし、レーザダイシングによってウエハ５３を切断することによって形成されてもよい。
　レーザダイシングでは、図１７に示すように、ウエハ５３の第２主面４からウエハ５３の内部にレーザ光９１を集光することによって、ウエハ５３を複数のチップ２に分割することができる。たとえば、レーザダイシングによるダイシングでは切断始点においてダメージが発生しやすい。ウエハ５３（チップ２）の第１主面３が切断始点である場合、第１主面３側から熱が拡散するので、第１主面３側がダイシング中に継続して熱に晒される。そのため、切断終点である第２主面４側に比べて第１主面３側にダメージが発生しやすい。そこで、図１７に示すように、第２主面４を切断始点としてレーザダイシングを実行することによって、第１主面３上の素子構造５９にダメージが発生することを抑制することができる。その結果、機械的かつ電気的に信頼性が高い半導体装置１Ａを得ることができる。
　たとえば、前述の各実施形態では、チップ２がシリコン単結晶基板からなる例が示された。しかし、チップ２は、ＳｉＣ（炭化シリコン）単結晶基板からなっていてもよい。
　前述の各実施形態において、ｎ型の半導体領域がｐ型の半導体領域に置き換えられ、ｐ型の半導体領域がｎ型の半導体領域に置き換えられてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「ｎ型」を「ｐ型」に置き換えると同時に、「ｐ型」を「ｎ型」に置き換えることによって得られる。
　前述の各実施形態では、第１方向Ｘおよび第２方向Ｙが第１～第４側面５Ａ～５Ｄの延在方向によって規定された。しかし、第１方向Ｘおよび第２方向Ｙは、互いに交差（具体的には直交）する関係を維持する限り、任意の方向であってもよい。たとえば、第１方向Ｘは第１～第４側面５Ａ～５Ｄに交差する方向であり、第２方向Ｙは第１～第４側面５Ａ～５Ｄに交差する方向であってもよい。
　この明細書および図面の記載から以下に付記する特徴が抽出され得る。以下、括弧内の英数字等は前述の実施形態における対応構成要素等を表すが、各項目（Clause）の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、「半導体スイッチング装置」または「ＲＣ－ＩＧＢＴ半導体装置」に置き換えられてもよい。
　［付記１－１］
　第１主面（３）および反対側の第２主面（４）を有するチップ（２）と、
　前記チップ（２）に設けられた活性領域（１４，６，１５）と、
　前記チップ（２）に設けられ、前記活性領域（１４，６，１５）よりも外側の不活性領域（１０）と、
　前記第１主面（３）において前記活性領域（１４，６，１５）に形成された素子構造（５９）と、
　前記第２主面（４）において前記不活性領域（１０）に選択的に形成され、光学的に検知可能な不純物領域により形成されたマーク領域（１８）とを含む、半導体装置（１Ａ）。
　この構成によれば、光学的に検知可能なマーク領域（１８）がチップ（２）の第２主面（４）（素子構造（５９）の反対側の主面）に形成されている。これにより、第２主面（４）からウエハ（５３）をダイシングする際に、ダイシング位置を精度よく検出することができる。その結果、ダイシング精度を向上することができる。しかも、マーク領域（１８）が不活性領域（１０）に形成されている。これにより、マーク領域（１８）の形成に伴って機能素子用のスペースが縮小されることを防止できるので、機能素子の特性の低下を抑制することができる。
　［付記１－２］
　前記第２主面（４）において前記マーク領域（１８）を取り囲むように前記チップ（２）の外周縁に沿って延び、前記チップ（２）の厚さ方向途中に底部を有するライン状の不純物領域（１７）を含む、付記１－１に記載の半導体装置（１Ａ）。
　［付記１－３］
　前記チップ（２）は、前記活性領域（１４，６，１５）および前記不活性領域（１０）にわたって形成された第１導電型のドリフト領域（１１）を含み、
　前記マーク領域（１８）および前記ライン状の不純物領域（１７）は、互いに同じ不純物濃度を有する第１導電型の不純物領域により形成されている、付記１－２に記載の半導体装置（１Ａ）。
　［付記１－４］
　前記チップ（２）は、前記第１主面（３）の法線方向から見た平面視において四角形状に形成されており、
　前記マーク領域（１８）は、前記チップ（２）の少なくとも１つの角部（１９Ａ～１９Ｄ）において前記ライン状の不純物領域（１７）の内側に形成されている、付記１－２または付記１－３に記載の半導体装置（１Ａ）。
　この構成によれば、チップ（２）の角部（１９Ａ～１９Ｄ）のスペースを有効活用することができる。
　［付記１－５］
　前記マーク領域（１８）は、前記ライン状の不純物領域（１７）の幅（Ｗ１～Ｗ４）よりも大きな幅（Ｗ５）を有している、付記１－２～付記１－４のいずれか一項に記載の半導体装置（１Ａ）。
　［付記１－６］
　前記ライン状の不純物領域（１７）は、３０μｍ以上１００μｍ以下の幅（Ｗ１～Ｗ４）を有し、
　前記マーク領域（１８）は、２０μｍ以上８０μｍ以下の幅（Ｗ５）を有している、付記１－２～付記１－５のいずれか一項に記載の半導体装置（１Ａ）。
　［付記１－７］
　前記ライン状の不純物領域（１７）は、前記チップ（２）の外周縁全体にわたって一続きに延びた環構造を含む、付記１－２～付記１－６のいずれか一項に記載の半導体装置（１Ａ）。
　［付記１－８］
　前記ライン状の不純物領域（１７）は、前記チップ（２）の外周縁全体にわたって配列された複数の線分の集合体を含む、付記１－２～付記１－６のいずれか一項に記載の半導体装置（１Ａ）。
　［付記１－９］
　前記活性領域（１４，６，１５）には、ＩＧＢＴ（ＴＲ１，ＴＲ２）およびダイオード（Ｄ１，Ｄ２）を一体的に備えたＲＣ－ＩＧＢＴが形成されている、付記１－１～付記１－８のいずれか一項に記載の半導体装置（１Ａ）。
　［付記１－１０］
　前記チップ（２）は、前記活性領域（１４，６，１５）および前記不活性領域（１０）にわたって形成された第１導電型のドリフト領域（１１）を含み、
　前記チップ（２）の前記第２主面（４）の表面部には前記活性領域（１４，６，１５）および前記不活性領域（１０）にわたって、前記ＩＧＢＴ（ＴＲ１，ＴＲ２）の一部を形成する第２導電型のコレクタ領域（１３）が形成されており、
　前記ダイオード（Ｄ１，Ｄ２）は、前記第２主面（４）から前記コレクタ領域（１３）を通って前記ドリフト領域（１１）に接続された第１導電型のカソード領域（４５，５５）を含み、
　前記マーク領域（１８）は、前記第２主面（４）から前記コレクタ領域（１３）を通って前記ドリフト領域（１１）に接続され、前記カソード領域（４５，５５）と同じ不純物濃度を有する第１導電型の不純物領域を含む、付記１－９に記載の半導体装置（１Ａ）。
　この構成によれば、カソード領域（４５，５５）とマーク領域（１８）とを同じ工程で形成できるので、マーク領域（１８）の形成に伴う工程数の増加を抑制することができる。
　［付記１－１１］
　前記カソード領域（４５，５５）および前記マーク領域（１８）は、前記ドリフト領域（１１）よりも高い不純物濃度を有している、付記１－１０に記載の半導体装置（１Ａ）。
　［付記１－１２］
　前記チップ（２）の外周縁に沿うライン状であり、前記第２主面（４）から前記コレクタ領域（１３）を通って前記ドリフト領域（１１）に接続され、前記マーク領域（１８）と同じ不純物濃度を有する第１導電型のライン状の不純物領域（１７）を含む、付記１－１０または付記１－１１に記載の半導体装置（１Ａ）。
　［付記１－１３］
　前記チップ（２）は、前記活性領域（１４，６，１５）および前記不活性領域（１０）にわたって形成された第１導電型のドリフト領域（１１）を含み、
　前記不活性領域（１０）は、前記第１主面（３）において前記ドリフト領域（１１）の表面部に選択的に形成された不純物領域により形成された終端構造（５７，５８）を含み、
　前記マーク領域（１８）は、前記チップ（２）の厚さ方向において前記終端構造（５７，５８）に対向する位置に形成されている、付記１－１～付記１－１２のいずれか一項に記載の半導体装置（１Ａ）。
　この構成によれば、半導体装置（１Ａ）の素子構造（５９）の保護構造として機能する終端構造（５７，５８）に対向する位置にマーク領域（１８）が形成されている。チップ（２）の厚さ方向における終端構造（５７，５８）の対向位置は、第１主面（３）に沿う横方向においては、素子構造（５９）から離れている。そのため、当該対向位置に機能素子の一部（たとえば、コレクタ領域（１３）、カソード領域（４５，５５）、ドレイン領域等）を他の不純物領域に置き換えても、機能素子の特性に大きな影響を与えにくいと考えられる。そこで、終端構造（５７，５８）の対向位置にマーク領域（１８）を形成することによって、機能素子の特性に大きな影響を与えず、かつダイシング位置を精度よく検出することができる。
　［付記１－１４］
　前記終端構造（５７，５８）は、前記素子構造（５９）を取り囲む第２導電型のガードリング（５７）と、前記チップ（２）の端面（５Ａ～５Ｄ）に露出するように前記ガードリング（５７）を取り囲み、前記ドリフト領域（１１）よりも高い不純物濃度を有する第１導電型のチャネルストップ領域（５８）とを含み、
　前記マーク領域（１８）は、前記チップ（２）の厚さ方向において前記チャネルストップ領域（５８）に対向する位置に形成されている、付記１－１３に記載の半導体装置（１Ａ）。
　この構成によれば、チップ（２）の最も外側に形成されたチャネルストップ領域（５８）の対向位置に、マーク領域（１８）が形成されている。マーク領域（１８）の主な用途は、ダイシング時の位置検出用の基準であり、機能素子の特性に大きく寄与する領域ではない。したがって、マーク領域（１８）をチップ（２）の最も外側に形成することによって、機能素子の特性向上に貢献する他の不純物領域等を、マーク領域（１８）よりも内側に形成することができる。
　［付記１－１５］
　前記チップ（２）は、前記第１主面（３）と前記第２主面（４）とを接続する端面（５Ａ～５Ｄ）を有し、
　前記チップ（２）の端面（５Ａ～５Ｄ）は、前記第１主面（３）側において選択的に外側に突出した凸部（２８１）と、前記第２主面（４）側において前記凸部（２８１）に対して内側に凹んだ凹部（２８２）とにより形成された段差構造（２８）を有している、付記１－１～付記１－１４のいずれか一項に記載の半導体装置（１Ａ）。
　この構成によれば、第２主面（４）を実装面として半導体装置（１Ａ）を実装基板に実装したときに、実装に使用する接合材（たとえば、はんだ等）が、第１主面（３）に這い上がることを防止することができる。実装基板に半導体装置（１Ａ）を実装したときに、余分な接合材がチップ（２）の第２主面（４）から第１主面（３）に向かって端面（５Ａ～５Ｄ）を伝って這い上がることがある。たとえ接合材が這い上がっても、その接合材を段差構造（２８）によって防ぎ、状況により第２主面（４）側に返すことができる。その結果、接合材を介した短絡が発生することを防止することができる。
　［付記１－１６］
　第１主面（３）および反対側の第２主面（４）を有するウエハ（５３）を準備し、前記第１主面（３）の複数の素子形成領域（５４）のそれぞれに素子構造（５９）を形成し、各前記素子形成領域（５４）に、前記素子構造（５９）が形成された活性領域（１４，６，１５）と、前記活性領域（１４，６，１５）の外側の不活性領域（１０）とを設ける第１工程と、
　前記不活性領域（１０）における前記第２主面（４）に選択的に第１導電型の不純物を注入することによって、前記第２主面（４）に光学的に検知可能な不純物領域により形成されたマーク領域（１８）を形成する第２工程と、
　前記マーク領域（１８）の位置を基準にダイシング位置を検出し、前記ウエハ（５３）を前記第２主面（４）から切断することによって、前記ウエハ（５３）を前記素子形成領域（５４）ごとの複数のチップ（２）に分割する第３工程とを含む、半導体装置（１Ａ）の製造方法。
　この方法によれば、光学的に検知可能なマーク領域（１８）がウエハ（５３）の第２主面（４）（素子構造（５９）の反対側の主面）に形成される。これにより、第２主面（４）からウエハ（５３）をダイシングする際に、ダイシング位置を精度よく検出することができる。その結果、ダイシング精度を向上することができる。しかも、マーク領域（１８）が不活性領域（１０）に形成される。これにより、マーク領域（１８）の形成に伴って機能素子用のスペースが縮小されることを防止できるので、機能素子の特性の低下を抑制することができる。
　［付記１－１７］
　前記ウエハ（５３）の前記第２主面（４）の全体に第２導電型の不純物を注入することによって、前記第２主面（４）の表面部に第１不純物領域（１３）を形成する工程を含み、
　前記第２工程は、前記第１不純物領域（１３）に選択的に第１導電型の不純物を注入することによって、前記マーク領域（１８）を形成する工程を含む、付記１－１６に記載の半導体装置（１Ａ）の製造方法。
　この方法によれば、第２主面（４）の全体を占める第２導電型の第１不純物領域（１３）とは異なる第１導電型のマーク領域（１８）が形成される。これにより、マーク領域（１８）の位置を容易に検出することができる。
　［付記１－１８］
　前記第２工程は、前記不活性領域（１０）における前記第２主面（４）に選択的に第１導電型の不純物を注入することによって、前記第２主面（４）において前記マーク領域（１８）を取り囲むように、前記複数の素子形成領域（５４）の境界を定義するダイシングライン（１７）を形成する工程を含む、付記１－１６または付記１－１７に記載の半導体装置（１Ａ）の製造方法。
　この方法によれば、マーク領域（１８）を基準にして、第２主面（４）上のダイシングライン（１７）の位置を正確に検出することができる。その結果、ダイシングライン（１７）の幅方向中央のラインに沿ってウエハ（５３）を切断して個片化できるので、各チップ（２）の大きさを揃えることができる。
　［付記２－１］
　第１主面（３）と、前記第１主面（３）の反対側の第２主面（４）と、前記第１主面（３）と前記第２主面（４）とを接続する端面（５Ａ～５Ｄ）とを有するチップ（２）と、
　前記チップ（２）に設けられたＩＧＢＴ領域（６）およびダイオード領域（１５）を含む活性領域（１４，６，１５）と、
　前記ＩＧＢＴ領域（６）および前記ダイオード領域（１５）にわたって前記第１主面（３）の表面部に形成された第１導電型のドリフト領域（１１）と、
　前記ＩＧＢＴ領域（６）および前記ダイオード領域（１５）にわたって前記第２主面（４）の表面部に形成された第２導電型のコレクタ領域（１３）と、
　前記ダイオード領域（１５）において、前記第２主面（４）から前記コレクタ領域（１３）を通って前記ドリフト領域（１１）に接続された第１導電型のカソード領域（４５，５５）と、
　前記チップ（２）に設けられ、前記活性領域（１４，６，１５）よりも外側の不活性領域（１０）と、
　前記第２主面（４）において前記不活性領域（１０）に形成され、前記第２主面（４）から前記コレクタ領域（１３）を通って前記ドリフト領域（１１）に接続され、光学的に検知可能な第１導電型の不純物領域により形成されたマーク領域（１８）と、
　前記第２主面（４）において前記マーク領域（１８）を取り囲むように形成され、前記第２主面（４）から前記コレクタ領域（１３）を通って前記ドリフト領域（１１）に接続され、前記チップ（２）の外周縁に沿って延びる第１導電型のダイシングライン（１７）とを含む、半導体装置（１Ａ）。
　［付記２－２］
　前記チップ（２）は、前記第１主面（３）の法線方向から見た平面視において四角形状に形成されており、
　前記マーク領域（１８）は、前記チップ（２）の少なくとも１つの角部（１９Ａ～１９Ｄ）において前記ダイシングライン（１７）の内側に形成されている、付記２－１に記載の半導体装置（１Ａ）。
　［付記２－３］
　前記不活性領域（１０）は、前記第１主面（３）において前記ドリフト領域（１１）の表面部に選択的に形成され、前記活性領域（１４，６，１５）を取り囲む第２導電型のガードリングを含み、
　前記マーク領域（１８）は、前記第２主面（４）の法線方向から見た底面視において、前記ガードリング（５７）を投影したガードリング投影部分（２６）と前記ダイシングライン（１７）との間の環状領域（２７）に形成されている、付記２－１または付記２－２に記載の半導体装置（１Ａ）。
　［付記２－４］
　前記チップ（２）の前記第２主面（４）の全体に形成され、前記第２主面（４）において前記マーク領域（１８）および前記ダイシングライン（１７）を被覆するコレクタ電極（８０）を含む、付記２－１～付記２－３のいずれか一項に記載の半導体装置（１Ａ）。
　［付記２－５］
　前記チップ（２）の端面（５Ａ～５Ｄ）の法線方向から見た側面視において、前記コレクタ電極（８０）は、前記ダイシングライン（１７）との間に接合境界（４８）を形成しており、
　前記接合境界（４８）は、前記チップ（２）の外周縁の全体にわたって一続きに延びる環状境界ラインを含む、付記２－４に記載の半導体装置（１Ａ）。
　［付記２－６］
　前記マーク領域（１８）は、前記ダイシングライン（１７）の幅（Ｗ１～Ｗ４）よりも大きな幅（Ｗ５）を有している、付記２－１～付記２－５のいずれか一項に記載の半導体装置（１Ａ）。
　［付記２－７］
　前記ダイシングライン（１７）は、３０μｍ以上１００μｍ以下の幅（Ｗ１～Ｗ４）を有し、
　前記マーク領域（１８）は、２０μｍ以上８０μｍ以下の幅（Ｗ５）を有している、付記２－１～付記２－６のいずれか一項に記載の半導体装置（１Ａ）。
　［付記２－８］
　前記マーク領域（１８）は、前記カソード領域（４５，５５）と同じ深さを有している、付記２－１～付記２－７のいずれか一項に記載の半導体装置（１Ａ）。
　［付記２－９］
　前記マーク領域（１８）および前記ダイシングライン（１７）は、前記ドリフト領域（１１）よりも高い不純物濃度を有している、付記２－１～付記２－８のいずれか一項に記載の半導体装置（１Ａ）。
　［付記２－１０］
　前記ダイシングライン（１７）は、前記第２主面（４）と前記端面（５Ａ～５Ｄ）とが交差する角部において、前記第２主面（４）および前記端面（５Ａ～５Ｄ）の両方から露出している、付記２－１～付記２－９のいずれか一項に記載の半導体装置（１Ａ）。
１Ａ　　：半導体装置
２　　　：チップ
３　　　：第１主面
４　　　：第２主面
５Ａ　　：第１側面
５Ｂ　　：第２側面
５Ｃ　　：第３側面
５Ｄ　　：第４側面
６　　　：ＩＧＢＴ領域
６Ａ　　：第１ＩＧＢＴ領域
６Ｂ　　：第２ＩＧＢＴ領域
７　　　：境界ダイオード領域
８　　　：第１領域
９　　　：第２領域
１０　　：外周領域
１１　　：ドリフト領域
１２　　：バッファ領域
１３　　：コレクタ領域
１４　　：活性領域
１５　　：ダイオード領域
１６　　：外側ダイオード領域
１７　　：ダイシング領域
１８　　：マーク領域
１９Ａ　：第１角部
１９Ｂ　：第２角部
１９Ｃ　：第３角部
１９Ｄ　：第４角部
２０　　：トレンチ分離構造
２０Ａ　：第１トレンチ分離構造
２０Ｂ　：第２トレンチ分離構造
２１　　：分離トレンチ
２２　　：分離絶縁膜
２３　　：分離埋設電極
２５　　：ベース領域
２６　　：フィールド領域投影部分
２７　　：環状領域
２８　　：段差構造
２９　　：境界部
３０　　：トレンチ構造
３０Ａ　：第１端部
３０Ｂ　：第２端部
３１　　：ゲートトレンチ
３２　　：ゲート絶縁膜
３３　　：ゲート埋設電極
３５　　：エミッタ領域
３６　　：キャリアストレージ領域
３７　　：コンタクト孔
３８　　：コンタクト領域
３９　　：主面絶縁膜
４０　　：ゲート配線
４１　　：パッド配線
４２　　：境界配線
４３　　：第１外側配線
４４　　：第２外側配線
４５　　：境界カソード領域
４６　　：第１カソード領域
４７　　：第２カソード領域
４８　　：接合境界
５０　　：境界ウェル領域
５１　　：第１ウェル領域
５２　　：第２ウェル領域
５３　　：ウエハ
５４　　：素子形成領域
５５　　：外側カソード領域
５６　　：外側ウェル領域
５７　　：フィールド領域
５８　　：チャネルストップ領域
５９　　：素子構造
６０　　：層間絶縁膜
６１　　：コンタクト開口
６２　　：ゲート開口
６３　　：第１ウェル開口
６４　　：第２ウェル開口
６５　　：フィールド開口
６６　　：チャネルストップ開口
６７　　：マスク
６８　　：第１ブレード
６９　　：第２ブレード
７０　　：ビア電極
７１　　：ゲート電極
７２　　：ゲートパッド電極
７３　　：第１ゲートフィンガー電極
７４　　：第２ゲートフィンガー電極
７５　　：エミッタ電極
７６　　：エミッタパッド電極
７７　　：エミッタフィンガー電極
７８　　：フィールド電極
７９　　：チャネルストップ電極
８０　　：コレクタ電極
９０　　：ダイシング溝
９１　　：レーザ光
１７１　：第１部分
１７２　：第２部分
１７３　：第３部分
１７４　：第４部分
１８１　：第１部分
１８２　：第２部分
２８１　：凸部
２８２　：凹部
Ｄ１　　：境界ダイオード
Ｄ２　　：外側ダイオード
Ｔ１　　：第１厚さ
Ｔ２　　：第２厚さ
ＴＲ１　：ＩＧＢＴ構造
ＴＲ２　：ＩＧＢＴ構造
Ｗ１　　：第１幅
Ｗ２　　：第２幅
Ｗ３　　：第３幅
Ｗ４　　：第４幅
Ｘ　　　：第１方向
Ｙ　　　：第２方向
Ｚ　　　：法線方向

Claims (18)

  1. 　第１主面および反対側の第２主面を有するチップと、
    　前記チップに設けられた活性領域と、
    　前記チップに設けられ、前記活性領域よりも外側の不活性領域と、
    　前記第１主面において前記活性領域に形成された素子構造と、
    　前記第２主面において前記不活性領域に選択的に形成され、光学的に検知可能な不純物領域により形成されたマーク領域とを含む、半導体装置。
  2. 　前記第２主面において前記マーク領域を取り囲むように前記チップの外周縁に沿って延び、前記チップの厚さ方向途中に底部を有するライン状の不純物領域を含む、請求項１に記載の半導体装置。
  3. 　前記チップは、前記活性領域および前記不活性領域にわたって形成された第１導電型のドリフト領域を含み、
    　前記マーク領域および前記ライン状の不純物領域は、互いに同じ不純物濃度を有する第１導電型の不純物領域により形成されている、請求項２に記載の半導体装置。
  4. 　前記チップは、前記第１主面の法線方向から見た平面視において四角形状に形成されており、
    　前記マーク領域は、前記チップの少なくとも１つの角部において前記ライン状の不純物領域の内側に形成されている、請求項２または３に記載の半導体装置。
  5. 　前記マーク領域は、前記ライン状の不純物領域の幅よりも大きな幅を有している、請求項２～４のいずれか一項に記載の半導体装置。
  6. 　前記ライン状の不純物領域は、３０μｍ以上１００μｍ以下の幅を有し、
    　前記マーク領域は、２０μｍ以上８０μｍ以下の幅を有している、請求項２～５のいずれか一項に記載の半導体装置。
  7. 　前記ライン状の不純物領域は、前記チップの外周縁全体にわたって一続きに延びた環構造を含む、請求項２～６のいずれか一項に記載の半導体装置。
  8. 　前記ライン状の不純物領域は、前記チップの外周縁全体にわたって配列された複数の線分の集合体を含む、請求項２～６のいずれか一項に記載の半導体装置。
  9. 　前記活性領域には、ＩＧＢＴおよびダイオードを一体的に備えたＲＣ－ＩＧＢＴが形成されている、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記チップは、前記活性領域および前記不活性領域にわたって形成された第１導電型のドリフト領域を含み、
    　前記チップの前記第２主面の表面部には前記活性領域および前記不活性領域にわたって、前記ＩＧＢＴの一部を形成する第２導電型のコレクタ領域が形成されており、
    　前記ダイオードは、前記第２主面から前記コレクタ領域を通って前記ドリフト領域に接続された第１導電型のカソード領域を含み、
    　前記マーク領域は、前記第２主面から前記コレクタ領域を通って前記ドリフト領域に接続され、前記カソード領域と同じ不純物濃度を有する第１導電型の不純物領域を含む、請求項９に記載の半導体装置。
  11. 　前記カソード領域および前記マーク領域は、前記ドリフト領域よりも高い不純物濃度を有している、請求項１０に記載の半導体装置。
  12. 　前記チップの外周縁に沿うライン状であり、前記第２主面から前記コレクタ領域を通って前記ドリフト領域に接続され、前記マーク領域と同じ不純物濃度を有する第１導電型のライン状の不純物領域を含む、請求項１０または１１に記載の半導体装置。
  13. 　前記チップは、前記活性領域および前記不活性領域にわたって形成された第１導電型のドリフト領域を含み、
    　前記不活性領域は、前記第１主面において前記ドリフト領域の表面部に選択的に形成された不純物領域により形成された終端構造を含み、
    　前記マーク領域は、前記チップの厚さ方向において前記終端構造に対向する位置に形成されている、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 　前記終端構造は、前記素子構造を取り囲む第２導電型のガードリングと、前記チップの端面に露出するように前記ガードリングを取り囲み、前記ドリフト領域よりも高い不純物濃度を有する第１導電型のチャネルストップ領域とを含み、
    　前記マーク領域は、前記チップの厚さ方向において前記チャネルストップ領域に対向する位置に形成されている、請求項１３に記載の半導体装置。
  15. 　前記チップは、前記第１主面と前記第２主面とを接続する端面を有し、
    　前記チップの端面は、前記第１主面側において選択的に外側に突出した凸部と、前記第２主面側において前記凸部に対して内側に凹んだ凹部とにより形成された段差構造を有している、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 　第１主面および反対側の第２主面を有するウエハを準備し、前記第１主面の複数の素子形成領域のそれぞれに素子構造を形成し、各前記素子形成領域に、前記素子構造が形成された活性領域と、前記活性領域の外側の不活性領域とを設ける第１工程と、
    　前記不活性領域における前記第２主面に選択的に第１導電型の不純物を注入することによって、前記第２主面に光学的に検知可能な不純物領域により形成されたマーク領域を形成する第２工程と、
    　前記マーク領域の位置を基準にダイシング位置を検出し、前記ウエハを前記第２主面から切断することによって、前記ウエハを前記素子形成領域ごとの複数のチップに分割する第３工程とを含む、半導体装置の製造方法。
  17. 　前記ウエハの前記第２主面の全体に第２導電型の不純物を注入することによって、前記第２主面の表面部に第１不純物領域を形成する工程を含み、
    　前記第２工程は、前記第１不純物領域に選択的に第１導電型の不純物を注入することによって、前記マーク領域を形成する工程を含む、請求項１６に記載の半導体装置の製造方法。
  18. 　前記第２工程は、前記不活性領域における前記第２主面に選択的に第１導電型の不純物を注入することによって、前記第２主面において前記マーク領域を取り囲むように、前記複数の素子形成領域の境界を定義するダイシングラインを形成する工程を含む、請求項１６または１７に記載の半導体装置の製造方法。
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