CN113314603A - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置。对电场在多个第1沟槽栅极和多个第2沟槽栅极各自的端部集中，在沟槽内设置的绝缘膜劣化进行抑制，该多个第1沟槽栅极与多个第2沟槽栅极在沟槽栅极的延伸方向上邻接且分别以不同的间距设置。具有：多个第1二极管沟槽栅极(21)，其沿第1主面从单元区域的一端侧向相对的单元区域的另一端侧延伸且以第1间距(W1)相互邻接设置；边界沟槽栅极(23)，其与第1二极管沟槽栅极(21)的端部(21c)连接且在与第1二极管沟槽栅极(21)的延伸方向交叉的方向上延伸；以及第2二极管沟槽栅极(22)，其具有与边界沟槽栅极(23)连接的端部(22c)，该第2二极管沟槽栅极向单元区域的另一端侧延伸。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
已知在一个半导体装置内设置有IGBT区域和二极管区域的RC-IGBT(ReverseConducting Insulated Gate Bipolar Transistor：反向导通IGBT)。就RC-IGBT而言，在半导体装置的周缘部设置有用于保持耐压的终端区域，在被终端区域包围的半导体装置的单元区域内设置有IGBT区域和二极管区域。通常，就RC-IGBT而言，由于在终端区域的n-型漂移层的背面侧设置有p型半导体层，因此在终端区域会产生雪崩电流，容易发生雪崩击穿。
就以往的半导体装置而言，在具有IGBT区域和二极管区域的RC-IGBT的二极管区域内，设置与二极管区域的沟槽的间距相比沟槽的间距更大的高电场单元区域，使高电场单元区域的电场强度比IGBT区域、二极管区域高，从而确保了雪崩击穿的耐量(例如，参照专利文献1)。
以往的半导体装置的高电场单元区域与二极管区域相同地具有阳极层和阴极层，除了沟槽的间距不同以外，具有与二极管区域同样的构造。当在作为RC-IGBT的半导体装置流过回流电流时，回流电流在二极管区域和高电场单元区域流动。即，高电场单元区域作为二极管而动作，高电场单元区域也是二极管区域的一部分。即，就以往的半导体装置而言，以第1间距设置有多个第1沟槽栅极的第1二极管区域是将以大于第1间距的第2间距设置有多个第2沟槽栅极的第2二极管区域(高电场单元区域)包围而配置的。通过采用这样的结构，从而确保了雪崩击穿的耐量。
专利文献1：日本特开2018-78230号公报
但是，就以往的半导体装置而言，由于第1二极管区域与第2二极管区域在沟槽栅极的延伸方向上邻接配置，因此成为以第1间距设置的多个第1沟槽栅极与以第2间距设置的多个第2沟槽栅极在沟槽栅极的延伸方向上邻接设置的结构，由于各沟槽栅极的间距不同，因此，各个沟槽栅极的端部露出于n-型漂移层内。沟槽栅极设为在沟槽隔着绝缘膜而设置有沟槽电极的结构，该沟槽形成于半导体基板，因此沟槽电极隔着绝缘膜与n-型漂移层相对。因此，存在以下课题，即，电场集中于在n-型漂移层露出的第1沟槽栅极的端部以及第2沟槽栅极的端部，在沟槽内设置的绝缘膜劣化。
发明内容
本发明是为了解决上述那样的课题而提出的，其目的在于得到一种抑制了以下情况的半导体装置，即，电场在多个第1沟槽栅极和多个第2沟槽栅极各自的端部集中，在沟槽内设置的绝缘膜劣化，其中，该多个第1沟槽栅极和多个第2沟槽栅极在沟槽栅极的延伸方向上邻接地以彼此不同的间距设置。
本发明所涉及的半导体装置具有：单元区域，其具有在第1主面与和第1主面相对的第2主面之间设置的第1导电型的漂移层；终端区域，其包围单元区域而设置，在第1主面与第2主面之间具有漂移层；第1沟槽栅极，其在沿第1主面从单元区域的一端侧向相对的单元区域的另一端侧延伸且以第1间距相互邻接设置的多个第1沟槽内，具有隔着绝缘膜与漂移层相对设置的第1沟槽电极；边界沟槽栅极，其在沿与第1沟槽的延伸方向交叉的方向延伸且与多个第1沟槽各自的端部连接的边界沟槽内，具有隔着绝缘膜与漂移层相对设置且与第1沟槽电极电连接的边界沟槽电极；以及第2沟槽栅极，其在具有与边界沟槽连接的端部、向单元区域的另一端侧延伸且以与第1间距不同的第2间距相互邻接设置的多个第2沟槽内，具有隔着绝缘膜与漂移层相对设置且与边界沟槽电极电连接的第2沟槽电极。
发明的效果
根据本发明，能够对以下情况进行抑制，即，电场在多个第1沟槽栅极和多个第2沟槽栅极各自的端部集中，在沟槽内设置的绝缘膜劣化，其中，该多个第1沟槽栅极和多个第2沟槽栅极在沟槽栅极的延伸方向上邻接地以彼此不同的间距设置。
附图说明
图1是表示实施方式1中的半导体装置的俯视图。
图2是表示实施方式1中的半导体装置的一部分区域的结构的局部放大俯视图。
图3是表示实施方式1中的半导体装置的IGBT区域的结构的局部放大俯视图。
图4是表示实施方式1中的半导体装置的IGBT区域的结构的剖面图。
图5是表示实施方式1中的半导体装置的IGBT区域的结构的剖面图。
图6是表示实施方式1中的半导体装置的二极管区域的结构的局部放大俯视图。
图7是表示实施方式1中的半导体装置的二极管区域的结构的剖面图。
图8是表示实施方式1中的半导体装置的二极管区域的结构的剖面图。
图9是表示实施方式1中的半导体装置的二极管区域的结构的剖面图。
图10是表示实施方式1中的半导体装置的终端区域的结构的剖面图。
图11是表示实施方式1的半导体装置的制造方法的图。
图12是表示实施方式1的半导体装置的制造方法的图。
图13是表示实施方式1的半导体装置的制造方法的图。
图14是表示实施方式1的半导体装置的制造方法的图。
图15是表示实施方式1的半导体装置的制造方法的图。
图16是表示实施方式1的半导体装置的制造方法的图。
图17是表示对比例中的半导体装置的二极管区域的结构的局部放大俯视图。
图18是表示实施方式2中的半导体装置的俯视图。
图19是表示实施方式2中的半导体装置的IGBT区域的结构的局部放大俯视图。
图20是表示实施方式3中的半导体装置的二极管区域的结构的局部放大俯视图。
图21是表示实施方式4中的半导体装置的二极管区域的结构的局部放大俯视图。
具体实施方式
实施方式1.
首先，说明实施方式1中的半导体装置的结构。图1是表示实施方式1中的半导体装置的俯视图。
在下面的说明中，n以及p表示半导体的导电型，在本发明中，将第1导电型设为n型、将第2导电型设为p型进行说明。另外，n-表示与n相比杂质浓度是低浓度，n+表示与n相比杂质浓度是高浓度。同样地，p-表示与p相比杂质浓度是低浓度，p+表示与p相比杂质浓度是高浓度。
在图1中，半导体装置100在一个半导体装置内具有IGBT区域10和二极管区域20。IGBT区域10以及二极管区域20从半导体装置100的一端侧向另一端侧延伸，在与IGBT区域10以及二极管区域20的延伸方向正交的方向上交替地设置为条带状。在图1中，虽然示出了3个IGBT区域10、2个二极管区域20，示出了所有二极管区域20被IGBT区域10夹着的结构，但IGBT区域10与二极管区域20的数量并不限定于此，IGBT区域10的数量可以大于或等于三个，也可以小于或等于三个，二极管区域20的数量可以大于或等于两个，也可以小于或等于两个。另外，可以是所有IGBT区域10被二极管区域20夹着的结构，也可以是IGBT区域10与二极管区域20一个一个彼此相邻地设置的结构。
如图1所示，与纸面下侧的IGBT区域10邻接地设置有焊盘区域40。焊盘区域40是设置用于对半导体装置100进行控制的控制焊盘41的区域。将IGBT区域10、二极管区域20以及焊盘区域40合起来称为单元区域。在单元区域的周围，为了保持半导体装置100的耐压而设置有终端区域30。在终端区域30，能够适当地选择公知的耐压保持构造进行设置。例如，耐压保持构造可以通过在半导体装置100的表面侧即第1主面侧设置由p型半导体的p+型终端阱层将单元区域包围的FLR(Field Limiting Ring)而构成，FLR所使用的环状的p+型终端阱层的数量可以通过半导体装置100的耐压设计而适当地选择。另外，可以在焊盘区域40的大致整个区域设置p+型终端阱层，也可以在焊盘区域40设置IGBT单元、二极管单元。
控制焊盘41例如可以是电流感测焊盘41a、开尔文发射极焊盘41b、栅极焊盘41c、温度感测二极管焊盘41d、41e。电流感测焊盘41a是用于对在半导体装置100的单元区域流过的电流进行检测的控制焊盘，是在半导体装置100的单元区域流动电流时以流过在整个单元区域流动的电流的几分之一至几万分之一的电流的方式与单元区域的一部分的IGBT单元或者二极管单元电连接的控制焊盘。
开尔文发射极焊盘41b以及栅极焊盘41c是被施加用于对半导体装置100进行通断控制的栅极驱动电压的控制焊盘。开尔文发射极焊盘41b与IGBT单元的p型基极层电连接，栅极焊盘41c与IGBT单元的栅极沟槽电极电连接。开尔文发射极焊盘41b与p型基极层也可以经由p+型接触层电连接。温度感测二极管焊盘41d、41e是与在半导体装置100设置的温度感测二极管的阳极以及阴极电连接的控制焊盘。对在单元区域内设置的未图示的温度感测二极管的阳极与阴极之间的电压进行测定，对半导体装置100的温度进行测定。
如图1所示，二极管区域20具有第1二极管区域20a和第2二极管区域20b。第1二极管区域20a是包围第2二极管区域20b而设置的。即，与第2二极管区域20b的外周邻接地设置有第1二极管区域20a。
图2是表示实施方式1中的半导体装置的一部分区域的结构的局部放大俯视图。图2是将图1所示的半导体装置100的由虚线81表示的区域放大表示的俯视图，是IGBT区域10、二极管区域20以及终端区域30的边界部的放大图。
在图2中，单点划线84的纸面左侧所示的区域是终端区域30。另外，在单点划线84的纸面右侧的区域，虚线85的纸面上侧所示的区域与虚线86的纸面下侧所示的区域是IGBT区域10，虚线85与虚线86之间的区域是二极管区域20。并且，在二极管区域20，由双点划线87包围的区域是第2二极管区域20b，二极管区域20中的除了第2二极管区域20b之外的区域是第1二极管区域20a。
在图2中，由右上斜线表示的区域是在半导体装置100的背面侧即第2主面侧设置有p+型集电极层16的区域，由右下斜线表示的区域是设置有n+型阴极层26的区域。此外，在本发明中，在对p+型集电极层16中的设置于单元区域的部分和设置于终端区域30的部分进行区别的情况下，有时将设置于终端区域30的p+型集电极层16称为p+型终端集电极层16a。p+型终端集电极层16a与单元区域的p+型集电极层16连续地一体形成。通过在从构成半导体装置100的半导体基板的背面注入硼(B)等P型杂质后，使其扩散至半导体基板内，从而形成p+型集电极层16，通过在注入磷(P)等n型杂质后，使其扩散至半导体基板内，从而形成n+型阴极层26。
如图2所示，p+型集电极层16是从IGBT区域10与二极管区域20的边界以距离U1向二极管区域20侧凸出而设置的。另外，p+型集电极层16是从终端区域30与二极管区域20的边界以距离U2向二极管区域20侧凸出而设置的。
即，在第1二极管区域20a的半导体基板背面侧，不仅设置有n+型阴极层26，还设置有p+型集电极层16。在第1二极管区域20a的半导体基板背面侧，并非必须设置p+型集电极层16，但优选例如将距离U1、U2设为100μm，在第1二极管区域20a的半导体基板背面侧设置p+型集电极层16。由此，能够抑制IGBT区域10、终端区域30作为二极管而动作，降低恢复电流。
另一方面，在第2二极管区域20b的半导体基板背面侧，仅设置n+型阴极层26，不设置从IGBT区域10连续而来的p+型集电极层16。此外，虽然未图示，但也可以在设置有n+型阴极层26的区域内分散设置p+型阴极层，或者也可以将n+型阴极层26和p+型阴极层交替地设置成条带状。
图3是表示实施方式1中的半导体装置的IGBT区域的结构的局部放大俯视图。另外，图4以及图5是表示实施方式1中的半导体装置的IGBT区域的结构的剖面图。图3是对图1所示的半导体装置100的由虚线82包围的区域进行放大表示的图。图4是图3所示的半导体装置100的虚线A-A处的剖面图，图5是图3所示的半导体装置100的虚线B-B处的剖面图。
如图3所示，在IGBT区域10，有源沟槽栅极11与哑沟槽栅极12设置成条带状。就图3所示的半导体装置100而言，有源沟槽栅极11以及哑沟槽栅极12在IGBT区域10的长边方向上延伸，IGBT区域10的长边方向成为有源沟槽栅极11以及哑沟槽栅极12的长边方向。有源沟槽栅极11以及哑沟槽栅极12从作为单元区域的IGBT区域10的一端侧向相对的另一端侧延伸。
有源沟槽栅极11是在沟槽内隔着栅极沟槽绝缘膜11b设置栅极沟槽电极11a而构成的，该沟槽形成于半导体基板。哑沟槽栅极12是在沟槽内隔着哑沟槽绝缘膜12b设置哑沟槽电极12a而构成的，该沟槽形成于半导体基板。有源沟槽栅极11的栅极沟槽电极11a与栅极焊盘41c电连接。哑沟槽栅极12的哑沟槽电极12a与在半导体装置100的第1主面之上设置的发射极电极电连接。
n+型源极层13在有源沟槽栅极11的宽度方向的两侧与栅极沟槽绝缘膜11b相接而设置。n+型源极层13沿有源沟槽栅极11的延伸方向与p+型接触层14交替地设置。p+型接触层14也设置于相邻的2个哑沟槽栅极12之间。
如图3所示，设为如下结构，即，在半导体装置100的IGBT区域10，在三条并排排列的有源沟槽栅极11的旁边排列有三条哑沟槽栅极12，在三条并排排列的哑沟槽栅极12的旁边排列有三条有源沟槽栅极11。半导体装置100的IGBT区域10如上述这样设为使有源沟槽栅极11的组与哑沟槽栅极12的组交替地排列的结构。在图3中，一个有源沟槽栅极11的组所包含的有源沟槽栅极11的数量为3，但大于或等于1即可。另外，一个哑沟槽栅极12的组所包含的哑沟槽栅极12的数量可以大于或等于1，哑沟槽栅极12的数量也可以是0。即，也可以将在IGBT区域10设置的所有沟槽设为有源沟槽栅极11。
图4是半导体装置100的图3中的虚线A-A处的剖面图，是IGBT区域10的剖面图。半导体装置100具有由半导体基板构成的n-型漂移层1。在图4中，半导体基板是从n+型源极层13以及p+型接触层14至p+型集电极层16的范围。在图4中，将n+型源极层13以及p+型接触层14的纸面上端称为半导体基板的第1主面，将p+型集电极层16的纸面下端称为半导体基板的第2主面。半导体基板的第1主面是半导体装置100的表面侧的主面，半导体基板的第2主面是半导体装置100的背面侧的主面。半导体装置100在作为单元区域的IGBT区域10，在第1主面与和第1主面相对的第2主面之间具有n-型漂移层1。
如图4所示，在IGBT区域10，在n-型漂移层1的第1主面侧设置有与n-型漂移层1相比n型杂质的浓度更高的n型载流子蓄积层2。此外，半导体装置100也可以是不设置n型载流子蓄积层2而在图4所示的n型载流子蓄积层2的区域也设置n-型漂移层1的结构。也可以将n型载流子蓄积层2与n-型漂移层1合起来称为漂移层。
在n型载流子蓄积层2的第1主面侧设置有p型基极层15。p型基极层15与有源沟槽栅极11的栅极沟槽绝缘膜11b相接。在p型基极层15的第1主面侧，与有源沟槽栅极11的栅极沟槽绝缘膜11b相接地设置有n+型源极层13，在剩余的区域设置有p+型接触层14。n+型源极层13以及p+型接触层14构成半导体基板的第1主面。此外，p+型接触层14是与p型基极层15相比p型杂质的浓度更高的区域，在需要对p+型接触层14和p型基极层15进行区别的情况下，可以分别单独称呼，也可以将p+型接触层14和p型基极层15合起来称为p型基极层。
另外，半导体装置100在n-型漂移层1的第2主面侧设置有与n-型漂移层1相比n型杂质的浓度更高的n型缓冲层3。n型缓冲层3是为了抑制在半导体装置100为断开状态时从p型基极层15向第2主面侧延伸的耗尽层发生穿通而设置的。n型缓冲层3例如可以注入磷(P)或者质子(H+)而形成，也可以注入磷(P)以及质子(H+)这两者而形成。此外，半导体装置100也可以是不设置n型缓冲层3而在图4所示的n型缓冲层3的区域也设置n-型漂移层1的结构。也可以将n型缓冲层3与n-型漂移层1合起来称为漂移层。
半导体装置100在n型缓冲层3的第2主面侧设置有p+型集电极层16。即，在n-型漂移层1与第2主面之间设置有p+型集电极层16。p+型集电极层16构成半导体基板的第2主面。p+型集电极层16不仅设置于IGBT区域10，还设置于终端区域30，p+型集电极层16中的设置于终端区域30的部分构成p+型终端集电极层16a。另外，如上所述，p+型集电极层16也可以设置于二极管区域20的一部分。
如图4所示，半导体装置100形成有从半导体基板的第1主面贯通p型基极层15而到达n-型漂移层1的沟槽。通过在沟槽内隔着栅极沟槽绝缘膜11b设置栅极沟槽电极11a，从而构成有源沟槽栅极11。栅极沟槽电极11a在沟槽的下端部隔着栅极沟槽绝缘膜11b而与n-型漂移层1相对。另外，通过在沟槽内隔着哑沟槽绝缘膜12b设置哑沟槽电极12a，从而构成哑沟槽栅极12。哑沟槽电极12a在沟槽的下端部隔着哑沟槽绝缘膜12b而与n-型漂移层1相对。有源沟槽栅极11的栅极沟槽绝缘膜11b与p型基极层15以及n+型源极层13相接。如果对栅极沟槽电极11a施加栅极驱动电压，则在与有源沟槽栅极11的栅极沟槽绝缘膜11b相接的p型基极层15形成沟道。
如图4所示，在有源沟槽栅极11的栅极沟槽电极11a之上设置有层间绝缘膜4。在半导体基板的第1主面的未设置层间绝缘膜4的区域之上、以及层间绝缘膜4之上形成有阻挡金属5。阻挡金属5例如可以是包含钛(Ti)的导电体，例如可以是氮化钛，也可以是使钛与硅(Si)合金化而成的TiSi。如图4所示，阻挡金属5与n+型源极层13、p+型接触层14以及哑沟槽电极12a欧姆接触，与n+型源极层13、p+型接触层14以及哑沟槽电极12a电连接。在阻挡金属5之上设置发射极电极6。发射极电极6例如可以由铝硅合金(Al-Si类合金)等铝合金形成，也可以是由多层金属膜构成的电极，该多层金属膜是在由铝合金形成的电极之上通过非电解镀或者电解镀形成了镀膜而得到的。通过非电解镀或者电解镀形成的镀膜例如可以是镀镍(Ni)膜。此外，也可以不设置阻挡金属5，而使n+型源极层13、p+型接触层14以及哑沟槽电极12a与发射极电极6欧姆接触。另外，可以将阻挡金属5和发射极电极6合起来称为发射极电极。
在p+型集电极层16的第2主面侧设置集电极电极(collector electrode)7。集电极电极7与发射极电极6同样地，也可以由铝合金、或者由铝合金和镀膜构成。另外，集电极电极7也可以是与发射极电极6不同的结构。集电极电极7与p+型集电极层16欧姆接触，与p+型集电极层16电连接。
图5是半导体装置100的图3中的虚线B-B处的剖面图，是IGBT区域10的剖面图。与图4所示的虚线A-A处的剖面图的不同点在于，在图5的虚线B-B处的剖面中没有看到与有源沟槽栅极11相接且在半导体基板的第1主面侧设置的n+型源极层13。即，如图3所示，n+型源极层13选择性地设置于p型基极层的第1主面侧。此外，这里所说的p型基极层是将p型基极层15和p+型接触层14合起来称呼的p型基极层。
图6是表示实施方式1中的半导体装置的二极管区域的结构的局部放大俯视图。另外，图7、图8以及图9是表示实施方式1中的半导体装置的二极管区域的结构的剖面图。图6是对图1所示的半导体装置100的由虚线83包围的区域进行放大表示的图。图7是图6所示的半导体装置100的虚线C-C处的剖面图。图8是图6所示的半导体装置100的虚线D-D处的剖面图。图9是图6所示的半导体装置100的虚线E-E处的剖面图。
如图6所示，在二极管区域20，在第1二极管区域20a设置有实施方式1中的第1沟槽栅极即第1二极管沟槽栅极21，在第2二极管区域20b设置有实施方式1中的第2沟槽栅极即第2二极管沟槽栅极22。如图1所示，第1二极管区域20a是将第2二极管区域20b包围而设置的。
如图6所示，第1二极管沟槽栅极21的沟槽间距与第2二极管沟槽栅极22的沟槽间距不同。第1二极管沟槽栅极21在第1二极管沟槽栅极21的长边方向上在不存在第2二极管区域20b的区域以间距W1设置，在第1二极管沟槽栅极21的长边方向上在存在第2二极管区域20b的区域以间距W2设置。在图6中，间距W1与间距W2是相同的大小，但间距W1与间距W2也可以是不同的大小。第2二极管沟槽栅极22以间距W3设置。第2二极管沟槽栅极22的间距W3大于第1二极管沟槽栅极21的间距W1以及间距W2。间距W1以及间距W2例如可以是4μm，间距W3例如可以是6μm。
如图6所示，以间距W2设置的多个第1二极管沟槽栅极21以及以间距W3设置的多个第2二极管沟槽栅极22设为并非从二极管区域20的一端延伸至另一端，而是在二极管区域20的长边方向上被切断的结构。因此，第1二极管沟槽栅极21的端部21c以及第2二极管沟槽栅极22的端部22c位于二极管区域20内，分别与边界沟槽栅极23连接。
其结果，能够抑制电场在第1二极管沟槽栅极21的端部21c以及第2二极管沟槽栅极22的端部22c集中。边界沟槽栅极23是在与第1二极管沟槽栅极21的长边方向以及第2二极管沟槽栅极22的长边方向交叉的方向上延伸的沟槽，优选边界沟槽栅极23的长边方向分别与第1二极管沟槽栅极21的长边方向以及第2二极管沟槽栅极22的长边方向正交。
第1二极管沟槽栅极21沿半导体装置100的第1主面从作为单元区域的二极管区域20的一端侧向相对的另一端侧延伸，相互邻接设置的多个第1二极管沟槽栅极21以第1间距即间距W2设置。在与第1二极管沟槽栅极21的延伸方向交叉的方向上延伸而设置边界沟槽栅极23，与边界沟槽栅极23连接有多个第1二极管沟槽栅极21各自的端部21c。而且，具有与边界沟槽栅极23连接的端部22c的多个第2二极管沟槽栅极22向作为单元区域的二极管区域20的另一端侧延伸。相互邻接设置的多个第2二极管沟槽栅极22以第2间距即间距W3设置。
第1二极管沟槽栅极21是通过在沟槽内隔着第1二极管沟槽绝缘膜21b设置第1二极管沟槽电极21a而构成的，该沟槽形成于第1二极管区域20a的半导体基板。第1二极管沟槽电极21a隔着第1二极管沟槽绝缘膜21b与n-型漂移层1相对。第2二极管沟槽栅极22是通过在沟槽内隔着第2二极管沟槽绝缘膜22b设置第2二极管沟槽电极22a而构成的，该沟槽形成于第2二极管区域20b的半导体基板。第2二极管沟槽电极22a隔着第2二极管沟槽绝缘膜22b与n-型漂移层1相对。边界沟槽栅极23是通过在沟槽内隔着边界沟槽绝缘膜23b设置边界沟槽电极23a而构成的，该沟槽形成于第1二极管区域20a与第2二极管区域20b的边界部的半导体基板。边界沟槽电极23a隔着边界沟槽绝缘膜23b与n-型漂移层1相对。第1二极管沟槽电极21a、第2二极管沟槽电极22a以及边界沟槽电极23a相互电连接。
如图6所示，在邻接的两个第1二极管沟槽栅极21之间、邻接的两个第2二极管沟槽栅极22之间、以及邻接的第1二极管沟槽栅极21与第2二极管沟槽栅极22之间，设置有p+型接触层24以及p型阳极层25。p+型接触层24与p型阳极层25在第1二极管沟槽栅极21以及第2二极管沟槽栅极22的长边方向上交替地设置。第1二极管沟槽栅极21以及第2二极管沟槽栅极22的长边方向上的p+型接触层24的宽度以及p+型接触层24的设置间距在第1二极管区域20a和第2二极管区域20b相同。第1二极管沟槽栅极21以及第2二极管沟槽栅极22的长边方向上的p+型接触层24的宽度例如可以是2μm，p+型接触层24的设置间距例如可以是10μm。
图7是半导体装置100的图6中的虚线C-C处的剖面图，是二极管区域20的剖面图。半导体装置100在二极管区域20也与IGBT区域10相同地具有由半导体基板构成的n-型漂移层1。二极管区域20的n-型漂移层1与IGBT区域10的n-型漂移层1是连续地一体构成的，由同一半导体基板构成。在图7中，半导体基板是从p+型接触层24至n+型阴极层26的范围。在图7中，将p+型接触层24的纸面上端称为半导体基板的第1主面，将n+型阴极层26的纸面下端称为半导体基板的第2主面。二极管区域20的第1主面与IGBT区域10的第1主面是同一个面，二极管区域20的第2主面与IGBT区域10的第2主面是同一个面。
如图7所示，在二极管区域20，也与IGBT区域10同样地，在n-型漂移层1的第1主面侧设置有n型载流子蓄积层2，在n-型漂移层1的第2主面侧设置有n型缓冲层3。在二极管区域20设置的n型载流子蓄积层2以及n型缓冲层3呈与在IGBT区域10设置的n型载流子蓄积层2以及n型缓冲层3相同的结构。此外，即使在IGBT区域10设置n型载流子蓄积层2的情况下，也可以采用不在二极管区域20设置n型载流子蓄积层2的结构。另外，与IGBT区域10相同地，也可以将n-型漂移层1、n型载流子蓄积层2以及n型缓冲层3合起来称为漂移层。
在n型载流子蓄积层2的第1主面侧设置有p型阳极层25。p型阳极层25设置于n-型漂移层1与第1主面之间。也可以使p型阳极层25的p型杂质的浓度与IGBT区域10的p型基极层15相同，同时地形成p型阳极层25和p型基极层15。另外，也可以构成为，使p型阳极层25的p型杂质的浓度低于IGBT区域10的p型基极层15的p型杂质的浓度，减少在二极管动作时注入至二极管区域20的空穴的量。通过减少在二极管动作时注入的空穴的量，从而能够降低二极管动作时的恢复损耗。
在p型阳极层25的第1主面侧设置有p+型接触层24。p+型接触层24的p型杂质的浓度可以设为与IGBT区域10的p+型接触层14的p型杂质相同的浓度，也可以设为不同的浓度。p+型接触层24构成半导体基板的第1主面。此外，p+型接触层24是与p型阳极层25相比p型杂质的浓度更高的区域，在需要对p+型接触层24和p型阳极层25进行区别的情况下，可以分别单独称呼，也可以将p+型接触层24和p型阳极层25合起来称为p型阳极层。
在二极管区域20，在n型缓冲层3的第2主面侧设置有n+型阴极层26。n+型阴极层26设置于n-型漂移层1与第2主面之间。如图2所示，n+型阴极层26设置于二极管区域20的一部分或者全部。n+型阴极层26构成半导体基板的第2主面。此外，虽然未图示，但也可以在如上所述形成了n+型阴极层26的区域进一步选择性地注入p型杂质，将形成了n+型阴极层26的区域的一部分作为p型半导体而设置p+型阴极层。
如图7所示，半导体装置100的二极管区域20形成有从半导体基板的第1主面贯通p型阳极层25而到达n-型漂移层1的沟槽。沟槽在第1二极管区域20a以间距W1形成，在第2二极管区域20b以间距W3形成。通过在第1二极管区域20a的沟槽内隔着第1二极管沟槽绝缘膜21b设置第1二极管沟槽电极21a，从而构成第1二极管沟槽栅极21。第1二极管沟槽电极21a隔着第1二极管沟槽绝缘膜21b与n-型漂移层1相对。另外，通过在第2二极管区域20b的沟槽内隔着第2二极管沟槽绝缘膜22b设置第2二极管沟槽电极22a，从而构成第2二极管沟槽栅极22。第2二极管沟槽电极22a隔着第2二极管沟槽绝缘膜22b与n-型漂移层1相对。
如图7所示，在第1二极管沟槽电极21a、第2二极管沟槽电极22a以及p+型接触层24之上设置有阻挡金属5。阻挡金属5与第1二极管沟槽电极21a、第2二极管沟槽电极22a以及p+型接触层24欧姆接触，与第1二极管沟槽电极21a、第2二极管沟槽电极22a以及p+型接触层24电连接。阻挡金属5可以是与IGBT区域10的阻挡金属5相同的结构。在阻挡金属5之上设置发射极电极6。在二极管区域20设置的发射极电极6与在IGBT区域10设置的发射极电极6连续地形成。此外，也可以与IGBT区域10的情况同样地，不设置阻挡金属5而是使第1二极管沟槽电极21a、第2二极管沟槽电极22a以及p+型接触层24与发射极电极6欧姆接触。
在n+型阴极层26的第2主面侧设置集电极电极7。与发射极电极6相同地，二极管区域20的集电极电极7与在IGBT区域10设置的集电极电极7连续地形成。集电极电极7与n+型阴极层26欧姆接触，与n+型阴极层26电连接。
图8是半导体装置100的图6中的虚线D-D处的剖面图，是二极管区域20的剖面图。与图7所示的虚线C-C处的剖面图的不同点在于，在p型阳极层25与阻挡金属5之间没有设置p+型接触层24，p型阳极层25构成半导体基板的第1主面。即，图7所示的p+型接触层24选择性地设置于p型阳极层25的第1主面侧。
图9是半导体装置100的图6中的虚线E-E处的剖面图，是二极管区域20的剖面图。如图6所示，在第1二极管沟槽栅极21的长边方向上设置了第2二极管沟槽栅极22的部位处的、第1二极管区域20a与第2二极管区域20b的边界部，设置有边界沟槽栅极23。边界沟槽栅极23在与第1二极管沟槽栅极21的延伸方向以及第2二极管沟槽栅极22的延伸方向交叉的方向上延伸。
在图9中，在虚线F-F的纸面右侧设置有边界沟槽栅极23。边界沟槽栅极23是在沟槽隔着边界沟槽绝缘膜23b设置边界沟槽电极23a而构成的，该沟槽形成于第1二极管区域20a与第2二极管区域20b的边界部的半导体基板。边界沟槽电极23a隔着边界沟槽绝缘膜23b与n-型漂移层1相对。在边界沟槽电极23a之上设置有阻挡金属5，边界沟槽电极23a与阻挡金属5欧姆接触，与阻挡金属5电连接。
如图9所示，第1二极管沟槽栅极21的第1二极管沟槽电极21a与边界沟槽栅极23的边界沟槽电极23a一体地形成，第1二极管沟槽电极21a与边界沟槽电极23a电连接。另外，第1二极管沟槽绝缘膜21b与边界沟槽绝缘膜23b一体地形成。而且，第1二极管沟槽栅极21的端部21c与边界沟槽栅极23连接。其结果，能够抑制电场在第1二极管沟槽栅极21的端部21c集中，能够抑制在第1二极管沟槽栅极21的端部21c设置的第1二极管沟槽绝缘膜21b劣化。
虽然未图示，但第1二极管区域20a与第2二极管区域20b的边界部处的第2二极管沟槽栅极22的端部22c也与边界沟槽栅极23连接。其结果，能够抑制电场在第2二极管沟槽栅极22的端部22c集中，能够抑制在第2二极管沟槽栅极22的端部22c设置的第2二极管沟槽绝缘膜22b劣化。
图10是表示实施方式1中的半导体装置的终端区域的结构的剖面图。图10(a)是图1中的虚线G-G处的剖面图，是从IGBT区域10至终端区域30的剖面图。另外，图10(b)是图1中的虚线H-H处的剖面图，是从二极管区域20至终端区域30的剖面图。
如图10(a)以及图10(b)所示，半导体装置100的终端区域30在半导体基板的第1主面与第2主面之间具有n-型漂移层1。终端区域30的第1主面以及第2主面分别与IGBT区域10以及二极管区域20的第1主面以及第2主面是同一个面。另外，终端区域30的n-型漂移层1分别是与IGBT区域10以及二极管区域20的n-型漂移层1相同的结构，且连续一体地形成。
在n-型漂移层1的第1主面侧、即半导体基板的第1主面与n-型漂移层1之间设置有p+型终端阱层31。p+型终端阱层31是将包含IGBT区域10以及二极管区域20在内的单元区域包围而设置的。p+型终端阱层31设置成多个环状，p+型终端阱层31的设置数量是根据半导体装置100的耐压设计而适当选择的。另外，在p+型终端阱层31的更外缘侧设置有n+型沟道阻止层32，n+型沟道阻止层32包围p+型终端阱层31。
在n-型漂移层1与半导体基板的第2主面之间设置有p+型终端集电极层16a。p+型终端集电极层16a与在单元区域设置的p+型集电极层16连续地一体形成。因此，也可以将p+型终端集电极层16a包含在内而称为p+型集电极层16。另外，如图10(b)所示，p+型终端集电极层16a是其二极管区域20侧的端部以距离U2向二极管区域20凸出而设置的。这样，通过将p+型终端集电极层16a设置为向二极管区域20凸出，从而能够增大二极管区域20的n+型阴极层26与p+型终端阱层31之间的距离，能够抑制p+型终端阱层31作为二极管的阳极而动作。
在半导体基板的第2主面之上设置有集电极电极7。集电极电极7从包含IGBT区域10以及二极管区域20在内的单元区域至终端区域30连续地一体形成。另一方面，在终端区域30的半导体基板的第1主面之上设置从单元区域连续而来的发射极电极6和与发射极电极6分离的终端电极6a。
发射极电极6与终端电极6a经由半绝缘性膜33电连接。半绝缘性膜33例如可以是sinSiN(semi-insulating Silicon Nitride：半绝缘性氮化硅膜)。终端电极6a与p+型终端阱层31以及n+型沟道阻止层32经由在设置于终端区域30的第1主面之上的层间绝缘膜4形成的接触孔而电连接。另外，在终端区域30，将发射极电极6、终端电极6a以及半绝缘性膜33覆盖而设置有终端保护膜34。终端保护膜34例如可以由聚酰亚胺形成。
接下来，对实施方式1的半导体装置100的制造方法进行说明。
图11～图16是表示实施方式1中的半导体装置的制造方法的图。图11～图14是表示形成半导体装置100的表面侧的工序的图，图15以及图16是表示形成半导体装置100的背面侧的工序的图。
首先，如图11(a)所示，准备构成n-型漂移层1的半导体基板。半导体基板可以使用例如通过FZ(Floating Zone)法制作的所谓FZ晶片，可以是包含n型杂质的n型晶片。半导体基板所包含的n型杂质的浓度是根据所制作的半导体装置的耐压而适当选择的，例如，就耐压为1200V的半导体装置而言，调整n型杂质的浓度，以使得构成半导体基板的n-型漂移层1的电阻率为50～70Ω·cm左右。如图11(a)所示，在准备半导体基板的工序中，半导体基板的整体成为n-型漂移层1，但通过从这样的半导体基板的第1主面侧或者第2主面侧注入p型或者n型的杂质离子，然后通过热处理等使其扩散至半导体基板内，从而形成p型或者n型的半导体层，制造半导体装置100。
如图11(a)所示，构成n-型漂移层1的半导体基板具有成为IGBT区域10以及二极管区域20的区域。另外，虽然未图示，但在成为IGBT区域10以及二极管区域20的区域的周围具有成为终端区域30的区域。下面，主要对半导体装置100的IGBT区域10以及二极管区域20的结构的制造方法进行说明，但也可以通过公知的制造方法而制作半导体装置100的终端区域30。例如，当在终端区域30形成具有p+型终端阱层31的FLR作为耐压保持构造的情况下，可以在对半导体装置100的IGBT区域10以及二极管区域20进行加工之前注入p型杂质离子而形成，也可以在向半导体装置100的IGBT区域10或者二极管区域20对p型杂质进行离子注入时同时地注入p型杂质离子而形成。
接下来，如图11(b)所示，从半导体基板的第1主面侧注入磷(P)等n型杂质而形成n型载流子蓄积层2。另外，从半导体基板的第1主面侧注入硼(B)等p型杂质，形成p型基极层15以及p型阳极层25。n型载流子蓄积层2、p型基极层15以及p型阳极层25是通过在将杂质离子注入至半导体基板内之后，利用热处理使杂质离子扩散而形成的。n型杂质以及p型杂质由于是在半导体基板的第1主面之上实施了掩模处理之后进行离子注入的，因此选择性地形成于半导体基板的第1主面侧。n型载流子蓄积层2、p型基极层15以及p型阳极层25形成于IGBT区域10以及二极管区域20，在终端区域30与p+型终端阱层31连接。此外，掩模处理是指如下处理，即，在半导体基板之上涂敷抗蚀剂，使用照相制版技术在抗蚀剂的规定区域形成开口，为了经由开口对半导体基板的规定区域实施离子注入或者实施蚀刻，在半导体基板之上形成掩模。
p型基极层15以及p型阳极层25也可以同时地对p型杂质进行离子注入而形成。在该情况下，p型基极层15与p型阳极层25的深度、p型杂质浓度相同，成为相同的结构。另外，也可以通过掩模处理分别向p型基极层15和p型阳极层25对p型杂质进行离子注入，由此使p型基极层15与p型阳极层25的深度、p型杂质浓度不同。
接下来，如图12(a)所示，通过掩模处理，在IGBT区域10的p型基极层15的第1主面侧选择性地注入n型杂质而形成n+型源极层13。注入的n型杂质例如可以是砷(As)。
接下来，如图12(b)所示，形成从半导体基板的第1主面侧贯通p型基极层15以及p型阳极层25而到达n-型漂移层1的沟槽8。在IGBT区域10，贯通n+型源极层13的沟槽8的侧壁构成n+型源极层13的一部分。沟槽8可以通过如下方式形成，即，在半导体基板之上沉积了SiO2等氧化膜后，通过掩模处理在形成沟槽8的部分的氧化膜形成开口，将形成有开口的氧化膜作为掩模而对半导体基板进行蚀刻。
在IGBT区域10，沟槽8以间距W4形成为条带状。在二极管区域20的第1二极管区域20a，沟槽8以间距W1形成为条带状，在第2二极管区域20b，沟槽8以间距W3形成为条带状。IGBT区域10的间距W4小于第2二极管区域20b的间距W3，可以与第1二极管区域20a的间距W1相同，也可以不同。在图12(b)中，沟槽8以纸面进深方向为长边方向的方式形成。各间距能够通过将掩模处理中的掩模图案设计为规定的间距而实现。
虽然在图12(b)中未图示，但在第2二极管区域20b与在纸面进深方向上和第2二极管区域20b邻接的第1二极管区域20a的边界部处，形成用于边界沟槽栅极23的沟槽。用于边界沟槽栅极23的沟槽以纸面左右方向为长边方向的方式形成。用于边界沟槽栅极23的沟槽与在图12(b)所示的二极管区域20的纸面进深方向上具有长边方向的沟槽8的若干个端部连接，一体地连续形成。
接下来，如图13(a)所示，在含氧的气氛中加热半导体基板，在沟槽8的内壁以及半导体基板的第1主面形成氧化膜9。在形成于沟槽8内壁的氧化膜9中，在IGBT区域10的沟槽8形成的氧化膜9是有源沟槽栅极11的栅极沟槽绝缘膜11b以及哑沟槽栅极12的哑沟槽绝缘膜12b。另外，在二极管区域20的沟槽8形成的氧化膜9是第1二极管沟槽绝缘膜21b、第2二极管沟槽绝缘膜22b以及图12(b)中未图示的边界沟槽绝缘膜23b。在半导体基板的第1主面形成的氧化膜9在后面的工序中被去除。
接下来，如图13(b)所示，通过CVD(chemical vapor deposition)等使掺杂了n型或者p型的杂质的多晶硅沉积于在内壁形成了氧化膜9的沟槽8内，形成栅极沟槽电极11a、哑沟槽电极12a、第1二极管沟槽电极21a、第2二极管沟槽电极22a以及图13(b)中未图示的边界沟槽电极23a。
接下来，如图14(a)所示，将在半导体基板的第1主面形成的氧化膜9去除，在IGBT区域10的有源沟槽栅极11的栅极沟槽电极11a之上形成层间绝缘膜4。层间绝缘膜4例如可以是SiO2。然后，在通过掩模处理而沉积的层间绝缘膜4形成接触孔。接触孔形成于n+型源极层13之上、p+型接触层14之上、p+型接触层24之上、哑沟槽电极12a之上、第1二极管沟槽电极21a之上、第2二极管沟槽电极22a之上以及图14(a)中未图示的边界沟槽电极23a之上。
接下来，如图14(b)所示，在半导体基板的第1主面以及层间绝缘膜4之上形成阻挡金属5，进一步在阻挡金属5之上形成发射极电极6。阻挡金属5通过利用PDV(physicalvapor deposition)、CVD对氮化钛进行制膜而形成。
发射极电极6例如可以通过溅射、蒸镀等PVD使铝硅合金(Al-Si类合金)沉积于阻挡金属5之上而形成。另外，也可以在形成的铝硅合金之上通过非电解镀、电解镀进一步形成镍合金(Ni合金)而作为发射极电极6。如果通过镀敷形成发射极电极6，则作为发射极电极6能够容易地形成厚的金属膜，因此能够增加发射极电极6的热容量而提高耐热性。此外，当在通过PVD形成了由铝硅合金构成的发射极电极6之后，通过镀敷处理进一步形成镍合金的情况下，用于形成镍合金的镀敷处理也可以在进行了半导体基板的第2主面侧的加工之后实施。
接下来，如图15(a)所示，对半导体基板的第2主面侧进行磨削，将半导体基板薄化为设计好的规定厚度。磨削后的半导体基板的厚度例如可以是80μm～200μm。
接下来，如图15(b)所示，从半导体基板的第2主面侧注入n型杂质，形成n型缓冲层3。然后，从半导体基板的第2主面侧注入p型杂质，形成p+型集电极层16。n型缓冲层3以及p+型集电极层16可以形成于IGBT区域10、二极管区域20以及终端区域30，也可以仅形成于IGBT区域10或者二极管区域20。
n型缓冲层3例如可以注入磷(P)离子而形成。另外，也可以注入质子(H+)而形成。并且，也可以注入质子和磷这两者而形成。质子能够以比较低的加速能量从半导体基板的第2主面注入至深的位置。另外，能够通过改变加速能量而比较容易地对质子的注入深度进行变更。因此，在通过质子形成n型缓冲层3时，如果一边对加速能量进行变更一边多次注入，则与通过磷形成相比能够形成在半导体基板的厚度方向上宽度更宽的n型缓冲层3。
另外，由于磷与质子相比，能够提高作为n型杂质的激活率，所以即使是通过用磷形成n型缓冲层3而薄化后的半导体基板，也能够更可靠地抑制耗尽层穿通。为了使半导体基板进一步薄化，优选注入质子和磷这两者而形成n型缓冲层3，此时，质子与磷相比注入至从第2主面算起更深的位置。
p+型集电极层16例如可以注入硼(B)而形成。p+型集电极层16也形成于终端区域30，终端区域30的p+型集电极层16成为p+型终端集电极层16a。在从半导体基板的第2主面侧进行了离子注入之后，通过向第2主面照射激光而执行激光退火，从而将注入的硼激活，形成p+型集电极层16。此时，在从半导体基板的第2主面算起比较浅的位置注入的用于n型缓冲层3的磷也同时被激活。另一方面，由于质子在380℃～420℃这样的比较低的退火温度下被激活，因此在注入了质子后，除了用于质子的激活的工序以外，需要留意使半导体基板整体不成为高于380℃～420℃的温度。由于激光退火能够仅使半导体基板的第2主面附近成为高温，因此即使在注入了质子后也能够用于n型杂质、p型杂质的激活。
接下来，如图16(a)所示，在二极管区域20形成n+型阴极层26。n+型阴极层26例如可以注入磷(P)而形成。如图16(a)所示，通过掩模处理从第2主面侧选择性地注入磷，以使得p+型集电极层16与n+型阴极层26的边界位于二极管区域20侧的从IGBT区域10与二极管区域20的边界算起的距离为U1的位置。用于形成n+型阴极层26的n型杂质的注入量多于用于形成p+型集电极层16的p型杂质的注入量。在图16(a)中，虽然将从第2主面算起的p+型集电极层16和n+型阴极层26的深度表示为相同，但是n+型阴极层26的深度大于或等于p+型集电极层16的深度。形成n+型阴极层26的区域由于需要在注入了p型杂质的区域注入n型杂质而成为n型半导体，所以使在形成n+型阴极层26的整个区域注入的p型杂质的浓度比n型杂质的浓度高。
接下来，如图16(b)所示，在半导体基板的第2主面之上形成集电极电极7。集电极电极7遍及第2主面的IGBT区域10、二极管区域20以及终端区域30的整个面而形成。另外，集电极电极7可以遍及作为半导体基板的n型晶片的第2主面的整个面而形成。集电极电极7可以通过溅射、蒸镀等PVD沉积铝硅合金(Ai-Si类合金)、钛(Ti)等而形成，也可以层叠铝硅合金、钛、镍或者金等多种金属而形成。并且，也可以在通过PVD形成的金属膜之上通过非电解镀、电解镀进一步形成金属膜而作为集电极电极7。
通过以上的工序制作半导体装置100。由于半导体装置100是在1片n型晶片以矩阵状制作多个，因此通过激光切割、刀片切割而切分成各个半导体装置100，从而完成半导体装置100。
接下来，对实施方式1的半导体装置100的作用效果进行说明。
图17是表示对比例中的半导体装置的二极管区域的结构的局部放大俯视图。图17与示出实施方式1的半导体装置100的二极管区域的结构的图6对应。对比例的半导体装置与实施方式1的半导体装置100的不同点在于，在二极管区域20的第1二极管区域20a与第2二极管区域20b的边界部不具有边界沟槽栅极，在其他方面，采用了与实施方式1的半导体装置100相同的结构。
对比例的半导体装置是专利文献1所记载的半导体装置，通过设为将间距W3的第2二极管区域20b设成高电场单元并且利用间距比W3小的第1二极管区域20a而将高电场单元的周围包围的结构，从而确保了雪崩耐量。但是，如图17所示，第1二极管区域20a的间距与第2二极管区域20b的间距不同，因此在第1二极管区域20a与第2二极管区域20b沿沟槽的延伸方向排列的边界部，第1二极管沟槽栅极21的端部21c与第2二极管沟槽栅极22的端部22c成为露出于半导体基板内的状态，存在第1二极管沟槽栅极21的角部21d以及第2二极管沟槽栅极22的角部22d。第1二极管沟槽栅极21以及第2二极管沟槽栅极22从半导体基板的第1主面到达n-型漂移层1而形成，因此角部21d以及角部22d的下端部露出于n-型漂移层1。因此，电场在角部21d以及角部22d的下端部集中，第1二极管沟槽绝缘膜21b以及第2二极管沟槽绝缘膜22b容易劣化。
与此相对，如图6所示，就实施方式1的半导体装置100而言，在第1二极管区域20a与第2二极管区域20b的边界部，第1二极管沟槽栅极21的端部21c、第2二极管沟槽栅极22的端部22c与边界沟槽栅极23连接。因此，在二极管区域20的第1二极管沟槽栅极21的端部21c和第2二极管沟槽栅极22的端部22c不存在露出于n-型漂移层1的角部。其结果，能够抑制电场在第1二极管沟槽栅极21的端部21c和第2二极管沟槽栅极22的端部22c集中，抑制第1二极管沟槽绝缘膜21b以及第2二极管沟槽绝缘膜22b劣化。
实施方式2.
图18是表示实施方式2中的半导体装置的俯视图。实施方式2的半导体装置200与实施方式1的半导体装置100的不同在于如下结构，即，在IGBT区域10具有以第1间距设置了有源沟槽栅极或者哑沟槽栅极的第一IGBT区域10a和以比第1间距大的第2间距设置的第二IGBT区域10b，在第一IGBT区域10a与第二IGBT区域10b的边界部设置了边界沟槽栅极。在实施方式2中，对与实施方式1不同的部分进行说明，省略对相同或者对应的部分的说明。
图19是表示实施方式2中的半导体装置的IGBT区域的结构的局部放大俯视图。图19是对半导体装置200的图18中的虚线88所包围的区域进行放大表示的俯视图。在图19中，虚线H-H的纸面左侧的区域是第一IGBT区域10a，虚线H-H的纸面右侧的区域是第二IGBT区域10b。半导体装置200在第一IGBT区域10a设置有实施方式2中的第1沟槽栅极即第1有源沟槽栅极51和第1哑沟槽栅极61。另外，在第二IGBT区域10b设置有实施方式2中的第2沟槽栅极即第2有源沟槽栅极52和第2哑沟槽栅极62。
在第一IGBT区域10a，相互邻接的第1有源沟槽栅极51以间距W5设置，相互邻接的第1哑沟槽栅极61以间距W7设置。间距W5与间距W7可以是相同的大小，也可以是不同的大小。第1有源沟槽栅极51以及第1哑沟槽栅极61从IGBT区域10的终端区域30侧向IGBT区域10的中央侧延伸。第1有源沟槽栅极51的端部51c与边界沟槽栅极53连接，第1哑沟槽栅极61的端部61c与边界沟槽栅极63连接。
在第二IGBT区域10b，相互邻接的第2有源沟槽栅极52以间距W6设置，相互邻接的第2哑沟槽栅极62以间距W8设置。间距W6与间距W8可以是相同的大小，也可以是不同的大小。另外，在图19中，示出了间距W6大于间距W5，间距W8大于间距W7，但间距W6也可以小于间距W5，间距W8也可以小于间距W7。即，间距W6只要是与间距W5不同的大小即可，间距W8只要是与间距W7不同的大小即可。第2有源沟槽栅极52在端部52c处与边界沟槽栅极53连接，向IGBT区域10的中央侧延伸。同样地，第2哑沟槽栅极62在端部62c处与边界沟槽栅极63连接，向IGBT区域10的中央侧延伸。
第1有源沟槽栅极51是在沟槽内隔着第1栅极沟槽绝缘膜51b设置第1栅极沟槽电极51a而构成的，该沟槽形成于半导体基板的第1主面。第2有源沟槽栅极52是在沟槽内隔着第2栅极沟槽绝缘膜52b设置第2栅极沟槽电极52a而构成的，该沟槽形成于半导体基板的第1主面。第1哑沟槽栅极61是在沟槽内隔着第1哑沟槽绝缘膜61b设置第1哑沟槽电极61a而构成的，该沟槽形成于半导体基板的第1主面。第2哑沟槽栅极62是在沟槽内隔着第2哑沟槽绝缘膜62b设置第2哑沟槽电极62a而构成的，该沟槽形成于半导体基板的第1主面。
同样地，边界沟槽栅极53是在沟槽内隔着边界沟槽绝缘膜53b设置边界沟槽电极53a而构成的，该沟槽形成于半导体基板的第1主面，边界沟槽栅极63是在沟槽内隔着边界沟槽绝缘膜63b设置边界沟槽电极63a而构成的，该沟槽形成于半导体基板的第1主面。各沟槽栅极的沟槽电极隔着绝缘膜与n-型漂移层1相对。
第1栅极沟槽电极51a、边界沟槽电极53a、第2栅极沟槽电极52a相互电连接，与栅极焊盘41c电连接。第1哑沟槽电极61a、边界沟槽电极63a、第2哑沟槽电极62a相互电连接，与发射极电极6电连接。
半导体装置200具有在IGBT区域10以第1间距设置了有源沟槽栅极或者哑沟槽栅极的第一IGBT区域10a和以第2间距设置的第二IGBT区域10b。通过如半导体装置200那样使IGBT区域10内的沟槽栅极的间距根据位置而不同，从而能够使栅极电极-集电极电极间电容(Cgc)、栅极电极-发射极电极间电容(Cge)等寄生电容发生变化，因此能够提高半导体装置的设计自由度。
以上结构的半导体装置200为在IGBT区域10处间距不同的有源沟槽栅极或者哑沟槽栅极在沟槽的延伸方向上排列的结构，但由于单元区域内的各有源沟槽栅极或者各哑沟槽栅极的端部与边界沟槽栅极连接，因此各有源沟槽栅极的端部或者各哑沟槽栅极的端部不会露出于n-型漂移层1。其结果，能够抑制电场在各有源沟槽栅极的端部或者各哑沟槽栅极的端部集中，抑制在沟槽内设置的绝缘膜劣化。
此外，就实施方式1的半导体装置100而言，为了提高雪崩耐量，使在二极管区域20的内侧设置的第2二极管区域20b的第2二极管沟槽栅极22的间距W3大于将第2二极管区域20b包围而设置的第1二极管区域20a的第1二极管沟槽栅极21的间距W2。但是，也可以与实施方式2的半导体装置200同样地，为了使二极管区域20的寄生电容发生变化，在实施方式1的半导体装置100中，使间距W3小于间距W2。
另外，实施方式2的半导体装置200在有源沟槽栅极和哑沟槽栅极这两者设置了间距不同的沟槽栅极，但也可以是在有源沟槽栅极和哑沟槽栅极的一方设置了间距不同的沟槽栅极的结构。另外，也可以是在IGBT区域不存在哑沟槽栅极且IGBT区域的沟槽栅极全部由有源沟槽栅极构成的半导体装置。
实施方式3.
图20是表示实施方式3中的半导体装置的二极管区域的结构的局部放大俯视图。图20是对图1的虚线83所包围的区域进行放大表示的图。实施方式3的半导体装置是实施方式1的半导体装置100的变形例，与实施方式1的不同在于如下结构，即，第1二极管沟槽栅极21的端部21c全部设置于没有隔着边界沟槽栅极23而与第2二极管沟槽栅极22的端部22c相对的位置。在实施方式3中，对与实施方式1不同的部分进行说明，省略对相同或者对应的部分的说明。
如图20所示，就实施方式3的半导体装置而言，实施方式3中的作为第1沟槽栅极的第1二极管沟槽栅极21与边界沟槽栅极23的所有连接部都没有连接实施方式3中的作为第2沟槽栅极的第2二极管沟槽栅极22，第1二极管沟槽栅极21与边界沟槽栅极23的连接部为T字状。另外，第2二极管沟槽栅极22与边界沟槽栅极23的所有连接部也都没有连接第1二极管沟槽栅极21，第2二极管沟槽栅极22与边界沟槽栅极23的连接部成为T字状。即，边界沟槽栅极23在与第1沟槽栅极或者第2沟槽栅极的所有连接部处，与第1沟槽栅极或者第2沟槽栅极连接成T字状。
在第1二极管沟槽栅极21的端部21c隔着边界沟槽栅极23与第2二极管沟槽栅极22的端部22c相对的情况下，这些沟槽栅极的连接部的形状成为十字状。在边界沟槽栅极23与其他沟槽栅极的连接部为十字状的情况下，连接部与不是连接部的位置的沟槽栅极宽度相比，沟槽的开口变宽。因此，在连接部，沟槽容易形成得深，通过CVD进行的沟槽电极向沟槽内的埋入性也容易变差。其结果，有时在十字状的沟槽的连接部产生沟槽电极的埋入不足。
就图20中示出的实施方式3的半导体装置而言，由于沟槽的连接部的形状全部是T字状，因此能够使沟槽电极向沟槽的连接部的埋入性变好，与沟槽的连接部为十字状的情况相比，能够使得沟槽电极的埋入不足更加不易产生。
此外，在实施方式3中，对二极管区域20的沟槽的连接部全部是T字状的情况进行了说明，但也可以是IGBT区域10的沟槽的连接部全部呈T字状的半导体装置。
实施方式4.
图21是表示实施方式4中的半导体装置的二极管区域的结构的局部放大俯视图。图21是对图1的虚线83所包围的区域进行放大表示的图。实施方式4的半导体装置是实施方式1的半导体装置100的变形例，与实施方式1的不同在于如下结构，即，相互邻接的第1二极管沟槽栅极21通过第3沟槽栅极71连接，相互邻接的第2二极管沟槽栅极22通过第4沟槽栅极72连接。在实施方式4中，对与实施方式1不同的部分进行说明，省略对相同或者对应的部分的说明。此外，在图21中，与图6或者图20不同，省略p+型接触层24以及p型阳极层25的标识。
如图21所示，在第1二极管区域20a，相互邻接的第1二极管沟槽栅极21通过第3沟槽栅极71连接。第3沟槽栅极71在与第1二极管沟槽栅极21的延伸方向交叉的方向上延伸。另外，相互邻接的第2二极管沟槽栅极22通过第4沟槽栅极72连接。第4沟槽栅极72在与第2二极管沟槽栅极22的延伸方向交叉的方向上延伸。
第3沟槽栅极71以及第4沟槽栅极72与其他沟槽栅极同样地，是在沟槽内隔着第3沟槽绝缘膜71b以及第4沟槽绝缘膜72b设置第3沟槽电极71a以及第4沟槽电极72a而构成的，该沟槽形成于半导体基板的第1主面。第3沟槽电极71a与第1二极管沟槽电极21a电连接，第4沟槽电极72a与第2二极管沟槽电极22a电连接。
另外，如图21所示，第1二极管沟槽栅极21与第3沟槽栅极71的连接部的形状成为T字状，第2二极管沟槽栅极22与第4沟槽栅极72的连接部的形状也成为T字状。如在实施方式3中说明的那样，由此与沟槽的连接部为十字状的情况相比，能够使得沟槽电极的埋入不足更加不易产生。但是，第1二极管沟槽栅极21或者第2二极管沟槽栅极22与第3沟槽栅极71、第4沟槽栅极72的连接部的形状不限于T字状，也可以是十字状。
就图21所示的实施方式4的半导体装置而言，由于设为相互邻接的第1二极管沟槽栅极21通过第3沟槽栅极71连接，相互邻接的第2二极管沟槽栅极22通过第4沟槽栅极72连接的结构，因此能够提高耐压。
此外，虽然在实施方式4中对二极管区域20的相互邻接的第1沟槽栅极通过第3沟槽栅极连接、相互邻接的第2沟槽栅极通过第4沟槽栅极连接的情况进行了说明，但也可以是IGBT区域10的相互邻接的第1沟槽栅极通过第3沟槽栅极连接、相互邻接的第2沟槽栅极通过第4沟槽栅极连接的半导体装置。
此外，适当地对各实施方式进行组合或者变形、省略也包含在本发明的范围。
标号的说明
1 n-型漂移层
10 IGBT区域
11 有源沟槽栅极，11a 栅极沟槽电极，11b 栅极沟槽绝缘膜
12 哑沟槽栅极，12a 哑沟槽电极，12b 哑沟槽绝缘膜
13 n+型源极层
15 p型基极层
16 p+型集电极层，16a p+型终端集电极层
20 二极管区域，20a 第1二极管区域，20b 第2二极管区域
21 第1二极管沟槽栅极，21a 第1二极管沟槽电极，21b 第1二极管沟槽绝缘膜，21c 端部，21d 角部
22 第2二极管沟槽栅极，22a 第2二极管沟槽电极，22b 第2二极管沟槽绝缘膜，22c 端部，22d 角部
23 边界沟槽栅极，23a 边界沟槽电极，23b 边界沟槽绝缘膜
25 p型阳极层
26 n+型阴极层
30 终端区域
31 p+型终端阱层
51 第1有源沟槽栅极，51a 第1栅极沟槽电极，51b 第1栅极沟槽绝缘膜，51c 端部
52 第2有源沟槽栅极，52a 第2栅极沟槽电极，52b 第2栅极沟槽绝缘膜，52c 端部
61 第1哑沟槽栅极，61a 第1哑沟槽电极，61b 第1哑沟槽绝缘膜，61c 端部
62 第2哑沟槽栅极，62a 第2哑沟槽电极，62b 第2哑沟槽绝缘膜，62c 端部
71 第3沟槽栅极，71a 第3沟槽电极，71b 第3沟槽绝缘膜
72 第4沟槽栅极，72a 第4沟槽电极，72b 第4沟槽绝缘膜

Claims (9)

1.一种半导体装置，其具有：
单元区域，其具有在第1主面与和所述第1主面相对的第2主面之间设置的第1导电型的漂移层；
终端区域，其包围所述单元区域而设置，在所述第1主面与所述第2主面之间具有所述漂移层；
第1沟槽栅极，其在沿所述第1主面从所述单元区域的一端侧向相对的所述单元区域的另一端侧延伸且以第1间距相互邻接设置的多个第1沟槽内，具有隔着绝缘膜与所述漂移层相对设置的第1沟槽电极；
边界沟槽栅极，其在沿与所述第1沟槽的延伸方向交叉的方向延伸且与多个所述第1沟槽各自的端部连接的边界沟槽内，具有隔着绝缘膜与所述漂移层相对设置且与所述第1沟槽电极电连接的边界沟槽电极；以及
第2沟槽栅极，其在具有与所述边界沟槽连接的端部、向所述单元区域的所述另一端侧延伸且以与所述第1间距不同的第2间距相互邻接设置的多个第2沟槽内，具有隔着绝缘膜与所述漂移层相对设置且与所述边界沟槽电极电连接的第2沟槽电极。
2.根据权利要求1所述的半导体装置，其中，
所述第2间距大于所述第1间距。
3.根据权利要求1或2所述的半导体装置，其中，
所述终端区域具有：
第2导电型的终端阱层，其设置于所述第1主面与所述漂移层之间；以及
第2导电型的终端集电极层，其设置于所述第2主面与所述漂移层之间。
4.根据权利要求1至3中任一项所述的半导体装置，其中，
所述单元区域具有：
IGBT区域，其具有在所述第1主面与所述漂移层之间设置的第2导电型的基极层和在所述第2主面与所述漂移层之间设置的第2导电型的集电极层；以及
二极管区域，其具有在所述第1主面与所述漂移层之间设置的第2导电型的阳极层和在所述第2主面与所述漂移层之间设置的第1导电型的阴极层。
5.根据权利要求4所述的半导体装置，其中，
所述第1沟槽栅极、所述第2沟槽栅极以及所述边界沟槽栅极设置于所述二极管区域。
6.根据权利要求4或5所述的半导体装置，其中，
所述第1沟槽栅极、所述第2沟槽栅极以及所述边界沟槽栅极设置于所述IGBT区域。
7.根据权利要求1至6中任一项所述的半导体装置，其中，
多个所述第1沟槽栅极各自的端部设置于没有隔着所述边界沟槽栅极而与所述第2沟槽栅极的端部相对的位置。
8.根据权利要求1至6中任一项所述的半导体装置，其中，
所述边界沟槽栅极在与所述第1沟槽栅极或者所述第2沟槽栅极的所有连接部处与所述第1沟槽栅极或者所述第2沟槽栅极连接成T字状。
9.根据权利要求1至8中任一项所述的半导体装置，其还具有：
第3沟槽栅极，其在沿与所述第1沟槽的延伸方向交叉的方向延伸且将相互邻接的所述第1沟槽连接的第3沟槽内，具有隔着绝缘膜与所述漂移层相对设置的第3沟槽电极；以及
第4沟槽栅极，其在沿与所述第2沟槽的延伸方向交叉的方向延伸且将相互邻接的所述第2沟槽连接的第4沟槽内，具有隔着绝缘膜与所述漂移层相对设置的第4沟槽电极。
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