CN117790583A - 碳化硅半导体装置 - Google Patents

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Abstract

本发明提供一种碳化硅半导体装置，其通过形成低电阻的欧姆电极，能维持低的Vf特性，并能提高浪涌电流耐量，减少漏电流。碳化硅半导体装置具备有源区、第一导电型区域和终端区。在有源区具有沟槽内部的第一个第二导电型区域、第一硅化物膜，在相邻的沟槽之间具有第二个第二导电型区域、第二硅化物膜以及第一电极，在终端区具有第三个第二导电型区域。有源区由欧姆区、无效区以及肖特基区构成，所述欧姆区是第一电极与硅化物膜欧姆接合的区域，所述无效区是第一电极与第二导电型区域接触的区域，所述肖特基区是所述第一电极与第一导电型区域肖特基结合的区域。欧姆区、无效区以及肖特基区被设置为条纹形状。

Description

碳化硅半导体装置
技术领域
本发明涉及碳化硅半导体装置。
背景技术
近年来，碳化硅(SiC)半导体作为能够制作(制造)超过使用了硅(Si)半导体的半导体装置的极限的半导体装置(以下，称为碳化硅半导体装置)的半导体材料而受到关注。特别是，碳化硅半导体与硅半导体相比，利用绝缘击穿电场强度大、热传导率高这样的特长，期待应用于高耐压(例如1700V以上)半导体装置。
在碳化硅半导体装置为二极管(以下，称为碳化硅二极管)的情况下，由于能够将构成n-型漂移区的n-型外延层的设计规格设定为较薄的厚度和较高的杂质浓度，因此耐压3300V等级左右为止的碳化硅二极管通常采用肖特基势垒二极管(SBD：Schottky BarrierDiode)结构。
通常，在SBD结构中，半导体基板与正面电极之间的接合面处的电场强度高，存在由于在施加反向电压时电子隧穿肖特基势垒而引起的反向漏电流增大、或者由于碳化硅固有的表面缺陷而引起的反向漏电流增大这样的问题。因此，提出了采用在半导体基板的正面侧混合了肖特基结和pn结而成的结势垒肖特基(JBS：Junction Barrier Schottky)结构的碳化硅二极管。
关于以往的SBD结构的碳化硅二极管的结构，对采用了JBS结构的碳化硅二极管的结构进行说明。图27是示出以往的碳化硅半导体装置的结构的截面图。
图27所示的以往的碳化硅半导体装置140是JBS结构的纵向型的碳化硅二极管，所述JBS结构是在有源区110中在半导体基板130的正面侧将由n-型漂移区112与构成正面电极114的钛膜131之间的肖特基结形成的SBD结构、以及p+型区域113与n-型漂移区112之间的pn结混合而成的结构。另外，作为正面电极114的最下层，硅化镍膜133设置在p+型区域113上。
以往的碳化硅半导体装置140的肖特基结由在半导体基板130的正面露出的n-型漂移区112以及设置在半导体基板130的正面上的由钛膜131和铝合金膜132构成的正面电极114形成。半导体基板130是在由碳化硅构成的n+型起始基板111的正面上层叠有成为n-型漂移区112的n-型外延层而成的外延基板。n+型起始基板111为n+型阴极区。在半导体基板130的整个背面设置有背面电极119，并与n+型起始基板111电连接。符号115是场氧化膜，符号120是边缘终端区，符号121是场限环(FLR：Field Limiting Ring)，符号122是构成JTE结构的p-型区域。
p+型区域113在有源区110中选择性地设置在半导体基板130的正面的表面区。在相邻的p+型区域113之间，在半导体基板130的正面露出有n-型漂移区112。通过p+型区域113与n-型漂移区112而在半导体基板130的正面形成pn结。相邻的p+型区域113之间的n-型漂移区112与设置在半导体基板130的正面上的正面电极114的最下层的钛膜131形成肖特基结。
图28是示出从半导体基板的正面侧观察以往的碳化硅半导体装置的布局的俯视图。如图28所示，在有源区110中，p+型区域113和硅化镍膜133设置为条纹形状，在端部，p+型区域113与FLR121连接，有源区110的硅化镍膜133与FLR121上的硅化镍膜133连接。
通过采用这样的结构，在额定电流沿正向流通的情况下，电流在除p+型区域113以外的n-型漂移区112的肖特基结区域流通。而且，在因雷击等而流通浪涌电流的情况下，由于电流无法仅在肖特基结区域流通，因此p+型区域113进行双极动作，并流通电流。另外，通过在p+型区域113上设置成为欧姆区的硅化镍膜133，从而与仅有p+型区域113的条纹结构相比，双极动作变得容易。
另外，为了能够抑制反向偏置时的元件击穿，提出了具有在形成于元件区域的沟槽的底部设置p型区域的沟槽型JBS的半导体装置(例如，参照下述专利文献1)。
另外，提出了如下半导体装置：为了能够使在侧壁形成有内置SBD的接触沟槽的宽度变窄，并且降低导通电阻，肖特基金属被埋入到接触沟槽的内部，在接触沟槽的侧壁形成与n-型漂移层之间的肖特基结，在接触沟槽的底部设置p+型区域(例如，参照下述专利文献2)。
现有技术文献
专利文献
专利文献1：日本专利第6400544号公报
专利文献2：日本专利第6930197号公报
发明内容
技术问题
然而，在p+型区域113流通浪涌电流的情况下，有时由于p+型区域113的接触电阻，p+型区域113的双极动作延迟，半导体元件发热而被击穿。而且，与通常的p+型区域113的条纹结构不同，在设置p+型区域的情况下，n-型漂移区112的肖特基结区域的面积减少，额定电流时的正向电压Vf变大，导通电压变高。由此，如果为了确保浪涌电流耐量(IFSM)而增加p+型区域113的面积，则存在Vf会增加这样的权衡。并且，在点结构等半导体元件上的欧姆区各自独立的结构中，存在电阻的偏差，存在容易局部发热且难以确保浪涌电流耐量的问题。
本发明的目的在于，为了解决上述现有技术的问题点，提供一种碳化硅半导体装置，其通过形成低电阻的欧姆电极，从而能够维持低的Vf特性，并且提高浪涌电流耐量，能够减少漏电流。
技术方案
为了解决上述课题，达成本发明的目的，本发明的碳化硅半导体装置具有以下特征。在由碳化硅构成的半导体基板设置有有源区。在所述半导体基板设置有包围所述有源区的周围的终端区。在所述半导体基板的内部设置有在所述半导体基板的第一主面露出的第一导电型区域。在所述有源区中，从所述第一导电型区域的正面向所述第一导电型区域的内部设置有第一沟槽。在所述有源区中，以与所述第一导电型区域接触的方式在所述第一沟槽的底部设置有第一个第二导电型区域。设置有与所述第一个第二导电型区域欧姆接合的第一硅化物膜。在所述有源区中，以与所述第一导电型区域接触的方式在相邻的所述第一沟槽之间设置有第二个第二导电型区域。设置有与所述第二个第二导电型区域欧姆接合的第二硅化物膜。设置有与所述第一硅化物膜、所述第一个第二导电型区域、所述第二硅化物膜、所述第二个第二导电型区域和所述第一导电型区域接触的第一电极。在所述半导体基板的第二主面设置有第二电极。在所述终端区设置有包围所述有源区的第三个第二导电型区域。所述有源区由欧姆区、无效区以及肖特基区构成，所述欧姆区是所述第一电极与所述第一硅化物膜和所述第二硅化物膜欧姆接合的区域，所述无效区是所述第一电极与所述第一个第二导电型区域和所述第二个第二导电型区域接触的区域，所述肖特基区是所述第一电极与所述第一导电型区域进行肖特基接合的区域。所述欧姆区、所述无效区以及所述肖特基区被设置为条纹形状。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，所述第三个第二导电型区域设置在所述半导体基板的表面层，所述第三个第二导电型区域的侧壁覆盖最接近所述终端区的所述第一沟槽的侧壁，并与所述第一个第二导电型区域接触。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，所述第三个第二导电型区域设置在所述半导体基板的表面层，所述第三个第二导电型区域的所述第二主面侧的面比第二个第二导电型区域的所述第二主面侧的面更深。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，最接近所述终端区的所述第一沟槽比其它所述第一沟槽更浅。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，具有第二沟槽，所述第二沟槽包围所述有源区并与所述第一沟槽连接，所述第三个第二导电型区域设置在所述第二沟槽的底部。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，所述第三个第二导电型区域与所述第一个第二导电型区域连接。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，在所述终端区设置有第四个第二导电型区域，所述第四个第二导电型区域设置在所述第二沟槽的底部。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，在所述终端区设置有第四个第二导电型区域，所述第四个第二导电型区域设置在所述半导体基板的表面层，所述第四个第二导电型区域覆盖所述第二沟槽的侧壁，并与所述第三个第二导电型区域连接。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，所述肖特基区是所述第一电极在所述第一沟槽的侧壁与所述第一导电型区域接触的区域。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，所述第一个第二导电型区域在长度方向上与所述第三个第二导电型区域之间具有未设置所述第一硅化物膜的第二导电型无效区。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，所述碳化硅半导体装置为二极管。
根据上述发明，在沟槽间的n-型漂移区(第一导电型区域)的表面部和底部设置有p+型区(第一、第二个第二导电型区域)。这样，通过扩大欧姆区的面积，从而在浪涌时电流容易流向p+型区域，能够确保浪涌电流耐量(IFSM)。另外，FLR(第三个第二导电型区域)的侧壁覆盖最接近边缘终端区的沟槽的侧壁，并与第一p+型区(第一个第二导电型区域)接触。由此，能够防止在反向偏置时电流从最接近边缘终端区的沟槽从肖特基区泄漏。
发明效果
根据本发明的碳化硅半导体装置，通过形成低电阻的欧姆电极，能够起到维持低的Vf特性，并且提高浪涌电流耐量，能够减少漏电流的效果。
附图说明
图1是示出实施方式1的碳化硅半导体装置的结构的图2的A-A’截面图。
图2是示出从半导体基板的正面侧观察实施方式1的碳化硅半导体装置而得的布局的俯视图。
图3是示出被图1和图2的虚线S包围的区域S的详细结构的截面图。
图4是示出实施方式1的碳化硅半导体装置的结构的图2的B-B’截面图。
图5是示出实施方式1的碳化硅半导体装置的结构的图2的C-C’截面图。
图6是示出实施方式1的碳化硅半导体装置的制造方法的概要的流程图。
图7是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(其一)。
图8是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(其二)。
图9是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(其三)。
图10是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(其四)。
图11是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(其五)。
图12是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(其六)。
图13是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(其七)。
图14是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(其八)。
图15是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(其九)。
图16是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(其十)。
图17是示出从半导体基板的正面侧观察实施方式2的碳化硅半导体装置而得的布局的俯视图。
图18是示出实施方式2的碳化硅半导体装置的结构的图17的A-A’截面图。
图19是示出实施方式2的碳化硅半导体装置的结构的图17的B-B’截面图。
图20是示出实施方式2的碳化硅半导体装置的结构的图17的C-C’截面图。
图21是示出从半导体基板的正面侧观察实施方式3的碳化硅半导体装置的布局的俯视图。
图22是示出实施方式3的碳化硅半导体装置的结构的图21的A-A’截面图。
图23是示出实施方式3的碳化硅半导体装置的结构的图21的B-B’截面图。
图24是示出实施方式3的碳化硅半导体装置的结构的图21的C-C’截面图。
图25是示出实施方式3的碳化硅半导体装置的边缘终端区的结构的截面图(其一)。
图26是示出实施方式3的碳化硅半导体装置的边缘终端区的结构的截面图(其二)。
图27是示出以往的碳化硅半导体装置的结构的截面图。
图28是示出从半导体基板的正面侧观察以往的碳化硅半导体装置而得的布局的俯视图。
符号说明
10、110有源区
11、111n+型起始基板
12、112n-型漂移区
13(13a、13b)、113构成JBS结构的p+型区域(第一p+型区域、第二p+型区域)
14、114正面电极
15、115场氧化膜
19、119背面电极
20、120边缘终端区
20a连接区
21、121场限环(FLR)
21a从FLR的边缘终端区的连接区向外侧延伸的部分
22、122构成JTE结构的p-型区域
23 构成JTE结构的p--型区域
25 沟槽
26 p型无效区
27 第二沟槽
30、130半导体基板
31、131钛膜
32、132铝合金膜
33(33a、33b、33c)、133硅化镍膜(第一硅化镍膜、第二硅化镍膜、第三硅化镍膜)
40、140碳化硅半导体装置
51 氧化膜
52 金属材料膜
53 掩模氧化膜
55 铝-镍-硅(Al-Ni-Si)化合物
56 铝镍化合物
80 无效区
81 欧姆区
82 肖特基区
w1a 构成JBS结构的第一p+型区域的宽度
w1b 构成JBS结构的第二p+型区域的宽度
w2a 第一硅化镍膜的宽度
w2b 第二硅化镍膜的宽度
w4 JBS结构的无效区的宽度
w5 肖特基区的宽度
具体实施方式
以下，参照附图对本发明的碳化硅半导体装置的优选实施方式进行详细说明。在本说明书和附图中，在前缀有n或p的层和/或区域中，分别意味着电子或空穴为多数载流子。另外，标注于n或p的+意味着是比没有标注+的层和/或区域的掺杂浓度更高，标注于n或p的-意味着是比没有标注-的层和/或区域的掺杂浓度低。应予说明，在以下实施方式的说明和附图中，对相同的结构标注相同的符号，并省略重复的说明。应予说明，在密勒指数的表示中，“-”是指在紧随其后的指数上标注的横线，通过在指数之前标注“-”来表示负的指数。
(实施方式1)
对实施方式1的碳化硅半导体装置的结构进行说明。图1是示出实施方式1的碳化硅半导体装置的结构的图2的A-A’截面图。图2是示出从半导体基板的正面侧观察实施方式1的碳化硅半导体装置而得的布局的俯视图。
图1和图2所示的实施方式1的碳化硅半导体装置40是在有源区10中在半导体基板30的正面(第一主面)侧混合SBD结构和pn二极管而成的JBS结构的碳化硅二极管，所述SBD结构由正面电极(第一电极)14与n-型漂移区(第一导电型区域)12的肖特基结构成，所述pn二极管由p+型区域13与n-型漂移区12之间的pn结构成。
在有源区10的面内，在半导体基板30的正面侧的表面区选择性地设置有构成pn二极管的一个以上的p+型区域13。另外，在有源区10的面内设置有沟槽(第一沟槽)25，p+型区域13由设置在沟槽25的底部的第一p+型区域(第一个第二导电型区域)13a和设置在被夹持在相邻的沟槽25之间的台面部的表面的第二p+型区域(第二个第二导电型区域)13b构成。第一p+型区域13a、第二p+型区域13b在有源区10的面内以大致均匀的图案大致均等地配置。如图2所示，第一p+型区域13a、第二p+型区域13b例如被配置为在与半导体基板30的正面平行的同一方向上延伸的条纹状，并且在与呈条纹状延伸的长度方向正交的宽度方向上相互接触并交替地反复配置。由于第一p+型区域13a与第二p+型区域13b的深度不同且各自未连接，所以在图2中，记载了在各自之间有间隙。n-型漂移区12在沟槽25的侧壁露出，并与正面电极14形成肖特基结。
有源区10是在碳化硅二极管为导通状态时流通电流的区域。有源区10例如具有大致矩形状的平面形状，并配置于半导体基板30的大致中央。边缘终端区20是有源区10与半导体基板30的端部之间的区域，并且包围有源区10的周围。边缘终端区20是缓和n-型漂移区12的靠半导体基板30的正面侧的电场并保持耐压的区域。耐压是指元件不会发生误动作、击穿的极限的电压。
在边缘终端区20配置有结终端扩展(JTE：Junction Termination Extension)结构等耐压结构。JTE结构是杂质浓度不同的多个p-型区域(未图示)、p--型区(未图示)以按照从内侧(半导体基板30的中央侧)向外侧(半导体基板30的端部侧)远离而配置杂质浓度低的p型区域的方式，包围有源区10的周围的大致矩形状的平面形状的耐压结构。
另外，在边缘终端区20的连接区20a配置有场限环(FLR：Field Limiting Ring)21。如图2所示，FLR21(第三个第二导电型区域)是将有源区10的周围包围成大致矩形状的p+型区域，从边缘终端区20的连接区20a向外侧延伸而与后述的p-型区域接触。如图1所示，FLR21被设置在半导体基板30的表面层，并且变得比沟槽25更深。因此，FLR21的侧壁将最接近边缘终端区20的沟槽25的外侧的侧壁全部覆盖，并且与第一p+型区域13a接触。另外，FLR21的下表面(第二主面侧的面)比沟槽25深，并且变得比第一p+型区域13a的下表面(第二主面侧的面)更浅。由此，能够防止在反向偏置时电流从最接近边缘终端区20的沟槽25自肖特基区82(参照图3)泄漏。在图2中，FLR21仅设置有一个，但也可以是将有源区10的周围包围成双层的结构。FLR21的杂质浓度与p+型区域13的杂质浓度相同。
边缘终端区20的连接区20a是有源区10与后述的场氧化膜15之间的区域，连接区20a包围有源区10的周围，并且将有源区10与边缘终端区20的耐压结构部连接。边缘终端区20的耐压结构部是指边缘终端区20中的从后述的场氧化膜15的内侧端部到半导体基板的端部(芯片端部)为止的部分，并且配置有JTE结构、n+型沟道截断区(未图示)等预定的耐压结构。
正面电极14在有源区10中设置在半导体基板30的正面上。正面电极14与n-型漂移区12和p+型区域13接触，与n-型漂移区12和p+型区域13电连接。在半导体基板30的正面上设置有钝化膜(未图示)。钝化膜作为保护半导体基板30的正面侧的元件结构和正面电极14的保护膜而发挥功能。
半导体基板30是在由碳化硅构成的n+型起始基板11的正面上层叠有成为n-型漂移区12的n-型外延层而成的外延基板。n+型起始基板11为n+型阴极区。半导体基板30将n-型漂移区12侧的主面(成为n-型漂移区12的n-型外延层的表面)作为正面，并且将n+型起始基板11侧的主面(n+型起始基板11的背面)作为背面(第二主面)。
在边缘终端区20中，在半导体基板30的正面侧的表面区分别选择性地设置有FLR21、构成JTE结构的一个以上的p型区域(未图示)和n+型沟道截断区(未图示)。FLR21设置在边缘终端区20的连接区20a的整个区域，并且与从连接区20a向外侧延伸而构成JTE结构的一个以上的p型区域接触。比FLR21更靠内侧的位置是有源区10。
构成JTE结构的一个以上的p型区域与边缘终端区20的连接区20a远离而设置在FLR21的外侧，并与FLR21邻接。n+型沟道截断区以与p-型区域分离的方式设置在比p-型区域更靠外侧的位置。n+型沟道截断区在半导体基板30的端部(芯片端部)露出。
FLR21、构成JTE结构的一个以上的p型区域和n+型沟道截断区设置在半导体基板30的正面与n-型漂移区12之间。FLR21、构成JTE结构的一个以上的p型区域和n+型沟道截断区在半导体基板30的正面露出，并且与n-型漂移区12接触。FLR21的深度例如既可以与沟槽25的深度相同，也可以比沟槽25的深度深。构成JTE结构的一个以上的p型区域和n+型沟道截断区的深度例如可以与第二p+型区域13b的深度相同。
半导体基板30的正面被场氧化膜15所覆盖。场氧化膜15例如也可以是将热氧化膜和堆积氧化膜依次层叠而成的层叠膜。热氧化膜能够提高半导体基板30与场氧化膜15之间的密封性。由于场氧化膜15包含堆积氧化膜，所以与将所有的场氧化膜15设为热氧化膜的情况相比，能够以更短时间形成场氧化膜15。
在场氧化膜15设置有使有源区10中的半导体基板30的正面的大致整个面露出的接触孔15a。场氧化膜15的接触孔15a的侧壁(场氧化膜15的内侧的侧面)例如与半导体基板30的正面大致正交。场氧化膜15的接触孔15a设置在从有源区10到边缘终端区20的连接区20a为止的整个区域。
在场氧化膜15的接触孔15a露出有源区10中的n-型漂移区12和p+型区域13、边缘终端区20中的FLR21的内侧的部分。在场氧化膜15的接触孔15a的内部，在半导体基板30的正面上，沿着半导体基板30的正面设置有作为阳电极而发挥功能的正面电极14。
正面电极14具有依次层叠钛膜31和铝合金膜(包含铝的金属电极膜)32而成的层叠结构。除此之外，正面电极14具有选择性地设置在半导体基板30的正面与钛膜31之间的最下层的硅化镍(NiSi)膜33(33a、33b、33c)。硅化镍膜33包含铝。硅化镍膜33可以包含碳(C)。正面电极14可以在场氧化膜15上向外侧延伸。
钛膜31在接触孔15a的内部设置在半导体基板30的整个正面，并且与n-型漂移区12接触。钛膜31的与n-型漂移区12之间的接合部位是形成与n-型漂移区12之间的肖特基结的肖特基电极。钛膜31也可以在场氧化膜15上向外侧延伸，例如在深度方向上在与FLR21对置的位置终止。
铝合金膜32覆盖钛膜31的整个面，并与钛膜31电连接，并且经由钛膜31与硅化镍膜33电连接。铝合金膜32也可以在场氧化膜15上向比钛膜31更靠外侧的位置延伸，例如在深度方向上在与FLR21对置的位置终止。铝合金膜32例如是硅化铝(AlSi)膜。也可以设置铝膜来代替铝合金膜32。
硅化镍膜33具有设置在第一p+型区域13a与钛膜31之间的第一硅化镍膜(第一硅化物膜)33a、设置在第二p+型区域13b与钛膜31之间的第二硅化镍膜(第二硅化物膜)33b、以及设置在FLR21与钛膜31之间的第三硅化镍膜33c。第三硅化镍膜33c被设置为大致矩形状，在端部与第二硅化镍膜33b接触。第一硅化镍膜33a是与第一p+型区域13a欧姆接合的欧姆电极，第二硅化镍膜33b是与第二p+型区域13b欧姆接合的欧姆电极。第一硅化镍膜33a和第二硅化镍膜33b具有使施加浪涌电压时在半导体基板30内产生而向正向流通的浪涌电流从半导体基板30内向正面电极14抽出的电流量(抽出量)增大，从而提高浪涌电流耐量的功能。
如后所述，硅化镍膜33是通过在p+型区域13与堆积在半导体基板30的正面上的金属材料膜52(参照图12)的接触部位，通过热处理使半导体基板30的表面区与金属材料膜52反应而形成的。
图3是示出被图1和图2的虚线S包围的区域S的详细结构的截面图。如图3所示，成为在条纹形状的沟槽结构的底部设置有微细的欧姆的条纹结构的沟槽结构。沟槽25设置在半导体基板30的正面上，在沟槽25之间的n-型漂移区12的表面部设置有第二p+型区域13b，并且在沟槽25的底部设置有第一p+型区域13a。这样，设置为将欧姆区的面积扩大至与有源区的面积相同的结构。通过扩大欧姆区的面积，从而在浪涌时电流容易流向p+型区域13，能够确保浪涌电流耐量(IFSM)。例如，优选沟槽25之间的宽度w1b(第二p+型区域13b的宽度)为1μm以上且4μm以下，优选沟槽25的宽度w1a(第一p+型区域13a的宽度)为0.5μm以上且4.5μm以下，优选沟槽25的深度D1为2μm以上且5μm以下。另外，优选第一p+型区域13a的深度D2和第二p+型区域13b的厚度D3为0.2μm以上且1μm以下。
在沟槽25内填充有正面电极14，沟槽25的侧壁与正面电极14接触。因此，沟槽25形成得越深，由正面电极14与n-型漂移区12之间的肖特基结构成的SBD结构的面积越增加，导通电压越高，能够使Vf越低。
通过将第一硅化镍膜33a设置在沟槽25内，并将第二硅化镍膜33b设置在沟槽25之间，从而能够增加硅化镍膜33的表面积。因此，在浪涌时电流变得容易流向p+型区域13，能够确保浪涌电流耐量(IFSM)。由此，在实施方式1中，能够改善浪涌电流耐量和导通电压这两个特性。
图3也是示出实施方式1的碳化硅半导体装置的欧姆区、无效区、肖特基区的截面图。有源区10由条纹形状的无效区、条纹形状的欧姆区81和条纹形状的肖特基区82构成，所述无效区是钛膜31与构成pn二极管的第一p+型区域13a、第二p+型区域13b接触的区域，所述欧姆区81是钛膜31隔着第一硅化镍膜33a、第二硅化镍膜33b而与第一p+型区域13a、第二p+型区域13b形成欧姆结的区域，所述肖特基区82是钛膜31与n-型漂移区12形成肖特基结的区域。由此，由欧姆区81、包围欧姆区81的两个无效区80以及肖特基区82这六个区域构成的一个周期在有源区10中反复设置。如图2所示，条纹形状是横向比纵向更短的细长矩形的形状。
通过设为这样的周期结构，能够将欧姆区81均匀且高密度地配置于整个有源区10。因此，在半导体基板内沿正向流通高的浪涌电流时，能够使浪涌电流分散，并且能够提高IFSM特性。
另外，通过使第一p+型区域13a的宽度w1a比第一硅化镍膜33a的宽度w2a宽，并且使第二p+型区域13b的宽度w1b比第二硅化镍膜33b的宽度w2b宽，从而设置无效区80。无效区80是指在第一p+型区域13a、第二p+型区域13b上除欧姆区(硅化镍膜33)以外的区域。由此，通过设置无效区80，能够使欧姆区不伸出到第一p+型区域13a、第二p+型区域13b外，从而抑制漏电流。在此，第二硅化镍膜33b的宽度w2b可以被设为与第二p+型区域13b的宽度w1b相同的宽度。在该情况下，虽然w4＝0，但在沟槽25的侧壁露出的第二p+型区域13b作为无效区80而发挥功能。
在此，无效区80相对于碳化硅半导体装置40的表面积的面积比率优选为5％以上且35％以下。另外，无效区80相对于第一p+型区域13a、第二p+型区域13b的表面积的面积比率优选为35％以上且90％以下。另外，由于有源区10的表面积与p+型区域13的表面积大致相同，所以无效区80相对于有源区10的表面积的面积比率与无效区80相对于p+型区域13的表面积的面积比率相同。
在此，无效区80相对于碳化硅半导体装置40的表面积的面积比率为无效区80的表面积/碳化硅半导体装置40的表面积。碳化硅半导体装置40的表面积是有源区10的表面积与边缘终端区20的表面积之和。如果无效区80、p+型区域13和有源区10的进深方向的长度相同都是被设为w，则如图3所示，在交替地各设置有一个欧姆区81的情况下，无效区80的面积为(4×w4)×w。另外，无效区80相对于p+型区域13的表面积的面积比率为无效区80的表面积/p+型区域13的表面积，在图3的情况下，p+型区域13的表面积和有源区10的表面积为(w1a+w1b)×w。应予说明，上述是p+型区域13与FLR21之间的连接部分为直角的情况下的计算式，在使p+型区域13与FLR21的连接部分成为曲线状的情况下，需要考虑曲线状的影响。
图4是示出实施方式1的碳化硅半导体装置的结构的图2的B-B’截面图。图5是示出实施方式1的碳化硅半导体装置的结构的图2的C-C’截面图。如图4所示，第一p+型区域13a在长度方向上与设置在边缘终端区20的FLR21不接触，但如图5所示，第二p+型区域13b在长度方向上与设置在边缘终端区20的FLR21接触。
即，在边缘终端区20中，设置在沟槽25之间的欧姆区(第二硅化镍膜33b)与FLR21接触，但被设置在沟槽25内的欧姆区(第一硅化镍膜33a)不与FLR21接触，未设置有第一硅化镍膜33a的p型无效区26被设置在欧姆区(第一硅化镍膜33a)与FLR21之间。p型无效区26的宽度优选为0.1μm以上且1μm以下。由此，能够防止在反向偏置时电流从沟槽25内的肖特基区82泄漏。另外，在FLR21也设置有第三硅化镍膜33c的情况下，欧姆区81的第二硅化镍膜33b与第三硅化镍膜33c连接。
在以往的配置点形状的欧姆电极的方式中，在外周部附近产生距欧姆电极远的部分和距欧姆电极近的部分，但在实施方式1中，欧姆电极在外周部附近也均匀地配置。由此，在流通浪涌电流时，能够使该电流更均匀地分散，能够避免局部的电流集中，因此能够改善IFSM特性。另外，欧姆区81和肖特基区82之间必然夹持无效区80。由此，由于无效区80使载流子在欧姆区81流通，所以能够减少漏电流。
另外，在欧姆区81的周围设置有无效区80，在有源区10中，欧姆区81彼此不连接。即，在相邻的第一硅化镍膜33a、第二硅化镍膜33b之间存在无效区80和肖特基区82。这样，在实施方式1中，不存在跨越多个欧姆区81的条纹那样的宽的欧姆区。由此，欧姆区81的面积不会变大，因此能够维持Vf特性。
这样的结构例如如后所述，能够通过使用硅化镍来形成，所述硅化镍通过利用热处理使依次堆积有镍、铝、镍而成的金属材料膜52与半导体基板30的表面区进行反应而生成。低电阻的硅化镍膜33是通过利用蚀刻去除金属材料膜52的未被硅化的部分(除了加热反应层以外的部分)的自调整(self-alignment)而形成。通过使用将镍、铝、镍按该顺序堆积而成的金属材料膜52来形成低电阻的p型欧姆电极。另外，通过自调整形成，能够在几μm的宽度的JBS结构的内侧形成欧姆电极，能够维持Vf特性。由此，能够以使肖特基区82的面积不变窄的方式形成低电阻的欧姆区81，因此能够在维持Vf特性的状态下改善IFSM特性。
第三硅化镍膜33c是与FLR21欧姆接合的欧姆电极。第三硅化镍膜33c设置在边缘终端区20的连接区20a的FLR21。第三硅化镍膜33c在场氧化膜15的侧壁与场氧化膜15分离。第三硅化镍膜33c与第一硅化镍膜33a、第二硅化镍膜33b同样地具有增大浪涌电流的抽出量而提高浪涌电流耐量的功能。
如后所述，在FLR21与堆积在半导体基板30的正面上的金属材料膜52之间的接触部位，通过热处理使半导体基板30与金属材料膜52反应而形成第三硅化镍膜33c。
对于半导体基板30的正面而言，除了与正面电极14接触的部分以外的部分都被场氧化膜15覆盖。在半导体基板30的正面的最外表面设置有由聚酰亚胺构成的钝化膜(未图示)。在此，也可以在n+型沟道截断区的上部设置与n+型沟道截断区接触而电连接的沟道截断电极。沟道截断电极例如也可以是与铝合金膜32同时形成的铝合金膜。在半导体基板30的背面(n+型起始基板11的背面)的整个面设置有背面电极(第二电极)19，并且背面电极(第二电极)19与n+型起始基板11电连接。
(实施方式1的碳化硅半导体装置的制造方法)
接下来，对实施方式1的碳化硅半导体装置40的制造方法进行说明。图6是示出实施方式1的碳化硅半导体装置的制造方法的概要的流程图。图7～图16是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
首先，如图7所示，作为n+型起始基板(半导体晶片)11，准备掺杂有例如5×1018/cm3左右的氮(N)的碳化硅的四层周期六方晶(4H-SiC)基板。n+型起始基板11的正面例如可以相对于(0001)面具有4°左右的偏离角。接下来，在n+型起始基板11的正面上，生长出成为n-型漂移区12的n-型外延层，所述n-型外延层例如掺杂有1.8×1016/cm3左右的氮。
成为n+型阴极区的n+型起始基板11的厚度例如可以是350μm左右。成为n-型漂移区12的n-型外延层的厚度例如可以为6μm左右。通过到此为止的工序，制作出在n+型起始基板11的正面上层叠有成为n-型漂移区12的n-型外延层的半导体基板(半导体晶片)30。接下来，在半导体基板30的整个正面形成沟槽形成用掩模，例如形成氧化膜51(步骤S1)。如上所述，半导体基板30将n-型漂移区12侧的主面作为正面，并且将n+型起始基板11侧的主面作为背面。
接下来，如图8所示，通过光刻和蚀刻选择性地去除氧化膜51而形成开口部，通过干蚀刻选择性地形成从n-型漂移区12的表面未到达n+型起始基板11的沟槽25(步骤S2)。
接下来，如图9所示，选择性地去除氧化膜51，通过离子注入，在有源区10中向沟槽25的底部和沟槽25之间注入铝等p型杂质(步骤S3)。接下来，如图10所示，去除氧化膜51，并向与FLR21对应的部分选择性地注入铝等p型杂质。接下来，通过热处理使离子注入的杂质有源化(步骤S4)。同样地，在与构成JTE结构的p-型区域、p--型区域对应的部分注入铝等p型杂质，在与n+型沟道截断区对应的部分注入氮等n型杂质。由此，分别选择性地形成在沟槽25的底部构成pn二极管的一个以上的第一p+型区域13a、在沟槽25之间构成pn二极管的一个以上的第二p+型区域13b、FLR21、构成JTE结构的p-型区域(未图示)、p--型区域(未图示)、n+型沟道截断区(未图示)。
接下来，如图11所示，在半导体基板30的正面形成氧化膜51(步骤S5)，通过光刻和蚀刻选择性地去除氧化膜51而形成开口部51a(步骤S6)。然后，形成掩模氧化膜53，并在形成硅化镍膜33的部分形成开口部。
接下来，如图12所示，例如通过溅射法，从氧化膜51的表面遍及氧化膜51的开口部51a内的半导体基板30的正面(表面)而在该表面上形成金属材料膜52(步骤S7)。金属材料膜52是将第一镍膜、铝膜(包含铝的金属膜)以及第二镍膜依次层叠而成的层叠金属膜。在图12中，将第一镍膜、铝膜和第二镍膜一并作为一层金属材料膜52而进行图示。在以下的说明中，对三层结构的金属材料膜52进行说明，但金属材料膜52也可以是将铝膜和第二镍膜依次层叠而成的双层的层叠金属膜。优选金属材料膜52的第一镍膜、铝膜和第二镍膜、或者铝膜和第二镍膜组合而成的膜厚为50nm以上且250nm以下。
接下来，如图13所示，利用热处理，通过对金属材料膜52进行第一烧结(sintering)(步骤S8)，从而在氧化膜51的开口部51a内生成铝-镍-硅(Al-Ni-Si)化合物55。通过使铝原子向第一镍膜进行热扩散、使镍原子向半导体基板30内进行热扩散、以及使硅原子向第一镍膜内和铝膜内进行热扩散，从而在金属材料膜52与半导体基板30的接触部位生成Al-Ni-Si化合物55。Al-Ni-Si化合物55与第一p+型区域13a、第二p+型区域13b或FLR21内的该高杂质浓度区域之间形成低电阻的欧姆接合。
接下来，如图14所示，去除氧化膜51上以及氧化膜51的开口部51a内的剩余的金属(剩余部分)和掩模氧化膜53(步骤S9)。剩余的金属是指未反应的金属材料膜52和由金属材料膜52生成的除Al-Ni-Si化合物55以外的金属，具体而言，是无助于Al-Ni-Si化合物55的生成的铝镍化合物56(参照图13)。
接下来，如图15所示，通过热处理，对Al-Ni-Si化合物55进行第二烧结(步骤S10)。通过步骤S10的热处理，在Al-Ni-Si化合物55内生成硅化镍，使Al-Ni-Si化合物55成为与半导体基板30欧姆接合的硅化镍膜33。由此，在氧化膜51的各开口部51a内分别形成与半导体基板30欧姆接合的硅化镍膜33。硅化镍膜33的膜厚为金属材料膜52的膜厚的2倍左右的100nm以上且500nm以下。
接下来，如图16所示，通过例如溅射等物理气相沉积法(PVD：Physical VaporDeposition)，在从氧化膜51的表面到接触孔15a内的半导体基板30的正面为止的整个面形成钛膜31(步骤S11)。钛膜31的厚度例如可以为100nm左右。钛膜31也可以从接触孔15a内延伸到场氧化膜15上。残留的氧化膜51成为场氧化膜15。
接下来，例如在500℃左右的温度下通过10分钟左右的热处理对钛膜31进行烧结。通过该热处理，形成钛膜31与n-型漂移区12之间的肖特基结。接下来，通过例如溅射等物理气相沉积法，在从钛膜31的表面到场氧化膜15的表面为止的整个面形成例如5μm左右的厚度的铝合金膜。接下来，通过光刻和蚀刻选择性地去除该铝合金膜，作为成为正面电极14的铝合金膜32残留在钛膜31的表面。
接下来，在利用保护膜(未图示)覆盖并保护半导体基板30(半导体晶片)的正面之后，从背面侧对半导体基板30进行研磨，从而使半导体基板30变薄而变成产品的厚度。接下来，通过例如溅射等物理气相沉积法，在半导体基板30的整个背面(n+型起始基板11的背面)形成镍或钛之后，通过激光退火来形成背面电极19(步骤S12)。然后，在去除半导体基板30的正面的保护膜之后，对半导体基板30进行切割(切断)而单片化为各个芯片状，从而完成图1所示的碳化硅半导体装置40。
如上所述，根据实施方式1，成为在条纹形状的沟槽结构的底部设置有微细的欧姆的条纹结构的沟槽结构。在沟槽之间的n-型漂移区的表面部和底部设置有p+型区域。这样，通过扩大欧姆区的面积，从而在浪涌时电流容易流向p+型区域，能够确保浪涌电流耐量(IFSM)。因此，能够改善浪涌电流耐量和导通电压这两种特性。另外，由于沟槽的侧壁与正面电极接触，所以由正面电极与n-型漂移区之间的肖特基结构成的SBD结构的面积增加，导通电压变高，能够使Vf降低。另外，FLR的侧壁覆盖最接近边缘终端区的沟槽的侧壁，并与第一p+型区域接触。由此，能够防止在反向偏置时电流从最接近边缘终端区的沟槽自肖特基区泄漏。
(实施方式2)
接下来，对实施方式2的碳化硅半导体装置的结构进行说明。图17是示出从半导体基板的正面侧观察实施方式2的碳化硅半导体装置而得的布局的俯视图。图18是示出实施方式2的碳化硅半导体装置的结构的图17的A-A’截面图。图19是示出实施方式2的碳化硅半导体装置的结构的图17的B-B’截面图。图20是示出实施方式2的碳化硅半导体装置的结构的图17的C-C’截面图。
实施方式2的碳化硅半导体装置40与实施方式1的碳化硅半导体装置40的不同之处在于，使沟槽25集中于中央部，第一p+型区域13a与FLR21之间的距离变大。如图17所示，在沟槽25排列的方向(与长度方向正交的方向)上，在边缘终端区20的附近且在第二p+型区域13b之间不设置沟槽25，也不设置第一p+型区域13a。
而且，使第一p+型区域13a和第一硅化镍膜33a的深度(距半导体基板30的正面的距离)随着远离边缘终端区20而阶梯状地变深。如图18所示，在沟槽25排列的方向上，使最接近边缘终端区20的沟槽25比其他沟槽25浅，使第一p+型区域13a和第一硅化镍膜33a的深度随着离开边缘终端区20而阶梯状地变深。同样地，在沟槽25的长度方向上，如图19所示，使最接近边缘终端区20的沟槽25比其他沟槽25浅，使第一p+型区域13a和第一硅化镍膜33a的深度阶梯状地变深。
另外，在沟槽25的长度方向上，可以使沟槽25的深度随着离开边缘终端区20而呈斜坡状地逐渐变深，从而使第一p+型区域13a和第一硅化镍膜33a的深度呈斜坡状地逐渐变深。
另外，在实施方式2中，如图19所示，FLR21设置在半导体基板30的表面层，FLR21的下表面(第二主面侧的面)比沟槽25浅，并且比第一p+型区域13a的上表面(第一主面侧的面)更浅。因此，p型无效区26变深，与FLR21分离深度T。通过尽可能地缩窄深度T，能够防止在反向偏置时电流从沟槽25内的肖特基区82泄漏。应予说明，也可以通过使FLR21的下表面比沟槽25的端部深并且与p型无效区26连接，从而设为T＝0。另一方面，如图20所示，第二p+型区域13b在长度方向上与设置在边缘终端区20的FLR21接触。另外，在FLR21也设置有第三硅化镍膜33c的情况下，欧姆区81的第二硅化镍膜33b与第三硅化镍膜33c连接。
(实施方式2的碳化硅半导体装置的制造方法)
接下来，通过改变用于形成沟槽25的氧化膜51的位置，使沟槽25集中于中央部，改变沟槽25的深度，从而能够以与实施方式1相同的制造方法来制造实施方式2的碳化硅半导体装置40。
如上所述，根据实施方式2，使沟槽集中于中央部，并增大p+型区域与FLR之间的距离。另外，FLR设置在半导体基板的表面层，并且FLR比沟槽浅，FLR的下表面比第一p+型区域的上表面更浅。另外，使第一p+型区和第一硅化镍膜的深度随着与边缘终端区分离而阶梯状地变深。由此，能够防止在反向偏置时电流从沟槽内的肖特基区泄漏。
(实施方式3)
接下来，对实施方式3的碳化硅半导体装置的结构进行说明。图21是示出从半导体基板的正面侧观察实施方式3的碳化硅半导体装置而到的布局的俯视图。图22是示出实施方式3的碳化硅半导体装置的结构的图21的A-A’截面图。图23是示出实施方式3的碳化硅半导体装置的结构的图21的B-B’截面图。图24是示出实施方式3的碳化硅半导体装置的结构的图21的C-C’截面图。
实施方式3的碳化硅半导体装置40与实施方式1的碳化硅半导体装置40的不同点在于，在边缘终端区20设置包围有源区10的第二沟槽27，将FLR21设置在第二沟槽27的底部，使FLR21与设置在沟槽25的底部的第一p+型区域13a连接。如图22所示，在边缘终端区20，沟槽25与第二沟槽27连接。另外，如图24所示，在沟槽25与第二沟槽27连接的部分，FLR21上的第三硅化镍膜33c与沟槽25内的第一硅化镍膜33a连接。
另外，在实施方式3中，在被相邻的沟槽25夹持的台面部的表面设置有第二p+型区域13b和第二硅化镍膜33b。如图23所示，为了防止电流从第二硅化镍膜33b泄漏，在第二沟槽27的侧壁与第二p+型区域13b之间设置有p型无效区26。
图25和图26是示出实施方式3的碳化硅半导体装置的边缘终端区的结构的截面图。在实施方式3中，由于FLR21设置在第二沟槽27的底部，所以FLR21的从边缘终端区20的连接区20a向外侧延伸的部分21a、构成JTE结构的p-型区域22、构成JTE结构的p--型区域23也可以如图25那样以与FLR21相同地方式设置在第二沟槽27的底部。在该情况下，也可以将第二沟槽27设置到芯片端部为止。
另外，如图26所示，也可以不将第二沟槽27设置到芯片端部为止。在该情况下，FLR21的部分21a将第二沟槽27的外侧的侧壁全部覆盖，并与FLR21连接。此时，通过将FLR21的部分21a、p-型区域22、p--型区域23从半导体基板30的表面设置到与FLR21相同的深度为止，从而从FLR21起到p--型区域23为止以相同的深度形成p型区域的底面。另外，也可以不设置从边缘终端区20的连接区20a向外侧延伸的FLR21a。在该情况下，p-型区域22覆盖第二沟槽27的外侧的侧壁，并与FLR21接触。另外，FLR21的部分21a、p-型区域22、p--型区域23的深度也可以不同，而是朝向芯片端部阶段性地变浅。例如，可以使FLR21的部分21a为最深，使p-型区域22比FLR21的部分21a浅，使p--型区域23比p-型区域22更浅。
(实施方式3的碳化硅半导体装置的制造方法)
接下来，通过在边缘终端区20形成第二沟槽27，并在第二沟槽27内形成FLR21，从而能够以与实施方式1相同的制造方法制造实施方式3的碳化硅半导体装置40。
如上所述，根据实施方式3，将FLR设置在第二沟槽内，使FLR与沟槽内的第一p+型区连接。这样也具有与实施方式1相同的效果。
在实施方式1～3中，可以使第二p+型区域13b的宽度比沟槽25之间的宽度更窄，在沟槽25之间残留露出n-型漂移区12的区域，在半导体基板30的上表面残留肖特基区82。同样地，可以使第一p+型区域13a的宽度比沟槽25的宽度更窄，在沟槽25的底部残留露出n-型漂移区12的区域，在沟槽25的底部残留肖特基区82。
以上，本发明不限于上述的各实施方式，能够在不脱离本发明的主旨的范围内进行各种变更，能够应用于具备欧姆电极的碳化硅半导体装置，所述欧姆电极在以预定的图案进行配置的p型区域进行欧姆接合。
具体而言，例如，本发明对用于降低p型区域(或配置在该p型区域与半导体基板的主面之间的p+型接触区)与欧姆电极之间的接触电阻的结构的碳化硅半导体装置和/或在p型区域进行欧姆接合的欧姆电极与氧化膜接触的结构的碳化硅半导体装置是有用的。
工业上的实用性
如上所述，本发明的碳化硅半导体装置对于在电力转换装置和/或各种工业用机械等的电源装置等中使用的功率半导体装置是有用的。

Claims (11)

1.一种碳化硅半导体装置，其特征在于，具备：
有源区，其设置在由碳化硅构成的半导体基板；
终端区，其设置在所述半导体基板，并且包围所述有源区的周围；
第一导电型区域，其设置在所述半导体基板的内部，并且在所述半导体基板的第一主面露出；
第一沟槽，其在所述有源区中从所述第一导电型区域的正面设置到所述第一导电型区域的内部；
第一个第二导电型区域，其在所述有源区中与所述第一导电型区域接触而设置在所述第一沟槽的底部；
第一硅化物膜，其与所述第一个第二导电型区域欧姆接合；
第二个第二导电型区域，其在所述有源区中与所述第一导电型区域接触而设置在相邻的所述第一沟槽之间；
第二硅化物膜，其与所述第二个第二导电型区域欧姆接合；
第一电极，其与所述第一硅化物膜、所述第一个第二导电型区域、所述第二硅化物膜、所述第二个第二导电型区域和所述第一导电型区域接触；
第二电极，其设置在所述半导体基板的第二主面；以及
第三个第二导电型区域，其设置在所述终端区，并包围所述有源区，
所述有源区由欧姆区、无效区以及肖特基区构成，所述欧姆区是所述第一电极与所述第一硅化物膜和所述第二硅化物膜欧姆接合的区域，所述无效区是所述第一电极与所述第一个第二导电型区域和所述第二个第二导电型区域接触的区域，所述肖特基区是所述第一电极与所述第一导电型区域进行肖特基接合的区域，
所述欧姆区、所述无效区和所述肖特基区被设置为条纹形状。
2.根据权利要求1所述的碳化硅半导体装置，其特征在于，
所述第三个第二导电型区域设置在所述半导体基板的表面层，
所述第三个第二导电型区域的侧壁覆盖最接近所述终端区的所述第一沟槽的侧壁，并且与所述第一个第二导电型区域接触。
3.根据权利要求1所述的碳化硅半导体装置，其特征在于，
所述第三个第二导电型区域设置在所述半导体基板的表面层，
所述第三个第二导电型区域的所述第二主面侧的面比第二个第二导电型区域的所述第二主面侧的面更深。
4.根据权利要求1所述的碳化硅半导体装置，其特征在于，
最接近所述终端区的所述第一沟槽比其他所述第一沟槽更浅。
5.根据权利要求1所述的碳化硅半导体装置，其特征在于，
所述碳化硅半导体装置具有第二沟槽，所述第二沟槽包围所述有源区，并且与所述第一沟槽连接，
所述第三个第二导电型区域设置在所述第二沟槽的底部。
6.根据权利要求5所述的碳化硅半导体装置，其特征在于，
所述第三个第二导电型区域与所述第一个第二导电型区域连接。
7.根据权利要求5所述的碳化硅半导体装置，其特征在于，
在所述终端区设置有第四个第二导电型区域，
所述第四个第二导电型区域设置在所述第二沟槽的底部。
8.根据权利要求5所述的碳化硅半导体装置，其特征在于，
在所述终端区设置有第四个第二导电型区域，
所述第四个第二导电型区域设置在所述半导体基板的表面层，
所述第四个第二导电型区域覆盖所述第二沟槽的侧壁，并且与所述第三个第二导电型区域连接。
9.根据权利要求1所述的碳化硅半导体装置，其特征在于，
所述肖特基区是所述第一电极在所述第一沟槽的侧壁与所述第一导电型区域接触的区域。
10.根据权利要求1所述的碳化硅半导体装置，其特征在于，
所述第一个第二导电型区域在长度方向上在其与所述第三个第二导电型区域之间具有未设置所述第一硅化物膜的第二导电型无效区。
11.根据权利要求1所述的碳化硅半导体装置，其特征在于，
所述碳化硅半导体装置是二极管。
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