WO2016114131A1 - 半導体装置 - Google Patents

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WO2016114131A1
WO2016114131A1 PCT/JP2016/000134 JP2016000134W WO2016114131A1 WO 2016114131 A1 WO2016114131 A1 WO 2016114131A1 JP 2016000134 W JP2016000134 W JP 2016000134W WO 2016114131 A1 WO2016114131 A1 WO 2016114131A1
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PCT/JP2016/000134
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正清 住友
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株式会社デンソー
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to a semiconductor device in which an insulated gate bipolar transistor element (hereinafter referred to as an IGBT element) having an insulated gate structure and a free wheel diode element (hereinafter referred to as an FWD element) are formed on a common semiconductor substrate. .
  • an IGBT element insulated gate bipolar transistor element
  • FWD element free wheel diode element
  • a base layer is formed in a surface layer portion of a semiconductor substrate constituting an N ⁇ type drift layer, and a plurality of trenches are formed so as to penetrate the base layer.
  • a gate insulating film is formed so as to cover the wall surface, and a gate electrode is formed on the gate insulating film.
  • a P-type collector layer and an N-type cathode layer are formed on the back side of the semiconductor substrate.
  • An N + type emitter region is formed in a portion of the base layer located on the collector layer.
  • An upper electrode electrically connected to the base layer and the emitter region is formed on the front surface side of the semiconductor substrate, and a lower electrode electrically connected to the collector layer and the cathode layer is formed on the back surface side of the semiconductor substrate.
  • the region where the collector layer is formed on the back side of the semiconductor substrate is the IGBT region, and the region where the cathode layer is formed is the FWD region.
  • the IGBT element when a lower voltage is applied to the upper electrode than the lower electrode and a turn-on voltage is applied to the gate electrode, the IGBT element has an N-type inversion at a portion in contact with the trench in the base layer. A layer (ie, channel) is formed. Then, electrons are supplied from the emitter region to the drift layer through the inversion layer, and holes are supplied from the collector layer to the drift layer, and the resistance value of the drift layer is lowered by the conductivity modulation and turned on.
  • the turn-on voltage is a voltage that makes the gate-emitter voltage Vge higher than the threshold voltage Vth of the insulated gate structure.
  • the FWD element is turned on when a voltage higher than that of the lower electrode is applied to the upper electrode and the voltage between the upper electrode and the lower electrode becomes higher than the forward voltage, and holes are injected from the base layer into the drift layer. .
  • the base layer is common in the IGBT region and the FWD region, the impurity concentration of the base layer (that is, the anode layer) in the FWD region becomes too high. Therefore, when the FWD element is turned on (that is, operates as a diode), there is a problem that the amount of holes injected becomes too high, so that the reverse recovery charge becomes too high and the recovery current becomes large.
  • This disclosure is intended to provide a semiconductor device capable of reducing a recovery current in a semiconductor device having an IGBT region and an FWD region.
  • a semiconductor device includes a semiconductor substrate having a first conductivity type drift layer, a second conductivity type base layer formed on the drift layer, and the base layer side of the drift layer.
  • a collector layer of the second conductivity type and a cathode layer of the first conductivity type formed on the opposite side of the semiconductor layer, and penetrates the base layer to reach the drift layer and is formed along one direction in the plane direction of the semiconductor substrate
  • An area of the semiconductor substrate that operates as an IGBT element is an IGBT area.
  • a region that operates as an FWD element is an FWD region.
  • the emitter region is formed in the IGBT region.
  • a first conductivity type implantation suppression region having a higher impurity concentration than the drift layer, and a second conductivity type having a higher impurity concentration than the base layer.
  • Contact regions are alternately formed along the one direction.
  • the injection of carriers is suppressed by the injection suppression region when the FWD element is operating as a diode, so that the recovery current can be reduced.
  • the injection suppression region and the contact region are alternately formed along the extending direction of the trench, the recovery current can be reduced without requiring highly accurate alignment.
  • FIG. 1 is a cross-sectional view of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 2 is a perspective sectional view of the semiconductor device shown in FIG.
  • FIG. 3 is a simulation result showing the relationship between the forward voltage and the forward current of the FWD element.
  • FIG. 4 is a simulation result showing the relationship between time and the forward current of the FWD element.
  • FIG. 5 is a simulation result showing the relationship between the forward voltage and the forward current of the FWD element,
  • FIG. 6 is a perspective cross-sectional view of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 7 is a plan view of a semiconductor device according to the third embodiment of the present disclosure.
  • FIG. 8 is a sectional view taken along line VIII-VIII in FIG.
  • FIG. 9 is a sectional view taken along line IX-IX in FIG.
  • FIG. 10 is a cross-sectional view of the semiconductor device according to the fourth embodiment of the present disclosure.
  • FIG. 11 is a cross-sectional view of the semiconductor device according to the fifth embodiment of the present disclosure.
  • FIG. 12 is a cross-sectional view of a semiconductor device according to a modification of the fifth embodiment of the present disclosure.
  • the semiconductor device of this embodiment is preferably used as a power switching element used in a power supply circuit such as an inverter or a DC / DC converter.
  • the semiconductor device has an IGBT region 1a in which an IGBT element is formed and an FWD region 1b in which an FWD element is formed.
  • IGBT region 1a in which an IGBT element is formed
  • FWD region 1b in which an FWD element is formed.
  • FIG. 1 only one IGBT region 1a and one FWD region 1b are shown, but the IGBT regions 1a and FWD regions 1b may be formed alternately.
  • the IGBT region 1 a and the FWD region 1 b are formed on the N ⁇ -type common semiconductor substrate 10 having the drift layer 11.
  • a P-type base layer 12 is formed on the drift layer 11 (that is, on the one surface 10a side of the semiconductor substrate 10).
  • the base layer 12 is formed by, for example, heat treatment after ion implantation of a P-type impurity from the one surface 10a side of the semiconductor substrate 10, and has the same impurity concentration in the IGBT region 1a and the FWD region 1b. .
  • a plurality of trenches 13 are formed so as to penetrate the base layer 12 and reach the drift layer 11, and the base layer 12 is separated into a plurality by the trench 13.
  • the plurality of trenches 13 are formed in the IGBT region 1a and the FWD region 1b, respectively, and are formed at equal intervals along one direction of the surface direction of the one surface 10a of the semiconductor substrate 10 (that is, the direction perpendicular to the paper surface in FIG. 1). Has been.
  • an N + type emitter region 14 having a higher impurity concentration than the drift layer 11 and a P + type contact region having a higher impurity concentration than the base layer 12 are formed in the surface layer portion of the base layer 12. 15 is formed.
  • an N + type implantation suppression region 16 having a higher impurity concentration than the drift layer 11 and a P + type contact having a higher impurity concentration than the base layer 12 are formed on the surface layer portion of the base layer 12. Region 17 is formed.
  • the emitter regions 14 and contact regions 15 formed in the IGBT region 1a, the implantation suppression regions 16 formed in the FWD region 1b, and the contact regions 17 are alternately formed along the extending direction of the trenches 13, respectively. .
  • the emitter region 14 formed in the IGBT region 1a and the implantation suppression region 16 formed in the FWD region 1b have the same impurity concentration.
  • Contact regions 15 and 17 formed in IGBT region 1a and FWD region 1b have the same impurity concentration.
  • a mask having a predetermined opening is disposed on one surface 10 a of the semiconductor substrate 10, and an emitter region formation planned region and an injection suppression region are formed from the one surface 10 a side of the semiconductor substrate 10.
  • the same N-type impurity is ion-implanted in the region to be formed and then heat-treated and then formed simultaneously.
  • a mask having a predetermined opening is disposed on one surface 10 a of the semiconductor substrate 10, and the same P-type impurity is formed in each contact region formation planned region from the one surface 10 a side of the semiconductor substrate 10. Are simultaneously formed by heat treatment after ion implantation.
  • the length in the direction along the extending direction of the trench 13 in the emitter region 14 (hereinafter simply referred to as the length of the emitter region 14) Wn1
  • the ratio of the length of the contact region 15 along the extending direction of the trench 13 (hereinafter simply referred to as the length of the contact region 15) Wp1 can be appropriately changed.
  • the length in the direction along the extending direction of the trench 13 in the implantation suppression region 16 (hereinafter, simply referred to as the length of the implantation suppression region 16) Wn2 and the length of the trench 13 in the contact region 17 are described.
  • the ratio of the length in the direction along the extending direction (hereinafter simply referred to as the length of the contact region 17) Wp2 can be appropriately changed.
  • the ratio between the length Wn1 of the emitter region 14 and the length Wp1 of the contact region 15 and the ratio between the length Wn2 of the implantation suppression region 16 and the length Wp2 of the contact region 17 are made different. Specifically, the length Wn1 of the emitter region 14 is longer than the length Wp1 of the contact region 15, and the length Wn2 of the implantation suppression region 16 and the length Wp2 of the contact region 17 are equal.
  • the trench 13 is embedded with a gate insulating film 18 formed so as to cover the wall surface of each trench 13 and a gate electrode 19 made of polysilicon or the like formed on the gate insulating film 18. Thereby, a trench gate structure is configured.
  • An interlayer insulating film 20 made of BPSG or the like is formed on one surface 10a of the semiconductor substrate 10.
  • the interlayer insulating film 20 and the upper electrode 21 are omitted for easy understanding of the relationship among the emitter region 14, the contact region 15, the implantation suppression region 16, and the contact region 17.
  • An N-type field stop layer (hereinafter simply referred to as an FS layer) 22 is formed on the drift layer 11 on the side opposite to the base layer 12 side (that is, the other surface 10b side of the semiconductor substrate 10).
  • this FS layer 22 is not always necessary, it is possible to improve the breakdown voltage and steady loss performance by preventing the depletion layer from spreading, and to increase the injection amount of holes injected from the other surface 10b side of the semiconductor substrate 10. Be prepared to control.
  • a P-type collector layer 23 is formed on the opposite side of the drift layer 11 with the FS layer 22 interposed therebetween.
  • an N-type is formed on the opposite side of the drift layer 11 with the FS layer 22 interposed therebetween.
  • the cathode layer 24 is formed. That is, the IGBT region 1 a and the FWD region 1 b are partitioned depending on whether the layer formed on the other surface 10 b side of the semiconductor substrate 10 is the collector layer 23 or the cathode layer 24. That is, in this embodiment, the part on the collector layer 23 is the IGBT region 1a, and the part on the cathode layer 24 is the FWD region 1b.
  • a lower electrode 25 is formed on the collector layer 23 and the cathode layer 24 (that is, the other surface 10b of the semiconductor substrate 10). In other words, a lower electrode 25 that functions as a collector electrode in the IGBT region 1a and functions as a cathode electrode in the FWD region 1b is formed.
  • the FWD element is a PN junction in which the base layer 12 and the contact region 17 are the anodes, and the drift layer 11, the FS layer 22, and the cathode layer 24 are the cathodes. Is configured.
  • the N + type and the N ⁇ type correspond to the first conductivity type of the present disclosure
  • the P type and the P + type correspond to the second conductivity type of the present disclosure.
  • the PN junction formed between the base layer 12 and the drift layer 11 is in a reverse conducting state. For this reason, when a low level (for example, 0 V) voltage is applied to the gate electrode 19, a depletion layer is formed in the PN junction, and no current flows between the upper electrode 21 and the lower electrode 25.
  • a low level (for example, 0 V) voltage is applied to the gate electrode 19
  • a depletion layer is formed in the PN junction, and no current flows between the upper electrode 21 and the lower electrode 25.
  • a voltage equal to or higher than the threshold voltage Vth of the insulated gate structure is applied to the gate electrode 19 with the upper electrode 21 grounded and a positive voltage applied to the lower electrode 25.
  • an inversion layer is formed in a portion of the base layer 12 that is in contact with the trench 13 where the gate electrode 19 is disposed, and electrons are supplied from the emitter region 14 to the drift layer 11 through the inversion layer. Holes are supplied from the collector layer 23 to the drift layer 11, and the resistance value of the drift layer 11 decreases due to conductivity modulation, and is turned on.
  • the IGBT element when the IGBT element is turned off and the FWD element is diode-operated (that is, turned on), the voltage applied to the upper electrode 21 and the lower electrode 25 is switched, and a positive voltage is applied to the upper electrode 21. In addition, the lower electrode 25 is grounded. Then, a low level (eg, 0 V) voltage is applied to the gate electrode 19. As a result, the inversion layer is not formed in the portion of the base layer 12 in contact with the trench 13, and the FWD element performs a diode operation.
  • a low level (eg, 0 V) voltage is applied to the gate electrode 19.
  • the injection suppression region 16 is formed in the surface layer portion of the base layer 12 in the FWD region 1b. Therefore, the base layer 12 is shared with the IGBT region 1a, and although the impurity concentration of the FWD element is high, hole injection is suppressed by the injection suppression region 16, and the resistance component of the base layer 12 is also high. Thus, the forward voltage of the FWD element also increases. Specifically, as shown in FIG. 3, as the length Wn2 of the injection suppression region 16 increases, the hole injection is suppressed, and the forward voltage increases. In other words, the forward voltage increases as the proportion of the injection suppression region 16 in the surface layer portion of the base layer 12 increases.
  • the reverse recovery charge can be made sufficiently small, and the recovery current can be reduced.
  • the recovery current can be reduced as the length Wn ⁇ b> 2 of the implantation suppression region 16 increases. In other words, the recovery current can be reduced as the proportion of the injection suppression region 16 in the surface layer portion of the base layer 12 increases.
  • the length Wn2 of the injection suppression region 16 becomes longer, the forward voltage of the FWD element becomes higher and the recovery current can be reduced.
  • the ratio between the length Wn2 of the implantation suppression region 16 and the length Wp2 of the contact region 17 can be appropriately changed. Therefore, the lengths Wn2 and Wp2 can be appropriately changed according to the application. preferable.
  • the injection suppression region 16 is formed in the surface layer portion of the base layer 12 in the FWD region 1b. For this reason, even if the base layer 12 of the IGBT region 1a and the FWD region 1b is shared, the carrier injection is suppressed by the injection suppression region 16, so that the recovery current can be reduced.
  • the length between adjacent trenches 13 be reduced to about 1 ⁇ m for miniaturization.
  • the implantation suppression region 16 and the contact region 17 are to be formed along the arrangement direction of the adjacent trenches 13 (that is, the left and right direction in FIG. 1 and FIG. 2), highly accurate alignment is required.
  • the injection suppression regions 16 and the contact regions 17 are alternately formed along the extending direction of the trench 13, high-precision alignment is not required and the recovery current can be reduced. . That is, the recovery current can be reduced without complicating the manufacturing process.
  • a body region 26 is formed below the emitter region 14, the contact region 15, the implantation suppression region 16, and the contact region 17 in the base layer 12.
  • the body region 26 has a higher impurity concentration than the base layer 12 and has a bar shape extending along the extending direction of the trench 13. That is, the body region 26 is formed so as to intersect the emitter region 14, the contact region 15, the implantation suppression region 16, and the contact region 17 when viewed from the one surface 10 a side of the semiconductor substrate 10.
  • the body region 26 is formed away from the trench 13 and is connected to the contact regions 15 and 17.
  • the present embodiment includes an outer peripheral region with respect to the first embodiment, and the other aspects are the same as those of the first embodiment, and thus description thereof is omitted here.
  • the semiconductor device of the present embodiment has a cell region 1 and an outer peripheral region 2 surrounding the cell region 1 as shown in FIG.
  • the cell region 1 has the IGBT region 1a and the FWD region 1b described in the first embodiment.
  • 1 described in the first embodiment is a cross-sectional view taken along the line II in FIG. 7, and the IGBT region 1a and the FWD region 1b are arranged in a direction perpendicular to the extending direction of the trench 13. It is formed alternately along.
  • the outer peripheral region 2 has the same drift layer 11 layer as the cell region 1, and in order to improve the breakdown voltage in the portion on the FWD region 1 b side of the drift layer 11.
  • a base layer 12 is formed.
  • the base layer 12 extends from the FWD region 1 b side at a portion on the FWD region 1 b side.
  • the trench 13 extends from the FWD region 1b to the outer peripheral region 2 so that both end portions are located in the outer peripheral region 2 as shown in FIG. Has been.
  • the trenches 13 are also formed in the outer peripheral region 2. . That is, the plurality of trenches 13 are formed to be the trenches 13 formed in the outer peripheral region 2 at both ends in the arrangement direction.
  • the trench 13 is formed so as to terminate on the inner side in the planar direction (that is, the FWD region 1b side) in the base layer 12 extending in the outer peripheral region 2. ing. Further, although not particularly illustrated, the base layer 12 and the trench 13 are extended in the outer peripheral region 2 at the boundary between the IGBT region 1a and the outer peripheral region 2 as well as the boundary between the FWD region 1b and the outer peripheral region 2. .
  • the injection suppression region 16 is formed only in the cell region 1 and is not formed in the outer peripheral region 2. For this reason, it can be said that the boundary between the cell region 1 and the outer peripheral region 2 in the present embodiment is a boundary between a portion where the implantation suppression region 16 is formed and a portion where it is not formed.
  • a P-type guard ring layer 27 is formed on the surface layer portion of the drift layer 11.
  • the guard ring layer 27 is electrically disposed with independent outer peripheral electrodes 28 via contact holes 20 a formed in the interlayer insulating film 20.
  • a P + -type collector layer 23 similar to the IGBT region 1 a is formed on the other surface 10 b side of the semiconductor substrate 10.
  • a P + -type collector layer 23 is formed on the other surface 10 b side of the semiconductor substrate 10, and the base layer 12 in the outer peripheral region 2 is formed of the drift layer 11 and the cathode layer 24 in the FWD region 1 b. Together with this, a parasitic diode is formed. Therefore, in the parasitic diode, the other surface 10 b side of the semiconductor substrate 10 in the outer peripheral region 2 is an N-type layer (that is, the cathode layer 24), and the base layer 12 in the outer peripheral region 2 is the other of the drift layer 11 and the outer peripheral region 2.
  • the internal resistance is increased. Therefore, when the FWD element is diode-operated, injection of holes from the base layer 12 is suppressed in the outer peripheral region 2. Therefore, when the current is cut off from the state where the FWD element is operating as a diode, the recovery current in the outer peripheral region 2 is reduced. Can be reduced.
  • the injection suppression region 16 is not formed in the outer peripheral region 2. For this reason, when the current is cut off from the state in which the FWD element operates as a diode, excess carriers (that is, holes) in the outer peripheral region 2 can be suppressed from flowing into the injection suppression region 16, and the semiconductor device malfunctions. This can also be suppressed.
  • the FWD region 1 b has a portion (namely, an outer edge portion) at a distance L from the boundary with the outer peripheral region 2 on the other surface 10 b side of the semiconductor substrate 10.
  • the distance L is not less than the distance between the one surface 10a and the other surface 10b of the semiconductor substrate 10 (hereinafter referred to as the thickness of the semiconductor substrate 10).
  • the FWD region 1b is constituted by the base layer 12 in the outer peripheral region 2 and the cathode layer 24 in the FWD region 1b because the portion of the distance L from the boundary with the outer peripheral region 2 is the collector layer 23.
  • the internal resistance of the parasitic diode can be further increased. Therefore, the injection of holes when the FWD element is diode-operated can be further suppressed, and the recovery current in the outer peripheral region 2 can be further reduced when the current is cut off from the state where the FWD element is diode-operating.
  • the current flowing between the one surface 10a and the other surface 10b of the semiconductor substrate 10 has a spread (ie, distribution) of about 45 °.
  • the FWD region 1 b has a collector layer 23 that is not less than the thickness of the semiconductor substrate 10 from the boundary with the outer peripheral region 2 on the other surface 10 b side of the semiconductor substrate 10. That is, a virtual line K (see FIG. 10) connecting the boundary between the FWD region 1b and the outer peripheral region 2 on the one surface 10a of the semiconductor substrate 10 and the boundary between the collector layer 23 and the cathode layer 24 in the FWD region 1b, and the semiconductor substrate
  • the angle ⁇ formed by the one surface 10a of 10 is 45 ° or more. Therefore, it is possible to reduce the function itself of the parasitic diode constituted by the base layer 12 in the outer peripheral region 2 and the cathode layer 24 in the FWD region 1b. For this reason, the recovery current can be further reduced.
  • the length Wn2 of the implantation suppression region 16 and the length Wp2 of the contact region 17 are different for each part.
  • the injection suppression region 16 is formed more densely than the inner edge portion of the FWD region 1b (for example, the central portion of the FWD region 1b).
  • the interval along the extending direction of the trench 13 of the adjacent implantation suppression region 16 is shorter than the inner edge portion of the FWD region 1b.
  • the length Wp2 of the contact region 17 is shorter than the length Wn2 of the implantation suppression region 16 at the boundary portion between the FWD region 1b and the outer peripheral region 2.
  • the length Wn2 of the implantation suppression region 16 and the length Wp2 of the contact region 17 are made equal at the inner edge of the FWD region 1b, as in the third embodiment.
  • the injection suppression region 16 is densely formed in the boundary portion between the FWD region 1b and the outer peripheral region 2, it is possible to further suppress the injection of holes when the FWD element is operated as a diode. For this reason, the recovery current in the outer peripheral region 2 can be further reduced when the current is cut off from the state where the FWD element operates as a diode.
  • the injection suppression region 16 may be coarsely formed at the boundary portion between the FWD region 1 b and the outer peripheral region 2 from the inner edge portion of the FWD region 1 b.
  • the interval along the extending direction of the trench 13 in the adjacent implantation suppression region 16 may be longer than the inner edge portion of the FWD region 1b.
  • the length Wp2 of the contact region 17 may be longer than the length Wn2 of the implantation suppression region 16 at the boundary portion between the FWD region 1b and the outer peripheral region 2.
  • the first conductivity type is N type and the second conductivity type is P type.
  • the first conductivity type is P type
  • the second conductivity type is N type. You can also.
  • the difference in the ratio of Wp2 has been described.
  • the ratio between the length Wn1 of the emitter region 14 and the length Wp1 of the contact region 15 in the IGBT region 1a is the same as the ratio of the length Wn2 of the implantation suppression region 16 and the length Wp2 of the contact region 17 in the FWD region 1b. It may be said.
  • the injection suppression region 16 may be formed in the base layer 12 in the outer peripheral region 2. In such a semiconductor device, the injection suppression region 16 can suppress further holes from being injected when the FWD element operates as a diode.
  • the distance L may be less than the distance between the one surface 10a and the other surface 10b of the semiconductor substrate 10 (hereinafter referred to as the thickness of the semiconductor substrate 10). Also in such a semiconductor device, since the collector layer 23 is formed at the outer edge of the FWD region 1b, a parasitic diode constituted by the base layer 12 in the outer peripheral region 2 and the cathode layer 24 in the FWD region 1b functions. That itself can be reduced.
  • the FWD region 1b may be formed so as to surround the IGBT region 1a. That is, the entire boundary with the outer peripheral region 2 may be the FWD region 1b.
  • the semiconductor devices of the above embodiments can be combined.
  • the body region 26 may be provided by combining the second embodiment with the third to fifth embodiments.
  • the fourth embodiment may be combined with the fifth embodiment, and the outer edge portion of the FWD region 1b may be used as the collector layer 23.
  • you may further combine what combined said each embodiment.

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Abstract

　半導体装置は、ドリフト層（１１）を有する半導体基板（１０）と、前記ドリフト層上のベース層（１２）と、前記ドリフト層のうちの前記ベース層側と反対側に形成されたコレクタ層（２３）およびカソード層（２４）と、前記ベース層を貫通して前記ドリフト層に達し、一方向に沿って形成された複数のトレンチ（１３）と、前記トレンチ内にゲート絶縁膜（１８）を介して形成されたゲート電極（１９）と、前記ベース層の表層部に形成され、前記トレンチと接するエミッタ領域（１４）とを備える。前記半導体基板は、前記エミッタ領域を有するＩＧＢＴ領域（１ａ）と、前記ベース層の表層部に注入抑制領域（１６）とコンタクト領域（１７）とが前記一方向に沿って交互に形成されたＦＷＤ領域（１ｂ）とを有する。

Description

半導体装置 関連出願の相互参照
　本出願は、２０１５年１月１６日に出願された日本特許出願番号２０１５－７００６号および２０１５年１２月２４日に出願された日本特許出願番号２０１５―２５２１３６号に基づくもので、ここにその記載内容を援用する。
　本開示は、絶縁ゲート構造を有する絶縁ゲートバイポーラトランジスタ素子（以下では、ＩＧＢＴ素子という）とフリーホイールダイオード素子（以下、ＦＷＤ素子という）とが共通の半導体基板に形成された半導体装置に関するものである。
　従来より、例えば、インバータ等に使用されるスイッチング素子として、ＩＧＢＴ素子が形成されたＩＧＢＴ領域とＦＷＤ素子が形成されたＦＷＤ領域とを有する半導体装置が提案されている（例えば、特許文献１参照）。
　具体的には、この半導体装置では、Ｎ－型のドリフト層を構成する半導体基板の表層部にベース層が形成され、ベース層を貫通するように複数のトレンチが形成されている。そして、各トレンチには、壁面を覆うようにゲート絶縁膜が形成されていると共に、ゲート絶縁膜上にゲート電極が形成されている。
　半導体基板の裏面側には、Ｐ型のコレクタ層およびＮ型のカソード層が形成されている。そして、ベース層のうちのコレクタ層上に位置する部分にはＮ＋型のエミッタ領域が形成されている。また、半導体基板の表面側にはベース層およびエミッタ領域と電気的に接続される上部電極が形成され、半導体基板の裏面側にはコレクタ層およびカソード層と電気的に接続される下部電極が形成されている。そして、半導体基板の裏面側にコレクタ層が形成されている領域がＩＧＢＴ領域とされ、カソード層が形成されている領域がＦＷＤ領域とされている。また、上記構成とされていることにより、半導体基板のうちのＦＷＤ領域には、Ｎ型のカソード層およびドリフト層とＰ型のベース層とによってＰＮ接合を有するＦＷＤ素子が形成されている。
　このような半導体装置では、ＩＧＢＴ素子は、上部電極に下部電極より低い電圧が印加されると共に、ゲート電極にターンオン電圧が印加されると、ベース層のうちのトレンチと接する部分にＮ型の反転層（すなわち、チャネル）が形成される。そして、エミッタ領域から反転層を介して電子がドリフト層に供給されると共に、コレクタ層からホールがドリフト層に供給され、伝導度変調によりドリフト層の抵抗値が低下してオン状態となる。なお、ターンオン電圧とは、ゲート－エミッタ間の電圧Ｖｇｅを絶縁ゲート構造の閾値電圧Ｖｔｈより高くする電圧のことである。
　また、ＦＷＤ素子は、上部電極に下部電極より高い電圧が印加され、上部電極と下部電極との間の電圧が順方向電圧より高くなるとオン状態となり、ベース層からホールがドリフト層に注入される。
　しかしながら、このような半導体装置では、ＩＧＢＴ領域およびＦＷＤ領域においてベース層が共通とされているため、ＦＷＤ領域のベース層（すなわち、アノード層）の不純物濃度が高くなりすぎる。このため、ＦＷＤ素子がオン状態となる（すなわち、ダイオード動作する）場合、ホールの注入量が高くなりすぎるために逆回復電荷が高くなりすぎ、リカバリ電流が大きくなるという問題がある。
特開２０１３－１５２９９６号公報
　本開示は、ＩＧＢＴ領域およびＦＷＤ領域を有する半導体装置において、リカバリ電流を低減できる半導体装置を提供することを目的とする。
　本開示の態様において、半導体装置は、第１導電型のドリフト層を有する半導体基板と、前記ドリフト層上に形成された第２導電型のベース層と、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層および第１導電型のカソード層と、前記ベース層を貫通して前記ドリフト層に達し、前記半導体基板の面方向における一方向に沿って形成された複数のトレンチと、前記トレンチの壁面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ベース層の表層部に形成され、前記トレンチと接する第１導電型のエミッタ領域とを備える。前記半導体基板のうちのＩＧＢＴ素子として動作する領域がＩＧＢＴ領域とされる。ＦＷＤ素子として動作する領域がＦＷＤ領域とされる。前記エミッタ領域が前記ＩＧＢＴ領域に形成されている。前記ＦＷＤ領域では、前記ベース層の表層部において、前記ドリフト層よりも高不純物濃度とされた第１導電型の注入抑制領域と、前記ベース層よりも高不純物濃度とされた第２導電型のコンタクト領域とが前記一方向に沿って交互に形成されている。
　上記の半導体装置によれば、ＩＧＢＴ領域とＦＷＤ領域とのベース層を共通としても、ＦＷＤ素子がダイオード動作している際に注入抑制領域によってキャリアの注入が抑制されるため、リカバリ電流を低減できる。また、トレンチの延設方向に沿って注入抑制領域とコンタクト領域とを交互に形成しているため、高精度なアライメントを必要とせずにリカバリ電流を低減できる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、本開示の第１実施形態における半導体装置の断面図であり、 図２は、図１に示す半導体装置の斜視断面図であり、 図３は、ＦＷＤ素子の順方向電圧と順方向電流との関係を示すシミュレーション結果であり、 図４は、時間とＦＷＤ素子の順方向電流との関係を示すシミュレーション結果であり、 図５は、ＦＷＤ素子の順方向電圧と順方向電流との関係を示すシミュレーション結果であり、 図６は、本開示の第２実施形態における半導体装置の斜視断面図であり、 図７は、本開示の第３実施形態における半導体装置の平面図であり、 図８は、図７中のVIII－VIII線に沿った断面図であり、 図９は、図７中のIX－IX線に沿った断面図であり、 図１０は、本開示の第４実施形態における半導体装置の断面図であり、 図１１は、本開示の第５実施形態における半導体装置の断面図であり、 図１２は、本開示の第５実施形態の変形例における半導体装置の断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　本開示の第１実施形態について説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。
　図１および図２に示されるように、半導体装置は、ＩＧＢＴ素子が形成されたＩＧＢＴ領域１ａおよびＦＷＤ素子が形成されたＦＷＤ領域１ｂを有している。なお、図１では、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂを１つしか示していないが、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂは交互に形成されていてもよい。
　これらＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂは、ドリフト層１１を有するＮ－型の共通の半導体基板１０に形成されている。そして、ドリフト層１１上（すなわち、半導体基板１０の一面１０ａ側）には、Ｐ型のベース層１２が形成されている。なお、ベース層１２は、例えば、半導体基板１０の一面１０ａ側からＰ型の不純物がイオン注入された後に熱処理されることで形成され、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂにおいて同じ不純物濃度とされている。
　そして、ベース層１２を貫通してドリフト層１１に達するように複数のトレンチ１３が形成され、このトレンチ１３によってベース層１２が複数個に分離されている。複数のトレンチ１３は、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂにそれぞれ形成され、半導体基板１０の一面１０ａの面方向のうちの一方向（すなわち、図１中の紙面垂直方向）に沿って等間隔に形成されている。
　ＩＧＢＴ領域１ａでは、ベース層１２の表層部に、ドリフト層１１よりも高不純物濃度とされたＮ＋型のエミッタ領域１４、およびベース層１２よりも高不純物濃度とされたＰ＋型のコンタクト領域１５が形成されている。ＦＷＤ領域１ｂでは、ベース層１２の表層部に、ドリフト層１１よりも高不純物濃度とされたＮ＋型の注入抑制領域１６、およびベース層１２よりも高不純物濃度とされたＰ＋型のコンタクト領域１７が形成されている。
　そして、ＩＧＢＴ領域１ａに形成されたエミッタ領域１４およびコンタクト領域１５、ＦＷＤ領域１ｂに形成された注入抑制領域１６、コンタクト領域１７は、それぞれトレンチ１３の延設方向に沿って交互に形成されている。なお、ＩＧＢＴ領域１ａに形成されたエミッタ領域１４、およびＦＷＤ領域１ｂに形成された注入抑制領域１６は、同じ不純物濃度とされている。ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂに形成されたコンタクト領域１５、１７は、同じ不純物濃度とされている。
　このようなエミッタ領域１４および注入抑制領域１６は、例えば、半導体基板１０の一面１０ａ上に所定箇所が開口したマスクを配置し、半導体基板１０の一面１０ａ側からエミッタ領域形成予定領域および注入抑制領域形成予定領域に同じＮ型の不純物をイオン注入した後に熱処理することによって同時に形成される。同様に、コンタクト領域１５、１７は、例えば、半導体基板１０の一面１０ａ上に所定箇所が開口したマスクを配置し、半導体基板１０の一面１０ａ側から各コンタクト領域形成予定領域に同じＰ型の不純物をイオン注入した後に熱処理することによって同時に形成される。
　このため、マスクの形状を適宜変更することにより、ＩＧＢＴ領域１ａにおいては、エミッタ領域１４のトレンチ１３の延設方向に沿った方向の長さ（以下では、単にエミッタ領域１４の長さという）Ｗｎ１とコンタクト領域１５のトレンチ１３の延設方向に沿った方向の長さ（以下では、単にコンタクト領域１５の長さ）Ｗｐ１の比とは適宜変更可能となっている。同様に、ＦＷＤ領域１ｂにおいては、注入抑制領域１６のトレンチ１３の延設方向に沿った方向の長さ（以下では、単に注入抑制領域１６の長さという）Ｗｎ２とコンタクト領域１７のトレンチ１３の延設方向に沿った方向の長さ（以下では、単にコンタクト領域１７の長さ）Ｗｐ２の比とは適宜変更可能となっている。
　本実施形態では、エミッタ領域１４の長さＷｎ１とコンタクト領域１５の長さＷｐ１の比と、注入抑制領域１６の長さＷｎ２とコンタクト領域１７の長さＷｐ２の比とが異なるようにしている。具体的には、エミッタ領域１４の長さＷｎ１はコンタクト領域１５の長さＷｐ１より長くされており、注入抑制領域１６の長さＷｎ２とコンタクト領域１７の長さＷｐ２とは等しくされている。
　トレンチ１３は、各トレンチ１３の壁面を覆うように形成されたゲート絶縁膜１８と、このゲート絶縁膜１８の上に形成されたポリシリコン等により構成されるゲート電極１９とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
　半導体基板１０の一面１０ａ上には、ＢＰＳＧ等で構成される層間絶縁膜２０が形成されている。そして、層間絶縁膜２０上には、層間絶縁膜２０に形成されたコンタクトホール２０ａを介してエミッタ領域１４、各コンタクト領域１５、１７、注入抑制領域１６と電気的に接続される上部電極２１が形成されている。つまり、層間絶縁膜２０上には、ＩＧＢＴ領域１ａにおいてエミッタ電極として機能し、ＦＷＤ領域１ｂにおいてアノード電極として機能する上部電極２１が形成されている。なお、図２では、エミッタ領域１４、コンタクト領域１５、注入抑制領域１６、コンタクト領域１７の関係を理解し易くするために、層間絶縁膜２０および上部電極２１を省略して示してある。
　ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、Ｎ型のフィールドストップ層（以下では、単にＦＳ層という）２２が形成されている。このＦＳ層２２は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板１０の他面１０ｂ側から注入されるホールの注入量を制御するために備えてある。
　そして、ＩＧＢＴ領域１ａでは、ＦＳ層２２を挟んでドリフト層１１と反対側にＰ型のコレクタ層２３が形成され、ＦＷＤ領域１ｂでは、ＦＳ層２２を挟んでドリフト層１１と反対側にＮ型のカソード層２４が形成されている。つまり、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂとは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２３であるかカソード層２４であるかによって区画されている。すなわち、本実施形態では、コレクタ層２３上の部分がＩＧＢＴ領域１ａとされ、カソード層２４上の部分がＦＷＤ領域１ｂとされている。
　また、コレクタ層２３およびカソード層２４上（すなわち、半導体基板１０の他面１０ｂ）には下部電極２５が形成されている。言い換えると、ＩＧＢＴ領域１ａにおいてはコレクタ電極として機能し、ＦＷＤ領域１ｂにおいてはカソード電極として機能する下部電極２５が形成されている。
　そして、上記のように構成されていることにより、ＦＷＤ領域１ｂにおいては、ベース層１２およびコンタクト領域１７をアノードとし、ドリフト層１１、ＦＳ層２２、カソード層２４をカソードとしてＰＮ接合されたＦＷＤ素子が構成されている。
　以上が本実施形態における半導体装置の基本的な構成である。なお、本実施形態では、Ｎ＋型、Ｎ－型が本開示の第１導電型に相当しており、Ｐ型、Ｐ＋型が本開示の第２導電型に相当している。次に、上記半導体装置の作動について説明する。
　まず、上部電極２１を接地すると共に下部電極２５に正の電圧を印加すると、ベース層１２とドリフト層１１との間に形成されるＰＮ接合は逆導通状態となる。このため、ゲート電極１９に、ローレベル（例えば、０Ｖ）の電圧が印加されているときには、ＰＮ接合に空乏層が形成され、上部電極２１と下部電極２５との間に電流は流れない。
　そして、ＩＧＢＴ素子をオン状態にするには、上部電極２１を接地すると共に下部電極２５に正の電圧を印加した状態で、ゲート電極１９に、絶縁ゲート構造の閾値電圧Ｖｔｈ以上の電圧を印加する。これにより、ベース層１２のうちのゲート電極１９が配置されるトレンチ１３と接している部分に反転層が形成され、エミッタ領域１４から反転層を介して電子がドリフト層１１に供給されると共に、コレクタ層２３からホールがドリフト層１１に供給され、伝導度変調によりドリフト層１１の抵抗値が低下してオン状態となる。
　また、ＩＧＢＴ素子をオフ状態にし、ＦＷＤ素子をダイオード動作させる（すなわち、オン状態にする）際には、上部電極２１と下部電極２５に印加する電圧をスイッチングし、上部電極２１に正の電圧を印加する共に下部電極２５を接地する。そして、ゲート電極１９にローレベル（例えば、０Ｖ）の電圧を印加する。これにより、ベース層１２のうちのトレンチ１３と接する部分に反転層が形成されなくなり、ＦＷＤ素子がダイオード動作を行う。
　このとき、ＦＷＤ領域１ｂでは、ベース層１２の表層部に注入抑制領域１６が形成されている。このため、ベース層１２は、ＩＧＢＴ領域１ａと共通とされ、ＦＷＤ素子としては不純物濃度が高くなっているものの、注入抑制領域１６によってホールの注入が抑制され、ベース層１２の抵抗成分も高くなってＦＷＤ素子の順方向電圧も上昇する。具体的には、図３に示されるように、注入抑制領域１６の長さＷｎ２が長くなるほどホールの注入が抑制され、順方向電圧が大きくなる。言い換えると、ベース層１２の表層部における注入抑制領域１６の占める割合が高くなるほど順方向電圧が大きくなる。
　そして、ＦＷＤ素子がダイオード動作している状態から電流を遮断する際には、上部電極２１に負の電圧を印加すると共に、下部電極２５に正の電圧を印加する逆電圧印加を行う。これにより、ＦＷＤ素子はリカバリ状態となった後に電流が遮断される。
　このとき、リカバリ状態では逆回復電荷が発生するが、注入抑制領域１６によって予めドリフト層１１内の過剰キャリアを少なくしている。このため、逆回復電荷を十分に小さな値にすることができ、リカバリ電流を低減できる。具体的には、図４に示されるように、注入抑制領域１６の長さＷｎ２が長くなるほどリカバリ電流を低減できる。言い換えると、ベース層１２の表層部における注入抑制領域１６の占める割合を高くするほどリカバリ電流を低減できる。
　つまり、図５に示されるように、注入抑制領域１６の長さＷｎ２が長くなるほど、ＦＷＤ素子の順方向電圧が高くなると共に、リカバリ電流を低減できる。なお、上記のように、注入抑制領域１６の長さＷｎ２とコンタクト領域１７の長さＷｐ２との比は適宜変更可能であるため、用途に応じて各長さＷｎ２、Ｗｐ２を適宜変更することが好ましい。
　以上説明したように、本実施形態では、ＦＷＤ領域１ｂにおいて、ベース層１２の表層部に注入抑制領域１６が形成されている。このためＩＧＢＴ領域１ａとＦＷＤ領域１ｂとのベース層１２を共通としても、注入抑制領域１６によってキャリアの注入が抑制されるため、リカバリ電流を低減できる。
　ところで、近年では、隣接するトレンチ１３の間の長さを１μｍ程度にして微細化することが望まれている。この場合、隣接するトレンチ１３の配列方向（すなわち、図１および図２中紙面左右方向）に沿って注入抑制領域１６とコンタクト領域１７とを形成しようとすると、高精度なアライメントが必要になる。これに対し、本実施形態では、トレンチ１３の延設方向に沿って注入抑制領域１６とコンタクト領域１７とを交互に形成しているため、高精度なアライメントを必要とせず、リカバリ電流を低減できる。つまり、製造工程を複雑化することなく、リカバリ電流を低減できる。
　（第２実施形態）
　本開示の第２実施形態について説明する。本実施形態は、第１実施形態に対してボディ領域を形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図６に示されるように、ベース層１２のうちの、エミッタ領域１４、コンタクト領域１５、注入抑制領域１６、コンタクト領域１７の下方には、ボディ領域２６が形成されている。具体的には、ボディ領域２６は、ベース層１２よりも高不純物濃度とされ、トレンチ１３の延設方向に沿って延設された棒状とされている。つまり、半導体基板１０の一面１０ａ側から見たとき、ボディ領域２６は、エミッタ領域１４、コンタクト領域１５、注入抑制領域１６、コンタクト領域１７と交差するように形成されている。そして、ボディ領域２６は、トレンチ１３から離間して形成されていると共に、各コンタクト領域１５、１７と繋がっている。
　これによれば、ＩＧＢＴ素子をオフする際、ドリフト層１１に蓄積されているホールをベース層１２、ボディ領域２６、コンタクト領域１５、１７を介して上部電極２１から抜け易くすることができる。つまり、ホールがエミッタ領域１４に流れることを抑制できる。したがって、ラッチアップを抑制しつつ、上記第１実施形態と同様の効果を得ることができる。
　（第３実施形態）
　本開示の第３実施形態について説明する。本実施形態は、第１実施形態に対して外周領域を備えるものであり、その他に関しては上記第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態の半導体装置は、図７に示されるように、セル領域１と、セル領域１を取り囲む外周領域２とを有している。セル領域１は、上記第１実施形態で説明したＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂを有している。なお、上記第１実施形態で説明した図１は、図７中のI－I線に沿った断面図であり、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂは、トレンチ１３の延設方向と直交する方向に沿って交互に形成されている。
　外周領域２は、図８および図９に示されるように、セル領域１と同様のドリフト層１１層を有し、当該ドリフト層１１のうちのＦＷＤ領域１ｂ側の部分に、耐圧向上を図るためにベース層１２が形成されている。言い換えると、外周領域２には、ＦＷＤ領域１ｂ側の部分に当該ＦＷＤ領域１ｂ側からベース層１２が延設されている。また、トレンチ１３は、延設方向における端部に電界が集中し易いため、図８に示されるように、両端部が外周領域２に位置するように、ＦＷＤ領域１ｂから外周領域２まで延設されている。同様に、複数のトレンチ１３は、トレンチ１３の配列方向の両端部に位置するトレンチ１３に電界が集中し易いため、図９に示されるように、外周領域２にもトレンチ１３が形成されている。つまり、複数のトレンチ１３は、配列方向の両端部が外周領域２に形成されたトレンチ１３となるように形成されている。
　なお、図８は、図１中のVIII－VIII線に沿った断面図にも相当しており、隣接するトレンチ１３の間の部分の断面図を示している。また、トレンチ１３は、図８および図９に示されるように、外周領域２に延設されているベース層１２における平面方向の内側（すなわち、ＦＷＤ領域１ｂ側）にて終端するように形成されている。さらに、特に図示しないが、ＩＧＢＴ領域１ａと外周領域２との境界においても、ＦＷＤ領域１ｂと外周領域２との境界と同様に、外周領域２にベース層１２およびトレンチ１３が延設されている。
　そして、注入抑制領域１６は、セル領域１のみに形成されており、外周領域２には形成されていない。このため、本実施形態におけるセル領域１と外周領域２との境界は、注入抑制領域１６が形成されている部分と形成されていない部分との境界であるともいえる。
　さらに、外周領域２では、ドリフト層１１の表層部に、Ｐ型のガードリング層２７が形成されている。そして、当該ガードリング層２７は、層間絶縁膜２０に形成されたコンタクトホール２０ａを介してそれぞれ独立した外周電極２８と電気的に配置されている。また、外周領域２では、半導体基板１０の他面１０ｂ側に、ＩＧＢＴ領域１ａと同様のＰ＋型のコレクタ層２３が形成されている。
　以上が本実施形態における半導体装置の構成である。これによれば、外周領域２では、半導体基板１０の他面１０ｂ側にＰ＋型のコレクタ層２３が形成され、外周領域２におけるベース層１２は、ドリフト層１１およびＦＷＤ領域１ｂにおけるカソード層２４と共に寄生ダイオードを構成する。このため、当該寄生ダイオードは、外周領域２における半導体基板１０の他面１０ｂ側がＮ型層（すなわち、カソード層２４）とされ、外周領域２におけるベース層１２がドリフト層１１および外周領域２の他面１０ｂ側のＮ型層と共に寄生ダイオードを構成する場合と比較して、内部抵抗が高くなる。したがって、ＦＷＤ素子をダイオード動作させる際、外周領域２ではベース層１２からホールの注入が抑制されるため、ＦＷＤ素子がダイオード動作している状態から電流を遮断する際、外周領域２におけるリカバリ電流を低減できる。
　さらに、本実施形態では、外周領域２には、注入抑制領域１６を形成していない。このため、ＦＷＤ素子がダイオード動作している状態から電流を遮断する際、外周領域２の過剰キャリア（すなわち、ホール）が注入抑制領域１６に流れ込むことを抑制でき、半導体装置が誤作動してしまうことも抑制できる。
　（第４実施形態）
　本開示の第４実施形態について説明する。本実施形態は、第３実施形態に対して、半導体基板１０の他面１０ｂ側の構成を変更したものであり、その他に関しては上記第３実施形態と同様であるため、説明を省略する。
　本実施形態では、図１０に示されるように、ＦＷＤ領域１ｂは、半導体基板１０の他面１０ｂ側において、外周領域２との境界から距離Ｌの部分（すなわち、外縁部）がコレクタ層２３とされている。具体的には、本実施形態では、距離Ｌは、半導体基板１０の一面１０ａと他面１０ｂとの間の距離（以下では、半導体基板１０の厚さという）以上とされている。
　これによれば、ＦＷＤ領域１ｂは、外周領域２との境界から距離Ｌの部分がコレクタ層２３とされているため、外周領域２におけるベース層１２とＦＷＤ領域１ｂにおけるカソード層２４とによって構成される寄生ダイオードの内部抵抗をさらに大きくできる。このため、ＦＷＤ素子をダイオード動作させる際のホールの注入をさらに抑制でき、ＦＷＤ素子がダイオード動作している状態から電流を遮断する際、外周領域２におけるリカバリ電流をさらに低減できる。
　また、半導体基板１０の一面１０ａと他面１０ｂとの間を流れる電流は、約４５°の広がり（すなわち、分布）を持つことが経験的に知られている。そして、本実施形態では、ＦＷＤ領域１ｂは、半導体基板１０の他面１０ｂ側において、外周領域２との境界から半導体基板１０の厚さ以上がコレクタ層２３とされている。つまり、半導体基板１０の一面１０ａにおけるＦＷＤ領域１ｂと外周領域２との境界と、ＦＷＤ領域１ｂにおけるコレクタ層２３とカソード層２４との境界とを繋ぐ仮想線Ｋ（図１０参照）と、半導体基板１０の一面１０ａとの成す角度θが４５°以上となるようにしている。したがって、外周領域２におけるベース層１２とＦＷＤ領域１ｂにおけるカソード層２４とによって構成される寄生ダイオードが機能すること自体を低減できる。このため、さらにリカバリ電流を低減できる。
　（第５実施形態）
　本開示の第５実施形態について説明する。本実施形態は、第３実施形態に対して、注入抑制領域１６の長さＷｎ２を変更したものであり、その他に関しては上記第３実施形態と同様であるため、説明を省略する。
　本実施形態では、図１１に示されるように、ＦＷＤ領域１ｂでは、注入抑制領域１６の長さＷｎ２とコンタクト領域１７の長さＷｐ２が部分毎に異なっている。具体的には、ＦＷＤ領域１ｂと外周領域２との境界部分では、ＦＷＤ領域１ｂの内縁部（例えば、ＦＷＤ領域１ｂの中心部）より注入抑制領域１６が密に形成されている。詳しくは、ＦＷＤ領域１ｂと外周領域２との境界部分では、ＦＷＤ領域１ｂの内縁部より、隣接する注入抑制領域１６のトレンチ１３の延設方向に沿った間隔が短くされている。さらに詳述すると、本実施形態では、ＦＷＤ領域１ｂと外周領域２との境界部分では、注入抑制領域１６の長さＷｎ２よりコンタクト領域１７の長さＷｐ２の方が短くされている。なお、本実施形態では、ＦＷＤ領域１ｂの内縁部では、上記第３実施形態と同様に、注入抑制領域１６の長さＷｎ２とコンタクト領域１７の長さＷｐ２とは等しくされている。
　これによれば、ＦＷＤ領域１ｂにおける外周領域２との境界部分では、注入抑制領域１６が密に形成されているため、ＦＷＤ素子をダイオード動作させる際のホールの注入をさらに抑制できる。このため、ＦＷＤ素子がダイオード動作している状態から電流を遮断する際、外周領域２におけるリカバリ電流をさらに低減できる。
　（第５実施形態の変形例）
　本開示の第５実施形態の変形例について説明する。上記第５実施形態において、図１２に示されるように、ＦＷＤ領域１ｂと外周領域２との境界部分では、ＦＷＤ領域１ｂの内縁部より注入抑制領域１６が粗に形成されていてもよい。具体的には、ＦＷＤ領域１ｂと外周領域２との境界部分では、ＦＷＤ領域１ｂの内縁部より、隣接する注入抑制領域１６のトレンチ１３の延設方向に沿った間隔が長くされていてもよい。さらに詳述すると、ＦＷＤ領域１ｂと外周領域２との境界部分では、注入抑制領域１６の長さＷｎ２よりコンタクト領域１７の長さＷｐ２の方が長くされていてもよい。これによれば、上記図１１で説明した半導体装置と比較して、ＦＷＤ素子をダイオード動作させる際のホールの注入が多くなり、ＦＷＤ素子の特性を向上できる。
　（他の実施形態）
　例えば、上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
　また、上記各実施形態では、ＩＧＢＴ領域１ａにおけるエミッタ領域１４の長さＷｎ１とコンタクト領域１５の長さＷｐ１の比と、ＦＷＤ領域１ｂにおける注入抑制領域１６の長さＷｎ２とコンタクト領域１７の長さＷｐ２の比とが異なるものを説明した。しかしながら、ＩＧＢＴ領域１ａにおけるエミッタ領域１４の長さＷｎ１とコンタクト領域１５の長さＷｐ１の比と、ＦＷＤ領域１ｂにおける注入抑制領域１６の長さＷｎ２とコンタクト領域１７の長さＷｐ２の比とが同じとされていてもよい。
　また、上記第３実施形態において、外周領域２のベース層１２に注入抑制領域１６が形成されていてもよい。このような半導体装置では、当該注入抑制領域１６により、ＦＷＤ素子がダイオード動作する際にさらにホールが注入されることを抑制できる。
　そして、上記第４実施形態において、距離Ｌは、半導体基板１０の一面１０ａと他面１０ｂとの間の距離（以下では、半導体基板１０の厚さという）未満とされていてもよい。このような半導体装置としても、ＦＷＤ領域１ｂの外縁部にコレクタ層２３が形成されているため、外周領域２におけるベース層１２とＦＷＤ領域１ｂにおけるカソード層２４とによって構成される寄生ダイオードが機能すること自体を低減できる。
　また、上記第３実施形態において、ＩＧＢＴ領域１ａを囲むようにＦＷＤ領域１ｂが形成されていてもよい。つまり、外周領域２との境界が全てＦＷＤ領域１ｂとなるようにしてもよい。
　さらに、上記各実施形態の半導体装置を組み合わせることもできる。例えば、上記第２実施形態を上記第３～第５実施形態に組み合わせ、ボディ領域２６を備えるようにしてもよい。また、上記第４実施形態を上記第５実施形態に組み合わせ、ＦＷＤ領域１ｂの外縁部をコレクタ層２３としてもよい。また、上記各実施形態を組み合わせたもの同士をさらに組み合わせてもよい。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (9)

  1. 　第１導電型のドリフト層（１１）を有する半導体基板（１０）と、
    　前記ドリフト層上に形成された第２導電型のベース層（１２）と、
    　前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２３）および第１導電型のカソード層（２４）と、
    　前記ベース層を貫通して前記ドリフト層に達し、前記半導体基板の面方向における一方向に沿って形成された複数のトレンチ（１３）と、
    　前記トレンチの壁面に形成されたゲート絶縁膜（１８）と、
    　前記ゲート絶縁膜上に形成されたゲート電極（１９）と、
    　前記ベース層の表層部に形成され、前記トレンチと接する第１導電型のエミッタ領域（１４）と、を備え、
    　前記半導体基板のうちのＩＧＢＴ素子として動作する領域がＩＧＢＴ領域（１ａ）とされ、
    　ＦＷＤ素子として動作する領域がＦＷＤ領域（１ｂ）とされ、
    　前記エミッタ領域が前記ＩＧＢＴ領域に形成されており、
    　前記ＦＷＤ領域では、前記ベース層の表層部において、前記ドリフト層よりも高不純物濃度とされた第１導電型の注入抑制領域（１６）と、前記ベース層よりも高不純物濃度とされた第２導電型のコンタクト領域（１７）とが前記一方向に沿って交互に形成されている半導体装置。
  2. 　前記ＩＧＢＴ領域では、前記ベース層の表層部において、前記エミッタ領域と共に、第２導電型のコンタクト領域が形成され、
    　当該コンタクト領域と前記エミッタ領域とは前記一方向に沿って交互に形成されており、
    　前記ＩＧＢＴ領域における前記エミッタ領域の前記一方向に沿った方向の長さ（Ｗｎ１）と前記コンタクト領域における前記一方向に沿った方向の長さ（Ｗｐ１）との比を第一比とし、
    　前記ＦＷＤ領域における前記注入抑制領域の前記一方向に沿った方向の長さ（Ｗｎ２）と前記コンタクト領域における前記一方向に沿った方向の長さ（Ｗｐ２）との比を第二比とすると、
    　第一比は第二比と異なっている請求項１に記載の半導体装置。
  3. 　前記ベース層のうちの前記エミッタ領域、前記コンタクト領域、前記注入抑制領域の下方には、ボディ領域（２６）が形成され、
    　ボディ領域は、前記ベース層よりも高不純物濃度とされ、かつ前記一方向に沿って延設され、前記コンタクト領域と繋がっていると共に前記トレンチと離間している請求項１または２に記載の半導体装置。
  4. 　前記半導体基板は、前記ＩＧＢＴ領域および前記ＦＷＤ領域を有するセル領域（１）と、前記セル領域を囲み、前記ドリフト層を有する外周領域（２）とを備え、
    　前記外周領域との境界に位置する前記セル領域の少なくとも一部は、前記ＦＷＤ領域とされており、
    　前記外周領域は、前記ドリフト層上に前記セル領域に形成されたベース層が延設され、
    　前記外周領域は、前記ドリフト層のうちの前記ベース層と反対側の部分に前記コレクタ層が形成されている請求項１ないし３のいずれか１つに記載の半導体装置。
  5. 　前記注入抑制領域は、前記ＦＷＤ領域のみに形成されている請求項４に記載の半導体装置。
  6. 　前記ＦＷＤ領域における前記外周領域との境界部分は、前記ドリフト層のうちの前記ベース層側と反対側がコレクタ層とされている請求項４または５に記載の半導体装置。
  7. 　前記半導体基板は、前記ベース層側に位置する一面（１０ａ）と、当該一面と反対側の面であり、前記コレクタ層または前記カソード層側に位置する他面（１０ｂ）とを有し、
    　前記ＦＷＤ領域に形成されたコレクタ層は、前記外周領域との境界から前記半導体基板の一面と他面との間の長さ以上に形成されている請求項６に記載の半導体装置。
  8. 　前記ＦＷＤ領域において、前記外周領域との境界部分に形成された複数の注入抑制領域は、前記境界部分より内縁部に形成された複数の注入抑制領域より、前記一方向に沿った隣接する互いの間隔が短くされている請求項１ないし７のいずれか１つに記載の半導体装置。
  9. 　前記ＦＷＤ領域において、前記外周領域との境界部分に形成された複数の注入抑制領域は、前記境界部分より内縁部に形成された複数の注入抑制領域より、前記一方向に沿った隣接する互いの間隔が長くされている請求項１ないし７のいずれか１つに記載の半導体装置。
     
     
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019098122A1 (ja) * 2017-11-16 2019-05-23 株式会社デンソー 半導体装置
CN111418072A (zh) * 2018-06-22 2020-07-14 富士电机株式会社 半导体装置的制造方法及半导体装置
CN112673466A (zh) * 2018-09-11 2021-04-16 株式会社电装 半导体装置
CN113314603A (zh) * 2020-02-26 2021-08-27 三菱电机株式会社 半导体装置
WO2021182352A1 (ja) * 2020-03-10 2021-09-16 株式会社デンソー 半導体装置
CN113451391A (zh) * 2020-03-26 2021-09-28 三菱电机株式会社 半导体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11345969A (ja) * 1998-06-01 1999-12-14 Toshiba Corp 電力用半導体装置
JP2001308328A (ja) * 2000-04-24 2001-11-02 Toyota Central Res & Dev Lab Inc 絶縁ゲート型半導体装置
JP2011165971A (ja) * 2010-02-10 2011-08-25 Toyota Central R&D Labs Inc 半導体装置
JP2012129504A (ja) * 2010-11-25 2012-07-05 Denso Corp 半導体装置
JP2013179166A (ja) * 2012-02-28 2013-09-09 Toshiba Corp 半導体装置
JP2014075582A (ja) * 2012-09-12 2014-04-24 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法
JP2014220519A (ja) * 2010-07-01 2014-11-20 株式会社デンソー 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11345969A (ja) * 1998-06-01 1999-12-14 Toshiba Corp 電力用半導体装置
JP2001308328A (ja) * 2000-04-24 2001-11-02 Toyota Central Res & Dev Lab Inc 絶縁ゲート型半導体装置
JP2011165971A (ja) * 2010-02-10 2011-08-25 Toyota Central R&D Labs Inc 半導体装置
JP2014220519A (ja) * 2010-07-01 2014-11-20 株式会社デンソー 半導体装置
JP2012129504A (ja) * 2010-11-25 2012-07-05 Denso Corp 半導体装置
JP2013179166A (ja) * 2012-02-28 2013-09-09 Toshiba Corp 半導体装置
JP2014075582A (ja) * 2012-09-12 2014-04-24 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019098122A1 (ja) * 2017-11-16 2019-05-23 株式会社デンソー 半導体装置
JP2019091857A (ja) * 2017-11-16 2019-06-13 株式会社デンソー 半導体装置
CN111418072A (zh) * 2018-06-22 2020-07-14 富士电机株式会社 半导体装置的制造方法及半导体装置
CN111418072B (zh) * 2018-06-22 2023-11-21 富士电机株式会社 半导体装置的制造方法及半导体装置
CN112673466A (zh) * 2018-09-11 2021-04-16 株式会社电装 半导体装置
CN112673466B (zh) * 2018-09-11 2024-02-23 株式会社电装 半导体装置
CN113314603A (zh) * 2020-02-26 2021-08-27 三菱电机株式会社 半导体装置
WO2021182352A1 (ja) * 2020-03-10 2021-09-16 株式会社デンソー 半導体装置
JP2021144998A (ja) * 2020-03-10 2021-09-24 株式会社デンソー 半導体装置
JP7247930B2 (ja) 2020-03-10 2023-03-29 株式会社デンソー 半導体装置
CN113451391A (zh) * 2020-03-26 2021-09-28 三菱电机株式会社 半导体装置

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