JP2009170480A - 半導体装置 - Google Patents

Abstract

【課題】 切り替え動作が速く、高い耐圧特性を持った半導体装置を提供する。
【解決方法】 半導体装置２には、同一の半導体基板４に縦型半導体素子領域６と横型半導体素子領域８が形成されている。横型半導体素子８０では下部領域３８に電流が流れないため、下部領域３８を通して電流が流れる縦型半導体素子６０と干渉しあわない。独立して動作する縦型半導体素子６０と横型半導体素子８０を混在して形成することができ、横型半導体素子８０を用いて縦型半導体素子６０の切り換え動作を速くすることができる。半導体装置２では、縦型半導体素子領域６に第１トレンチ２４を形成し、横型半導体素子領域８に第２トレンチ５４を形成する。トレンチ２４、５４を形成することによって高耐圧化できる効果を半導体装置の全域に亘って実現することができる。
【選択図】 図２

Description

本発明は、同一の半導体基板内に縦型半導体素子領域と横型半導体素子領域が混在している半導体装置に関する。

本明細書では、一方の主電極と他方の主電極が半導体基板の表裏両面に分かれて形成されている半導体素子を縦型半導体素子という。これに対し、一対の主電極が半導体基板の表面に形成されている半導体素子を横型半導体素子という。縦型半導体素子の中には、トレンチゲート構造を備えている素子がある。縦型半導体素子では、半導体基板にトレンチを形成することによって、半導体素子の低オン抵抗化を図ることができる。
図１０に、トレンチゲート構造を備えた縦型半導体素子６０２の断面図を示す。縦型半導体素子６０２は、ｎ^＋型の上部領域３０と、ｐ型の中間領域３６と、ｎ⁻型の下部領域３８が積層されている。上部領域３０が形成された範囲には、上部領域３０と中間領域３６を貫通し、下部領域３８に達するトレンチ６２４が形成されている。トレンチ６２４の内部には、ゲート絶縁膜２８によって、上部領域３０と中間領域３６と下部領域３８から絶縁されているトレンチゲート電極２６が充填されている。トレンチ６２４のうちのトレンチゲート電極２６よりも深い部分には、埋め込み絶縁体２９が埋め込まれている。また、トレンチ６２４の底面６２４ａを取り囲む範囲には、ｐ型不純物の拡散領域２２が形成されている。縦型半導体素子６０２の表面には表面電極３２が形成されており、裏面には裏面電極４２が形成されている。

縦型半導体素子６０２は、裏面電極４２に表面電極３２よりも高い正電圧が印加されている状態で用いる。縦型半導体素子６０２をオフ状態からオン状態に切り換える場合は、
トレンチゲート電極２６に閾値電圧以上の正電圧（オン電圧）を印加する。これにより、中間領域３６のうちのトレンチゲート電極２６に対向する範囲にｎ型の反転層が形成される。ｎ型の反転層が形成されると、その反転層を介して下部領域３８から上部領域３０へと電流が流れる。
また、オン状態からオフ状態に切り換える場合は、トレンチゲート電極２６に閾値電圧以上の正電圧を印加するのを中止する。これにより、トレンチゲート電極２６に対向する範囲の中間領域３６に形成されていたｎ型の反転層が消滅し、下部領域３８から上部領域３０へ電流が流れなくなる。
特許文献１は、縦型半導体素子６０２にｐ型不純物の拡散領域２２を形成することによって、縦型半導体素子６０２のドレイン−ソース間の高耐圧化が実現されることが開示されている。ｐ型不純物の拡散領域２２が形成されていると、縦型半導体素子６０２のオフ状態において、中間領域３６と下部領域３８の間のｐｎ接合面と、下部領域３８と拡散領域２２の間のｐｎ接合面から、下部領域３８の広い範囲に空乏層が形成される。これによって、縦型半導体素子６０２の更なる高耐圧化が実現される。

ＩＧＢＴやＭＯＳなどの半導体素子では、ゲート電極に帯電した電荷を積極的に放出することで、スイッチング速度を向上させることができる。
図１１に、上記技術を実現する回路７０２の一例を示す。回路７０２は、第１半導体素子７０４と第２半導体素子７０６と直流電源７０８によって構成されている。第１半導体素子７０４の一方の主電極７０４ａは直流電源７０８の高電位側に接続されており、他方の主電極７０４ｂは直流電源７０８の低電位側に接続されている。主電極７０４ａ、７０４ｂの間には、第１半導体素子７０４のオン・オフを切換えるゲート電極７０４ｃが形成されている。第２半導体素子７０６の一方の主電極７０６ａは、第１半導体素子７０４のゲート電極７０４ｃに接続されており、他方の主電極７０６ｂは、直流電源７０８の低電位側に接続されている。主電極７０６ａ、７０６ｂの間には、第２半導体素子７０６のオン・オフを切換えるゲート電極７０６ｃが形成されている。

回路７０２では、第１半導体素子７０４をオン状態からオフ状態に切り換える際には、第１半導体素子７０４のゲート電極７０４ｃにオン電圧を印加するのを中止し、それと同時に、第２半導体素子７０６のゲート電極７０６ｃにオン電圧を印加する。第２半導体素子７０６のゲート電極７０６ｃにオン電圧を印加すると、第２半導体素子７０６がオン状態となり、第１半導体素子７０４のゲート電極７０４ｃが第２半導体素子７０６を介して直流電源７０８の低電位側が接続される。この結果、第１半導体素子７０４がオン状態であったときにゲート電極７０４ｃに帯電していた電荷が、直流電源７０８の低電位側へ積極的に放出される。そのため、第１半導体素子７０４のゲート電極７０４ｃにオン電圧を印加するのを中止するだけである場合に比べて、ゲート電極７０４ｃに帯電していた電荷を高速に放出することができ、第１半導体素子７０４の切り換え動作を高速に行うことができる。

特許文献２と３には、同一の半導体基板に第１半導体素子と第２半導体素子が混在して形成されている半導体装置が開示されている。特許文献２と３によれば、第１半導体素子と第２半導体素子を同一の半導体基板に混在して形成することによって、第１半導体素子と第２半導体素子の間を電荷が移動する時間を短縮することができる。これにより第１半導体素子と第２半導体素子を別々の半導体基板に形成する場合に比べて、第１半導体素子の切り換え動作を更に高速に行うことができる。

特開２００５−１１６８２２号公報 特開平９−１８６０８４号公報 特開平６−１８８３７６号公報

第１半導体素子と第２半導体素子の双方を縦型半導体素子とすると、第１半導体素子領域と第２半導体素子領域の双方において、トレンチを形成することによって、半導体装置の耐圧特性を向上させることができる。しかしながら、この構造では、第１半導体素子の表面電極から第２半導体素子の裏面電極との間で電流が流れることを禁止する構造と、第１半導体素子の裏面電極から第２半導体素子の表面電極との間で電流が流れることを禁止する構造が必要とされ、容易には実現することができない。

第１半導体素子を縦型半導体素子とし、第２半導体素子を横型半導体素子とすれば、上記の問題は解決できる。しかしながら、第２半導体素子を形成する横型半導体素子領域では、トレンチが形成されず、トレンチを形成することによって半導体装置の耐圧特性を向上させることができない。縦型半導体素子領域の耐圧が高いのに対して横型半導体素子領域の耐圧が低く、半導体装置全体の高耐圧化を実現することができない。

従来の技術では、主電流を制御する第１半導体素子と、その第１半導体素子のゲート電荷を放電する第２半導体素子を同一の半導体基板に混在して形成する際に、半導体装置全体の高耐圧化を実現することができなかった。
本発明は、上記の課題を解決する。本発明では、同一の半導体基板に縦型半導体素子と横型半導体素子の両者が形成された半導体装置において、横型半導体素子の形成領域でも高耐圧化し、半導体装置全体の高耐圧化を実現する技術を提供する。

本発明は、同一の半導体基板内に縦型半導体素子領域と横型半導体素子領域が混在している半導体装置に関する。
縦型半導体素子領域の構造を最初に説明する。縦型半導体素子領域では、半導体基板の表面に表面電極が形成されている。また、半導体基板の表面に露出して表面電極に接している第１導電型の上部領域が形成されている。上部領域の裏面側に第２導電型の中間領域が形成されている。中間領域の裏面側に第１導電型の下部領域が形成されている。半導体基板の裏面には裏面電極が形成されている。上部領域が形成されている領域では、上部領域と中間領域を貫通して下部領域に達する第１トレンチが形成されている。第１トレンチの内部にはトレンチゲート電極が充填されており、そのトレンチゲート電極は、上部領域と下部領域を分離している中間領域に絶縁膜を介して対向している。上記の構造によって、縦型半導体素子領域には、表面電極と裏面電極とトレンチゲート電極を備えた縦型半導体素子が形成されている。
次に、本発明の横型半導体素子領域の構造を説明する。横型半導体素子領域では、半導体基板の表面側に中間領域が形成されている。中間領域の裏面側に下部領域が形成されている。また、中間領域を貫通して下部領域に達する第２トレンチが形成されている。縦型半導体素子領域の説明と横型半導体素子領域の説明において、同一の名称を使用した領域（中間領域、下部領域）は、縦型半導体素子領域と横型半導体素子領域の双方において共通の特性を備えた領域である。横型半導体素子領域の半導体装置の表面には一対の主電極が形成されている。また半導体基板の表面に露出している一対の表面領域が形成されている。一方の表面領域は一方の主電極に接し、他方の表面領域は他方の主電極に接している。一対の表面領域の間には、その範囲に位置する半導体領域に対して絶縁層を介して対向するゲート電極が形成されている。上記の構造によって、横型半導体素子領域には、一対の主電極とゲート電極を備えた縦型半導体素子が形成されている。
本発明の半導体装置では、縦型半導体素子領域のトレンチゲート電極が、横型半導体素子領域の一方の主電極に接続されている。

本発明の半導体装置では、同一半導体基板内に、縦型半導体素子領域と横型半導体素子領域を形成する。同一半導体基板内に２個の縦型半導体素子領域を形成する場合、隣接する縦型半導体素子の間で干渉が発生しやすいのに対し、縦型半導体素子領域と横型半導体素子に分けると、縦型半導体素子と横型半導体素子の間で干渉が発生しづらくなる。これによって、縦型半導体素子領域と横型半導体素子を近接して配置することが可能となる。横型半導体素子を介して縦型半導体素子のゲートに帯電していた電荷を急速に放電することができる。動作速度の速い半導体装置を実現することができる。
また、本発明の半導体装置では、横型半導体素子領域にもトレンチが形成される。すなわち、トレンチが縦型半導体素子領域と横型半導体素子領域の両者に形成され、半導体装置全体を高耐圧化することができる。

上記において、隣接する第１トレンチ間の距離と、隣接する第１トレンチと第２トレンチ間の距離と、隣接する第２トレンチ間の距離は、半導体装置の全域において必ずしも等しくなくてもよい。トレンチが断続的に形成されることによって、半導体装置全体を高耐圧化することができる。
縦型半導体素子領域に形成する縦型半導体素子の数と、横型半導体素子領域に形成する横型半導体素子の数は、特に制約されない。多数の半導体素子を一つの領域に集約して領域数を減少させてもよいし、一つの領域に集約する半導体素子の個数を減じて領域数を増大させてもよい。

縦型半導体素子領域では、トレンチゲート電極よりも深部の第１トレンチに埋め込み絶縁体が埋め込まれており、第１トレンチの底面を取り囲む範囲には第２導電型不純物の拡散領域が形成されていることが好ましい。横型半導体素子領域では、第２トレンチに埋め込み絶縁体が埋め込まれており、第２トレンチの底面を取り囲む範囲に拡散領域が形成されていることが好ましい。
第１トレンチの底面を取り囲む範囲と第２トレンチの底面を取り囲む範囲の両方に不純物拡散領域を形成すると、縦型半導体素子領域と横型半導体素子領域のいずれの領域においても半導体装置を更に高耐圧化することができ、半導体装置全体を更に高耐圧化することができる。

横型半導体素子領域における横型半導体素子と第２トレンチの位置関係には、種々の態様が許される。
一つの態様では、隣接する第２トレンチの間に位置する範囲に、横型半導体素子を形成する一対の主電極とゲート電極が形成される。
あるいは、横型半導体素子を形成する一対の主電極の間に第２トレンチが形成されており、第２トレンチ内にゲート電極が形成されている態様であってもよい。この態様によると、横型半導体素子を形成するために隣接する第２トレンチ間の距離を広げる必要をなくすことができる。隣接するトレンチの間の距離を半導体装置の全域に亘って一定に揃えることができ、半導体基板の全域で耐圧特性が揃えられている半導体装置を形成することができる。

本発明の半導体装置では、縦型半導体素子領域と横型半導体素子領域の両者を取り囲む範囲の半導体基板に終端構造が形成されていることが好ましい。縦型半導体素子領域の終端領域と横型半導体素子領域の終端領域を兼用させることができ、半導体装置の面積を縮小することができる。半導体装置の製造コストを削減することができる。

本発明によると、主電流を制御する第１半導体素子と、その第１半導体素子のゲートに帯電していた電荷を放電する第２半導体素子を同一の半導体基板に形成する際に、第１半導体素子と第２半導体素子の間で干渉が発生することを防止し、しかも半導体装置全体の高耐圧化を実現することができる。

以下に説明する実施例の主要な特徴を最初に整理する。
（特徴１） 第１トレンチと第２トレンチは同一の深さである。
（特徴２） 縦型半導体素子と横型半導体素子を組み合わせて用いる。縦型半導体素子をオフ状態に切換える時に、縦型半導体素子のトレンチゲート電極に一方の主電極が接続されている横型半導体素子のゲート電極にオン電圧を印加する。

（第１実施例）
図１に、本発明を具現化した半導体装置２を示す。半導体装置２は、半導体基板４を利用して形成されており、縦型半導体素子領域６と横型半導体素子領域８と終端領域１０を備えている。縦型半導体素子領域６には、縦型のトレンチゲート型ＭＯＳＦＥＴが形成されている。横型半導体素子領域８には、横型のプレーナゲート型ＭＯＳＦＥＴが形成されている。終端領域１０は、縦型半導体素子領域６と横型半導体素子領域８の両者を取り囲む範囲に形成されている。

図１のII−II断面における半導体装置２の断面図を図２に示す。図２を用いて半導体装置２の内部構造を説明する。
半導体装置２は、１枚のｎ型不純物を低濃度に含む半導体基板４から形成されている。半導体基板４が未加工状態で残っている部分によって、下部領域３８が形成されている。下部領域３８の表面側に、ｐ型不純物を含む中間領域３６が積層されている。下部領域３８と中間領域３６は、縦型半導体素子領域６と横型半導体素子領域８の関わりなく、一様に伸びている。

縦型半導体素子領域６内では、中間領域３６の表面に臨む位置に、ｎ型不純物を高濃度に含んでいる上部領域３０が規則的間隔を隔てて形成されている。各々の上部領域３０は、中間領域３６によって、下部領域３８から隔てられている。
各々の上部領域３０の表面から上部領域３０と中間領域３６を貫通して下部領域３８に達する第1トレンチ２４が形成されている。各々の第1トレンチ２４の壁面は絶縁膜２８ａで被覆されており、各々の第１トレンチ２４の内側にトレンチゲート電極２６が充填されている。トレンチゲート電極２６の側面及び上面に絶縁膜２８ａが形成されており、トレンチゲート電極２６は絶縁膜２８ａを介して中間領域３６と対向している。各々の第１トレンチ２４のトレンチゲート電極２６よりも深部には、埋め込み絶縁体２８ｂが埋め込まれている方が望ましいが、埋め込まれていなくてもよい。
縦型半導体素子領域６の半導体基板４の表面には、表面電極３２が形成されており、表面電極３２は上部領域３０に接触している。表面電極３２は絶縁膜２８ａによって、トレンチゲート電極２６から絶縁されている。半導体基板４の裏面には、裏面電極４２が形成されており、裏面電極４２は下部領域３８に接触している。上記の構造によって、表面電極３２と裏面電極４２とトレンチゲート電極２６を備えた縦型半導体素子６０が構成されている。コンタクトホールが形成されていない表面電極３２と中間領域３６の間の部位は図示しない絶縁膜が形成されている。

横型半導体素子領域８内では、中間領域３６を貫通して下部領域３８に達する第２トレンチ５４が規則的間隔を隔てて形成されている。各々の第２トレンチ５４の内部には、埋め込み絶縁体２８ｂが埋め込まれている。
横型半導体素子領域８の半導体基板４の表面側には、一対の表面領域４８、５２が形成されている。一対の表面領域４８、５２では、その一方がドレイン領域であれば、他方はソース領域であり、その一方がソース領域であれば、他方はドレイン領域となる。半導体基板４の表面には、一対の主電極４９、５３が形成されている。一方の主電極４９は一方の表面領域４８に接し、他方の主電極５３は他方の表面領域５２に接している。一対の表面領域４８、５２の間に位置する中間領域３６には、その表面に臨む位置に、絶縁膜４６が形成されており、その表面にはプレーナゲート電極５０が形成されている。上記の構造によって、一対の主電極４９、５３とプレーナゲート電極５０を備えた横型半導体素子８０が構成されている。

縦型半導体装置のトレンチゲート電極２６は図示しない断面で半導体基板４の表面に露出し、横型半導体装置の一方の主電極４９に接続されている。縦型半導体装置の表面電極３２は横型半導体装置の他方の主電極５３に接続され、ともに接地されている。縦型半導体装置の裏面電極４２は直流電源５６の高電圧側に接続されている。

図２を用いて、半導体装置２の動作を説明する。縦型半導体素子６０をオン状態に切り換えるのに先立って、トレンチゲート電極２６に帯電した電荷を放出しておく。また縦型半導体素子６０をオン状態に切り換える前に、トレンチゲート電極２６とプレーナゲート電極５０にオン電圧を印加しない状態としておく。
半導体装置２をオン状態に切り換える時に、トレンチゲート電極２６にオン電圧を印加する。これによってトレンチゲート電極２６にプラス電圧を印加し、トレンチゲート電極２６に対向する範囲の中間領域３６にｎ型の反転層が形成される。ｎ型の反転層を通して表面電極３２と裏面電極４２間が導通し、縦型半導体素子６０を電流が流れる。

半導体装置２をオフ状態に切り換える時には、トレンチゲート電極２６にオン電圧を印加するのを中止するとともにプレーナゲート電極５０にオン電圧を印加する。トレンチゲート電極２６にオン電圧を印加するのを中止することで、ｎ型の反転層が消失する。さらにプレーナゲート電極５０にオン電圧を印加することで、トレンチゲート電極２６に帯電していた電荷が横型半導体素子８０を通して積極的に放出される。これによって、トレンチゲート電極２６に対向する範囲の中間領域３６に形成されていたｎ型の反転層が急速に消滅する。表面電極３２と裏面電極４２の間が非導通となり、縦型半導体素子６０に電流が流れなくなる。

本実施例の半導体装置２では、同一の半導体基板４内に縦型半導体素子領域６と横型半導体素子領域８を形成する。縦型半導体素子領域６では縦型半導体素子６０を流れる電流が下部領域３８を流れるのに対し、横型半導体素子領域８では横型半導体素子８０を流れる電流が下部領域３８を流れない。そのため、縦型半導体素子６０と横型半導体素子８０が干渉しあわない。独立して作動する縦型半導体素子６０と横型半導体素子８０を、同一の半導体基板４に混在して形成することができる。

また本実施例の半導体装置２では、トレンチゲート電極２６が形成されない横型半導体素子領域８にも、第２トレンチ５４が形成される。そのため、縦型半導体素子領域６において下部領域３８に発生した垂直方向の電界が、横型半導体素子領域８の下部領域３８にまで及んだ場合でも、第２トレンチ５４によって縦型半導体素子領域６と同様の電界強度分布が形成される。横型半導体素子領域８の下部領域３８において、電界が集中し、耐圧が悪化することがない。そのため半導体装置２の全域において耐圧が高く保たれ、半導体装置２の高耐圧化を実現することができる。

横型半導体素子領域８に形成される横型半導体素子８０は、隣接する第２トレンチ５４の間に位置する範囲に形成されることが好ましい。図２に示すように、一対の主電極４９、５３とプレーナゲート電極５０が隣接する第２トレンチ５４の間に形成されることで、横型半導体素子領域８内においても第２トレンチ５４を断続的に形成することができ、半導体装置２を高耐圧化することができる。

（第２実施例）
図３に、本発明の第２実施例の半導体装置１０２を示す。半導体装置１０２は１つの半導体基板４に、縦型半導体素子領域１０６と横型半導体素子領域１０８と終端領域１０が形成されて構成されている。
図３のIV−IV断面における半導体装置１０２の断面図を図４に示す。
本実施例の半導体装置１０２の縦型半導体素子領域１０６は、第１実施例の半導体装置２の縦型半導体素子領域６と同一であり、その説明を省略する。
本実施例の横型半導体素子領域１０８内では、中間領域３６を貫通して下部領域３８に達する第２トレンチ５４が形成されている。各々の第２トレンチ５４の壁面は絶縁膜２８ａで被覆されており、各々の第２トレンチ５４の内側にトレンチゲート電極１５０が充填されている。トレンチゲート電極１５０はその側面及び上面に絶縁膜２８ａが形成されている。各々の第２トレンチ５４の内部のトレンチゲート電極１５０よりも深部には、埋め込み絶縁体２８ｂが埋め込まれている。
図３のV−V断面における半導体装置１０２の断面図を図５に示す。
横型半導体素子領域１０８の第２トレンチ５４の両側において絶縁膜２８ａを挟んで対向する半導体基板４の表面側には、一対の表面領域１４８、１５２が形成されている。半導体基板４の表面には、一対の主電極１４９、１５３が形成されている。一方の主電極１４９は一方の表面領域１４８に接し、他方の主電極１５３は他方の表面領域１５２に接している。一対の主電極１４９、１５３とトレンチゲート電極１５０よって横型半導体素子１８０が構成されている。

図４に示す縦型半導体装置のトレンチゲート電極２６は図示しない断面で半導体基板４の表面に露出し、図５に示す横型半導体装置の一方の主電極１４９に接続されている。図４に示す縦型半導体装置の表面電極３２は図５に示す横型半導体装置の他方の主電極１５３に接続され、接地されている。各々のトレンチゲート電極１５０は互いに接続されている。縦型半導体装置の裏面電極４２は直流電源５６の高電圧側に接続されている。

本実施例の半導体装置１０２では、横型半導体素子領域１０８において、第２トレンチの内部にトレンチゲート電極１５０が形成されている。これによって、横型半導体素子領域１０８で横型半導体素子１８０が形成されている領域と、第２トレンチ５４が形成されている領域を重複させることができる。そのため、横型半導体素子１８０が形成されている領域の面積が拡大して、隣接する第２トレンチ５４の間の距離が広がってしまうことがない。隣接する第１トレンチ２４の間の距離と、隣接する第１トレンチ２４と第２トレンチ５４の間の距離と、隣接する第２トレンチ５４の間の距離をいずれも等しくすることができ、半導体装置１０２の全域で同一の高い耐圧特性をもった半導体装置１０２を形成することができる。

（第３実施例）
図６に、本発明の第３実施例の半導体装置２０２を示す。第１実施例の半導体装置２との形態の違いは、第１トレンチ２４の底面２４ａを取り囲む範囲と第２トレンチ５４の底面５４ａを取り囲む範囲に、ｐ型不純物の拡散領域２２が形成されている点である。縦型半導体領域２０６では、各々の拡散領域２２の上端部はトレンチゲート電極２６の底面よりも深部に位置している。
本実施例の半導体装置２０２では、半導体装置２０２をオフ状態に切り換える時に、トレンチゲート電極２６にオン電圧を印加するのを中止することで、第１トレンチ２４と第２トレンチ５４の底面を取り囲む範囲に形成された拡散領域２２の下端部から下部領域３８に向けて空乏層が形成される。これによって、下部領域３８の広い範囲が空乏化される。表面電極３２と裏面電極４２の間に高い電位差が印加されている場合でも、広く広がっている空乏層で絶縁を維持することができ、半導体装置２が高耐圧化される。また、中間領域３６と下部領域３８の境界からも空乏層が広がる。半導体装置２内の深さ方向に観測した電界強度分布は、中間領域３６と下部領域３８の境界と拡散領域２２の下端部にピークを持つ分布となる。2つのピークに分かれるために、単一のピークを持つ分布パターンによる場合に比して最大電界強度の値を低下させることもできる。それによって半導体装置２０２を更に高耐圧化することができる。

（第４実施例）
図７に、本発明の第４実施例の半導体装置３０２を示す。第２実施例の半導体装置１０２との形態の違いは、第１トレンチ２４の底面２４ａを取り囲む範囲と第２トレンチ５４の底面５４ａを取り囲む範囲に、ｐ型不純物の拡散領域２２が形成されている点である。
本実施例の半導体装置３０２でも、第３実施例の半導体装置２０２と同様に、拡散領域２２を形成することにより、半導体装置３０２を更に高耐圧化することができる。

本実施例の半導体装置で形成される第１トレンチ２４と第２トレンチ５４は同時に同一の深さに形成されることが好ましい。また、その製造方法は特に特定されず、例えばエッチングなどがある。また、第１トレンチ２４と第２トレンチ５４の底面を取り囲む範囲に形成されている拡散領域２２も、縦型半導体素子領域と横型半導体素子領域において同時に形成されることが好ましい。これにより、半導体装置を製造する工程数を減らすことができ、半導体装置の製造コストを削減することができる。
更に埋め込み絶縁体２８ｂを形成する工程も、第１トレンチ２４と第２トレンチ５４で同時に行われることで、半導体装置の製造コストを削減することができる。本実施例の半導体装置では、第１トレンチ２４と第２トレンチ５４を形成した後に、第１トレンチ２４と第２トレンチ５４にゲート絶縁膜２８を充填する。その後、第１実施例の半導体装置２と第３実施例の半導体装置２０２では、トレンチゲート電極２６が形成される第１トレンチ２４に充填されたゲート絶縁膜２８をエッチバックして、トレンチゲート電極２６が形成される空間が形成される。第２実施例の半導体装置１０２と第４実施例の半導体装置３０２では、トレンチゲート電極２６が形成される第１トレンチ２４とトレンチゲート電極１５０が形成される第２トレンチ５４を別々にエッチバックして、トレンチゲート電極２６とトレンチゲート電極１５０が形成される空間が形成される。上記の手順で製造されることによって、本実施例の半導体装置が実現される。

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、半導体装置２と半導体装置１０２では、第１トレンチ２４と第２トレンチ５４に埋め込み絶縁体２８ｂが形成されているが、この構造に限定されない。第１トレンチ２４の内部にトレンチゲート電極２６と絶縁膜２８ａが形成されており、第２トレンチ５４の内部に半導体装置２、１０２の構造に応じてトレンチゲート電極１５０と絶縁膜２８ａが形成されていれば良い。

縦型半導体素子領域６に形成される縦型半導体素子６０は縦型のトレンチゲート型ＭＯＳＦＥＴに限られない。トレンチゲート構造を備えた縦型半導体装置を広く含む。例えば、縦型のトレンチゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistorであり、以下ではＩＧＢＴという）が形成されていてもよい。図８に、縦型半導体素子領域４０６にＩＧＢＴ４６０が形成された第５実施例の半導体装置４０２を示す。半導体装置４０２の縦型半導体素子領域４０６には、図２に示す第１実施例の縦型半導体素子領域６と同一の表面構造に加え、半導体基板４の裏面に露出する範囲にｐ型不純物を含む深部領域４４が形成されている。これにより、ＮＰＮＰ型のＩＧＢＴ４６０が形成されている。裏面電極４２は深部領域４４と接続している。縦型半導体素子領域６と同一の表面構造については、その説明を省略する。また、半導体装置４０２の横型半導体素子領域４０８は、図２に示す第１実施例の横型半導体素子領域８と同一の表面構造を有しており、その説明を省略する。
第５実施例の半導体装置４０２では、横型半導体素子領域４０８に第２トレンチ５４が形成されている。これによって、半導体装置４０２においても縦型半導体素子領域４０６と横型半導体素子領域４０８を混載して形成することができ、かつ半導体装置４０２を高耐圧化することができる。
図９に縦型半導体素子領域５０６にＩＧＢＴ４６０が形成された第６実施例の半導体装置５０２を示す。半導体装置５０２の縦型半導体素子領域５０６は、図８に示す第５実施例の縦型半導体素子領域４０６と同一構造であり、その説明を省略する。半導体装置５０２の横型半導体素子領域５０８は、図４に示す第２実施例の横型半導体素子領域１０８と同一の表面構造を有しており、その説明を省略する。
第６実施例の半導体装置５０２でも、横型半導体素子領域５０８に第２トレンチ５４が形成されている。これによって、半導体装置５０２においても縦型半導体素子領域５０６と横型半導体素子領域５０８を混載して形成することができ、かつ半導体装置５０２を高耐圧化することができる。

また、半導体装置を構成する各領域の導電型も限定されない。本発明の半導体装置では、上記の実施例においてｐ型不純物を含む領域がｎ型不純物を含む領域で形成されており、ｎ型不純物を含む領域がｐ型不純物を含む領域で形成されていてもよい。導電型に関わらず、本発明の効果を得ることが可能である。

本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

第１実施例の半導体装置２を示す。 半導体装置２の断面図を示す。 第２実施例の半導体装置１０２を示す。 半導体装置１０２の断面図を示す。 半導体装置１０２の断面図を示す。 第３実施例の半導体装置２０２を示す。 第４実施例の半導体装置３０２を示す。 第５実施例の半導体装置４０２を示す。 第６実施例の半導体装置５０２を示す。 拡散領域２２が形成された縦型半導体素子６０２を示す。 半導体素子の動作切り換え用の回路を示す。

符号の説明

２・・・・・半導体装置
４・・・・・半導体基板
６・・・・・縦型半導体素子領域
８・・・・・横型半導体素子領域
１０・・・・終端領域
２２・・・・拡散領域
２４・・・・第１トレンチ
２４ａ・・・底面
２６・・・・トレンチゲート電極
２８・・・・ゲート絶縁膜
２８ａ・・・絶縁膜
２８ｂ・・・埋め込み絶縁体
２９・・・・埋め込み絶縁体
３０・・・・上部領域
３２・・・・表面電極
３６・・・・中間領域
３８・・・・下部領域
４２・・・・裏面電極
４４・・・・深部領域
４６・・・・絶縁膜
４８・・・・表面領域
４９・・・・主電極
５０・・・・プレーナゲート電極
５２・・・・表面領域
５３・・・・主電極
５４・・・・第２トレンチ
５４ａ・・・底面
５６・・・・直流電源
６０・・・・縦型半導体素子
８０・・・・横型半導体素子
１０２・・・半導体装置
１０６・・・縦型半導体素子領域
１０８・・・横型半導体素子領域
１４８・・・表面領域
１４９・・・主電極
１５０・・・トレンチゲート電極
１５２・・・表面領域
１５３・・・主電極
１８０・・・横型半導体素子
２０２・・・半導体装置
２０６・・・縦型半導体素子領域
２０８・・・横型半導体素子領域
３０２・・・半導体装置
３０６・・・縦型半導体素子領域
３０８・・・横型半導体素子領域
４０２・・・半導体装置
４０６・・・縦型半導体素子領域
４０８・・・横型半導体素子領域
４６０・・・ＩＧＢＴ
５０２・・・半導体装置
５０６・・・縦型半導体素子領域
５０８・・・横型半導体素子領域
６０２・・・縦型半導体素子
６２４・・・トレンチ
６２４ａ・・・底面
７０２・・・回路
７０４・・・第１半導体素子
７０４ａ・・・主電極
７０４ｂ・・・主電極
７０４ｃ・・・ゲート電極
７０６・・・第２半導体素子
７０６ａ・・・主電極
７０６ｂ・・・主電極
７０６ｃ・・・ゲート電極
７０８・・・直流電源

Claims (5)

1. 同一半導体基板に縦型半導体素子領域と横型半導体素子領域が混在している半導体装置であって、
   前記縦型半導体素子領域に、
   前記半導体基板の表面に形成されている表面電極と、
   前記半導体基板の表面に露出して前記表面電極に接する第１導電型の上部領域と、
   前記上部領域の裏面側に形成されている第２導電型の中間領域と、
   前記中間領域の裏面側に形成されている第１導電型の下部領域と、
   前記半導体基板の裏面に形成されている裏面電極と、
   前記上部領域と前記中間領域を貫通して前記下部領域に達する第１トレンチと、
   前記第１トレンチの内部に充填されており、前記上部領域と前記下部領域を分離している前記中間領域に絶縁膜を介して対向しているトレンチゲート電極が形成されており、
   前記横型半導体素子領域に、
   前記半導体基板の表面側に形成されている前記中間領域と、
   前記中間領域の裏面側に形成されている前記下部領域と、
   前記中間領域を貫通して前記下部領域に達する第２トレンチと、
   前記半導体基板の表面に形成されている一対の主電極と、
   前記半導体基板の表面に露出して前記一対の主電極に接する一対の表面領域と、
   前記一対の表面領域の間に位置する半導体領域に対して絶縁層を介して対向するゲート電極が形成されており、
   前記縦型半導体素子領域のトレンチゲート電極が、前記横型半導体素子領域の一方の主電極に接続されていることを特徴とする半導体装置。
2. 前記縦型半導体素子領域には、
   前記トレンチゲート電極よりも深部の前記第１トレンチに埋め込まれている埋め込み絶縁体と、
   前記第１トレンチの底面を取り囲む範囲に形成されている第２導電型不純物の拡散領域が更に形成されており、
   前記横型半導体素子領域には、
   前記第２トレンチに埋め込まれている前記埋め込み絶縁体と、
   前記第２トレンチの底面を取り囲む範囲に形成されている前記拡散領域が更に形成されていることを特徴とする請求項１に記載の半導体装置。
3. 隣接する前記第２トレンチの間に位置する範囲に、前記一対の主電極と前記ゲート電極が形成されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記一対の主電極の間に前記第２トレンチが形成されており、
   前記第２トレンチ内に前記ゲート電極が形成されていることを特徴とする請求項１または２に記載の半導体装置。
5. 前記半導体基板の前記縦型半導体素子領域と前記横型半導体素子領域の両者を取囲む範囲に終端構造が形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。

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