JP2024034977A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】破壊耐量を向上させることができる半導体装置の製造方法を提供すること。【解決手段】半導体ウエハのチップ領域に所定のおもて面素子構造を形成し、半導体ウエハのスクライブ領域にＰＣＭ等の所定の金属パターンを形成する。次に、スクライブ領域の金属パターンを用いて半導体ウエハの状態のまま各種検査を行う。次に、半導体ウエハを薄板化して裏面電極を形成する。そして、ウェットエッチングによりスクライブ領域の金属パターンを除去した後に、スクライブ領域に沿って半導体ウエハをダイシングして、半導体ウエハのチップ領域を個片化する。または、半導体ウエハのダイシングによって、スクライブ領域の金属パターンが配置された部分と、チップ領域と、を切り離す。これによって、スクライブ領域に金属パターンを含まないか、またはスクライブ領域自体を含まない半導体チップが得られる。その後、半導体チップの電気特性試験を行う。【選択図】図１

Description

この発明は、半導体装置の製造方法に関する。

従来、炭化珪素（ＳｉＣ）を半導体材料として用いた半導体装置の製造方法では、炭化珪素からなる半導体ウエハのスクライブ領域（ダイシングライン）の一部に、各トップ領域のおもて面電極と同時に、半導体ウエハの各種検査に用いる例えばＰＣＭ（Ｐｒｏｃｅｓｓ Ｃｏｎｔｒｏｌ Ｍｏｎｉｔｏｒｓ：プロセス・コントロール・モニター）等の所定の金属パターンを形成することが公知である。

スクライブ領域とは、ダイシングブレード（円盤状の回転刃）によってダイシング（切断）される領域であり、互いに隣り合うチップ領域（半導体ウエハのから切断されて個々の半導体チップとなる領域）間に当該チップ領域の周囲を囲む格子状に形成される。ＰＣＭは、半導体ウエハ上の異物起因の欠陥（パターン欠けなど）の位置座標を検出するためのテストパターンである。

図１２は、従来の半導体装置の製造方法の概要を示すフローチャートである。図１３は、従来の半導体装置が製造された半導体ウエハをおもて面側から見たレイアウトの一部を拡大して示す平面図である。図１４，１５は、図１３の切断線ＡＡ－ＡＡ’における断面構造例を示す断面図である。図１３～１５には、図１２のステップＳ１０５の処理後の半導体ウエハ１０１のスクライブ領域１０３の状態を示す。

図１３には、半導体ウエハ１０１にマトリクス状に配置された複数のチップ領域１０２のうちの４つのチップ領域１０２を示す。チップ領域１０２は、半導体装置１４０が作製（製造）され、半導体ウエハ１０１がスクライブ領域１０３に沿って切断されることで半導体ウエハ１０１から個片化されて個々の半導体チップ１１１となる部分である。図１４，１５には、スクライブ領域１０３の金属パターン１０４の断面構造例を示す。

従来の半導体装置１４０の製造方法では、まず、図１３～１５に示すように、炭化珪素からなる半導体ウエハ１０１の各チップ領域１０２に所定のおもて面素子構造（不図示）を形成する（ステップＳ１０１）。次に、各チップ領域１０２の主電極（例えばソース電極）１１８（図１３には不図示。図１０参照）やゲートパッド１１４等の表（ひょう）面電極（以下、おもて面電極とする）と、スクライブ領域１０３のＰＣＭ等に用いる所定の金属パターン１０４と、を形成する（ステップＳ１０２）。

ステップＳ１０２の処理においては、半導体ウエハ１０１のおもて面上に例えばシリコンを含むアルミニウム（ＡｌＳｉ）等を材料としたアルミニウム（Ａｌ）合金層１０５を堆積してパターニングし、各チップ領域１０２のおもて面電極およびスクライブ領域１０３の金属パターン１０４となる部分をそれぞれ部分的に残す。したがって、金属パターン１０４は、Ａｌを材料としたＡｌパターンである。図１３には、ゲート金属配線層１１７を太線で示し、金属パターン１０４をスクライブ領域１０３に点在する複数の矩形で示す。

次に、半導体ウエハ１０１のおもて面の最表面にポリイミド（ＰＩ：ＰｏｌｙＩｍｉｄｅ）からなるパッシベーション膜１０７を形成して、半導体ウエハ１０１のおもて面をパッシベーション膜１０７で保護する（ステップＳ１０３）。次に、パッシベーション膜１０７を選択的に除去して開口する（ステップＳ１０４）。ステップＳ１０４の処理によって、各チップ領域１０２のおもて面電極がそれぞれパッシベーション膜１０７の異なる開口部に露出される。

おもて面電極のパッシベーション膜１０７の開口部に露出する部分は、組立工程においてＡｌからなるボンディングワイヤが接合される電極パッドとなる。また、ステップＳ１０４の処理において、パッシベーション膜１０７のスクライブ領域１０３を覆う部分を除去して、スクライブ領域１０３の全域を露出させる。これによって、図１４，１５に示すように、スクライブ領域１０３の金属パターン１０４が露出される。

次に、めっき処理により、おもて面電極のパッシベーション膜１０７の開口部に露出する部分の表面に、ニッケル（Ｎｉ）めっき膜および金（Ａｕ）めっき膜を順に形成する（ステップＳ１０５）。ステップＳ１０５の処理においては、金属パターン１０４の表面にも、おもて面電極の表面と同様にめっき膜１０６が形成される。このため、金属パターン１０４は、Ａｌ合金層１０５およびめっき膜１０６をこの順に積層した積層構造となる。

次に、半導体ウエハ１０１を裏面から研削して、半導体ウエハ１０１を所定厚さにする（ステップＳ１０６）次に、半導体ウエハ１０１の裏面に裏面電極（不図示）を形成する（ステップＳ１０７）。次に、スクライブ領域１０３の金属パターン１０４を用いて半導体ウエハ１０１の各種検査を行う（ステップＳ１０８）。次に、半導体ウエハ１０１をスクライブ領域１０３に沿って切断して各チップ領域１０２を個々の半導体チップ１１１に個片化することで（ステップＳ１０９）、従来の半導体装置が完成する。

次に、半導体チップ１１１の電気特性試験を行う（ステップＳ１１０）。次に、一般的なモジュール組立工程により、半導体チップ１１１を回路基板（不図示）にはんだ接合することで（ステップＳ１１１）、半導体モジュールが完成する。次に、半導体モジュールに対して、例えば、高温高湿バイアス（ＴＨＢ：Ｔｅｍｐｅｒａｔｕｒｅ／Ｈｕｍｉｄｉｔｙ Ｂｉａｓ）試験や高温逆バイアス（ＨＴＲＢ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｒｅｖｅｒｓｅ Ｂｉａｓ）試験等の信頼性試験を行う（ステップＳ１１２）。

従来の半導体装置の製造方法として、半導体ウエハ表面のＡｌ電極上に金属配線を接合するためのめっき膜を形成する方法が提案されている（例えば、下記特許文献１，２参照。）。下記特許文献１では、Ａｌ電極表面に凹凸によって、Ａｌ電極とめっき膜との密着力を高めている。下記特許文献２では、Ａｌ電極の表面上からパッシベーション膜の開口部の傾斜させた側壁上にわたってめっき膜を形成することで、パッシベーション膜とめっき膜との密着力を高めて、Ａｌ電極およびめっき膜の局所的な腐食を抑制している。

また、従来の別の半導体装置の製造方法として、スクライブ領域に酸化膜を形成し、スクライブ領域の全体を酸化膜で覆った状態で、Ａｌ電極上にめっき膜を形成する方法が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、めっき処理時にスクライブ領域のＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔａｒｙ Ｇｒｏｕｐ）が酸化膜で覆われていることで、ＴＥＧ上にめっき膜が形成されない。ＴＥＧ上にめっき膜を形成しないことで、半導体ウエハのダイシング時に切削抵抗が増大することを防止している。

また、従来の別の半導体装置の製造方法として、ステルスダイシングによる半導体ウエハの切断方法であって、半導体結晶のへき開面に平行なスクライブ領域のみに検査用の金属パターンを配置する方法が提案されている（例えば、下記特許文献４参照。）。下記特許文献４では、ステルスダイシング時、スクライブ領域に沿って照射されるレーザー光はスクライブ領域の金属パターン下には到達しないが、半導体ウエハのへき開は当該金属パターン下にも進行し、半導体ウエハが割断される。

特開２００７－０１９４１２号公報 特許第６９０６６８１号公報 特許第５４７１７６９号公報 特許第６４５５１６６号公報

しかしながら、上述した従来の半導体装置１４０の製造方法（図１２～１５参照）では、ステップＳ１１０の処理（半導体チップ１１１の電気特性試験）において、ＴＨＢ試験やＨＴＲＢ試験等の電圧を印加して行う試験時に、スクライブ領域１０３の金属パターン１０４を起点として、活性領域側（半導体チップ１１１の中央側）へ向かって放電が起こることで、半導体装置１４０が破壊に至るため、破壊耐量が低くなることが発明者の鋭意研究により判明した。このように従来の半導体装置１４０の製造方法において素子破壊に至る理由は、次のように推測される。

図９は、図１２のステップＳ１１０の処理時に素子破壊に至った半導体チップをおもて面側から見た状態を示す平面図である。図９には、活性領域１１０と中間領域１３０との境界、中間領域１３０とエッジ終端領域１２０との境界、および、エッジ終端領域１２０とスクライブ領域１０３との境界を破線で示す。図１０，１１は、図９の破壊箇所ＢＢの状態を拡大して示す説明図である。図１０，１１は、それぞれＴＨＢ試験時およびＨＴＲＢ試験時の破壊箇所の状態を模式的に示している。図１０は、上図が平面図であり、下図が上図の放電１５０の方向に平行で断裂１５１を通る切断線における断面図である。

図９に示す従来の半導体装置１４０は、活性領域１１０にＭＯＳゲート（金属－酸化膜－半導体（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の３層構造からなる絶縁ゲート：不図示）を備えたＭＯＳ型半導体装置であって、主電極１１８と離れて、半導体チップ１１１のおもて面上に絶縁層（フィールド酸化膜１１２、高温熱酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜（不図示）もしくは層間絶縁膜１１３、またはこれらの積層膜）を介してゲートパッド１１４およびゲートランナー１１５を有する。

ゲートランナー１１５は、活性領域１１０とエッジ終端領域１２０との間の中間領域１３０に設けられ、活性領域１１０の周囲を囲む。ゲートランナー１１５は、ゲートポリシリコン（ｐｏｌｙ－Ｓｉ）配線層１１６およびゲート金属配線層１１７をこの順に積層した積層構造を有する。ゲートランナー１１５は、図示省略する部分でゲートパッド１１４およびＭＯＳゲートのゲート電極に電気的に接続されている。フィールド酸化膜１１２、ＨＴＯ膜および層間絶縁膜１１３は、エッジ終端領域１２０および中間領域１３０における半導体チップ１１１のおもて面の全面を覆う。

ゲートポリシリコン配線層１１６は、半導体チップ１１１と層間絶縁膜１１３との間において、半導体チップ１１１のおもて面上にフィールド酸化膜１１２を介して設けられている。ゲート金属配線層１１７は、層間絶縁膜１１３のコンタクトホールを介してゲートポリシリコン配線層１１６に接続されている。活性領域１１０からエッジ終端領域１２０にわたって半導体チップ１１１のおもて面の最表面は、パッシベーション膜１０７で覆われている。主電極１１８やゲートパッド１１４等のおもて面電極の電極パッドとなる部分は、パッシベーション膜１０７の開口部（不図示）に露出される。

半導体チップ１１１の端部とエッジ終端領域１２０との間には、半導体チップ１１１の端部に沿って、ステップＳ１０９の処理時にチップ領域１０２とともに半導体ウエハ１０１から切り離されたスクライブ領域１０３の一部が残っている。この半導体チップ１１１のスクライブ領域１０３には、半導体チップ１１１のおもて面上に、Ａｌ合金層１０５およびめっき膜１０６をこの順に積層した積層構造の金属パターン１０４が残る。スクライブ領域１０３はパッシベーション膜１０７に覆われていないため、半導体チップ１１１のスクライブ領域１０３には金属パターン１０４が露出している。

金属パターン１０４は、スクライブ領域１０３で半導体チップ１１１のおもて面から最も突出した突起部となる。この金属パターン１０４に高電界が加わり、金属パターン１０４からゲート金属配線層１１７へ向かって放電１５０が起こり、絶縁層が断裂１５１（ハッチング部分）したり、ゲート金属配線層１１７の欠け１５２が生じたりすることで素子破壊に至ると推測される。金属パターン１０４は、絶縁層に一部が埋め込まれた状態のとき（図１４参照）にＴＨＢ試験時の放電１５０の起点となり、絶縁層上に設けられた状態のとき（図１５参照）にＨＴＲＢ試験時の放電１５０の起点となることが発明者により確認されている。

この発明は、上述した従来技術による課題を解消するため、破壊耐量を向上させることができる半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。半導体ウエハのチップ領域に所定の素子構造を形成する第１工程を行う。前記チップ領域において前記半導体ウエハのおもて面に表面電極を形成するとともに、前記チップ領域の周囲を囲むスクライブ領域において前記半導体ウエハのおもて面に所定の金属パターンを形成する第２工程を行う。前記金属パターンを用いて前記半導体ウエハの所定の検査を行う第３工程を行う。前記表面電極の上にめっき膜を形成する第４工程を行う。前記半導体ウエハを前記スクライブ領域で切断することによって、前記チップ領域を半導体チップに個片化する第５工程を行う。前記半導体チップの電気特性を評価する第６工程を行う。前記第３工程よりも後に、前記金属パターンを除去する除去工程を行う。前記第５工程では、前記半導体ウエハから切断された前記半導体チップは前記金属パターンを含まない。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記除去工程では、エッチングによって前記金属パターンを除去することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程の後、前記第４工程の前に、前記除去工程を行うことを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記除去工程は、前記第５工程での前記半導体ウエハの切断時に、前記スクライブ領域の少なくとも前記金属パターンが形成された部分と、前記チップ領域と、を切り離す工程であることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記除去工程は、前記第５工程での前記半導体ウエハの切断時に前記スクライブ領域を除去することで、前記スクライブ領域と前記チップ領域とを切り離す工程であることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記除去工程は、同一の前記スクライブ領域に沿ってダイシングブレードを１往復または同一方向に２回走査させ、前記金属パターンの両側を切り離す工程であることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記チップ領域は、矩形状の平面形状を有する。前記スクライブ領域は、前記半導体ウエハの半導体結晶のへき開面に平行な少なくとも１辺を有する矩形状に前記チップ領域の周囲を囲む。前記金属パターンは、前記スクライブ領域の、前記半導体ウエハの半導体結晶のへき開面に平行な辺に沿って配置されることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体ウエハの半導体材料は炭化珪素であることを特徴とする。

上述した発明によれば、半導体チップのスクライブ領域に金属パターンが残らないため、半導体チップにＴＨＢ試験やＨＴＲＢ試験等の電圧を印加する試験を行っても、半導体チップのスクライブ領域に局所的に高電界がかかることはなく、半導体チップのスクライブ領域から活性領域側へ向かう放電は起きない。

本発明にかかる半導体装置の製造方法によれば、破壊耐量を向上させることができるという効果を奏する。

実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。 実施の形態１にかかる半導体装置が製造された半導体ウエハをおもて面側から見たレイアウトを示す平面図である。 図２の半導体ウエハの一部を拡大して示す平面図である。 図３の切断線Ａ－Ａ’における断面構造を示す断面図である。 実施の形態１にかかる半導体装置を半導体チップのおもて面側から見たレイアウトを示す平面図である。 実施の形態２にかかる半導体装置の製造方法の概要を示すフローチャートである。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の構造を示す断面図である。 図１２のステップＳ１１０の処理時に素子破壊に至った半導体チップをおもて面側から見た状態を示す平面図である。 図９の破壊箇所ＢＢの状態を拡大して示す説明図である。 図９の破壊箇所ＢＢの状態を拡大して示す説明図である。 従来の半導体装置の製造方法の概要を示すフローチャートである。 従来の半導体装置が製造された半導体ウエハをおもて面側から見たレイアウトの一部を拡大して示す平面図である。 図１３の切断線ＡＡ－ＡＡ’における断面構造例を示す断面図である。 図１３の切断線ＡＡ－ＡＡ’における断面構造例を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数を表している。

（実施の形態１）
実施の形態１にかかる半導体装置の製造方法について説明する。図１は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。図２は、実施の形態１にかかる半導体装置が製造された半導体ウエハをおもて面側から見たレイアウトを示す平面図である。図３は、図２の半導体ウエハの一部を拡大して示す平面図である。図４は、図３の切断線Ａ－Ａ’における断面構造を示す断面図である。図５は、実施の形態１にかかる半導体装置を半導体チップのおもて面側から見たレイアウトを示す平面図である。

図２，３には、図１のステップＳ２の処理後の半導体ウエハ１の状態を示す。図３には、半導体ウエハ１に配置された複数のチップ領域２のうちの４つのチップ領域２を示し、ゲート金属配線層１７を太線で示す。図４には、図１のステップＳ６の処理後の半導体ウエハ１のスクライブ領域３の状態を示す。図５には、図１のステップＳ１０の処理後の半導体チップ１１の状態を示す。図５には、活性領域１０と中間領域３０との境界、中間領域３０とエッジ終端領域２０との境界、および、エッジ終端領域２０とスクライブ領域３との境界を破線で示す。

実施の形態１にかかる半導体装置４０（図５参照）は、活性領域１０にＭＯＳゲート（不図示）を備え、活性領域１０とエッジ終端領域２０との間の中間領域３０において、半導体チップ（半導体基板）１１のおもて面上に絶縁層を介してゲートパッド１４およびゲートランナー１５を有する。ここで、半導体チップ１１（半導体装置４０の製造時は半導体ウエハ１）のおもて面上の絶縁層とは、フィールド酸化膜１２、高温熱酸化（ＨＴＯ）膜（不図示）もしくは層間絶縁膜１３、またはこれらの積層膜である（図４参照）。

活性領域１０は、半導体装置４０がオン状態のときに主電流（ドリフト電流）が流れる領域であり、同一構造の複数の単位セル（素子の機能単位：不図示）が隣接して配置される。活性領域１０は、例えば、略矩形状の平面形状を有し、半導体チップ１１の略中央（チップ中央）に配置されている。活性領域１０において半導体チップ１１のおもて面には、主電極（例えば後述するソース電極６０：図８参照、図３には不図示）やゲートパッド１４となる各表（ひょう）面電極（以下、おもて面電極とする）が設けられている。

例えば、ソース電極６０は、一部を内側（チップ中央側）に凹ませた略矩形状の平面形状を有し、活性領域１０のほぼ全域を覆う。ゲートパッド１４は、例えば、略矩形状の平面形状を有し、ソース電極６０の一部凹んだ凹部内に設けられ、ソース電極６０に３辺が対向するように配置される。ゲートランナー１５は、ソース電極６０と離れて設けられている。ゲートランナー１５は、ゲートパッド１４とソース電極６０との間を活性領域１０内に延在して、ゲートパッド１４の、ソース電極６０に対向する３辺を囲んでもよい。

エッジ終端領域２０は、活性領域１０と半導体チップ１１の端部（チップ端部）との間の領域であり、中間領域３０を介して活性領域１０の周囲を囲む。エッジ終端領域２０は、半導体チップ１１のおもて面側の電界を緩和して耐圧を保持する機能を有する。耐圧とは、半導体装置４０が使用電圧で誤動作や破壊を起こさない範囲として許容される電圧である。エッジ終端領域２０には、半導体チップ１１のおもて面側に耐圧構造８０（図８参照）が配置される。

中間領域３０は、活性領域１０の周囲を囲む。ゲートランナー１５は、活性領域１０と中間領域３０との境界に沿って延在して活性領域１０の周囲を囲む。ゲートランナー１５は、少なくともゲート金属配線層１７を有しており、例えばゲートポリシリコン（ｐｏｌｙ－Ｓｉ）配線層１６およびゲート金属配線層１７をこの順に積層した積層構造を有していてもよい（後述する図８参照）。ゲートランナー１５は、ＭＯＳゲートのゲート電極５９（後述する図８参照）をゲートランナー１５に電気的に接続する機能を有する。

エッジ終端領域２０および中間領域３０において半導体チップ１１のおもて面の全面が例えばフィールド酸化膜１２、ＨＴＯ膜および層間絶縁膜１３をこの順に積層してなる絶縁層に覆われている。層間絶縁膜１３は、例えば、酸化シリコン（ＳｉＯ₂）膜もしくは窒化シリコン（ＳｉＮ₂）膜、またはこれらの積層膜である。活性領域１０からエッジ終端領域２０にわたって半導体チップ１１のおもて面の最表面は、パッシベーション膜７で覆われて保護されている。パッシベーション膜７は、ポリイミドからなる表面保護膜である。パッシベーション膜７の開口部には、後述するおもて面電極が露出されている。

半導体チップ１１の端部とエッジ終端領域２０との間に、半導体チップ１１の端部に沿って、チップ領域２とともに半導体ウエハ１から切り離されたスクライブ領域３（半導体ウエハ１の切断代：図２参照）の一部が残っている。半導体チップ１１のスクライブ領域３に、半導体ウエハ１の状態のまま行う各種検査に用いる後述する金属パターン４は存在しない。スクライブ領域３における半導体チップ１１のおもて面の最表面の略全面がエッジ終端領域２０から延在する絶縁層（層間絶縁膜１３もしくはパッシベーション膜７、またはその両方）で覆われていることがよい。

この実施の形態１にかかる半導体装置４０を製造するにあたって、まず、図２に示すように、炭化珪素（ＳｉＣ）を半導体材料として用いた半導体ウエハ１の各チップ領域２において、半導体ウエハ１のおもて面側に所定のおもて面素子構造（不図示）を形成する（ステップＳ１：第１工程）。次に、各チップ領域２の主電極（例えばソース電極６０：図８参照）およびゲートパッド１４となる各おもて面電極と、スクライブ領域３のＰＣＭ等に用いる所定の金属パターン４と、を形成する（ステップＳ２：第２工程）。

ステップＳ２の処理においては、半導体ウエハ１のおもて面の全面に例えばシリコンを含むアルミニウム（ＡｌＳｉ）等を材料としたアルミニウム（Ａｌ）合金層５を堆積してパターニングする。Ａｌ合金層５のうち各チップ領域２のおもて面電極およびスクライブ領域３の金属パターン４となる部分をそれぞれ部分的に残すことで、各チップ領域２のおもて面電極とスクライブ領域３の金属パターン４とを同時に形成する。したがって、スクライブ領域３の金属パターン４は、Ａｌを材料としたＡｌパターンである。金属パターン４の平面形状やレイアウトは適宜設定可能である。図３には、金属パターン４をスクライブ領域３に点在する複数の矩形で示す。

スクライブ領域３の金属パターン４は、半導体ウエハ１のおもて面上に形成される絶縁層（フィールド酸化膜１２、ＨＴＯ膜および層間絶縁膜１３の積層膜）に一部が埋め込まれた状態で絶縁層の最表面から上方に突出していてもよいし（例えば図１４の金属パターン１０４に相当する状態）、絶縁層の最表面上に設けられてもよいし（例えば図１５の金属パターン１０４に相当する状態）、深さ方向に絶縁層を貫通して半導体ウエハ１のおもて面に接していてもよい（例えば後述する図７の金属パターン４の状態）。

ＰＣＭは、半導体ウエハ１上の異物起因の欠陥（パターン欠けなど）の位置座標や、素子構造の各部の寸法および位置座標を検出するためのテストパターンである。スクライブ領域３の金属パターン４は、スクライブ領域３に形成された単体トランジスタやＭＯＳキャパシタのおもて面電極であってもよいし、スクライブ領域３に形成された金属配線パターンであってもよいし、これらすべてを含んでもよい。チップ領域２のおもて面電極とスクライブ領域３の金属パターン４とは異なるタイミングで形成されてもよい。

半導体ウエハ１は、面方位を示す例えばオリエンテーションフラット（エッジ端の一部に設けられた直線状の切り欠け）８またはノッチ（エッジ端の一部に設けられたＶ字状の切り欠け：不図示）を有していてもよい。半導体ウエハ１には、複数のチップ領域２が配置されている。チップ領域２は、半導体装置４０が作製（製造）され、半導体ウエハ１がスクライブ領域（ダイシングライン）３に沿って切断されることで半導体ウエハ１から個片化されて個々の半導体チップ１１となる部分である。

チップ領域２は、略矩形状の平面形状を有し、マトリクス状に互いに隣り合って複数配置される。互いに隣り合うチップ領域２間と、チップ領域２と無効領域９との間と、はスクライブ領域３である。スクライブ領域３は、チップ領域２の周囲を囲む格子状に設けられている。スクライブ領域３の幅（互いに隣り合うチップ領域２間の間隔）ｔ１は、例えば５０μｍ程度である。無効領域９とは、半導体ウエハ１の端部（ウエハ端部）と最もウエハ端部側のチップ領域２との間の、半導体チップ１１として用いない部分である。

次に、スクライブ領域３の金属パターン４を用いて半導体ウエハ１の状態のまま各種検査を行う（ステップＳ３：第３工程）。ステップＳ３の各種検査とは、例えば、半導体ウエハ１の各チップ領域２に作製された半導体装置４０の各部の寸法・配置確認や電気特性試験である。ステップＳ３の電気特性試験としては、例えば、半導体装置４０のオン電圧、しきい値電圧および各端子間のリーク電流等の電気特性を評価することで、半導体装置４０の規格から外れて不良となるチップ領域２をスクリーニング（選別）する試験が挙げられる。

次に、エッチングにより、スクライブ領域３の金属パターン４を除去する（ステップＳ４：除去工程）。具体的には、半導体ウエハ１のおもて面に、スクライブ領域３を開口したレジストマスク（不図示）を形成して、当該レジストマスクによってチップ領域２を覆って保護する。このレジストマスクを用いて例えばウェットエッチングを行うことで、スクライブ領域３の金属パターン４を除去することができる。そして、ステップＳ４の処理で用いたレジストマスクを除去する。

次に、半導体ウエハ１のおもて面の最表面にポリイミドからなるパッシベーション膜７を形成して、半導体ウエハ１のおもて面をパッシベーション膜７で覆って保護する（ステップＳ５）。次に、パッシベーション膜７を選択的に除去して開口する（ステップＳ６）。ステップＳ６の処理において、各チップ領域２のおもて面電極をそれぞれパッシベーション膜７の異なる開口部に露出させる。

おもて面電極のパッシベーション膜７の開口部に露出する部分は、後述するステップＳ１２の処理（モジュール組立工程）においてＡｌからなるボンディングワイヤが接合される電極パッドとなる。また、ステップＳ６の処理において、パッシベーション膜７のスクライブ領域３を覆う部分を除去して、スクライブ領域３の全域を露出させる。図４に示すように、ステップＳ６の処理後のスクライブ領域３における半導体ウエハ１のおもて面の最表面は絶縁層（具体的には層間絶縁膜１３）または半導体ウエハ１である。

次に、一般的なめっき処理により、おもて面電極のパッシベーション膜７の開口部に露出する部分の表面に、例えばニッケル（Ｎｉ）めっき膜および金（Ａｕ）めっき膜を順に積層してなるめっき膜６（図８参照）を形成する（ステップＳ７：第４工程）。ステップＳ７の処理時、スクライブ領域３における半導体ウエハ１のおもて面の最表面は絶縁層または半導体ウエハ１であり、スクライブ領域３に金属パターン４は存在しない。このため、スクライブ領域３にめっき膜６は形成されない。

次に、半導体ウエハ１を裏面側から研削していき、半導体装置４０として用いる製品厚さの位置まで研削する（ステップＳ８）。次に、半導体ウエハ１の裏面に裏面電極（例えばドレイン電極６５：図８参照）を形成する（ステップＳ９）。次に、一般的な方法（ダイシングブレード（円盤状の回転刃）やレーザー光）によって半導体ウエハ１をスクライブ領域３に沿って切断（ダイシング）して、半導体ウエハ１の各チップ領域２を個々の半導体チップ１１に個片化することで（ステップＳ１０：第５工程）、半導体装置４０が完成する。

上述したステップＳ４の処理（金属パターン４の除去）は、ステップＳ３の処理後、ウエハプロセス内（すなわちステップＳ１０の処理前まで）のいずれかタイミングで行えばよいが、ステップＳ７の処理（めっき膜６の形成）よりも前に行うことがよい。ステップＳ３の処理後、ステップＳ７の処理前にステップＳ４の処理を行うことで、金属パターン４の表面にめっき膜６が形成されないため、ステップＳ４の処理による金属パターン４の除去時間が長くなることを防止することができる。

また、スクライブ領域３がパッシベーション膜７で覆われていてもよい。この場合においても、スクライブ領域３における半導体ウエハ１のおもて面の最表面は絶縁層（パッシベーション膜７）であるため、ステップＳ７の処理時にスクライブ領域３にめっき膜６は形成されない。ステップＳ１０の処理時、パッシベーション膜７および下層の絶縁層を、レーザー光によってパッシベーション膜７がない場合と同程度にダイシング可能であり、時間を要するがダイシングブレードを用いてもダイシング可能である。

次に、半導体チップ１１の電気特性試験を行う（ステップＳ１１：第６工程）。半導体チップ１１のスクライブ領域３に金属パターン４は残っておらず、スクライブ領域３における半導体チップ１１のおもて面の最表面は絶縁層による略平坦面である。

次に、一般的なモジュール組立工程により、裏面電極を回路基板（不図示）の導電性板にはんだ接合することで当該回路基板に半導体チップ１１を実装し、半導体チップ１１のおもて面電極にボンディングワイヤを接合することで（ステップＳ１２）、半導体モジュール（もしくは半導体モジュールに実装される部品となるパッケージ：不図示）が完成する。次に、半導体モジュールの信頼性試験を行う（ステップＳ１３）。半導体チップ１１にはスクライブ領域３に金属パターン４が存在しないために、ステップＳ１３の信頼性試験において高温高湿バイアス（ＴＨＢ）試験や高温逆バイアス（ＨＴＲＢ）試験等の電圧を印加する試験を行っても、スクライブ領域３に局所的に高電界がかかることはなく、スクライブ領域３から活性領域１０側へ向かう放電による素子破壊は生じない。

以上、説明したように、実施の形態１によれば、スクライブ領域に形成された金属パターンを、ウエハプロセス内でのみ用い、ウエハプロセス内で除去する。これによって、半導体チップのスクライブ領域に金属パターンが残らないため、半導体チップにＴＨＢ試験やＨＴＲＢ試験等の電圧を印加する試験を行っても、半導体チップのスクライブ領域に局所的に高電界がかかることはなく、半導体チップのスクライブ領域から活性領域側へ向かう放電は起きない。したがって、放電による素子（半導体装置）劣化や素子破壊を防止することができ、破壊耐量が向上するため、信頼性を向上させることができる。

例えば、炭化珪素を半導体材料とした場合、炭化珪素の最大電界強度が大きいことで、エッジ終端領域の長さ（チップ中央側からチップ端部へ向かう方向の長さ）を短くすることができるため、半導体チップのスクライブ領域の金属パターンから活性領域側（チップ中央側）へ向かって放電が起きやすい。したがって、実施の形態１によれば、特に炭化珪素を半導体材料とした場合に有用である。また、実施の形態１によれば、シリコン（Ｓｉ）を半導体材料とした場合においても、半導体チップの端部近傍に高電界がかかる構成である場合に有用である。

（実施の形態２）
実施の形態２にかかる半導体装置の製造方法について説明する。図６は、実施の形態２にかかる半導体装置の製造方法の概要を示すフローチャートである。図７は、実施の形態２にかかる半導体装置の製造途中の状態を示す説明図である。図６のステップＳ２２の処理後の半導体ウエハ１の状態は図２，３と同様である。図７には、図３の切断線Ａ－Ａ’における断面構造を示す。図７は、図６のステップＳ２９の処理後の半導体ウエハ１のスクライブ領域３の状態を示している。

実施の形態２にかかる半導体装置の製造方法によって、実施の形態１と同様に半導体装置４０（図５参照）が作製される。このため、実施の形態２にかかる半導体装置４０を半導体チップ１１のおもて面側から見たレイアウトは図５と同様である。実施の形態２にかかる半導体装置４０の製造方法は、半導体ウエハ１のスクライブ領域３の金属パターン４を除去するタイミングが実施の形態１にかかる半導体装置４０の製造方法と異なる。

具体的には、まず、実施の形態１のステップＳ１～Ｓ３と同様に、おもて面素子構造の形成（ステップＳ２１）から半導体ウエハ１の各種検査（ステップＳ２３）までの処理をこの順に行う。ステップＳ２２の処理においてスクライブ領域３に形成される金属パターン４の幅（スクライブ領域３がチップ領域２に沿って延在する方向と直交する方向の幅）ｔ２は、スクライブ領域３の幅ｔ１（図３参照）よりも狭いことが好ましい。

次に、実施の形態１のステップＳ５～Ｓ９と同様に、パッシベーション膜７の形成（ステップＳ２４）から裏面電極の形成（ステップＳ２８）までの処理をこの順に行う。実施の形態２においては、ステップＳ２５の処理（パッシベーション膜７の開口）においてスクライブ領域３の金属パターン４が露出させて、ステップＳ２６のめっき処理においてスクライブ領域３の金属パターン４の表面にめっき膜６が形成されてもよい（不図示）。

または、パッシベーション膜７でスクライブ領域３が覆われた状態とするか、またはステップＳ２５の処理後にレジストマスク（不図示）でスクライブ領域３を覆った状態でステップＳ２６のめっき処理を行ってもよい。パッシベーション膜７またはレジストマスク（不図示）によってスクライブ領域３を覆った状態でステップＳ２６のめっき処理を行った場合、スクライブ領域３にめっき膜６は形成されない。

チップ領域２を開口したレジストマスクを用いてステップＳ２６のめっき処理を行うことで、スクライブ領域３の金属パターン４の表面にめっき膜６が形成されない。スクライブ領域３の金属パターン４の表面にめっき膜６を形成しないことで、後述するステップＳ２９の処理（半導体ウエハ１のダイシング）時にダイシングブレードの通過位置に金属パターン４が存在したとしても切削抵抗の増大を防止することができる。

次に、図５に示すように、一般的な方法（ダイシングブレード（不図示）やレーザー光）によって半導体ウエハ１をスクライブ領域３に沿ってダイシングし、半導体ウエハ１の各チップ領域２を、金属パターン４を含まないように個々の半導体チップ１１に個片化する（ステップＳ２９）。ステップＳ２９の処理において、ダイシングブレードの刃幅やレーザー光の照射径（直径）よりも幅ｔ２の狭い金属パターン４を形成して、ダイシングブレードによって金属パターン４を直接削って除去してもよい。

略矩形状の平面形状の半導体チップ１１の全周もしくは所定の辺に金属パターン４を含まない半導体チップ１１としてもよい。また、スクライブ領域３自体を含まない半導体チップ１１としてもよい。ダイシングブレードの刃幅やレーザー光の照射径（直径）はスクライブ領域３の幅ｔ１よりも狭い。このため、例えば、同一のスクライブ領域３に沿ってダイシングブレードを１往復（または同一方向に２回）以上走査させ、スクライブ領域３の全体を複数回（例えば１／２の幅（＝ｔ１／２）ずつ２回）に分けて、金属パターン４の両側（スクライブ領域３の幅ｔ１方向の両側）を切り離すことで、金属パターン４または当該スクライブ領域３自体を含まない半導体チップ１１が得られる。

また、例えば、半導体ウエハ１として、主面（おもて面および裏面）と直交する結晶面がへき開面となる、例えば｛０００１｝面（ｃ軸に垂直な面）を主面とする炭化珪素の四層周期六方晶（４Ｈ－ＳｉＣ）ウエハを用いる。そして、この半導体ウエハ１に、ＳｉＣ結晶（半導体結晶）のへき開面に平行な１組の対辺を有する略矩形状の平面形状のチップ領域２を配置する。これによって、チップ領域２の周囲を矩形状に囲むスクライブ領域３の１組の対辺がＳｉＣ結晶のへき開面に平行となる。

このＳｉＣ結晶のへき開面に平行なスクライブ領域３、もしくは格子状のレイアウトに配置されたスクライブ領域３の交点、またはその両方に金属パターン４を配置（形成）する。これによって、ステップＳ２９の処理（半導体ウエハ１のダイシング）時に、ＳｉＣ結晶のへき開面に平行なスクライブ領域３に沿って半導体ウエハ１がへき開する。このため、スクライブ領域３のうちの金属パターン４が配置された部分（もしくはスクライブ領域３自体）と、チップ領域２と、を容易に割断して切り離すことができる。

スクライブ領域３の幅ｔ１に対して金属パターン４の幅ｔ２を狭くするほど、ステップＳ２９の処理時にスクライブ領域３のうちの金属パターン４が配置されていない部分を切断することができる。このため、切削抵抗が低い状態で短時間に半導体ウエハ１をダイシングすることができる。金属パターン４の幅ｔ２は、例えばスクライブ領域３の幅ｔ１の１／２程度であってもよい。ここまでの工程によって、半導体装置４０が完成する。

次に、実施の形態１のステップＳ１１と同様に半導体チップ１１の電気特性試験を行う（ステップＳ３０）。その後、実施の形態１のステップＳ１２と同様にモジュール組立工程（ステップＳ３１）を行うことで、半導体モジュール（不図示）が完成する。

次に、半導体モジュールの信頼性試験を行う（ステップＳ３２）。半導体チップ１１は、スクライブ領域３に金属パターン４を含まないか、またはスクライブ領域３自体を含まない。このため、実施の形態１と同様に、ステップＳ３２の信頼性試験においてＴＨＢ試験やＨＴＲＢ試験等の電圧を印加する試験を行っても、スクライブ領域３から活性領域１０側へ向かう放電による素子破壊は生じない。

以上、説明したように、実施の形態２によれば、半導体ウエハのダイシング時に、スクライブ領域に金属パターンを含まないか、またはスクライブ領域自体を含まないように半導体チップを個片化することで、実施の形態１と同様の効果を得ることができる。

（実施の形態３）
実施の形態３にかかる半導体装置として、上述した実施の形態１，２にかかる半導体装置の製造方法を適用して作製（製造）された半導体装置の構造例について説明する。このため、実施の形態３にかかる半導体装置（以下、半導体装置４０とする）を半導体チップ１１のおもて面側から見たレイアウトは図５に示されている。図８は、実施の形態３にかかる半導体装置の構造を示す断面図である。図８には、図５の切断線Ｂ－Ｂ’における断面構造例として、縦型ＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳゲートを備えたＭＯＳ型電界効果トランジスタ）を示す。

図８に示す実施の形態３にかかる半導体装置４０は、活性領域１０において半導体チップ１１のおもて面側にトレンチゲート構造（素子構造）を備えた縦型ＭＯＳＦＥＴであり、エッジ終端領域２０にフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造や、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の一般的な耐圧構造８０を備える。活性領域１０は、例えば、最外周のコンタクトホール１３ｂの外側（チップ端部側）の側壁（層間絶縁膜１３の側面）よりも内側（チップ中央側）の領域である。

中間領域３０は、活性領域１０に隣接して、活性領域１０の周囲を囲む。中間領域３０とエッジ終端領域２０との境界は、後述する半導体チップ１１の第１，３面１１ａ，１１ｃの境界である。半導体チップ１１は、炭化珪素からなるｎ⁺型出発基板７１のおもて面上にｎ^-型ドリフト領域５２およびｐ型ベース領域５４となる各エピタキシャル層７２，７３を順にエピタキシャル成長させてなる。半導体チップ１１は、ｐ型エピタキシャル層７３側の主面をおもて面とし、ｎ⁺型出発基板７１側の主面を裏面とする。ｎ⁺型出発基板７１は、ｎ⁺型ドレイン領域５１である。

ｐ型エピタキシャル層７３のエッジ終端領域２０およびスクライブ領域３の部分は除去され、半導体チップ１１のおもて面に段差７４が形成されている。半導体チップ１１のおもて面は、段差７４を境にして、チップ中央側の部分（以下、第１面とする）１１ａよりもチップ端部側の部分（以下、第２面とする）１１ｂでｎ⁺型ドレイン領域５１側に凹んでいる。半導体チップ１１のおもて面の第２面１１ｂは、段差７４の形成により露出されたｎ^-型エピタキシャル層７２の露出面である。段差７４の形成時に、ｐ型エピタキシャル層７３のとともにｎ^-型エピタキシャル層７２の表面領域が若干除去されてもよい。

半導体チップ１１のおもて面の第１面１１ａと第２面１１ｂとをつなぐ部分（以下、第３面とする：段差７４のメサエッジ）１１ｃで、活性領域１０および中間領域３０とエッジ終端領域２０とが素子分離される。半導体チップ１１のおもて面の第３面１１ｃは、ｐ型エピタキシャル層７３がテーパー状の断面形状をなすように傾斜していてもよい。活性領域１０において半導体チップ１１のおもて面側には、ｐ型ベース領域５４、ｎ⁺型ソース領域５５、ｐ⁺⁺型コンタクト領域５６、ゲートトレンチ５７、ゲート絶縁膜５８およびゲート電極５９で構成されたトレンチゲート構造のＭＯＳゲートが設けられている。

ゲートトレンチ５７は、深さ方向Ｚに半導体チップ１１のおもて面の第１面１１ａからｐ型エピタキシャル層７３を貫通してｎ^-型エピタキシャル層７２の内部で終端している。ゲートトレンチ５７は、例えば、半導体チップ１１のおもて面に平行な第１方向Ｘにストライプ状に延在して、中間領域３０に達する。ゲートトレンチ５７の内部に、ゲート絶縁膜５８を介してゲート電極５９が設けられている。ｐ型ベース領域５４は、ｐ型エピタキシャル層７３の、ｎ⁺型ソース領域５５およびｐ⁺⁺型コンタクト領域５６を除く部分であり、活性領域１０および中間領域３０の全域に設けられている。

ｐ型ベース領域５４は、活性領域１０から外側へ延在して、半導体チップ１１のおもて面の第３面１１ｃに達する。ｐ型ベース領域５４の中間領域３０に延在する部分（以下、外周ｐ型ベース領域とする）５４ａは、活性領域１０の周囲を略矩形状に囲む。ｎ⁺型ソース領域５５およびｐ⁺⁺型コンタクト領域５６は、ｐ型エピタキシャル層７３にイオン注入により形成された拡散領域である。ｎ⁺型ソース領域５５およびｐ⁺⁺型コンタクト領域５６は、半導体チップ１１のおもて面の第１面１１ａとｐ型ベース領域５４との間に、ｐ型ベース領域５４に接してそれぞれ選択的に設けられている。

ｎ⁺型ソース領域５５およびｐ⁺⁺型コンタクト領域５６は、半導体チップ１１のおもて面の第１面１１ａでソース電極６０にオーミック接触している。ｎ⁺型ソース領域５５は、ゲートトレンチ５７の側壁でゲート絶縁膜５８に接する。ゲートトレンチ５７の最も外側の側壁よりも外側に、ｎ⁺型ソース領域５５は設けられていない。ｐ⁺⁺型コンタクト領域５６は、ｎ⁺型ソース領域５５よりもゲートトレンチ５７から離れて配置されている。ｐ⁺⁺型コンタクト領域５６は、半導体チップ１１のおもて面と外周ｐ型ベース領域５４ａとの間の全域に、外周ｐ型ベース領域５４ａに接して設けられている。

以下、このｐ⁺⁺型コンタクト領域５６の、半導体チップ１１のおもて面の第１面１１ａと外周ｐ型ベース領域５４ａとの間の部分を外周ｐ⁺⁺型コンタクト領域５６ａとする。外周ｐ⁺⁺型コンタクト領域５６ａは、活性領域１０側へ延在してゲートトレンチ５７の側壁でゲート絶縁膜５８に接する。外周ｐ⁺⁺型コンタクト領域５６ａは、半導体チップ１１のおもて面の第１面１１ａでソース電極６０にオーミック接触している。外周ｐ⁺⁺型コンタクト領域５６ａは、半導体チップ１１のおもて面の第１，３面１１ａ，１１ｃでフィールド酸化膜１２に接する。

外周ｐ⁺⁺型コンタクト領域５６ａは、ＭＯＳＦＥＴ（半導体装置４０）のスイッチング等によりエッジ終端領域２０に蓄積された正孔を、ＭＯＳＦＥＴのターンオフ時に後述する外周ｐ⁺型領域６２ａおよび外周ｐ型ベース領域５４ａを介してソース電極６０へ引き抜く機能を有する。ｐ⁺⁺型コンタクト領域５６および外周ｐ⁺⁺型コンタクト領域５６ａは設けられていなくてもよい。この場合、ｐ⁺⁺型コンタクト領域５６および外周ｐ⁺⁺型コンタクト領域５６ａに代えて、それぞれｐ型ベース領域５４および外周ｐ型ベース領域５４ａが半導体チップ１１のおもて面に達する。

半導体チップ１１の内部において、ｐ型ベース領域５４とｎ⁺型ドレイン領域５１（ｎ⁺型出発基板７１）との間に、ｎ⁺型ドレイン領域５１に接してｎ^-型ドリフト領域５２が設けられている。ｎ^-型エピタキシャル層７２の、ｎ型電流拡散領域５３、ｐ⁺型領域６１，６２（外周ｐ⁺型領域６２ａを含む）、後述するＦＬＲ８１，８２（ハッチング部分）および後述するｎ⁺型チャネルストッパ領域８３を除く部分がｎ^-型ドリフト領域５２である。ｎ^-型ドリフト領域５２は、活性領域１０からチップ端部まで延在して、半導体チップ１１の端部（半導体チップ１１の側面）に露出されている。

ｐ型ベース領域５４および外周ｐ型ベース領域５４ａとｎ^-型ドリフト領域５２との間において、ゲートトレンチ５７よりもｎ⁺型ドレイン領域５１側に深い位置に、ｎ型電流拡散領域５３およびｐ⁺型領域６１，６２がそれぞれ選択的に設けられている。ｎ型電流拡散領域５３およびｐ⁺型領域６１，６２は、ｎ^-型エピタキシャル層７２にイオン注入により形成された拡散領域である。ｎ型電流拡散領域５３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。

ｎ型電流拡散領域５３は、ｐ⁺型領域６１，６２およびゲートトレンチ５７に隣接し、上面（ｎ⁺型ソース領域５５側の面）でｐ型ベース領域５４に接し、下面（ｎ⁺型ドレイン領域５１側の面）でｎ^-型ドリフト領域５２に接する。ｎ型電流拡散領域５３は設けられていなくてもよい。ｎ型電流拡散領域５３を設けない場合、ｎ型電流拡散領域５３に代えて、ｎ^-型ドリフト領域５２が互いに隣り合うｐ⁺型領域６１，６２間をｎ⁺型ソース領域５５側へ延在してｐ型ベース領域５４まで達するとともに、半導体チップ１１のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙにゲートトレンチ５７まで達する。

ｐ⁺型領域６１，６２は、ソース電極６０の電位に固定されており、ＭＯＳＦＥＴのオフ時に空乏化して（もしくはｎ型電流拡散領域５３を空乏化させて、またはその両方）、ゲート絶縁膜５８にかかる電界を緩和させる機能を有する。ｐ⁺型領域６１，６２は、第１方向Ｘに直線状に延在して、中間領域３０に達する。ｐ⁺型領域６１は、ｐ型ベース領域５４と離れて設けられ、深さ方向Ｚにゲートトレンチ５７の底面に対向する。ｐ⁺型領域６１は、ゲートトレンチ５７の底面でゲート絶縁膜５８に接してもよいし、ゲートトレンチ５７から離れていてもよい。

ｐ⁺型領域６２は、互いに隣り合うゲートトレンチ５７間に、ｐ型ベース領域５４に接し、ゲートトレンチ５７およびｐ⁺型領域６１と離れて設けられている。また、ｐ⁺型領域６２（以下、外周ｐ⁺型領域６２ａとする）は、外周ｐ型ベース領域５４ａとｎ^-型ドリフト領域５２との間に、これらの領域に接して、かつゲートトレンチ５７と離れて設けられている。外周ｐ⁺型領域６２ａは、中間領域３０の全域に設けられている。外周ｐ⁺型領域６２ａは、活性領域１０の周囲を略矩形状に囲む。外周ｐ⁺型領域６２ａには、すべてのｐ⁺型領域６１，６２の端部が連結されている。

外周ｐ⁺型領域６２ａは、中間領域３０から段差７４よりも外側に延在する。外周ｐ⁺型領域６２ａは、半導体チップ１１のおもて面の第２，３面１１ｂ．１１ｃでフィールド酸化膜１２に接してもよい。層間絶縁膜１３は、半導体チップ１１のおもて面のほぼ全面に設けられ、すべてのゲート電極５９を覆う。活性領域１０において層間絶縁膜１３には、ｎ⁺型ソース領域５５およびｐ⁺⁺型コンタクト領域５６を露出するコンタクトホール１３ａと、外周ｐ⁺⁺型コンタクト領域５６ａを露出するコンタクトホール１３ｂと、が設けられている。コンタクトホール１３ｂは、活性領域１０の周囲を略矩形状に囲む。

中間領域３０よりも外側において半導体チップ１１のおもて面は、フィールド酸化膜１２、ＨＴＯ膜（不図示）および層間絶縁膜１３を順に積層した絶縁層で覆われている。エッジ終端領域２０およびスクライブ領域３にフィールドプレート（導電性膜）や金属パターン４等の金属層は設けられておらず、中間領域３０から外側における半導体チップ１１のおもて面の全面がフィールド酸化膜１２に接する。中間領域３０におけるフィールド酸化膜１２上に、ゲートランナー１５が設けられている。ゲートランナー１５は、ゲート電極５９とゲートパッド１４とを電気的に接続する。

ゲートランナー１５は、深さ方向Ｚにフィールド酸化膜１２を介して外周ｐ⁺⁺型コンタクト領域５６ａ、外周ｐ型ベース領域５４ａおよび外周ｐ⁺型領域６２ａに対向する。ゲートランナー１５は、ゲートポリシリコン配線層１６およびゲート金属配線層１７で構成される。ゲートポリシリコン配線層１６は、半導体チップ１１と層間絶縁膜１３との間において、半導体チップ１１のおもて面上にフィールド酸化膜１２を介して設けられている。ゲートポリシリコン配線層１６は、深さ方向Ｚにゲートトレンチ５７の端部に対向し、ゲートトレンチ５７の端部においてゲート電極５９に電気的に接続されている。

ゲート金属配線層１７は、層間絶縁膜１３のコンタクトホール１３ｃを介してゲートポリシリコン配線層１６に接続され、図示省略する部分でゲートランナー１５（図５参照）に接続されている。半導体チップ１１のおもて面の第２面１１ｂとｎ^-型ドリフト領域５２との間に、ｎ^-型ドリフト領域５２に接して、耐圧構造８０を構成する複数のｐ^-型領域（ＦＬＲ）８１および複数のｐ^--型領域（ＦＬＲ）８２と、ｎ⁺型チャネルストッパ領域８３と、がそれぞれ選択的に設けられている。ＦＬＲ８１，８２およびｎ⁺型チャネルストッパ領域８３は、ｎ^-型エピタキシャル層７２にイオン注入により形成された拡散領域である。

ＦＬＲ８１，８２は、例えば空間変調型のＦＬＲ構造を構成する。空間変調型のＦＬＲ構造とは、外側へ向かうほど単位体積当たりのｐ型不純物濃度を段階的に低くした耐圧構造である。複数のＦＬＲ８１は、互いに離れて活性領域１０の周囲を同心状に囲む。外側に配置されたＦＬＲ８１ほど、幅（チップ中央側からチップ端部へ向かう方向の幅）が狭く、かつ内側に隣り合うＦＬＲ８１との間隔が広い。最も内側のＦＬＲ８２はすべてのＦＬＲ８１の周囲を囲み、互いに隣り合うすべてのＦＬＲ８１間に配置される。最も内側のＦＬＲ８１，８２は、ｐ型ベース領域５４（５４ａ）に電気的に接続されている。

複数のＦＬＲ８２は、互いに離れて活性領域１０の周囲を同心状に囲む。外側に配置されたＦＬＲ８２ほど、幅（チップ中央側からチップ端部へ向かう方向の幅）が狭く、かつ内側に互いに隣り合うＦＬＲ８２との間隔が広い。複数のＦＬＲ８２は、最も内側のＦＬＲ８２を除いて、ＦＬＲ８１よりも外側に配置される。互いに隣り合うＦＬＲ８２間には、ｎ^-型ドリフト領域５２が半導体チップ１１のおもて面の第２面１１ｂまで延在している。ｎ^-型ドリフト領域５２はすべてのＦＬＲ８１の周囲を囲み、互いに隣り合うすべてのＦＬＲ２２１間に配置される。

ｎ⁺型チャネルストッパ領域８３は、耐圧構造８０の外側に、耐圧構造８０と離れて設けられている。ｎ⁺型チャネルストッパ領域８３は、半導体チップ１１の端部に露出されている。ｎ⁺型チャネルストッパ領域８３を設けることで、ｎ⁺型チャネルストッパ領域８３を設けない場合と比べて、ＭＯＳＦＥＴのオフ時にｎ^-型ドリフト領域５２内を活性領域１０から外側へ広がる空乏層を抑制することができる。チャネルストッパ電極は設けられていない。ｎ⁺型チャネルストッパ領域８３に代えて、ｐ⁺型チャネルストッパ領域が設けられてもよい。

半導体チップ１１のおもて面の第２，３面１１ｂ，１１ｃは、上述したようにフィールド酸化膜１２、ＨＴＯ膜および層間絶縁膜１３を順に積層した絶縁層で覆われている。当該絶縁層は、半導体チップ１１のおもて面の第２面１１ｂで、耐圧構造８０（ＦＬＲ８１，８２）と、ｎ⁺型チャネルストッパ領域８３と、これらの間に挟まれたｎ^-型ドリフト領域５２と、を覆う。パッシベーション膜７は、半導体チップ１１のおもて面の最表面（すなわち層間絶縁膜１３の表面）の略全面を覆って、半導体チップ１１のおもて面を保護する表面保護膜である。

ソース電極６０は、コンタクトホール１３ａ，１３ｂの内部において半導体チップ１１にオーミック接触して、ｎ⁺型ソース領域５５、ｐ⁺⁺型コンタクト領域５６（外周ｐ⁺⁺型コンタクト領域５６ａを含む）およびｐ型ベース領域５４（外周ｐ型ベース領域５４ａを含む）に電気的に接続されている。ゲートパッド１４（図２参照）は、ソース電極６０と同じ階層にソース電極６０と離れて設けられている。ソース電極６０およびゲートパッド１４は、それぞれ異なるＡｌ合金層５で形成されている。ソース電極６０の表面は、めっき膜６が設けられている。

図示省略するが、ゲートパッド１４の表面にもめっき膜６が設けられている。各めっき膜６に、それぞれ異なる端子ピン６３やボンディングワイヤ（不図示）がはんだ接合される。端子ピン６３とは、半導体チップ１１のおもて面に対して略垂直に立てた状態でめっき膜６にはんだ接合される丸棒状（円柱状）の配線部材である。パッシベーション膜７は、ソース電極６０およびゲートパッド１４の表面のめっき膜６以外の部分を覆う。ソース電極６０の、パッシベーション膜７の開口部に露出する部分はソースパッド（電極パッド）として機能する。

パッシベーション膜６４は、めっき膜６とパッシベーション膜７との境界を覆う。半導体チップ１１のおもて面は、エッジ終端領域２０において半導体チップ１１のおもて面の第２面１１ｂにｎ^-型ドリフト領域５２等のｎ型領域が露出されていればよく、段差７４を設けずに活性領域１０からチップ端部まで連続する平坦面としてもよい。ドレイン電極６５は、半導体チップ１１の裏面（ｎ⁺型出発基板７１の裏面）全面に設けられ、半導体チップ１１の裏面にオーミック接触し、ｎ⁺型ドレイン領域５１（ｎ⁺型出発基板７１）に電気的に接続されている。

以上、説明したように、実施の形態３によれば、実施の形態１，２にかかる半導体装置の製造方法によって作製することができる。

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、炭化珪素を半導体材料とした場合を例に説明しているが、これに限らず、シリコンを半導体材料とした場合においても本発明の効果を得ることができる。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特に炭化珪素を半導体材料として用いた半導体装置に適している。

１ 半導体ウエハ
２ 半導体ウエハのチップ領域
３ 半導体ウエハのスクライブ領域
４ 金属パターン
５ Ａｌ合金層
６ めっき膜
７，６４ パッシベーション膜
８ オリエンテーションフラット
９ 半導体ウエハの無効領域
１０ 活性領域
１１ 半導体チップ
１１ａ～１１ｃ 半導体チップのおもて面（第１～３面）
１２ フィールド酸化膜
１３ 層間絶縁膜
１３ａ～１３ｃ コンタクトホール
１４ ゲートパッド
１５ ゲートランナー
１６ ゲートポリシリコン配線層
１７ ゲート金属配線層
２０ エッジ終端領域
３０ 中間領域
４０ 半導体装置
５１ ｎ⁺型ドレイン領域
５２ ｎ^-型ドリフト領域
５３ ｎ型電流拡散領域
５４ ｐ型ベース領域
５４ａ 外周ｐ型ベース領域
５５ ｎ⁺型ソース領域
５６ ｐ⁺⁺型コンタクト領域
５６ａ 外周ｐ⁺⁺型コンタクト領域
５７ ゲートトレンチ
５８ ゲート絶縁膜
５９ ゲート電極
６０ ソース電極
６１，６２ ｐ⁺型領域
６２ａ 外周ｐ⁺型領域
６３ 端子ピン
６５ ドレイン電極
７１ ｎ⁺型出発基板
７２ ｎ^-型エピタキシャル層
７３ ｐ型エピタキシャル層
７４ 半導体チップのおもて面の段差
８０ 耐圧構造
８１，８２ ＦＬＲ
８３ ｎ⁺型チャネルストッパ領域
ｔ１ スクライブ領域の幅
Ｘ 半導体チップのおもて面に平行な第１方向
Ｙ 半導体チップのおもて面に平行でかつ第１方向Ｘ直交する第２方向
Ｚ 深さ方向

Claims (8)

1. 半導体ウエハのチップ領域に所定の素子構造を形成する第１工程と、
   前記チップ領域において前記半導体ウエハのおもて面に表面電極を形成するとともに、前記チップ領域の周囲を囲むスクライブ領域において前記半導体ウエハのおもて面に所定の金属パターンを形成する第２工程と、
   前記金属パターンを用いて前記半導体ウエハの所定の検査を行う第３工程と、
   前記表面電極の上にめっき膜を形成する第４工程と、
   前記半導体ウエハを前記スクライブ領域で切断することによって、前記チップ領域を半導体チップに個片化する第５工程と、
   前記半導体チップの電気特性を評価する第６工程と、
   を含み、
   前記第３工程よりも後に、前記金属パターンを除去する除去工程をさらに含み、
   前記第５工程では、前記半導体ウエハから切断された前記半導体チップは前記金属パターンを含まないことを特徴とする半導体装置の製造方法。
2. 前記除去工程では、エッチングによって前記金属パターンを除去することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第３工程の後、前記第４工程の前に、前記除去工程を行うことを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記除去工程は、前記第５工程での前記半導体ウエハの切断時に、前記スクライブ領域の少なくとも前記金属パターンが形成された部分と、前記チップ領域と、を切り離す工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記除去工程は、前記第５工程での前記半導体ウエハの切断時に前記スクライブ領域を除去することで、前記スクライブ領域と前記チップ領域とを切り離す工程であることを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記除去工程は、同一の前記スクライブ領域に沿ってダイシングブレードを１往復または同一方向に２回走査させ、前記金属パターンの両側を切り離す工程であることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記チップ領域は、矩形状の平面形状を有し、
   前記スクライブ領域は、前記半導体ウエハの半導体結晶のへき開面に平行な少なくとも１辺を有する矩形状に前記チップ領域の周囲を囲み、
   前記金属パターンは、前記スクライブ領域の、前記半導体ウエハの半導体結晶のへき開面に平行な辺に沿って配置されることを特徴とする請求項４に記載の半導体装置の製造方法。
8. 前記半導体ウエハの半導体材料は炭化珪素であることを特徴とする請求項１～６のいずれか一つに記載の半導体装置の製造方法。

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