KR101049446B1 - 전력 반도체 소자 - Google Patents
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Abstract
전력 반도체 소자가 개시된다. 활성 영역, 내압 유지 영역 및 단부 영역을 가지는 전력 반도체 소자에서, 상기 단부 영역은, 반도체 기판에 형성된 채널 스토퍼; 상기 채널 스토퍼 상부에 단턱을 가지는 형상으로 형성되는 전계 산화막(field oxide); 및 상기 전계 산화막 상부에 배치되는 채널 스토퍼 전극을 포함하여 구성될 수 있다. 본 발명에 의하여, 제조 공정의 복잡성이 없고 소자의 전체 면적 증가 없이 안정적인 항복전압 특성을 확보할 수 있는 전력 반도체 소자가 제공될 수 있다.
반도체 소자, 전력 반도체, IGBT, MOSFET
Description
본 발명은 반도체 소자에 관한 것으로, 특히 안정적인 항복전압 특성을 확보할 수 있는 전력 반도체 소자에 관한 것이다.
IGBT(Insulated Gate Bipolar Transistor), MOSFET(Metal-Oxide Semiconductor Field Effect Transistor) 등과 같은 전력 반도체 소자는 고내압을 견딜 수 있는 능력이 요구된다.
고내압을 견딜 수 있도록 하기 위해, 반도체 소자의 에지 터미네이션(Edge Termination) 영역에 필드 리미팅 링(FLR, Field Limiting Ring)이나 필드 플레이트(FP, Field Plate) 구조가 활용되고 있다. 여기서, 전력 반도체 소자의 최외곽 영역에 형성되는 채널 스토퍼(CS, Channel Stopper)는 일반적으로 필드 리미팅 링의 형성 단계에서 함께 형성된다.
그러나 전력 반도체 소자에 높은 역전압이 인가되어 확장되는 공핍층이 채널 스토퍼에 닿게 되면 전력 반도체 소자의 절단면을 통해 누설 전류가 증가되는 문제점이 있다.
이와 같이, 공핍층이 채널 스토퍼에 닿을 때까지 확장되어 전력 반도체 소자의 절단면을 통해 누설 전류가 흐르는 문제점을 해결하기 위해, 필드 리미팅 링과 다른 전도형으로 채널 스토퍼를 형성하는 독립된 공정을 추가하거나, 공핍층이 채널 스토퍼까지 확장되지 않도록 하기 위해 최외각의 필드 리미팅 링과 채널 스토퍼간의 거리를 충분히 크게 하는 등의 해결 방안들이 제시되고 있다.
그러나, 전술한 해결 방안들은 전력 반도체 소자의 제조 공정이 복잡해지거나 동일 내압 특성을 확보하기 위해 전력 반도체 소자의 전체 면적이 증가되는 다른 문제점을 야기한다.
전술한 배경기술은 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 기술 정보로서, 반드시 본 발명의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
본 발명은 제조 공정의 복잡성이 없고 소자의 전체 면적 증가 없이 안정적인 항복전압 특성을 확보할 수 있는 전력 반도체 소자를 제공하기 위한 것이다.
또한 본 발명은 단부 영역에 형성되는 절연막의 두께를 내압 유지 영역에 형성되는 절연막의 두께보다 얇게 형성함으로써 공핍층이 단부 영역의 채널 스토퍼까지 확장되지 않도록 억제할 수 있는 전력 반도체 소자를 제공하기 위한 것이다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 활성 영역, 내압 유지 영역 및 단부 영역을 가지는 전력 반도체 소자로서, 상기 단부 영역은, 반도체 기판에 형성된 채널 스토퍼; 상기 채널 스토퍼 상부에 단턱을 가지는 형상으로 형성되는 전계 산화막(field oxide); 및 상기 전계 산화막 상부에 배치되는 채널 스토퍼 전극을 포함하는 것을 특징으로 하는 전력 반도체 소자가 제공된다.
상기 전계 산화막은 하나 이상의 바닥부와 하나 이상의 벽체부를 가지는 L자 형상, C자 형상, U자 형상, 계단 형상 중 하나 이상의 형상으로 형성될 수 있다.
상기 벽체부는 상기 채널 스토퍼의 경계보다 상대적으로 상기 내압 유지 영역에 근접하여 위치될 수 있다.
상기 전계 산화막이 두께가 상이한 두 부분으로 나뉘도록 하는 상기 벽체부는 수직 형태, 사선 형태, 기울어진 곡면 형태 중 하나 이상의 형상을 가질 수 있다.
상기 바닥부의 두께는 100 내지 1500Å 중 어느 하나의 값을 가질 수 있다.
상기 전계 산화막의 상부 및 상기 채널 스토퍼 전극의 하부에 필드 플레이트(field plate)가 배치될 수 있다.
상기 전계 산화막의 상부 및 상기 채널 스토퍼 전극의 하부에 절연막이 형성될 수 있다.
상기 채널 스토퍼 전극과 상기 반도체 기판 간에 역전압 인가시 공핍층 확장을 억제하기 위한 전위차가 형성될 수 있다.
상기 반도체 기판 및 상기 채널 스토퍼는 각각 P형 또는 N형 이온에 의해 형성될 수 있다.
상기 전력 반도체 소자는 IGBT(Insulated Gate Bipolar Transistor), MOSFET(Metal-Oxide Semiconductor Field Effect Transistor) 및 MISFET(Metal Insulator Semiconductor Field Effect Transistor) 중 하나 이상일 수 있다.
본 발명의 실시예에 따르면, 제조 공정의 복잡성이 없고 소자의 전체 면적 증가 없이 안정적인 항복전압 특성을 확보할 수 있는 효과가 있다.
또한 단부 영역에 형성되는 절연막의 두께를 내압 유지 영역에 형성되는 절연막의 두께보다 얇게 형성함으로써 공핍층이 단부 영역의 채널 스토퍼까지 확장되지 않도록 억제할 수 있는 효과도 있다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는 다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다.
도 1은 일반적인 전력 반도체 소자의 평면도이고, 도 2는 종래 기술에 따른 전력 반도체 소자의 도 1의 a-b 부분 단면도이며, 도 3은 종래 기술의 전력 반도체 소자에서 역전압 인가시 공핍층의 분포 형태를 나타낸 도면이다.
도 1 및 도 2를 참조하면, 전력 반도체 소자(100)는 평면적으로 활성 영역(active area)(110), 내압 유지 영역(120) 및 단부 영역(130)으로 구성된다. 여기서, 내압 유지 영역(120)과 단부 영역(130)은 에지 터미네이션(edge termination) 영역으로 통칭될 수도 있다.
활성 영역(110)은 게이트 패드 전극(도시되지 않음) 및 에미터 전극(210)이 형성되는 영역이다. 활성 영역(110)의 단면 구성을 살펴보면, N형 반도체 기판(220)의 상부에 P형 웰(225)이 형성되고, P형 웰(225) 내에 하나 이상의 N형 웰(230)이 형성된다. 인접된 P형 웰(225) 상부에는 게이트 산화막(235)이 형성되고, 게이트 산화막(235) 상부에는 게이트 폴리 전극(240)이 형성되며, 게이트 산화막(235) 및 게이트 폴리 전극(240)이 내부에 포함되도록 층간 절연막(245)이 형성되고, 그 상부에 액티브 셀들이 내부에 포함되도록 에미터 금속 전극(210)이 형성된다.
내압 유지 영역(120)은 내압 유지를 위해 활성 영역(110) 주위에 루프(loop) 형태의 P형 웰인 필드 리미팅 링(250)이 소정의 간격으로 배치되도록 형성되는 영역이다. 필드 리미팅 링(250)의 상부에는 전계 산화막(255)과 금속막(260)이 형성된다. 도시되지는 않았으나, 필드 리미팅 링(250)과 금속막(260)은 전계 산화막(255)을 관통하는 컨택 홀(contact hole)을 통해 상호 접속될 수 있다. 여기서, 전계 산화막(255)은 예를 들어 필드 옥사이드(field oxide)로 형성될 수 있다.
내압 유지 영역(120)은 PN 접합 영역에서 역바이어스를 인가하여 공핍층을 발생시킴으로써 전력 반도체 소자의 내압 특성을 유지한다. 필드 리미팅 링(250)의 개수나 배치 간격은 전력 반도체 소자의 내압 특성에 따라 설계된다. 필드 리미팅 링(250)의 개수를 중가시킴으로써 전력 반도체 소자의 내압 특성 향상이 가능할 수 는 있으나, 이는 전력 반도체 소자의 면적이 제한됨을 고려할 때 활성 영역(110)의 면적을 감소시키게 되는 원인이 된다. 따라서, 전력 반도체 소자의 동작 효율을 고려하여 필드 리미팅 링(250)의 개수가 결정된다.
단부 영역(130)을 살펴보면, N형 반도체 기판(220)의 상부에 채널 스토퍼(265)가 형성되고, 채널 스토퍼(265)의 상부에는 채널 스토퍼 전극(270)이 형성된다. 채널 스토퍼(265)는 예를 들어, P형 웰, N형 웰, N+형 웰 등으로 형성될 수 있으며, 단지 해당 영역이 채널 스토퍼 영역으로 구획될 뿐 N형 기판과 동일한 이온 농도에 의해 형성될 수도 있다.
채널 스토퍼 전극(270) 및 채널 스토퍼(265)는 전력 반도체 소자의 배면에 형성되는 컬렉터 금속 전극(도시되지 않음)과 등전위가 되며, 전력 반도체 소자가 차단 상태인 경우 컬렉터 금속 전극과 에미터 금속 전극(210) 간에 높은 전압이 걸리게 되어 전력 반도체 소자의 내압 유지 영역(120) 및 단부 영역(130)에서 충분한 절연 내압이 필요하게 된다.
그러나, 종래 기술의 전력 반도체 소자에서 역전압 인가시 공핍층의 분포 형태가 도시된 도 3을 참조하면, 공핍층이 전력 반도체 소자의 단부 영역(130)의 최외곽인 절단면까지 확장된 것을 확인할 수 있다. 이 경우, 공핍층이 절단면까지 확장되는 전압부터는 전력 반도체 소자의 절단면을 따른 누설전류 경로(path)가 형성되므로 누설전류 성분이 증가하게 되는 문제점이 발생된다.
따라서, 누설전류 경로의 형성을 억제하여 누설 전류 성분의 발생이나 증가를 억제하는 방안이 요구된다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자의 도 1의 a-b 부분 단면도이고, 도 5a는 도 4의 A 부분을 확대한 도면이며, 도 5b 내지 도 5d는 본 발명의 실시예들에 따른 바닥부 및 벽체부의 형상을 나타낸 도면이다. 도 6은 본 발명의 일 실시예에 따른 전력 반도체 소자에서 역전압 인가시 공핍층의 분포 형태를 나타낸 도면이고, 도 7은 종래 기술에 따른 전력 반도체 소자와 본 발명의 일 실시예에 따른 전력 반도체 소자의 표면 전계 분포를 비교한 그래프이다.
도 4를 참조하면, 본 실시예에 따른 전력 반도체 소자(400)는 평면적으로 활성 영역(active area)(110), 내압 유지 영역(120) 및 단부 영역(130)으로 구성된다. 각 영역의 구성은 앞서 도 1 및 도 2를 참조하였으므로 중복되는 설명은 생략하기로 하고, 본 발명의 특징적 사항만을 중심으로 설명하기로 한다.
도 4 및 5a에 도시된 바와 같이, 본 실시예에 따른 전력 반도체 소자(400)의 단부 영역(130)에 형성되는 전계 산화막(255)의 두께(즉, 도 5a에 도시된 바닥부(510)의 두께(t1))가 내압 유지 영역(120)에 형성되는 전계 산화막(255)의 두께(t2)보다 얇음을 알 수 있다. 여기서, 내압 유지 영역(120)에 형성되는 전계 산화막(255)의 두께(t2)와 동일한 두께의 전계 산화막(255)이 단부 영역(130)의 일부에도 형성될 수 있으며, 바닥부(510)의 두께(t1)는 예를 들어 100 내지 1500Å 중 임의의 값일 수 있다.
전력 반도체 소자(400)에 역전압 인가로 인해 확장되는 공핍층 경계면의 전위는 컬렉터 금속 전극과 등전위가 되고, 공핍층의 경계면으로부터 내부에(즉, 활 성 영역(110) 방향에) 위치할수록 그 전위는 낮아진다. 즉, 도 5a에 표시된 P1과 P2 중 공핍층 경계면에 위치된 P1에서의 전위는 컬렉터 금속 전극과 등전위일 수 있으나, 공핍층 경계면 내부에 위치된 P2에서의 전위는 컬렉터 금속 전위보다 낮은 전위를 가질 수 있다.
또한 단부 영역(130)의 채널 스토퍼 전극(270) 역시 컬렉터 금속 전극의 전위와 등전위가 된다.
따라서, 단부 영역(130)의 전계 산화막(255)의 두께(t1)가 얇다면 채널 스토퍼 전극(270)과 공핍층 내부의 전위차에 의해 상호간에 정전압이 인가된 것과 같은 효과가 발생된다. 즉, 동일한 전압이 인가될 때, 두 지점간에 걸리는 전계의 세기는 거리에 반비례하게 되므로, 단부 영역(130)의 전계 산화막(255)의 두께(t1)가 얇다면 공핍층 경계면 내부의 지점과 채널 스토퍼 전극(270)간의 전압차에 따른 전계가 형성되고, 이로 인해 바닥부(510) 하부에 전자가 많이 몰리게 되어 공핍층이 채널 스토퍼(265)쪽으로 확장되는 것을 억제할 수 있게 된다.
이를 위해, 단부 영역(130)에 형성되는 전계 산화막(255)은 그 영역의 일부 또는 전체적으로 바닥부(510)와 벽체부(515)로 형성되고, 벽체부(515)에 의해 나뉘어지는 전계 산화막(255)의 두 부분 중 내압 유지 영역(120) 측의 전계 산화막(255)의 두께가 상대적으로 두꺼운 형태, 예를 들어 도 5a 내지 도 5d와 같이 L자 형, C자형, U자형, 계단형의 단턱을 가질 수 있다. 도 5a에는 벽체부(515)가 수직인 경우가 예시되어 있으며, 도 5b에는 벽체부(515)가 사면 형태 또는 기울어진 곡면의 U자 형태인 경우가 예시되어 있으며, 도 5c에는 필드 플레이트(550)의 일부 또는 전체를 내부에 수납하는 C자 형태인 경우(필드 플레이트(550)가 내부에 수납되지 않더라도 C자 형태로 형성될 수도 있음)가 예시되어 있고, 도 5d에는 복수의 바닥부(510)와 복수의 벽체부(515)가 연속적으로 배치되는 계단형인 경우가 예시되어 있다.
여기서, 바닥부(510)는 소정의 길이로 형성되어 벽체부(515)가 채널 스토퍼(265)의 경계보다 상대적으로 내압 유지 영역(120)에 근접되어 위치된다. 바닥부(510)의 길이는 도 6 및 도 7에서 보여지는 바와 같이 공핍층의 확장이 채널 스토퍼(265)에 이르지 않도록 하는 길이로서 실험적, 통계적 방법 등으로 결정될 수 있다.
이로서, 채널 스토퍼 전극(270)과 N형 반도체 기판(220)상에 정전압이 걸리는 영역(520)이 발생되며, 해당 영역은 공핍층 확장 억제 영역(520)으로 기능하게 된다.
이하, 이에 대해 간략히 설명하면 아래와 같다. 본 실시예는 전력용 반도체 소자(400)의 안정적인 항복전압 특성을 확보하기 위해 채널 스토퍼(265)의 상부에 얇은 전계 산화막(255)이 형성되도록 하고, 전계 산화막(255) 상부에 채널 스토퍼 전극(270)을 배치한 후, 높은 역전압 인가시 채널 스토퍼 전극(270)과 전계 산화막(255) 하단의 N형 반도체 기판(220)간의 전위차에 의하여 공핍층이 채널 스토퍼(265) 영역까지 확장되지 않도록 억제하기 위한 것이다. 즉, 도 5a에 예시된 바와 같이 공핍층의 확장 경계면이 310에서 610으로 이동 제한된다.
즉, 앞서 도 2를 참조하여 설명한 종래 기술에 따른 전력 반도체 소자(100) 의 경우에도 채널 스토퍼(265) 상부에 채널 스토퍼 전극(270)이 배치되나, 하단의 전계 산화막(255)의 두께가 약 0.5um 이상으로 두껍기 때문에 역전압 인가시 채널 스토퍼 전극(270)이 전계 산화막(255) 하단의 N형 반도체 기판(220)에 미치는 전위차의 영향이 미미하므로 공핍층이 채널 스토퍼(265) 영역까지 확장됨을 효과적으로 억제하지 못함을 해소하기 위한 것이다.
이하, 본 실시예에 따른 전력 반도체 소자(400)의 제조 공정의 일 예를 간략히 설명한다. 다만, 본 실시예에 따른 전력 반도체 소자(400)의 제조 공정이 이하의 설명에 제한되지 않음은 당연하다.
N형 반도체 기판(220)의 전면 표면에 두꺼운 전계 산화막(255)을 형성한 후, 내압 유지 영역(120) 및 단부 영역(130)에 걸쳐 필드 리미팅 링(250)과 채널 스토퍼(265)를 형성하기 위한 공정을 수행한다.
이어서, 활성 영역(110)을 형성하기 위해 두꺼운 전계 산화막(255)을 제거하는 공정에서 단부 영역(130) 내의 채널 스토퍼(265)에 상응하는 위치의 전계 산화막(255)도 함께 제거한다.
이어서, 전계 산화막(255) 상부에 금속막(260) 및 채널 스토퍼 전극(270)을 형성하여 에지 터미네이션 영역을 구성한다. 이 경우, 전계 산화막(255) 상부에 게이트 산화막을 형성하고 전극으로 사용될 폴리 실리콘을 정의하는 단계가 선행될 수도 있다. 여기서, 폴리 실리콘은 게이트 전극 및/또는 에지 터미네이션 영역의 필드 플레이트(field plate)로 활용될 수 있으며, 액티브 P웰(active p-well)을 정의하는 마스크(mask)로 사용될 수도 있다. 또한, 폴리 실리콘이 채널 스토퍼(265) 형성 영역의 앞부분에 위치되도록 배치되는 경우. 채널 스토퍼(265)의 앞부분에 P웰의 형성을 방지할 수 있어 본 실시예에 따른 전력 반도체 소자(400)의 구현이 가능해질 수 있다.
이후 인터레이어(inter-layer)로 사용되는 산화막 증착 및 콘택 식각, 금속층 형성 등의 공정은 일반적인 제조 공정과 동일하게 수행될 수 있다.
이제까지 IGBT를 실시예로서 설명하였으나, 본 발명의 기술적 사상이 MOSFET, MISFET(Metal Insulator Semiconductor Field Effect Transistor) 및 기타 절연 게이트형 반도체 소자에 제한없이 적용될 수 있음은 당연하다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 일반적인 전력 반도체 소자의 평면도.
도 2는 종래 기술에 따른 전력 반도체 소자의 도 1의 a-b 부분 단면도.
도 3은 종래 기술의 전력 반도체 소자에서 역전압 인가시 공핍층의 분포 형태를 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자의 도 1의 a-b 부분 단면도.
도 5a는 도 4의 A 부분을 확대한 도면.
도 5b 내지 도 5d는 본 발명의 실시예들에 따른 바닥부 및 벽체부의 형상을 나타낸 도면.
도 6은 본 발명의 일 실시예에 따른 전력 반도체 소자에서 역전압 인가시 공핍층의 분포 형태를 나타낸 도면.
도 7은 종래 기술에 따른 전력 반도체 소자와 본 발명의 일 실시예에 따른 전력 반도체 소자의 표면 전계 분포를 비교한 그래프.
Claims (9)
- 활성 영역, 내압 유지 영역 및 단부 영역을 가지는 전력 반도체 소자로서,상기 단부 영역은,반도체 기판에 형성된 채널 스토퍼;상기 채널 스토퍼의 상부에 단턱을 가지는 형상으로 형성되는 전계 산화막(field oxide); 및상기 전계 산화막 상부에 배치되는 채널 스토퍼 전극을 포함하되,상기 전계 산화막은 하나 이상의 바닥부와 하나 이상의 벽체부를 가지는 L자 형상, C자 형상, U자 형상, 계단 형상 중 하나 이상의 형상으로 형성되고,상기 벽체부는 수직적으로 상기 채널 스토퍼의 경계 외부에 위치되는 것을 특징으로 하는 전력 반도체 소자.
- 삭제
- 삭제
- 제1항에 있어서,상기 전계 산화막이 두께가 상이한 두 부분으로 나뉘도록 하는 상기 벽체부는 수직 형태, 사선 형태, 기울어진 곡면 형태 중 하나 이상의 형상을 가지는 것을 특징으로 하는 전력 반도체 소자.
- 제1항에 있어서,상기 바닥부의 두께는 100 내지 1500Å 중 어느 하나의 값을 가지는 것을 특징으로 하는 전력 반도체 소자.
- 제1항에 있어서,상기 전계 산화막의 상부 및 상기 채널 스토퍼 전극의 하부에 필드 플레이트(field plate)가 배치되는 것을 특징으로 하는 전력 반도체 소자.
- 제1항에 있어서,상기 전계 산화막의 상부 및 상기 채널 스토퍼 전극의 하부에 절연막이 형 성되는 것을 특징으로 하는 전력 반도체 소자.
- 제1항에 있어서,상기 반도체 기판 및 상기 채널 스토퍼는 각각 P형 또는 N형 이온에 의해 형성되는 것을 특징으로 하는 전력 반도체 소자.
- 제1항에 있어서,상기 전력 반도체 소자는 IGBT(Insulated Gate Bipolar Transistor), MOSFET(Metal-Oxide Semiconductor Field Effect Transistor) 및 MISFET(Metal Insulator Semiconductor Field Effect Transistor) 중 하나 이상인 것을 특징으로 하는 전력 반도체 소자.
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