KR100297703B1 - 반절연폴리실리콘(sipos)을이용한전력반도체장치및그제조방법 - Google Patents
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Abstract
고내압 특성 및 생산성이 향상된 전력 반도체장치 및 그 제조방법에 대해 개시되어 있다. 이 전력 반도체장치는, 반도체기판에 형성된 제1 도전형의 콜렉터영역과, 콜렉터영역 내에 형성된 제2 도전형의 베이스영역과, 베이스영역 내에 형성된 제1 도전형의 에미터영역과, 베이스영역과 소정 거리 이격된 채널스톱 영역과, 반도체기판 상에 순차적으로 적층되어 있으며, 에미터영역, 베이스영역 및 채널스톱 영역을 각각 노출시키도록 패터닝된 절연막, 반절연 폴리실리콘(SIPOS)막 및 질화막, 및 베이스영역, 에미터영역 및 채널스톱 영역과 각각 접속된 베이스전극, 에미터전극 및 등전위전극을 구비한다.
Description
본 발명은 전력 반도체 장치 및 그 제조방법에 관한 것으로, 특히 반절연성의 폴리실리콘(Semi-Insulating Polycrystalline Silicon)을 이용하여 고내압 구조를 실현한 전력 반도체장치 및 그 제조방법에 관한 것이다.
최근 응용 기기의 대형화·대용량화 추세에 따라, 높은 브레이크다운 전압(breakdown voltage), 높은 전류(high current) 및 고속 스위칭 특성을 갖는전력용 반도체 장치의 필요성이 대두되고 있다.
전력 반도체 장치는 특히, 매우 큰 전류를 흐르게 하면서도 도통상태에서의 전력손실을 적게 하기 위하여 낮은 포화전압(saturation voltage)이 요구된다. 또한, 오프(off) 상태 또는 스위치가 오프되는 순간에 전력용 반도체 장치의 양단에 인가되는 역방향 고전압에 견딜 수 있는 특성, 즉 높은 브레이크다운 전압 특성이 기본적으로 요구된다. 전력 반도체 장치의 이러한 고내압 특성은 응용처에 따라 수 십 볼트(Volts)에서 수 천 볼트까지 다양하게 요구되고 있다.
한편, 반도체 장치의 브레이크다운 전압은 PN 접합에 형성되는 공핍영역에 의해 결정되는데, 이는 PN 접합에 인가된 전압의 대부분이 공핍영역에 인가되기 때문이다. 이 브레이크다운 전압은 공핍영역의 곡률(curvature)의 영향을 받는 것으로 알려져 있다. 즉, 플래너(planar) 접합에 있어서, 평평한 부분보다 곡률을 갖는 부분에 전계가 집중되는 전계 밀집(electric field crowding) 효과로 인해, 접합부의 평평한 부분보다 곡률이 있는 에지부에 전계가 집중되게 된다. 따라서, 에지부에서 에벌런치 브레이크다운이 쉽게 발생되고, 전체 공핍영역의 브레이크다운 전압이 감소된다.
따라서, 접합부의 에지부에 전계가 집중되는 현상을 방지하기 위한 여러 가지 기술들이 제안되고 있다. 그중 플래너 접합의 에지부와 인접하는 필드영역(field region)의 기판 상에 필드 플레이트(Field Plate; FP)를 형성하는 방법과, 필드영역의 기판 내에 접합부와 동일 도전형의 불순물층인 필드 리미팅 링(Field Limiting Ring; FLR)을 형성하는 방법 및 양자를 복합하여 사용하는 방법등이 있다.
이러한 기술들과 함께 1970년대 초에 문헌상에 소개되고 있는 방법으로서, 플래너 접합이 형성된 기판 상에 반절연성 폴리실리콘막(Semi-Insulating Polycrystalline Silicon; 이하 "SIPOS"라 칭함)을 형성하는 방법이 꾸준히 연구개발되고 있다. SIPOS막을 이용하여 고내압 반도체 장치를 제조하는 기술은 다른 기술에 비해 칩면적을 10 ∼ 20％ 정도 줄일 수 있는 이점이 있으며, 안정된 브레이크다운 전압을 얻을 수 있는 장점이 있다.
도 1은 종래에 발표된 SIPOS를 이용한 고내압 트랜지스터의 구조를 나타내는 단면도로서, T. Matsushita 등이 1976년에 "IEEE Transactions on Electron Device, Vol. ED23, No.8"에 발표한 바 있다.
도 1을 참조하면, 제1 도전형의 콜렉터영역(2)을 바닥층으로하여 제2 도전형의 베이스영역(4)이 형성되어 있고, 상기 베이스영역(4) 내에는 제1 도전형의 에미터영역(6)이 형성되어 있다. 상기 베이스영역(4)의 에지로부터 소정거리 떨어진 곳에는 상기 콜렉터영역(2)-베이스영역(4) 접합부의 에지부분에 전계가 집중되는 것을 방지하기 위한 필드 리미팅 링(8)이 형성되어 있으며, 상기 필드 리미팅 링(8)과 소정 거리 떨어진 필드영역에는 소자분리를 위한 제1 도전형의 채널스톱(channel stop) 영역(10)이 형성되어 있다.
상기 반도체기판 위에는, 상기 필드 리미팅 링(8)과 병행하여 접합부의 에지에 전계가 집중되는 것을 방지하기 위한 SIPOS막(12)과 산화막(14)이 순차적으로 적층되어 있고, 베이스전극(16), 에미터전극(18) 및 등전위전극(20)이 각각 형성되어 있으며, 상기 콜렉터영역(2)의 이면에는 콜렉터전극(22)이 형성되어 있다.
이와 같은 구조는 1991년에 T. Stockmeler 등이 제3회 전력 반도체 국제 심포지움(International Symposium on Power Semiconductor Device and ICs, 1991)에서, 필드 리미팅 링 대신에 접합 종단부 확장기술을 사용하고 산화막 대신에 질화막을 사용한 전력 다이오드 구조로 응용 발전되었다.
그러나, 이러한 구조는 반도체기판 위에 바로 SIPOS막(12)이 증착되어 있기 때문에 역방향 누설전류가 매우 크다는 단점을 가지고 있어서 실제 응용상에는 문제가 따른다.
도 2는 종래의 SIPOS를 이용한 전력 반도체 장치의 다른 구조를 나타내는 단면도로서, 1991년에 D. Jaume 등이 "IEEE Transactions on Electron Device, Vol. ED38, No.7"에서 제안한 것이다. 도 1과 동일한 도면부호는 동일한 부분을 나타내므로 설명은 생략한다.
도 2를 참조하면, 반도체기판 위에 먼저 열적 산화에 의해 성장된 산화막(24)이 있고, 그 위에 SIPOS막(26, 28)이 이중으로 적층되어 있다. 상기 산화막(24) 위의 제1 SIPOS막(26)은 산소농도가 12％ 정도이고 제2 SIPOS막(28)은 산소농도가 25 ∼ 30％ 정도로서, 이렇게 하면 표면 보호막 효과를 가지면서 동시에 산화막이나 질화막을 사용했을 때보다 더욱 큰 필드 플레이트 효과를 유지할 수 있다고 한다.
그러나, 인-시츄(In-Situ) 방식으로 SIPOS를 이중으로 적층할 때 막의 두께 또는 산소의 농도 등을 정확히 제어하는 것이 어렵기 때문에, 원하는 수준의 제1SIPOS와 제2 SIPOS가 실제로 적층되었는지의 여부를 공정 진행중에 판별할 수 없으므로 공정 관리상의 어려움이 예상된다. 또한, SIPOS막은 특히 습기에 약하기 때문에 고내압 특성에 대한 산포가 큰 단점이 있다. 또한, 상기 SIPOS막 하부에 적층된 산화막(24)은 통상적으로, 에미터영역 상부의 산화막의 두께가 5,000Å ∼ 10,000Å, 베이스영역 상부의 산화막은 10,000Å ∼ 20,000Å, 필드영역의 산화막의 두께는 15,000Å ∼ 30,000Å 정도이다. 따라서, SIPOS막을 형성한 후 콘택홀을 형성하기 위한 식각공정에서 상기 산화막을 건식식각할 때, 비용이 많이 들고 건식식각 설비의 생산성이 떨어지게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 상기한 종래 기술의 문제점을 극복하여 향상된 특성을 갖는 전력 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기한 전력 반도체 장치를 제조하기 위한 적합한 방법을 제공하는 것이다.
도 1은 종래의 필드 리미팅 링과 SIPOS를 병용한 고내압 트랜지스터의 구조를 나타내는 단면도이다.
도 2는 종래의 SIPOS를 이용한 고내압 트랜지스터의 다른 구조를 나타내는 단면도이다.
도 3은 본 발명의 제1 실시예에 의한 SIPOS를 이용한 전력 반도체 장치의 단면도이다.
도 4 내지 도 7은 본 발명의 제1 실시예에 의한 전력 반도체 장치의 바람직한 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.
도 8은 본 발명의 제2 실시예에 의한 SIPOS를 이용한 전력 반도체 장치의 단면도이다.
도 9는 본 발명의 제3 실시예에 의한 SIPOS를 이용한 전력 반도체 장치의 단면도이다.
도 10 내지 도 13은 본 발명의 제3 실시예에 의한 전력 반도체 장치의 바람직한 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.
도 14는 본 발명의 제4 실시예에 의한 SIPOS를 이용한 전력 반도체 장치의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
2, 32, 82....콜렉터영역 4, 34, 86....베이스영역
6, 38, 88....에미터영역 8.....필드 리미팅 링
10, 40, 90....채널스톱 영역 12,26,28,42,70,92,120....SIPOS막
24, 36, 36a, 36b, 36c, 36d, 68, 84, 84a, 84b, 84c, 118....절연막
16, 46, 98...베이스전극 18, 48, 100...에미터전극
20, 50, 102...등전위전극 22, 52, 104....콜렉터전극
14, 44, 72, 94, 122...보호막 62, 112....캐소드영역
64, 114.......애노드영역 74, 124......애노드전극
78, 128.......캐소드전극
상기 과제를 이루기 위하여 본 발명에 의한 전력 반도체 장치는, 반도체기판에 형성된 제1 도전형의 콜렉터영역과, 상기 콜렉터영역 내에 형성된 제2 도전형의 베이스영역과, 상기 베이스영역 내에 형성된 제1 도전형의 에미터영역과, 상기 베이스영역과 소정 거리 이격되어 콜렉터 영역에 형성된 채널스톱 영역과, 상기 반도체기판 상에 순차적으로 적층되어 있으며, 상기 에미터영역의 일부, 베이스영역의 일부 및 채널스톱 영역의 일부를 각각 노출시키도록 패터닝된 절연막, 반절연 폴리실리콘(SIPOS)막 및 질화막, 및 상기 베이스영역, 에미터영역 및 채널스톱 영역과 각각 접속된 베이스전극, 에미터전극 및 등전위전극을 구비하는 것을 특징으로 한다.
이 때, 상기 에미터영역 위의 절연막의 두께는 500Å ∼ 5,000Å이고, 상기 베이스영역 위에만 위치하는 절연막의 두께는 1,000Å ∼ 10,000Å이고, 상기 베이스영역과 채널스톱 영역 사이의 필드영역에 형성된 절연막의 두께는 3,500Å ∼ 20,000Å인 것이 바람직하다.
그리고, 질화막은 저압 화학 기상 증착(LP-CVD) 방법으로 증착된 것으로, 그 두께는 500Å ∼ 5,000Å정도이다. 그리고, 베이스전극은 필드영역 방향으로 소정 거리 확장되어 있으며, 상기 질화막 및 반절연 폴리실리콘막의 측벽은 수직하고, 상기 절연막의 측벽은 등방성 식각되어 기울기를 갖는 것이 바람직하다.
상기 과제를 이루기 위하여 본 발명에 의한 다른 전력 반도체장치는, 반도체기판에 형성된 제1 도전형의 캐소드영역과, 상기 캐소드영역 내에 형성된 제2 도전형의 애노드영역과, 상기 캐소드영역 내에, 상기 애노드영역과 소정 거리 이격되도록 형성된 채널스톱 영역과, 상기 반도체기판 상에 순차적으로 적층되어 있으며, 상기 애노드영역 및 채널스톱영역의 일부를 노출시키도록 패터닝된 절연막, 반절연 폴리실리콘(SIPOS)막 및 질화막, 및 상기 애노드영역 및 채널스톱 영역과 각각 접속된 애노드전극 및 등전위전극을 구비하는 것을 특징으로 한다.
상기 채널스톱 영역 위의 절연막의 두께는 500Å ∼ 5,000Å이고, 애노드영역 위의 절연막의 두께는 1,000Å ∼ 10,000Å이고, 애노드영역과 채널스톱 영역사이의 필드영역에 형성된 절연막의 두께는 3,500Å ∼ 20,000Å 정도이다.
그리고, 상기 질화막은 저압 화학 기상 증착(LP-CVD) 방법으로 증착된 것으로, 그 두께는 500Å ∼ 5,000Å 정도이다.
상기 다른 과제를 이루기 위하여 본 발명에 의한 전력 반도체장치의 제조방법은, 반도체기판에 제1 도전형의 콜렉터영역을 형성하는 단계와, 상기 콜렉터영역이 형성된 반도체기판 상에, 베이스영역이 형성될 영역의 반도체기판을 노출시키는 제 1 절연막을 형성하는 단계와, 상기 콜렉터영역 내에 제2 도전형의 베이스영역을 형성함과 동시에 결과물의 전면에 제 2 절연막을 형성하는 단계와, 상기 에미터영역 및 채널스톱 영역이 형성될 영역의 반도체기판을 노출시키는 단계와, 상기 반도체기판에 불순물을 주입하여 제1 도전형의 에미터영역 및 채널스톱 영역을 형성함과 동시에, 상기 반도체기판의 전면에 제 3 절연막을 형성하는 단계와, 상기 제 1 절연막 내지 제 3 절연막으로 이루어진 전체 절연막을 소정 두께 식각하는 단계와, 결과물의 전면에, 반절연 폴리실리콘(SIPOS)막과 질화막을 형성한 후, 상기 베이스영역의 일부, 에미터영역의 일부 및 채널스톱 영역의 일부를 노출시키는 단계, 및 상기 베이스영역, 에미터영역 및 채널스톱 영역과 각각 접속된 베이스전극, 에미터전극 및 등전위전극을 형성하는 단계를 구비하는 것을 특징으로 한다.
상기 절연막을 소정 두께 식각하는 단계에서, 상기 에미터영역 위의 절연막의 두께가 500Å ∼ 5,000Å, 상기 베이스영역 위의 절연막의 두께가 1,000Å ∼ 10,000Å, 상기 베이스영역과 채널스톱 영역 사이의 필드영역의 절연막의 두께가 3,500Å ∼ 20,000Å가 되도록 습식식각하는 것이 바람직하다.
그리고, 상기 반절연 폴리실리콘(SIPOS)막과 상기 질화막은 저압 화학 기상 증착(LP-CVD) 방법으로 형성하며, 상기 질화막은 500Å ∼ 5,000Å의 두께로 형성하는 것이 바람직하다.
그리고, 상기 베이스영역, 에미터영역 및 채널스톱 영역의 일부를 노출시키는 단계에서는 상기 질화막, 반절연 폴리실리콘(SIPOS)막 및 절연막을 차례로 건식식각한다.
상기 다른 과제를 이루기 위하여 본 발명에 의한 전력 반도체장치의 다른 제조방법은, 반도체기판에 제1 도전형의 콜렉터영역을 형성하는 단계와, 상기 콜렉터영역이 형성된 반도체기판 상에, 베이스영역이 형성될 영역의 반도체기판을 노출시키는 제 1 절연막을 형성하는 단계와, 상기 콜렉터영역 내에 제2 도전형의 베이스영역을 형성함과 동시에 결과물의 전면에 제 2 절연막을 형성하는 단계와, 상기 에미터영역 및 채널스톱 영역이 형성될 영역의 반도체기판을 노출시키는 단계와, 상기 반도체기판에 불순물을 주입하여 제1 도전형의 에미터영역 및 채널스톱 영역을 형성함과 동시에, 상기 반도체기판의 전면에 제 3 절연막을 형성하는 단계와, 제 1 내지 제 3 절연막으로 이루어진 전체 절연막이 형성된 결과물의 전면에, 반절연 폴리실리콘(SIPOS)막과 질화막을 형성한 후, 상기 베이스영역, 에미터영역 및 채널스톱 영역의 상기 질화막과 반절연 폴리실리콘(SIPOS)막을 식각하는 단계와, 결과물 상에, 상기 베이스영역, 에미터영역 및 채널스톱 영역의 절연막을 노출시키는 마스크를 형성하는 단계와, 상기 마스크를 사용하여 상기 절연막을 습식 식각하는 단계, 및 상기 베이스영역, 에미터영역 및 채널스톱 영역과 각각 접속된 베이스전극, 에미터전극 및 등전위전극을 형성하는 단계를 구비하는 것을 특징으로 한다.
상기 질화막과 반절연 폴리실리콘(SIPOS)막을 식각하는 단계에서는 건식식각을 사용한다.
상기 반절연 폴리실리콘(SIPOS)막과 상기 질화막은 저압 화학 기상 증착(LP-CVD) 방법으로 형성하고, 상기 질화막은 500Å ∼ 5,000Å의 두께로 형성하는 것이 바람직하다.
그리고, 상기 절연막을 노출시키는 마스크는 상기 질화막이 오픈(open)된 개구부의 크기보다 2㎛ ∼ 5㎛ 작은 개구부를 갖도록 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예들을 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
도 3은 본 발명의 제1 실시예에 의한 전력 반도체 장치를 도시한 단면도로서, 고내압 트랜지스터를 나타낸다.
도 3을 참조하면, 본 발명의 제1 실시예에 의한 전력 반도체장치는, 반도체기판에 형성된 제1 도전형, 예컨대 N형의 콜렉터영역(32)과, 상기 콜렉터영역 내에 형성된 제2 도전형, 예컨대 P형의 베이스영역(34)과, 상기 베이스영역 내에 형성된 제1 도전형, 예컨대 N형의 에미터영역(38)과, 상기 베이스영역(34)과 소정 거리 이격되어 있으며, 인접한 소자간 분리를 위한 채널스톱 영역(40)을 포함하여 구성되어 있다.
그리고, 상기 반도체기판 상에는 상기 에미터영역(38), 베이스영역(34) 및 채널스톱 영역(40)을 각각 노출시키도록 패터닝된 절연막(36d), SIPOS막(42) 및 질화막(44)이 순차적으로 적층되어 있고, 상기 베이스영역(34), 에미터영역(38) 및 채널스톱 영역(40)과 각각 접속된 베이스전극(46), 에미터전극(48) 및 등전위전극(50)이 형성되어 있다.
상기 절연막(36d)중, 상기 에미터영역(38) 위의 절연막의 두께는 500Å ∼ 5,000Å이고, 상기 베이스영역(34) 위의 절연막의 두께는 1,000Å ∼ 10,000Å이고, 상기 베이스영역(34)과 채널스톱 영역(40) 사이의 필드영역에 형성된 절연막의 두께는 3,500Å ∼ 20,000Å 정도이다.
그리고, 상기 SIPOS막(42)과 질화막(44)은 저압 화학 기상 증착(LP-CVD) 방법으로 증착된 막으로서, 상기 질화막(44)의 두께는 500Å ∼ 5,000Å 정도로 종래의 5,000Å ∼ 10,000Å에 비해 매우 얇다. 따라서, 도 2에 도시된 이중 SIPOS막을 사용하는 종래의 구조에 비해 표면 보호 효과가 높은 것은 물론, 그 위에 형성되는 금속 필드 플레이트의 효과를 감소시키지 않을 수 있으며, SIPOS(42)를 통하여 충분한 저항성 필드 플레이트의 효과를 볼 수 있게 한다.
상기 베이스전극(46)은 상기 필드영역 방향으로 소정 거리 확장되어 상기 베이스-콜렉터 접합의 에지부에 전계가 집중되는 것을 방지하는 필드 플레이트로 작용한다.
도 4 내지 도 7은 본 발명의 제1 실시예에 의한 전력 반도체 장치의 바람직한 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들로서, 고내압 트랜지스터의 제조방법을 나타낸다.
도 4를 참조하면, 제1 도전형, 예컨대 N형의 불순물이 도우프된 콜렉터영역(32)이 형성된 반도체기판 상에, 예컨대 열산화 방법을 이용하여 산화막을 형성한 후 통상의 사진식각 공정을 적용하여 상기 산화막을 패터닝함으로써, 베이스영역이 형성될 영역의 반도체기판을 노출시킨다.
상기 콜렉터영역(32)의 하부에 상기 콜렉터영역(저농도 콜렉터영역)보다 불순물이 고농도로 도우프된 콜렉터영역(고농도 콜렉터영역, 도시되지 않음)을 형성할 수도 있는데, 상기 고농도 콜렉터영역(도시되지 않음) 및 저농도 콜렉터영역(32)은 잘 알려진 바와 같이, 확산 또는 에피택셜(epitaxial) 방법을 사용하여 형성할 수 있다. 확산방법을 이용할 경우, 예컨대 인(P; Phosphorus)과 같은 N형의 불순물이 저농도로 도우프된 반도체기판의 이면에 N형의 불순물을 고농도로 침적한 후 열처리를 실시하여 불순물이온이 확산되도록 함으로써 형성할 수 있다. 에피택셜 방법을 이용할 경우에는, N형의 불순물이 고농도로 도우프된 반도체기판 상에 저농도의 에피택셜층을 성장시킴으로써 형성할 수 있다.
다음에, 상기 산화막을 마스크로 사용하여 노출된 반도체기판에, 예컨대 보론(B; Boron)과 같은 P형의 불순물을 이온주입 등의 방법을 사용하여 고농도로 이온 주입한다. 다음에, 결과물을 1,200℃ ∼ 1,300℃ 정도의 온도에서 열처리하여 주입된 이온들을 확산시켜 베이스영역(34)을 형성한다. 이 열처리 공정에 의해 반도체기판 상에는 열산화막이 성장되어, 베이스영역을 형성할 때 마스크로 사용된 산화막(36)의 두께가 두꺼워진다.
도 5를 참조하면, 사진식각 공정으로 상기 산화막을 패터닝하여 에미터영역 및 채널스톱 영역이 형성될 영역의 반도체기판을 노출시킨다. 다음에, 상기 산화막을 마스크로 사용하여 상기 반도체기판 내에, 예컨대 인(P)과 같은 N형의 불순물을 고농도로 침적한 후 1,000℃ ∼ 1,200℃ 정도의 온도에서 열처리함으로써 에미터영역(38) 및 채널스톱 영역(40)을 형성한다.
이 때, 상기 열처리 공정에 의해 반도체기판 상에는 열산화막이 재차 성장되어, 도시된 바와 같이 필드영역, 베이스영역 및 에미터영역 상부의 산화막의 두께가 서로 다르게 형성되며, 이 산화막에는 베이스영역(34)과 에미터영역(38)을 형성하기 위하여 주입된 다량의 불순물들이 존재한다. 통상적으로, 에미터영역 상부의 산화막(36a)의 두께가 5,000Å ∼ 10,000Å, 베이스영역 상부의 산화막(36b)의 두께는 10,000Å ∼ 20,000Å, 필드영역의 산화막(36c)의 두께는 15,000Å ∼ 30,000Å 정도가 된다. 이러한 산화막 두께는 후속되는 콘택형성을 위한 건식식각 공정에서 긴 시간이 필요하여 작업의 생산성이 떨어지게 된다. 한편, 베이스영역 및 에미터영역을 형성하기 위하여 불순물을 주입할 때, 상기 산화막에도 일부 주입되는데, 이 불순물 이온들은 주로 산화막의 표면아래에 위치하고 있다. 이러한 불순물들은고내압 소자의 브레이크 다운 전압 파형의 불안정성을 유발하는 요인으로 작용하게 된다. 따라서, 본 발명에서는 이러한 문제점들을 해소하기 위하여 다음 도 6의 공정을 진행한다.
도 6을 참조하면, 상기 산화막의 전면을 일정 시간동안 습식식각하여 에미터영역의 산화막의 두께가 500Å ∼ 5,000Å, 베이스영역의 산화막의 두께가 1,000Å ∼ 10,000Å, 필드영역의 산화막의 두께가 3,500Å ∼ 20,000Å 정도가 각각 되도록 한다. 이렇게 하면, 베이스영역과 에미터영역을 형성할 때 산화막 속에 주입되었던 불순물을 완전히 제거할 수 있으며, 결과적으로 브레이크다운 전압의 안정성을 크게 향상시킬 수 있을 뿐만 아니라, 후속 공정에서 산화막을 건식식각하는 데 걸리는 시간을 줄일 수 있으므로 생산성을 크게 향상시킬 수 있다.
다음에, 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LP-CVD) 방법을 사용하여 습식식각된 산화막(36d)의 전면에 SIPOS막(42)과 질화막(44)을 차례로 증착한다. 이 때, 상기 SIPOS막(42)은 5,000Å 정도의 두께로 증착하고, 상기 질화막(44)은 500Å ∼ 5,000Å 정도의 두께로 증착한다. 통상적으로, 상기 SIPOS막 위에 형성하는 보호막으로는 PSG(Phospho-Silicate Glass) 막, 질화막 또는 산화막을 사용하며, 그 두께는 5,000Å ∼ 10,000Å 정도로 형성하였다. 그러나, 본 발명에서는 막질이 치밀하게 증착되는 LP-CVD 방법을 이용하여 질화막을 증착하되, 그 두께를 500Å ∼ 5,000Å 정도로 얇게 형성한다. 이렇게 보호막으로 작용하는 질화막(44)을 얇게 형성하면, 그 위에 형성되는 금속 필드 플레이트의 효과를 감소시키지 않을 수 있으며, SIPOS(42)를 통하여 충분한 저항성 필드 플레이트의 효과를 볼 수 있게 한다.
도 7을 참조하면, 통상의 사진식각 공정을 적용하여 상기 질화막(44), SIPOS막(42), 그리고 산화막(36d)을 차례로 건식식각하여 베이스영역(34), 에미터영역(38) 및 채널스톱 영역(40)을 노출시키는 콘택홀을 형성한다. 다음에, 콘택홀이 형성된 결과물의 전면에 금속막, 예를 들어 알루미늄(Al) 막을 증착한 후 이를 패터닝함으로써, 상기 영역들과 각각 접속되는 베이스전극(46), 에미터전극(48) 및 등전위전극(50)을 형성한다. 상기 베이스전극(46)은, 베이스-콜렉터 접합의 가장자리에 집중되는 전계를 감소시키기 위하여, 도시된 바와 같이 필드영역으로 확장되도록 형성한다.
이어서, 상기 콜렉터영역(32)의 이면에 금(Au)과 같은 금속막을 증착하여 콜렉터전극(52)을 형성하면 고내압 트랜지스터가 완성된다.
도 8은 본 발명의 제2 실시예에 의한 전력 반도체 장치의 단면도로서, 제1 실시예의 방법을 고내압 다이오드에 적용한 것을 나타낸다.
도면부호 "62"는 캐소드영역을, "64"는 애노드영역을, "66"은 채널스톱 영역을, "68"은 절연막을, "70"은 애노드영역의 에지부에 전계가 집중되는 것을 방지하기 위하여 제공된 SIPOS막을, "72"는 보호막을, "74"는 상기 애노드영역과 접속된 애노드전극을, "76"은 상기 채널스톱 영역과 접속된 등전위전극을, 그리고 "78"은 캐소드전극을 각각 나타낸다.
도 3에 도시된 고내압 트랜지스터의 경우와 마찬가지로, SIPOS막(70) 에 의해 애노드영역(64)의 에지부에 전계가 집중되는 것을 방지할 수 있다. 상기보호막(72)은 LP-CVD 방식으로 증착된 질화막으로 이루어져 있으며, 그 두께는 제1 실시예와 마찬가지로 500Å ∼ 5,000Å 정도의 얇은 두께로서, 그 위에 형성되는 금속 필드 플레이트의 효과를 감소시키지 않으면서 SIPOS(70)를 통하여 충분한 저항성 필드 플레이트의 효과를 볼 수 있게 한다.
그리고, 상기 절연막(68)은 열산화막으로 이루어져 있으며, 그 두께는 채널스톱 영역 위의 산화막이 500Å ∼ 5,000Å, 애노드영역 위의 산화막이 1,000Å ∼ 10,000Å, 그리고 필드영역의 산화막이 3,500Å ∼ 20,000Å 정도인 것이 바람직하다. 제1 실시예의 경우와 마찬가지로, 상기 채널스톱 영역(66)을 형성한 후 SIPOS막(70)을 증착하기 전에 산화막(68)의 전면을 습식식각한다.
본 발명의 제1 및 제2 실시예에 의한 전력 반도체 장치와 그 제조방법에 의하면, SIPOS막 위에 500Å ∼ 5,000Å 정도의 얇은 질화막을 형성함으로써 외부오염 등으로부터 소자를 보호하는 표면 보호효과는 물론, 금속 필드 플레이트의 효과를 감소시키지 않으면서 SIPOS를 통하여 충분한 저항성 필드 플레이트의 효과를 볼 수 있게 한다. 또한, SIPOS를 증착하기 전에 산화막을 전면 식각하여 산화막의 두께를 낮추어줌으로써 콘택을 형성하기 위한 SIPOS와 산화막에 대한 건식식각공정시 식각시간을 대폭 줄일 수 있으므로 생산성을 향상시킬 수 있다.
도 9는 본 발명의 제3 실시예에 의한 전력 반도체 장치를 도시한 단면도로서, 고내압 트랜지스터를 나타낸다. 도 3에 도시된 제1 실시예의 구조와 동일한 부분에 대해서는 설명을 생략하기로 한다.
도 9를 참조하면, 베이스영역, 에미터영역 및 채널스톱 영역을 노출시키는콘택홀(도시되지 않음)의 측벽이 도 3의 구조에 비해 기울기를 갖도록 형성되어 있다. 즉, 질화막(94)과 SIPOS막(92)은 이방성으로 식각되어 있으며, 절연막(84)은 등방성으로 식각되어 있음을 알 수 있다.
도 10 내지 도 13은 본 발명의 제3 실시예에 의한 전력 반도체 장치의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.
도 10을 참조하면, 도 4 및 도 5에 도시된 본 발명의 제1 실시예의 방법에 따라 콜렉터영역(82)이 형성된 반도체기판 상에 산화막(90)을 형성하고, 이를 마스크로 사용하여 이온주입 및 열확산 공정을 실시하여 상기 반도체기판에 베이스영역(86), 에미터영역(88) 및 채널스톱 영역(90)을 형성한다.
이 때, 상기 반도체기판 상에 형성된 산화막의 두께는, 통상적으로 에미터영역 상부의 산화막(86a)이 5,000Å ∼ 10,000Å, 베이스영역 상부의 산화막(86b)의 두께는 10,000Å ∼ 20,000Å, 필드영역의 산화막(86c)의 두께는 15,000Å ∼ 30,000Å 정도로 형성한다.
도 11을 참조하면, 저압 화학 기상 증착(LP-CVD) 방법을 사용하여 상기 산화막의 전면에 SIPOS막(92)과 질화막(94)을 차례로 증착한다. 이 때, 상기 SIPOS막(92)은 5,000Å 정도의 두께로 증착하고, 상기 질화막(94)은 500Å ∼ 5,000Å 정도로 얇게 증착한다. 통상적으로, 보호막으로는 PSG(Phospho-Silicate Glass) 막, 질화막 또는 산화막을 사용하며, 그 두께는 5,000Å ∼ 10,000Å 정도로 형성한다. 그러나, 본 발명에서는 막질이 치밀하게 증착되는 LP-CVD 방법을 이용하여 질화막을 증착하되 그 두께를 500Å ∼ 5,000Å 정도로 얇게 형성한다. 이렇게 보호막으로 작용하는 질화막(94)을 얇게 형성하면, 그 위에 형성되는 금속 필드 플레이트의 효과를 감소시키지 않을 수 있으며, SIPOS(92)를 통하여 충분한 저항성 필드 플레이트의 효과를 볼 수 있게 한다.
다음에, 사진식각 공정을 적용하여 상기 질화막(94)과 SIPOS막(92)을 차례로 이방성식각하여 베이스영역(86), 에미터영역(88) 및 채널스톱 영역(90) 상부의 산화막(84)이 노출되도록 한다.
도 12를 참조하면, 산화막(84)의 일부가 노출된 결과물의 전면에 포토레지스트를 도포한 후 노광 및 현상을 실시하여 산화막(84)을 패터닝하기 위한 포토레지스트 패턴(96)을 형성한다. 이 때, 상기 포토레지스트 패턴(96)은 후속 공정에서 산화막이 등방성 식각되는 양을 고려하여 도시된 바와 같이, 패터닝된 상기 질화막(94) 및 SIPOS막(92)보다 2㎛ ∼ 5㎛ 정도 안쪽으로 오픈(open)되도록 형성한다.
이어서, 상기 포토레지스트 패턴(96)을 식각 마스크로 사용하여 상기 산화막(84)을 습식식각하여 베이스영역(86), 에미터영역(88) 및 채널스톱 영역(90)을 노출시키는 콘택홀을 형성한다. 도면에서 점선으로 표시된 영역은 식각되기 전의 산화막을 나타낸다.
언급한 바와 같이, 베이스영역(86) 상부에 형성된 산화막(도 10의 84b)은 10,000Å ∼ 20,000Å 정도로 매우 두꺼우므로, 산화막에 대한 별도의 처리없이 건식식각으로 산화막을 식각하면 공정시간이 길어 생산성이 크게 저하될 뿐만 아니라, 에미터영역(88) 상부의 산화막(도 10의 84a)은 베이스영역 상부의 산화막에 비해 매우 얇기 때문에 산화막에 대한 건식식각시 에미터영역(88)의 표면이 손상될 수 있다. 또한, 이 후의 공정, 즉 전극을 형성하기 위하여 금속막을 증착할 때 각 영역 사이의 심한 단차 또는 두꺼운 산화막에 의한 콘택홀의 높은 종횡비(aspect ratio)로 인해 금속막의 단차 도포성(step coverage)이 극히 취약해지는 문제가 발생할 수 있다. 따라서, 본 발명에서와 같이 1차로 질화막(94)과 SIPOS막(92)을 건식식각해낸 후, 2㎛ ∼ 5㎛ 정도 안쪽으로 오픈(open)되는 포토레지스트막을 형성하고 이를 마스크로 사용하여 산화막을 습식식각하면, 상기와 같은 종래의 문제점을 효과적으로 해소할 수 있다.
도 13을 참조하면, 포토레지스트 패턴을 제거한 다음, 알루미늄(Al)과 같은 금속막을 증착하고 통상의 사진식각 공정으로 금속막을 패터닝하여 베이스전극(98), 에미터전극(100) 및 등전위전극(102)을 형성한다. 이어서, 상기 콜렉터영역(82)의 이면에 금속막을 증착하여 콜렉터전극(104)을 형성하면 고내압 트랜지스터가 완성된다.
도 14는 본 발명의 제4 실시예에 의한 전력 반도체 장치의 단면도로서, 제3 실시예의 방법을 고내압 다이오드에 적용한 것을 나타낸다.
도면부호 "112"는 캐소드영역을, "114"는 애노드영역을, "116"은 채널스톱 영역을, "118"은 절연막을, "120"은 애노드-캐소드 접합부의 에지에 전계가 집중되는 것을 방지하기 위하여 제공된 SIPOS막을, "122"는 보호막을, "124"는 상기 애노드영역과 접속된 애노드전극을, "126"은 상기 채널스톱 영역과 접속된 등전위전극을, 그리고 "128"은 캐소드전극을 각각 나타낸다.
도 9에 도시된 고내압 트랜지스터의 경우와 마찬가지로, SIPOS막(120) 에 의해 애노드영역(114)의 에지부에 전계가 집중되는 것을 방지할 수 있다. 그리고, 상기 보호막(122)은 LP-CVD 방식으로 증착된 질화막으로 이루어져 있으며, 그 두께는 제3 실시예와 마찬가지로 500Å ∼ 5,000Å 정도의 얇은 두께로서, 그 위에 형성되는 금속 필드 플레이트의 효과를 감소시키지 않으면서 SIPOS(120)를 통하여 충분한 저항성 필드 플레이트의 효과를 볼 수 있게 한다.
제3 실시예의 경우와 마찬가지로, 보호막(122)까지 증착한 후 1차로 보호막(122)과 SIPOS막(120)을 건식식각해낸 후, 2㎛ ∼ 5㎛ 정도 안쪽으로 오픈(open)되는 포토레지스트막을 형성하고 이를 마스크로 사용하여 산화막(118)을 습식식각하면, 산화막을 건식식각할 때의 생산성이 저하되는 문제와, 채널스톱영역(116) 위의 산화막과 애노드영역(114) 위의 산화막의 두께 차이로 인해 채널스톱 영역(116)의 표면이 손상되는 문제를 해소할 수 있다. 또한, 이 후의 공정, 즉 전극을 형성하기 위하여 금속막을 증착할 때 높은 종횡비(aspect ratio)로 인해 금속막의 단차 도포성(step coverage)이 취약해지는 문제를 해소할 수 있다.
상술한 본 발명에 의한 전력 반도체장치 및 그 제조방법에 의하면, SIPOS막 위에 보호막으로 LP-CVD 방법을 이용하여 500Å ∼ 5,000Å 정도의 얇은 질화막을 형성한다. 이렇게 보호막으로 얇은 질화막을 형성하면, 외부오염 등으로부터 소자를 보호하는 표면 보호효과는 물론, 금속 필드 플레이트의 효과를 감소시키지 않으면서 SIPOS를 통하여 충분한 저항성 필드 플레이트의 효과를 볼 수 있게 한다.
그리고, SIPOS를 증착하기 전에 베이스영역, 에미터영역 및 채널스톱 영역을 형성하기 위한 마스크로 사용된 산화막을 소정 두께 전면 식각하여 산화막의 두께를 낮추어주면, 베이스영역과 에미터영역을 형성할 때 산화막 속에 주입되었던 불순물을 완전히 제거할 수 있으며, 결과적으로 브레이크다운 전압의 안정성을 크게 향상시킬 수 있을 뿐만 아니라, 후속 공정에서 산화막을 건식식각하는 데 걸리는 시간을 줄일 수 있으므로 생산성을 크게 향상시킬 수 있다.
또한, 보호막용 질화막까지 증착한 후 1차로 질화막과 SIPOS막을 건식식각한 다음, 2㎛ ∼ 5㎛ 정도 안쪽으로 오픈(open)되는 포토레지스트막을 형성하고 이를 마스크로 사용하여 산화막을 습식식각하면, 산화막을 건식식각할 때의 생산성이 저하되는 문제와, 베이스영역 위의 산화막과 에미터영역 위의 산화막의 두께 차이로 인해 에미터영역의 표면이 손상되는 문제를 해소할 수 있다. 또한, 콘택홀이 기울기를 갖도록 형성됨으로써 이 후의 공정, 즉 전극을 형성하기 위하여 금속막을 증착할 때 높은 종횡비(aspect ratio)로 인해 금속막의 단차 도포성(step coverage)이 취약해지는 문제를 해소할 수 있다.
Claims (23)
- 반도체기판에 형성된 제1 도전형의 콜렉터영역;상기 콜렉터영역 내에 형성된 제2 도전형의 베이스영역;상기 베이스영역 내에 형성된 제1 도전형의 에미터영역;상기 베이스영역과 소정 거리 이격되어 상기 콜렉터 영역에 형성된 채널스톱 영역;상기 반도체기판 상에 순차적으로 적층되어 있으며, 상기 에미터영역의 일부, 베이스영역의 일부 및 채널스톱 영역의 일부를 각각 노출시키도록 패터닝된 절연막, 반절연 폴리실리콘(SIPOS)막 및 질화막; 및상기 베이스영역, 에미터영역 및 채널스톱 영역과 각각 접속된 베이스전극, 에미터전극 및 등전위전극을 구비하는 것을 특징으로 하는 전력 반도체장치.
- 제1항에 있어서, 상기 절연막 중 상기 에미터영역 위에 위치하는 절연막의 두께는 500Å ∼ 5,000Å이고, 상기 베이스영역 위에만 위치하는 절연막의 두께는 1,000Å ∼ 10,000Å이고, 상기 베이스영역과 채널스톱 영역 사이의 필드영역에 형성된 절연막의 두께는 3,500Å ∼ 20,000Å인 것을 특징으로 하는 전력 반도체장치.
- 제1항에 있어서, 상기 질화막은, 저압 화학 기상 증착(LP-CVD) 방법으로 증착된 질화막인 것을 특징으로 하는 전력 반도체장치.
- 제1항에 있어서, 상기 질화막의 두께는, 500Å ∼ 5,000Å인 것을 특징으로 하는 전력 반도체장치.
- 제1항에 있어서, 상기 베이스전극은, 상기 채널 스톱 영역 쪽으로 소정 거리 확장된 것을 특징으로 하는 전력 반도체장치.
- 제1항에 있어서, 상기 질화막 및 반절연 폴리실리콘막은 측벽이 수직하도록 이방성 식각되어 있으며, 상기 절연막은 측벽이 기울기를 갖도록 등방성 식각되어 있는 것을 특징으로 하는 전력 반도체장치.
- 반도체기판에 형성된 제1 도전형의 캐소드영역;상기 캐소드영역 내에 형성된 제2 도전형의 애노드영역;상기 캐소드영역 내에, 상기 애노드영역과 소정 거리 이격되도록 형성된 제 1 도전형의 채널스톱 영역;상기 반도체기판 상에 순차적으로 적층되어 있으며, 상기 애노드영역의 일부 및 채널스톱영역의 일부를 노출시키도록 패터닝된 절연막, 반절연 폴리실리콘(SIPOS)막 및 질화막; 및상기 애노드영역 및 채널스톱 영역과 각각 접속된 애노드전극 및 등전위전극을 구비하는 것을 특징으로 하는 전력 반도체장치.
- 제7항에 있어서, 상기 절연막 중 상기 채널스톱 영역 위의 절연막의 두께는 500Å ∼ 5,000Å이고, 상기 애노드영역 위의 절연막의 두께는 1,000Å ∼ 10,000Å이고, 상기 애노드영역과 채널스톱 영역 사이의 필드영역에 형성된 절연막의 두께는 3,500Å ∼ 20,000Å인 것을 특징으로 하는 전력 반도체장치.
- 제7항에 있어서, 상기 질화막은, 저압 화학 기상 증착(LP-CVD) 방법으로 증착된 질화막인 것을 특징으로 하는 전력 반도체장치.
- 제7항에 있어서, 상기 질화막의 두께는, 500Å ∼ 5,000Å인 것을 특징으로 하는 전력 반도체장치.
- 제7항에 있어서, 상기 애노드전극은, 상기 채널 스톱 영역 쪽으로 소정 거리 확장된 것을 특징으로 하는 전력 반도체장치.
- 제7항에 있어서, 상기 질화막 및 반절연 폴리실리콘막은 측벽이 수직하도록 이방성 식각되어 있으며, 상기 절연막은 측벽이 기울기를 갖도록 등방성 식각되어 있는 것을 특징으로 하는 전력 반도체장치.
- (a) 반도체기판에 제1 도전형의 콜렉터영역을 형성하는 단계;(b) 상기 콜렉터영역이 형성된 반도체기판 상에, 베이스영역이 형성될 영역의 반도체기판을 노출시키는 제 1 절연막을 형성하는 단계;(c) 상기 콜렉터영역 내에 제2 도전형의 베이스영역을 형성함과 동시에 결과물의 전면에 제 2 절연막을 형성하는 단계;(d) 상기 베이스 영역 내에 형성될 에미터영역 및 상기 콜렉터 영역 내에 형성될 채널스톱 영역이 형성될 반도체기판을 노출시키는 단계;(e) 상기 반도체기판에 제1 도전형의 에미터영역 및 채널스톱 영역을 형성함과 동시에, 결과물 전면에 제 3 절연막을 형성하는 단계;(f) 상기 제 1 절연막 내지 제 3 절연막으로 이루어진 전체 절연막을 소정 두께 식각하는 단계;(g) 상기 전체 절연막이 형성된 반도체 기판 전면에, 반절연 폴리실리콘(SIPOS)막과 질화막을 형성한 후, 상기 베이스영역의 일부, 상기 에미터영역의 일부 및 상기 채널스톱 영역의 일부를 노출시키는 단계; 및(h) 상기 베이스영역, 상기 에미터영역 및 상기 채널스톱 영역과 각각 접속된 베이스전극, 에미터전극 및 등전위전극을 형성하는 단계를 구비하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
- 제13항에 있어서, 상기 (f) 단계에서, 상기 전체 절연막 중 상기 에미터영역 위의 절연막의 두께가 500Å ∼ 5,000Å, 상기 베이스영역 위의 절연막의 두께가 1,000Å ∼ 10,000Å, 상기 베이스영역과 채널스톱 영역 사이의 필드영역의 절연막의 두께가 3,500Å ∼ 20,000Å가 되도록 상기 전체 절연막을 식각하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
- 제14항에 있어서, 상기 (f) 단계에서, 상기 전체 절연막은 습식 식각되는 것을 특징으로 하는 전력 반도체장치의 제조방법.
- 제13항에 있어서, 상기 반절연 폴리실리콘(SIPOS)막과 상기 질화막은, 저압 화학 기상 증착(LP-CVD) 방법으로 형성하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
- 제13항에 있어서, 상기 질화막은, 500Å ∼ 5,000Å의 두께로 형성하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
- 제13항에 있어서, 상기 (g) 단계에서는, 상기 질화막, 반절연 폴리실리콘(SIPOS)막 및 상기 두께가 식각된 전체 절연막을 차례로 건식식각하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
- (a) 반도체기판에 제1 도전형의 콜렉터영역을 형성하는 단계;(b) 상기 콜렉터영역이 형성된 반도체기판 상에, 베이스영역이 형성될 영역의 반도체기판을 노출시키는 제 1 절연막을 형성하는 단계;(c) 상기 콜렉터영역 내에 제2 도전형의 베이스영역을 형성함과 동시에 결과물의 전면에 제 2 절연막을 형성하는 단계;(d) 상기 에미터영역 및 채널스톱 영역이 형성될 영역의 반도체기판을 노출시키는 단계;(e) 상기 반도체기판에 제1 도전형의 에미터영역 및 채널스톱 영역을 형성함과 동시에, 상기 반도체기판의 전면에 제 3 절연막을 형성하는 단계;(f) 상기 제 1 절연막 내지 제 3 절연막으로 이루어진 전체 절연막이 형성된 결과물의 전면에, 반절연 폴리실리콘(SIPOS)막과 질화막을 형성한 후, 상기 베이스영역, 에미터영역 및 채널스톱 영역의 상기 질화막과 반절연 폴리실리콘(SIPOS)막을 식각하는 단계;(g) 결과물 상에, 상기 전체 절연막 중 상기 베이스영역, 에미터영역 및 채널스톱 영역의 절연막을 노출시키는 마스크를 형성하는 단계;(h) 상기 마스크를 사용하여 상기 전체 절연막을 습식 식각하는 단계; 및(i) 상기 베이스영역, 에미터영역 및 채널스톱 영역과 각각 접속된 베이스전극, 에미터전극 및 등전위전극을 형성하는 단계를 구비하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
- 제19항에 있어서, 상기 (f) 단계에서는 건식식각방법을 사용하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
- 제19항에 있어서, 상기 반절연 폴리실리콘(SIPOS)막과 상기 질화막은,저압 화학 기상 증착(LP-CVD) 방법으로 형성하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
- 제21항에 있어서, 상기 질화막은, 500Å ∼ 5,000Å의 두께로 형성하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
- 제19항에 있어서, 상기 (g) 단계에서, 상기 마스크는 상기 전체 질화막이 오픈(open)된 개구부의 크기보다 2㎛ ∼ 5㎛ 작은 개구부를 갖도록 형성하는 것을 특징으로 하는 전력 반도체장치의 제조방법.
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