KR940008260B1 - 집적회로소자 - Google Patents
집적회로소자 Download PDFInfo
- Publication number
- KR940008260B1 KR940008260B1 KR1019900015898A KR900015898A KR940008260B1 KR 940008260 B1 KR940008260 B1 KR 940008260B1 KR 1019900015898 A KR1019900015898 A KR 1019900015898A KR 900015898 A KR900015898 A KR 900015898A KR 940008260 B1 KR940008260 B1 KR 940008260B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- impurity
- regions
- type
- layer
- Prior art date
Links
- 239000012535 impurity Substances 0.000 claims description 54
- 239000004065 semiconductor Substances 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 18
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 239000003795 chemical substances by application Substances 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 23
- 238000000034 method Methods 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 238000001259 photo etching Methods 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- 108091006146 Channels Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910018594 Si-Cu Inorganic materials 0.000 description 1
- 229910008465 Si—Cu Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 150000005690 diesters Chemical class 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- -1 for example Chemical compound 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/747—Bidirectional devices, e.g. triacs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
- Non-Volatile Memory (AREA)
Abstract
내용 없음.
Description
제1도는 종래 소자의 주요부를 나타낸 단면도.
제2도(a) 내지 제2도(j)는 본 발명의 1실시예에 따른 소자의 제조공정에 대한 단면도,
제3도(a) 내지 제3도(c)는 본 발명의 다른 실시여에 따른 제조공정의 단면도,
제4도는 본 발명에 따른 소자를 개략적으로 나타낸 단면도이다.
*도면의 주요부분에 대한 부호의 설명
1,10 : 반도체기판 11,16 : 절연물층
12,20 : 개구 13 : BSG
2,14 : H성장층 3,15 : 매립영역
17 : 게이트산화막 7,18 : 다결정규소
19,23,26 : 레지스트패턴 21 : P형 제1 불순물영역
22 : P형 제2 불순물영역 25 : N형 고농도불순물영역
27,28 : P형 제1 고농도불순물영역 29 : CVD피막
31 : 애노드 전극 32 : 캐소드전극
33 : PSG층
[산업상의 이용분야]
본 발명은 집적회로소자에 관한 것으로, 특히 반도체기판에 복수의 MOS게이트가 부착된 다이리스터(Thyrister)를 형성할 수 있도록 된 집적회로소자에 관한 것이다.
[종래의 기술 및 그 문제점]
종래 MOS형 다이리스터를 반도체기판에 형성한 집적회로소자에 대해 제1도를 참조해서 상세히 설명한다. 여기서는 본 발명에 직접 관계가 없는 제조공정에 대해서는 생략하고, 그 구조에 대해서만 설명하기로 한다. 즉, B를 1014/cm3정도 함유한 P형 실리콘반도체기판(1)에 통상의 열산화공정을 실시해서 산화규소층을 피복시킨 후, 포토에칭공정(Photo Etchign Process)에 의해 설치된 개구로부터 B를 도입, 확산하고, 이어 산화규소층을 용제해서 N-형의 에피텍셜성장층(2)을 퇴적함과 더불어 P매립영역(3)을 형성한다. 상기 N성장층(2)에는 절연게이트형 바이폴라트랜지스터(4,5 ; Insulated Gate Bipolar Transister, 이하 IGBT로 칭함)를 설치한다. 이 IGBT와 캐소드영역으로서 기능하는 MOS형 다이리스터(4, 6)는 P-매립영역(3)에 연속해서 형성되는 P형 불순물영역(6)을 사이에 둔 N+에피텍셜성장층(2)부분에 형성된다. 이 중심부분에 설치된 P형 불순물영역(6)의 표면으로부터 내부에 걸쳐서 고농도의 P-, N-, P-의 연속된 불순물영역을 설치해서 전기적으로 도통상태로하여 애노드(A)층을 형성한다.
또, 서로 인접하면서 연속되는 각 불순물영역에 의해 형성된 PN접합단부는 N-성장층(2)표면에 노출되고, 이를 절연물층(도시되지 않았음)에 의해 피복해서 보호하게 되는데, 이는 일반적인 방법에 의해 수행된다. 이 절면물층내에는 게이트로서 기능하는 다결정규소층(7)을 매립하는데, IGBT형으로서 기능시키기 위해 A층의 양단을 구성하는 P형 불순물영역(6) 단부와 N형 고농도 불순물영역 단부를 대향시켜 집적회로소자를 형성한다. 또, IGBT(4, 5)는 P형 불순물영역(8, 9)내에 고농도 P-영역을 형성하고, 이로부터 래터럴(Lateral)방향에 위치하는 PNPN영역에 의해 MOS형 다이리스터(9)를 구성한다.
이와 같이 구성된 직접회로소자에서는 P+매립영역(3)에 대해 지면우측의 소자(5)의 게이트에 충분한 전압을 인가해서 온상태로 하면서 지면좌측의 게이트가 소오스 즉, C2와 동일한 전압에서 오프상태로 되어 있는 경우, 온상태로 되어 있는 측의 드레인 즉, C1으로부터 주입되는 전자가 근방의 N의 섬에 도달하는 현상이 발생하였다. 이 경우 오프상태로 되어 있는 측의 N-성장층(2)은 고전위로 되어 있기 때문에 전자는 여기에 유입됨으로써 오프상태로 되어 있는 측의 소자인 MOS형 다이리스터가 온상태로 되기 위해 오프상태측의 소자에도 전류가 흘러 오동작을 일으키게 된다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 특히 복수의 MOS형 다이리스터를 반도체기판의 동일표면부근에 형성시킨 경우, 소자 상호의 영향을 제거할 수 있도럭 된 집적회로소자를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 제1도전형 반도체기판(10)과, 이반도체기판(10)상에 설치된 제2도전형 반도체층(14), 이반도체층(14)을 제1 및 제2 측부소자영역 및 중앙부 섬영역으로 분할하도록 상기 반도체층(14)의 주표면으로부터 상기 반도체기판(10)으로 연장하면서 상기 반도체기판(10)중에 설치된 제1도전형 제1 불순물영역(21, 15), 상기 반도체층의 상기 중앙부 섬영역의 표면영역에 설치된 제2도전형 제1 고농도불순물영역(25)과, 이 제2도전형 제1 고농도 불순물영역(25)의 양 단부에 접속되도록 상기 1쌍의 제1도전형 제1 불순물영역(21, 15)에 설치된 제1도전형의 1쌍의 제2 고농도불순물영역(27) 및, 이 제2 고농도불순물영역(27)에 접속되도록 상기 1쌍의 제1도전형 제1 불순물영역(21, 15)에 설치된 제2도전형의 1쌍의 제3 고농도불순물영역(25)을 갖춘 제1 주층, 이 제1 주층의 주표면에 설치된 제1 전극(31), 상기 제1 및 제2 측부소자영역의 표면영역중에 각각 설치된 제1도전형의 제2 불순물영역(28), 상기 제1 및 제2 측부소자영역의 표면영역중의 제1도전형의 제2 불순물영역(28)의 주표면에 각가 설치된 제2 전극(32) 및, 상기 제1도전형의 제1 불순물영역(21, 15) 및 상기 제1 및 제2 측부소자영역에 있어서 상기 중앙부 섬영역과 반대측에 위치하는 외부주변영역의 주표면상에 노출된 PN접합의 위에 절연물층(17)을 매개로 각각 설치된 게이트전극(18)을 구비하여 구성된 것을 특징으로 한다.
(작용)
상기와 같이 구성된 본 발명은, 애노드전극을 사이에 두고서 설치된 한쪽의 IGBT의 동작 즉, 다른쪽의 IGBT가 오프상태로 되어 전자가 캐소드영역방향으로 흐르고, 홀이 MOS형 다이리스터의 애노드영역 방향으로 흐른다. 그러나 이 전류는 양 IGBT의 중간에 위치하면서 서로 단락된 제1 및 제2도전형을 나타내는 고농도불순물영역에 의해 트랩(Trap)되기 때문에 오동작의 발생이 억제될 수 있고, 병렬상태로 설치된 MOS형 다이리스터의 상호간섭이 방지될 수 있으며, 더욱이 최대전류가 대폭 향상되게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명에 따른 각 실시예를 상세히 설명한다.
2도는 소위 매립영역을 이용한 예를 나타낸 것이고, 제3도는 딥(Deep) P영역을 이용한 예를 나타낸 것이며, 제4도는 완성도를 나타낸 것으로, 먼저 N챈널형양 MOS형 다이리스터를 형성하는 공정마다의 단면을 나타낸 제2도(a) 내지 제2도(j)를 참조해서 설명한다. 또 반도체소자에서 필수불가결한 도전형에 대해서는 특허청구의 범위에 기재된 제1도전형을 P형, 제2도전형을 N형으로 해서 이하 기재한다.
제2도에 나타낸 바와 같이 B를 약 1014/㎤ 함유한 P형 실리콘반도체기판(10)을 1000℃로 유지해서 수증기산화를 실시하여 두께가 1μm인 산화규소층, 예컨대 이산화규소층(11)를 피복시킨 후, 포토에칭공정에 의해 소정의 위치를 개구한다. 다음에 이 개구(12)를 형성한 산화규소층(11)에 화학적기상퇴적법(Chemical Vapour Deposition法)에 의해 B를 도우프한 CVD산화규소층(13)을 퇴적시킨 후, 1100℃에서 1시간 유지해서 함유된 B를 개구(12)를 매개로 P형 실리콘반도체기판(10)내에 도입, 확산해서 제2도(b)에 나타낸 바와 같은 매립영역의 기초를 형성한다. 다음에 HF용액에 의해 퇴적된 산화규소층(11) 및 CVD산화규소층(13)을 박리한 다음 에피텍셜법에 의해 P를 1015/㎤로 하고, 두께가 5μm인 N-성장층(14)을 성장시킨다. 이 공정에서는 상기 매립영역의 기초인 B도 N-성장층(14)내에 확산해서 매립영역(15, 15)이 완성된다(제2도(b) 참조).
상기 N성장층(14) 표면은 제2도(c)에 나타낸 바와 같이 1000℃로 유지한 수증기분위기내에서 두께 1μm의 산화규소층, 예컨대 이산화규소층(16)을 형성한 다음, 포토에칭공정에 의해 개구(17)을 형성한 후 다시 1000℃로 유지한 드라이산화를 수행하여 100Å정도의 게이트산화막(17)을 N성장층(14)에 피복한다.
다음에 IGBT소자의 게이트로서 기능하는 다결정규소층(18)의 형성공정으로서 두께가 5000Å정도의 다결정규소층(18)을 게이트산화막(17)과 산화규소층(16)에 걸쳐서 감압 CVD법에 의해 퇴적시킨 후, 등방성 또는 이방성에칭을 이용한 포토에칭공정에 의해 패터닝해서 제2도(d)에 나타낸 형상을 완성한다.
이로 부터 불순물영역의 형성공정으로 들어간다. 즉, 포토에칭공정에 의해 제2도(e)에 나타낸 형상으로 포토레지스터패턴(19)을 피복하고, 이를 마스크로 이용해서 개구(20)로부터 P형 불순물로서 B를 이온주입법에 의해도입·확산해서 표면농도가 약 1017/㎤인 IGBT의 P형 챈널층, 즉 제1 불순물영역(21)을 형성하게 되는데, 확산공정으로서는 1200℃, 1시간이 조건하에서 실행한다.
이 공정에서는 제2도(e)에 나타낸 포토레지스트패턴(19)으로 형성한 다른 개구(도시되지 않았음)로부터 상기 이온주입공정시에 B를 동시에도입· 확산해서 동일한 표면농도의 IGBT캐소드용의 P형 제2 불순물영역(22)을 형성한다. 여기서 확산용 가열공정은 P형 챈널층(21)과 마찬가지이다. 또한, 이 확산용 가열공정에 의해 제1 불순물영역(21)은 제2도(f)에 나타낸 바와 같이 매립영역(15, 15)과 접속해서 P형 실리콘반도체기판과도 전기적으로 접속한다.
다음에 제2도(g)에 나타낸 바와 같이 포토에칭법에 의해 포토레지스트패턴(23)을 제2도(g)에 나타낸 바와 같이 피착한 다음 개구(24)에 노출된 게이트산화막(17)을 불화암모늄용액에 의해 용제한 후, N+영역(25)의 형성으로 이행한다. 즉, 포토레지스트패턴(23)을 마스크로 이용해서 As를도입한 후(제2도(g) 참조), 1000℃이 산소분위기에서 10분간의 열처리에 의해 확산해서 표면농도가 1012/㎤정도가 되도록 형성한다(제2도(h) 참조). 이어, 제2도(h)에 나타낸 바와 같이 포토레지스트패턴(26)을 다시 만든 다음 표면농도가 약 1020/㎤의 B를도입·확산해서 P형 제1 불순물영역(27)을 제2도(i)에 나타낸 바와 같이 형성한다. 이 결과, N-성장층(14) 부분에 접속된 N+영역(25)에 연속된 P영역(27)이 형성될 수 있고, 이 양영역이 전기적으로 접속되면서 N-성장층(14)부분에서도 전기적으로 단락된다. 이 P+, 즉 고농도의 제1 불순물영역(27)의 형성공정과 마찬가지로 IGBT의 캐소드영역으로서 기능시키기 위해 제2 불순물영역(22)내에 P형의 고농도 제2 불순물영역(28)을 포토레지스트패턴(26)의 이용해 의해 형성된다. 또한, CVD법에 의해 산화규소, 예컨대 이산화규소층(29)를 1μm 퇴적한다.
이와 같은 각 불순물영역의 형성공정에 의해 P+, N+영역을 포함하는 애노드영역을 사이에 두고서 형성한 캐소드영역을 구비한 패턴이 얻어지게 되는데, 집적회로소자로서의 기능을 달성하기 위해 콘택트홀 형성부의 이산화규소를 포토에칭법에 의해 제거한 후, Al 또는 Al 합금(Al-Si, Al-Si-Cu)을 진공증착이나 스퍼터링 공정에 의해 퇴적한 다음(제2도(i) 참조) 포토에칭공정에 의해 패터닝처리를 실시해서 애노드전극(31)과 캐소드전극(31)을 형성한다. 이와 같은 전극(31, 32)을 형성한 후, PSG층(33 ; Phosphor Silicate Glass)을 CVD법에 의해 퇴적해서 집적회로 소자를 완성한다.
이 집적회로소자에서는 캐소드영역과 애노드영역은 P형 제1 및 제2 불순물영역(21, 22)간의 거리는 20μm정도이면서 P 및 N형 고농도불순물영역(25, 27)의 간격은 거의 30μm이다. 본 실시예는 매립영역(15, 15)을 이용하고 있지만, 제3도에서는 딥 P층을 이용한 공정의 일부를 나타내고 있는데, 제2도와 공통의 부품에 대해서는 동일한 참조부호를 붙이고 그에 대한 상세한 설명은 생략한다. 이 제2 실시예에서는 P형 제1 불순물영역(21, 21)을 딥형상으로 형성해서 P형 반도체기판(10)과 접촉시키기 위해 P형 제2 불순물영역(22)과 별도의 공정에 의해 형성함으로써, B가 1014/㎤ 정도 포함되는 실리콘반도체기판(10)은 1000℃를 유지해서 수증기산화를 실시하여 두께가 1μm정도의 산화규소층, 예컨대 이산화규소층(11)를 피복한 다음 소정의 위치에 개구를 등방성 또는 이방성에칭을 이용한 포토에칭공정에 의해 형성한 후, 노출된 실리콘반도체기판(10) 표면에 두께가 1000Å정도의 게이트산화막(17)을 1000℃로 유지한 드라이산화분위기에 의해 형성한다(제3도(a) 참조).
다음에 약 5000Å두께의 다결정규소층(18)을 감압 CVD법에 의해 퇴적한 다음 포토에칭공정에 의한 패터닝공정을 수행해서 IGBT의 애노드영역에 형성한 게이트산화막(17)과 이에 연속하는 이산화규소층(11)에 걸친 다결정규소층(18)을 형성한다(제3도(a) 참조). 다음에, 제3도(b)에 나타낸 바와 같이 포토레지스트 패턴(19)를 패복한 후, 이를 마스크로 이용해서 이온주입법에 의해 도입, 확산하여 표면농도가 1017/㎤인 IGBT의 챈널층으로서 기능하는 P형 제2 불순물영역(21)을 형성한다. 여기서 확산공정은 약 1200℃에서 1시간동안 수행한다. 또한, 제3도(c)에 나타낸 바와 같이 포토레지스트패턴(19')을 피복한 후, 이를 마스크로 이용해서 B를 이온주입법에 의해 도입, 확산하여 표면농도가 1017/㎤의 IGBT의 캐소드영역으로서 기능하는 P형 제2 불순물영역(21)을 형성하게 되는데, 확산공정은 1200℃, 1시간의 열처리로 수행한다.
이후의 공정은 제2도(g) 이하의 순서에 따라 처리되므로 그 설명은 생략한다.
제4도의 단면도에 나타낸 집적회로소자(매립영역을 이용한 예)는 애노드영역에 접촉된 N성장층을 중심으로 해서 MOS형 다이러스터가 형성되고, 그 동작시 전자는 도면의 화살표방향으로 흐르며, 종래 구조의 소자에서 오프상태로 되어 있는 MOS형 다이리스터의 N성장층으로 흐르고 있던 대부분이 본 발명의 소자에서는 중앙의 N성장층으로 도우프된다. 따라서 오프상태의 MOS형 다이리스터의 오동작이 발생되지 않게 된다.
한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 서로 인접하는 N층에 의해 형성되는 트랜지스터에서는 베이스와 에미터간에 크램프 상태가 형성되어 있는가의 여부가 존재하는데, 본 발명에서는 콜렉터전류가 반분이하로 되어 증폭율도 반분 이하로 된다. 따라서 한쪽의 트랜지스터가 다른쪽의 트랜지스터의 영역에 영향을 미치는 것에 대해서는 종래보다 배 이상의 전류가 필요로 된다. 즉, 집적회로소자내에 조립되는 MOS형 다이리스터의 최대전류가 본 발명에서는 종래소자의 배 이상으로 형성되는 큰 잇점이 있다.
Claims (1)
- 제1도전형 반도체기판(10)과, 이 반도체기판(10)상에 설치된 제2도전형 반도체층(14), 이 반도체층(14)을 제1 및 제2 측부소자영역 및 중앙부 섬영역으로 분할하도록 상기 반도체층(14)의 주표면으로부터 상기 반도체기판(10)으로 연장하면서 상기 반도체기판(10)중에 설치된 제1도전형 제1 불순물영역(21, 15), 상기 반도체층의 상기 중앙부 섬영역의 표면영역에 설치된 제2도전형 제1 고농도불순물영역(25)과, 이 제2도전형 제1 고농도 불순물영역(25)의 양 단부에 접속되도록 상기 1쌍의 제1도전형 제1 불순물영역(21, 15)의 표면영역에 설치된 제1도전형의 1쌍의 제2 고농도불순물영역(27) 및, 이 제2 고농도불순물영역(27)에 접속되도록 상기 1쌍의 제1도전형 제1 불순물영역(21, 15)에 설치된 제2도전형의 1쌍의 제3 고농도불순물 영역(25)을 갖춘 제1 주층, 이 제1 주층의 주표면에 설치된 제 1전극(31), 상기 제1 및 제2 측부소자영역의 표면영역중에 각각 설치된 제1도전형의 제2 불순물영역(28), 상기 제1 및 제2 측부소자영역의 표면영역중의 제1도전형의 제2 불순물영역(28)의 주표면에 각각 설치된 제2 전극(32) 및, 상기 제1도전형의 제1 불순물영역(21, 15) 및 상기 제1 및 제2 측부소자영역에 있어서 상기 중앙부 섬영역과 반대측에 위치하는 외부주변영역의 주표면상에 노출된 PN집합의 위에 절연물층(17)을 매개로 각가 설치된 게이트전극(18)을 구비하여 구성된 것을 특징으로 하는 집적회로소자.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261347A JPH06103745B2 (ja) | 1989-10-06 | 1989-10-06 | 集積回路素子 |
| JP01-261347 | 1989-10-06 | ||
| JP1-261347 | 1989-10-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR910008861A KR910008861A (ko) | 1991-05-31 |
| KR940008260B1 true KR940008260B1 (ko) | 1994-09-09 |
Family
ID=17360575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900015898A KR940008260B1 (ko) | 1989-10-06 | 1990-10-06 | 집적회로소자 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5202573A (ko) |
| EP (1) | EP0451286B1 (ko) |
| JP (1) | JPH06103745B2 (ko) |
| KR (1) | KR940008260B1 (ko) |
| DE (1) | DE69029468T2 (ko) |
| WO (1) | WO1991005372A1 (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324966A (en) * | 1992-04-07 | 1994-06-28 | Toyo Denki Seizo Kabushiki Kaisha | MOS-controlled thyristor |
| DE69207410T2 (de) * | 1992-09-18 | 1996-08-29 | Cons Ric Microelettronica | Monolithisch integrierte Brückenschaltung mit Transistoren und entsprechendes Herstellungsverfahren |
| EP0657995B1 (en) | 1993-12-07 | 1999-10-13 | STMicroelectronics S.r.l. | Mixed typology output stage |
| US5710451A (en) * | 1996-04-10 | 1998-01-20 | Philips Electronics North America Corporation | High-voltage lateral MOSFET SOI device having a semiconductor linkup region |
| WO1998012755A1 (fr) * | 1996-09-17 | 1998-03-26 | Ngk Insulators, Ltd. | Dispositif semi-conducteur |
| US7276788B1 (en) | 1999-08-25 | 2007-10-02 | Micron Technology, Inc. | Hydrophobic foamed insulators for high density circuits |
| US7335965B2 (en) * | 1999-08-25 | 2008-02-26 | Micron Technology, Inc. | Packaging of electronic chips with air-bridge structures |
| US6890847B1 (en) * | 2000-02-22 | 2005-05-10 | Micron Technology, Inc. | Polynorbornene foam insulation for integrated circuits |
| JP2002083781A (ja) | 2000-09-06 | 2002-03-22 | Univ Tohoku | 半導体デバイス |
| US7265740B2 (en) * | 2002-08-30 | 2007-09-04 | Toshiba Matsushita Display Technology Co., Ltd. | Suppression of leakage current in image acquisition |
| US8049307B2 (en) * | 2009-01-23 | 2011-11-01 | Vanguard International Semiconductor Corporation | Insulated gate bipolar transistor (IGBT) electrostatic discharge (ESD) protection devices |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2430416C3 (de) * | 1974-06-25 | 1979-03-08 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Integrierte Koppelpunktschaltung |
| US4403395A (en) * | 1979-02-15 | 1983-09-13 | Texas Instruments Incorporated | Monolithic integration of logic, control and high voltage interface circuitry |
| JPS6112072A (ja) * | 1984-06-27 | 1986-01-20 | Hitachi Ltd | 半導体装置 |
| FR2571178B1 (fr) * | 1984-09-28 | 1986-11-21 | Thomson Csf | Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication |
| US4755697A (en) * | 1985-07-17 | 1988-07-05 | International Rectifier Corporation | Bidirectional output semiconductor field effect transistor |
| JPS6251260A (ja) * | 1985-08-30 | 1987-03-05 | Hitachi Ltd | 半導体装置 |
| JPS6276557A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 絶縁ゲ−ト型自己タ−ンオフ素子 |
| JPS63288064A (ja) * | 1987-05-20 | 1988-11-25 | Toshiba Corp | 複合サイリスタ |
| JPH01145867A (ja) * | 1987-12-01 | 1989-06-07 | Nec Corp | 伝導度変調型ｍｏｓｆｅｔ |
| US5266715A (en) * | 1991-03-06 | 1993-11-30 | Ciba-Geigy Corporation | Glass coating with improved adhesion and weather resistance |
| JPH06276557A (ja) * | 1993-03-18 | 1994-09-30 | Fujitsu Ltd | 音声信号処理装置 |
-
1989
- 1989-10-06 JP JP1261347A patent/JPH06103745B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-05 DE DE69029468T patent/DE69029468T2/de not_active Expired - Fee Related
- 1990-10-05 EP EP90914772A patent/EP0451286B1/en not_active Expired - Lifetime
- 1990-10-05 US US07/689,743 patent/US5202573A/en not_active Expired - Lifetime
- 1990-10-05 WO PCT/JP1990/001295 patent/WO1991005372A1/ja active IP Right Grant
- 1990-10-06 KR KR1019900015898A patent/KR940008260B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910008861A (ko) | 1991-05-31 |
| JPH06103745B2 (ja) | 1994-12-14 |
| JPH03124065A (ja) | 1991-05-27 |
| EP0451286B1 (en) | 1996-12-18 |
| EP0451286A4 (en) | 1991-11-27 |
| EP0451286A1 (en) | 1991-10-16 |
| WO1991005372A1 (en) | 1991-04-18 |
| DE69029468T2 (de) | 1997-05-15 |
| US5202573A (en) | 1993-04-13 |
| DE69029468D1 (de) | 1997-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4735916A (en) | Method of fabricating bipolar transistors and insulated gate field effect transistors having doped polycrystalline silicon conductors | |
| JP2585331B2 (ja) | 高耐圧プレーナ素子 | |
| KR100886883B1 (ko) | 순방향 및 역방향 차단 장치 및 그 제조 방법 | |
| JP3915180B2 (ja) | トレンチ型ｍｏｓ半導体装置およびその製造方法 | |
| US4561168A (en) | Method of making shadow isolated metal DMOS FET device | |
| KR940008260B1 (ko) | 집적회로소자 | |
| JP4607266B2 (ja) | 半絶縁ポリシリコン（ｓｉｐｏｓ）を用いた電力半導体装置及びその製造方法 | |
| JPH0532911B2 (ko) | ||
| EP0190423B1 (en) | Planar semiconductor device having a field plate electrode | |
| US20230038280A1 (en) | Silicon carbide mosfet device and manufacturing method thereof | |
| JP3106757B2 (ja) | Ｍｏｓ電界効果半導体装置の製造方法 | |
| US6040219A (en) | Method of fabricating power semiconductor device using semi-insulating polycrystalline silicon (SIPOS) film | |
| KR920009751B1 (ko) | 필드플레이트를 갖춘 반도체 장치 및 그 제조방법 | |
| JPH0656840B2 (ja) | 半導体装置における電極の引出し方法 | |
| JPS62229880A (ja) | 半導体装置及びその製造方法 | |
| KR100253261B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| JPH07273319A (ja) | 半導体装置 | |
| KR100289742B1 (ko) | 반절연폴리실리콘막을이용한전력반도체장치 | |
| JPH0618200B2 (ja) | ラテラルトランジスタ半導体装置の製造方法 | |
| JP3319430B2 (ja) | 半導体装置の製造方法 | |
| KR0128024B1 (ko) | 측면 쌍극자 트랜지스터 장치의 제조방법 | |
| KR0128023B1 (ko) | 완전 소자 격리구조를 갖는 측면 쌍극자 트랜지스터장치의 제조방법 | |
| JPS6158986B2 (ko) | ||
| JPH0571191B2 (ko) | ||
| JPS61154078A (ja) | Ｍｏｓｆｅｔの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060831 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |