KR0128024B1 - 측면 쌍극자 트랜지스터 장치의 제조방법 - Google Patents

측면 쌍극자 트랜지스터 장치의 제조방법

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Abstract

본 발명은 SOI(silicon-on-insulator)기판 위에서 완전히 소자격리되고, 에미터와 베이스, 콜렉터가 수평으로 배치되는 측면 쌍극자 트랜지스터(lateral bipolar transis-tor)장치의 제조방법에 관한 것이다.
열산화에 의한 완전한 소자격리(13)를 하고, 규소질화막(14)과 규소산화막(15)을 순차적으로 도포하며, 베이스영역(22)을 정의하고 방응성 이온식각법으로 베이스영역(22)의 규소산화막(15)과 규소질화막(14)을 식각하며, 규소질화막을 도포하고 반응성 이온식각법으로 규소질화막을 비등방성으로 식각하여 측벽 규소질화막(16)을 형성하며, 베이스층(18)에 P형 불순물을 이온주입(17)하며, 즉석 도핑(in-situdoping)화학증착법을 이용하여 규소층이 노출되어 있는 베이스층(18)에만 선택적으로 p++규소층(19)을 성장시키며, 규소산화막(15)을 식각 제거하고, 선택적으로 성장된 p++규소층(19)에만 열산화에 의한 규소산화막(110)을 성장하며, 에미터와 n++서브-콜렉터 형성을 위한 n++영역(23)을 정의하고, 정의된 감광막(111)을 마스크로 n형 불순물을 이온주입(112)하며, 감광막(111)을 제거하고, 규소산화막(116)을 도포하고 열처리함으로써 주입된 불순물을 활성화시키고, 에미터(117)와 베이스(118)의 접합(119)을 형성하며, 접촉부분(24)을 정의하고, 정의된 감광막을 마스크로 반응성 이온 식각하여 규소산화막(116)과 규소질화막(14)을 식각하고 감광막(120)을 제거하며, 타이타늄을 도포하고 열처리하여 타이다늄 규화물(121)를 형성하고, 남은 타이타늄을 완전 제거한 후, 전극용 금속(알루미늄)을 도포하고 전극형상(25)을 정의하고 식각하여 열처리함으로써 전극(122)을 형성하여, 동작속도를 크게 향상시킬 수 있으며, MOSFET소자와 비슷한 수준의 높은 집적도를 얻을 수 있다.

Description

측면 쌍극자 트랜지스터 장치의 제조방법
제1도의 (a) 내지 (k)는 본 발명에 따른 측면 쌍극자 트랜지스터의 제조방법을 공정별로 나타낸 단면도.
제2도의 (a) 및 (b)는 본 발명의 제조방법에서 사용되는 각 마스크의 평면 배치도(mask layout).
본 발명은 트랜지스터 장치의 제조방법에 관한 것으로, 더 구체적으로는 SOI (silico-n-on-insulator)기판 위에서 완전히 소자격리(isolation)가 수평으로 배치되는 측면 쌍극자 트랜지스터(lateral bipolar transistor)장치의 제조방법에 관한 것이다.
트랜지스터를 SOI기판 의에 구현하면, 완전한 소자격리를 매우 쉽게 얻을 수 있어서, 방사선(radiation)에 대한 저항성이 큰 소자를 만들 수 있고, 기생축전용량(parasitic capacitance)을 줄일 수 있어 고속소자를 얻을 수 있으며, 소비전력을 줄일 수 있는 등의 장점이 있다.
그래서 SOI기판 위에 여러 가지 소자를 구현하려는 연구가 활발하게 진행되고 있다.
또한 전계효과 트랜지스터(meta1-oxide-semiconductor field effect transistor; MOSFET)와 쌍극자 트랜지스터를 동일한 칩(chip) 위에 만들어 각 소자의 장점을 함께 취하려는 노력도 계속되어 왔다.
이와 같이 MOSFET 소자와 쌍극자 소자를 동일한 칩에 함께 만들기 위해서는, 규소산화막 위의 규소층 두께가 얇은 SOI기판을 이용하는 것이 유리하다. 그 이유는 소자격리를 위해서는 MOSFET 소자가 얇은 규소층 위에 형성되는 것이 유리하기 때문이다.
따라서 쌍극자 소자도 역시 얇은 규소층 위에 만들어져야만 한다. 하지만 종래의 쌍극자 소자에 있어서는, 에미터와 베이스 및 콜렉터가 수직방향으로 형성되기 때문에 얇은 규소층을 갖는 SOI기판 위에 쌍극자 소자를 만든다는 것은 매우 어려웠다.
활성영역(active region)에서 에미터와 베이스 및 콜렉터를 측면으로(laterally) 배열한다면 기생저항 및 기생용량을 감소시킬 수 있다.
본 발명은 얇은 규소층을 갖는 SOI기판 위에 완전한 소자격리 구조(elelment isolation structure)를 갖고, 에미터와 베이스 및 콜렉터가 측면방향으로 배치되는 측면형 쌍극자 트랜지스터를 제조하는 방법을 제공하는 데 목적이 있다.
상기의 목적을 달성하기 위한 기술적인 특징으로서 본 발명은 n-형의 규소층이 절연층 위에 형성된 SOI 기판에 소자격리를 위한 제1절연막을 형성하고, 화학증착법(CVD)에 의해 제 1질화막과 제1산화 막을 각각 순차적으로 형성하는 공정과; 리소그라피(lithography)에 의해 베이스 영역을 정의하고, 반응성 이온 식각(reactive ion etching)에 의해 상기 제 1산화막과 상기 제 1 질화막을 순차적으로 식각하여 상기 n-형의 규소층의 표면을 노출시키는 공정과 ; 웨이퍼의 전 표면 위에 제2절연막을 형성하고 비등방성식각을 수행하여 측벽 절연막을 형성한 후, 상기 규소층의 노출된 표면으로 p형 불순물을 주입하여 베이스층을 형성하는 공정과 ; p형 불순물이 주입된 상기 베이스층 위에만 선택적으로 도전층을 형성하고, 남아있는 상기 제1산화막을 제거하는 공정과 ; 열산화에 의해 상기 도전층 위에 제 3 절연막을 성장시키고, 리소그라피방법으로 에미터와 서브-콜렉터로 사용될 n++형의 영역을 정의하여 감광막 패턴을 형성하고, 그것을 마스크로서 사용하여 상기 제1 질화막을 통해 상기 규소층으로 불순물 이온을 주입하는 공정과 ; 상기 감광막 패턴을 제거하고, 웨이퍼의 전 표면 위에 제4절연막을 형성한 후, 열처리에 의해 주입된 불순물들을 활성화시켜 접합을 형성하는 공정과 ; 리소그라피에 의해 접촉영역을 정의하여 감광막 패턴을 형성하고, 그것을 마스크로서 사용하여 상기 제4 절연막과 상기 제1 질화막을 순차적으로 식각한 후 상기 감광막 패턴을 제거하는 공정과; 웨이퍼의 전 표면 위에 타이타늄(titanium)을 도포 하고 열처리하여 타이타늄 규화물을 생성하고, 상기 산화막 위에 남아 있는 상기 타이타늄을 완전히 제거하는 공정과; 웨이퍼의 표면 위에 금속층을 형성한 후 리소그라피 방법으로 금속전극패턴을 정의하여 감광막 패턴을 형성하고, 감광막 패턴을 마스크로서 사용하여 상기 금속층을 식각하는 것에 의해 금속 전극을 각각 형성하고 열처리하는 공정을 포함한다.
이하 첨부된 도면들을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다.
제1도의 (a)∼(k)는 본 발명이 바람직한 실시예에 따라서 SOI기판 위에서 완전히 소자 격리된 구조의 측면 쌍극자 트랜지스터를 제조하는 방법을 공정순서대로 나타낸 단면도이다.
먼저, 제1도의 (a)를 참조하여, 절연막인 산확(11) 위에 활성영역(active region)으로 사용될 얇은 두께를 갖는 n-형의 규소층(12)이 형성된 SOI 기판에서 활성영역을 제외한 부분의 규소층(12)에 소자 격리를 위한 제1절연막(13)을 형성한다.
상기 제1절연막(13)은 규소층(12)에 대한 열산화에 의해 형성되는 규소산화막으로 이루어진다.
이때, 소자격리를 위해서 첫번째 마스크(mask)를 사용하는데, 그 평면 배치를 살펴보면 제2도의 (a)에서 21로 나타낸 바와 같다. 제1도의 (a) 내지 (k)는 제2도의 (a)에서 A-A'방향으로 취해진 단면도이다.
완전한 소자격리가 이루어진 후에는, 화학증착법(chemical vapor deposition;CVD)에 의해 웨이퍼의 전체 표면 위에 규소질화막(silicon nitride)(14)과 규소산화막(silicon oxide)(15)을 각각 200Å 정도의 두께와 2000Å 정도의 두께로 순차적으로 형성한다·
다음, 제1도의 (b)를 참조하여, 두번째 마스크를 이용하여 베이스 영역을 정의한다.
이때, 베이스 마스크의 평면 배치도는 제2도의 (a)와 같다. 제2도의 (a)에서 굵은 실선으로 표시된 22가 베이스 영역이다. 감광막(photoresist)(도시되지 않음)을 사용해서 리소그라피방법으로 베이스영역을 정의하여 감광막의 패턴을 형성한다.
이어, 상기 감광막 패턴을 마스크로서 사용하여 반응성 이온 식각법(reactive ion etching)에 의해 산화막(15)과 질화막(14)을 순차적으로 식각하여 n-형의 규소층(12)의 표면을 노출시킨다. 식각 후에는 마크로서 사용된 상기 감광막 패턴을 제거한다. 현재의 광 리소그라피 공정에서 정의할 수 있는 최소공정 치수가 약 0.5㎛ 정도인데, 제2도의 (a)를 참조하여, 이 방법으로 정의되는 베이스 영역(22)의 가로 폭은 너무 두껍다.
따라서, 베이스 폭을 줄이고, 또한 베이스층의 전극과 에미터를 격리하기 위해 측벽(side-wall) 절연막 형성 공정을 다음과 같이 수행한다. 화학증착법을 이용해서 웨이퍼의 전체 표면 위에 제2절연막(도시되지 않음)을 형성한다.
이 제2절연막으로서는 규소질화막 또는 규소산화막이 형성된다. 이어, 제1도의 (c)를 참조하여, 반응성 이온 식각법으로 상기 제2절연막에 대한 비등방성(anisotropic)식각을 수행하여 측벽 절연막(16)을 형성한다.
이 측벽 절연막(16)에 의해 베이스 폭이 줄어 들게 된다. 따라서 측벽 절연막(16)의 두께를 조절함으로써 베이스 폭을 쉽게 조절한 수 있다. 또한 이 측벽 절연막(16)은 후에 에미터와 베이스를 전기적으로 격리시키는 작용을 한다.
다음, 베이스 형성을 위해서, 제1도의 (d)를 참조하여, 이온주입법을 이용해서 n-형의 규소층(12)의 노출된 표면으로 원하는 양의 p형 불순물을 주입하여(17), 베이스층(18)을 형성한다.
이어, 제1도의 (e)를 참조하여, 기판세척을 수행한 후에 SiH2Cl2-HCl-H2계 등의 가스를 이용한 화학증착법으로 n-형의 규소층(12)이 노출되어 잇는 베이스층(18)에만 선택적으로 2000Å 정도의 두께로 얇은 베이스층과 베이스전극을 전기적으로 연결하기 위한 도전층(19)을 형성한다.
상기 도전층(19)은 규소층으로 이루어지며, 이것이 베이스층(18) 위에 형성됨과 동시에 즉석(in-situ)도핑에 의해 거기에는 p++형의 불순물이 주입된다.
다음, 제 1도의 (f)를 참조하여, 산화막(15)을 완전히 제거한다.
이어, 열산화에 의해 도전층(19) 위에 1000Å 정도의 두께로 제3절연막(110)을 형성한다. 이 제3절연막(110)은 규소산화막으로 형성된다.
다음, 세번째마스크를 이용하는 리소그라피방법으로 에미터와 서브-콜렉터(sub-collector)로 사용될 n++형의 영역을 정의한다.
이때, 제2도의 (a)에서 점선으로 표시된 23이 n++형 영역의 형성을 위한 세번째 마스크의 평면 배치도이다.
즉, 제1도의 (g)를 참조하여, 감광막을 웨이퍼의 표면 위에 도포하고 상기 세번째 마스크를 사용하는 리소그라피에 의해 감광막 패턴(111)을 형성한다.
이어, 감광막 패턴(111)을 마스크로서 사용하는 이온주입에 의해 질화막(14)을 통해서 규소층(12)으로 불순물 이온(112)을 주입하여 n++영역(113)을 형성한다.
이와 같은 이온주입공정에서, 불순물로서는 As가 사용된다.
다음 제1도의 (h)를 참조하여, 감광막 패턴(111)을 제거하고 세척한 후, 화학증착법에 의해 웨이퍼의 전 표면 위에 약 2000Å 정도의 두께로 제4절연막(116)을 형성한다. 제4절연막(116)은 규소산화 막으로 형성된다.
그후 이온주입된 불순물을 활성화시키고, 접합(junction)을 형성하기 위한 열처리를 수행한다.
이와 같은 열처리에 의해, 제1도의 (g)에 도시된 바와 같이, n++영역(113)과 n-영역(114) 그리고 베이스인 p영역(115)으로 분리되어 있던 활성영역에는 제1도의 (h)에 도시된 바와 같이 n++영역(117)과 p영역(118)의 에미터/베이스 접합(119)이 형성된다.
다음, 네번째 마스크를 이용하여 접촉(contact)부분을 정의한다.
이때, 접촉부분 마스크의 평면 배치도 제2도(a)에서 24이다.
즉, 제1도의 (i)를 참조하여, 리소그라피방법으로 접촉영역을 정의하여 감광막 패턴(120)을 형성하고, 감광막 패턴(120)을 마스크로서 사용하여 제 4 절연막(116)과 질화막(14)을 순차적으로 식각한다.
다음, 제1도의 (j)를 참조하여, 감광막 패턴(120)을 제거한다.
자기정렬 규화물(self-aligned silicide)를 형성하기 위해 웨이퍼의 전 표면 위에 타이타늄(titanium)을 도포하고 열처리한다. 이와 같은 열처리에 의해 규소층으로 각각 이루어지는 n++영역(117)과 연결층(19)과 접촉되어 있는 타이타늄만 반응하여 타이타늄규화물(121)이 생성된다. 이어, 산화막(116) 위에 남아 있는 타이타늄을 완전히 제거한다.
다음, 금속전극들을 형성한다. 이때, 금속전극의 평면배치도는 제 2도의 (b)에서 25이다. 금속전극의 형성을 위해, 제1도의 (k)를 참조하여, 웨이퍼의 표면 위에 금속층(122 참조)을 형성한다.
이어, 리소그라피 방법으로 금속전극패턴을 정의하여 감광막 패턴(도시되지 않음)을 형성하고, 감광막 패턴을 마스크로서 사용하여 금속층을 식각하는 것에 의해 에미터, 베이스, 콜렉터의 금속전극(l22)을 각각 형성한다.
그 후 열처리(alloying)를 수행하여 본 발명에 따른 완전 소자격리구조를 갖는 측면 쌍극자 트랜지스터를 완성한다.
제1도의 (k)에 도시된 바와 같이 본 발명에 의한 완전소자격리된 측면 쌍극자 트랜지스터는 완전한 소자격리와 측면 방향의 에미터, 베이스, 콜렉터 형성에 의해서 기생용량(parasitic capacitance)을 줄었다.
또한 베이스층(118)의 폭을 측벽 질화막(16)을 사용하여 쉽게 줄일 수 있다. 또한 베이스층이 얇은데도 불구하고 규소층(19)의 선택적인 성장과 규화물(121)의 형성으로 베이스저항을 낮게 하면서 베이스전극을 연결할 수 있다.
그리고 콜렉터의 항복(breakdown)전압을 높이기 위해 태택한 n-층으로 이루어지는 콜렉터(123)의 두께를 쉽게 조절할 수 있다.
이상과 같은 장점으로 본 발명에 의한 소자는 소자의 동작속도가 크게 향상될 수 있으며, MOSFET 소자와 비슷한 수준의 높은 집적도를 얻을 수 있다.
여기서는 한 가지의 바람직한 실시예만을 통하여 본 발명의 제조방법을 상세히 설명하였으나, 본 발명의 기술적 사상과 범위를 벗어남이 없이 여기서 설명된 실시예의 다양한 변형들이 있을 수도 있음을 이 분야에 통상적인 지식을 가진 자는 쉽게 알 수 있을 것이다.

Claims (3)

  1. SOI(silicon on insulator)기판을 이용한 반도체 장치의 제조방법에 있어서; n-형의 규소층(12)이 절연층(11) 위에 형성된 SOI 기판에 소자격리를 위한 제1절연막(13)을 형성하고, 화학증착법(CVD)에 의해 질화막(14)과 산화막(15)을 각각 순차적으로 형성하는 공정과; 리소그라피에 의해 베이스 영역(22)을 정의하고, 반응성 이온 식각에 의해 상기 산화막(15)과 상기 질화막(14)을 순차적으로 식각하여 상기 n-형의 규소층(12)의 표면을 노출시키는 공정과; 웨이퍼의 전 표면 위에 제2절연막을 형성하고 비등방성식각을 수행하여 측벽 절연막(16)을 형성한 후, 상기 규소층(12)의 노출된 표면으로 p형불순물을 주입하여(17) 베이스층(18)을 형성하는 공정과 ; 상기 베이스층(18) 위에만 선택적으로 도전층(19)을 형성하고, 남아 있는 상기 산화막(15)을 제거하는 공정과 ; 열산화에 의해 상기 도전층(19)위에 제3절연막(110)을 성장시키고, 리소그라피방법으로 애미터와 서브-콜렉터로 사용될 n++형의 영역(23,113)을 정의하여 감광막 패턴(111)을 형성하고, 상기 감광막 패턴(111)을 마스크로서 사용하여 상기 질화막(14)을 통해 상기 규소층(12)으로 불순물 이온(112)을 주입하는 공정과 ; 감광막 패턴(111)을 제거하고, 웨이퍼의 전 표면 위에 제4절연막(116)을 형성한 후, 열처리에 의해 주입된 불순물들을 활성화시켜 접합(119)을 형성하는 공정과 ; 리소그라피에 의해 접촉영역(24)을 정의하여 감광막 패턴(120)을 형성하고, 상기 감광막 패턴(120)을 마스크로서 사용하여 상기 제4절연막(116)과 상기 질화막(14)을 순차적으로 식각한 후 상기 감광막 패턴(120)을 제거하는 공정 과; 웨이퍼의 전 표면 위에 타이타늄(titanium)을 도포하고 열처리하여 타이타늄 규화물(121)을 생성하고, 상기 산화막(116) 위에 남아 있는 상기 타이타늄을 완전히 제거하는 공정과; 웨이퍼의 표면 위에 금속층을 형성한 후 리소그라피 방법으로 금속전극패턴을 정의하여 감광막 패턴을 형성하고, 감광막 패턴을 마스크로서 사용하여 상기 금속층을 식각하는 것에 의해 금속전극(122)을 각각 형성하고 열처리하는 공정을 포함하는 것을 특징으로 하는 측면 쌍극자 트랜지스터 장치의 제조방법.
  2. (정정) 제1항에 있어서, 상기 도전층(19)은 규소층으로 이루어지며, 이것은 선택적 성장에 의해 형성되며, 상기 베이스층(18) 위에 형성될 때 즉석(in-situ)도핑에 의해 p++형이 불순물이 주입되는 것을 특징으로 하는 측면 쌍극자 트랜지스터 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 베이스층(18)은 상기 측벽절연막(16)에 의해 정의되는 상기 베이스 영역(22)의 폭보다 더 좁은 폭으로 형성되는 것을 특징으로 하는 측면 쌍극자 트랜지스터의 제조 방법.
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