KR0124634B1 - 반도체소자의 분리층 제조방법 - Google Patents

반도체소자의 분리층 제조방법

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Abstract

본 발명은 반도체 소자의 분리층 제조방법에 관한 것으로, 고집적도가 요구되는 소자에서 각 소자간에 양호한 분리층 형성된 소자의 특성을 개선시키기 위해 기판상에 제1절연막을 증착하여 필드영역의 제1절연막을 선택적으로 제거하는 제1공정, 필드영역의 노출된 기판을 일정 깊이로 식각하는 제2공정, 필드영역의 기판과 제1절연막 측면에 절연막 측벽을 형성하는 제3공정, 노츨된 기판상에 선택적 에피택시 반도체층을 형성하는 제4공정, 상기 제1절연막과 절연막 측벽을 제거하는 제5공정, 상기 전면에 제2절연막과 반도체층을 차례로 증착하고 반도체층을 에치백하여 절연막 측벽이 제거된 부분에 일정 두께가 남도록 하는 제6공정, 상기 전면에 제3절연막을 형성하고 소자 활성화 역역이 노출되도록 제3절연막, 제2절연막을 에치백하는 제7공정을 포함하여 이루어짐을 특성으로 한다.

Description

반도체 소자의 분리층 제조방법
제1도 (a)∼(e)는 종래의 반도체 소자의 제조단면도.
제2도 (a)∼(h)는 본 발명의 반도체 소자의 제조단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2,4,7,11 : 산화막
3 : 감광막 5 : 질화막
6 : 측벽질화막 8 : 선택적 에피택셜실리콘
9 : 측벽산화막 10 : 다결정폴리실리콘
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 고집적도가 요구되는 소자에서 각소자간 분리를 위한 분리층 제조방법에 관한 것이다. 반도체 소자 분리층 제조방법은 CMOS(Complementary Metal Oxide Semiconductor) 회로의 집적도를 향상시키기 위해 주로 트렌치(trench)형 분리층 제조방법이 사용되고 있다.
즉 트렌치형 분리층 제조방법은 p형과 n형 사이의 인접 분리층을 형성하기 위한 기판을 일정 깊이로 식각한 다음, 식각된 기판상에 절연막과 선택적 에피택시 공정으로 분리층을 형성함으로써 집적도를 향상시킨 방법이다.
이와 같이 CMOS 집적도를 높이기 위해 반도체 소자 분리층 제조방법들이 다수 제안되었는데, 이중에서 종래의 반도체 소자 분리층 제조방법을 제1도를 참조하여 설명하면 다음과 같다.
제1도는 종래의 반도체 소자의 제조단면도로써 먼저, 제1도(a)와 같이, 기판(1)상에 화학증착법으로 5,000∼10,000Å 정도의 제1산화막(2)과 감광막(3)을 차례로 증착한 다음, 활성(active) 마스크를 이용한 노광 및 현상 공정으로 활성영역을 정의한 후 노출된 필드영역의 제1산화막(2)을 선택적으로 식각한다.
이어, 필드영역에 노출된 기판(1)을 5,000∼40,000Å 정도 깊이로 식각한 다음 감광막(3)을 제거한다.
그리고 제1도(b)에서와 같이, 상기 전면에 열산화공정을 통해 100∼500Å 정도의 산화막(4)과 화학증착법(CVD)으로 5,000∼10,000Å 정도의 질화막(5)을 차례로 형성한다.
이어, 제1도(c)에서와 같이, 상기 질화막(5)을 에체-백(Etch-back)하여 제1산화막(2)과 산화막(4) 측면에 측벽질화막(6)을 형성한다.
그리고 전면에 화학증착법으로 100∼500Å 정도 두께의 제2산화막(7)을 형성하고 제1도(d)에서와 같이 필드영역의 기판이 노출되도록 제2산화막(7)과 산화막(4)울 선택적으로 식각한 다음 필드영역의 노출된 기판(1)을 시드(seed)로 하여, 제1산화막 상측 높이까지 선택적 에피택셜 실리콘(8)을 성장시킨다.
제1도(e)에서와 같이, 100∼300[ /m]이하의 일정 비율로 선택적 에피택셜 실리콘(8), 산화막(2,4), 측벽질화막(6)을 동시에 비선택적 식각하여 제1도전층과 제2도전층 영역을 정의한다.
이때 제1도전층은 n형으로 하고 제2도전층은 p형으로 한다.
계속해서 상기 전면에 게이트용 산화막과 폴리실리콘을 차례로 증착하고 게이트 패턴마스크를 이용한 노광 및 현상공정으로 게이트 전극 영영을 정의한 다음 노출된 산화막과 폴리실리콘을 선택적으로 제거하여 게이트전극(12,13)을 형성한다.
이어서 제1도전층이 노출되도록 전면에 감광막을 증착하고 이를 마스크로 고농도(p+) 불순물 이온 주입하여 nMOS의 소오스, 드레인영역을 형성한 다음 상기 감광막을 제거한다.
그리고 제2도전층이 노출되도록 전면에 감광막을 증착하고 이를 마스크로 저농도(n+) 불순물 이온주입하여 pMOS의 소오스, 드레인영역을 형성한 후 감광막을 제거하면 최종적인 CMOS 반도체 소자를 형성한다.
이상과 같은 종래의 반도체 소자 제조방법에는 다음과 같은 문제점이 발생하였다.
첫째, 산화막의 두께에 비해 질화막 두께가 상대적으로 두꺼워 후속 열처리 과정에서 심한 스트레스(stress)를 야기시켜 기판에 전위(dislocation)가 발생한다.
둘째, 측벽질화막을 형성후 전면에 화학증착법으로 산화막을 증착하고 식각시 측벽질화막의 상부가 노츨되어 기판상에 선택적 에피택시 성장의 선택성이 저하되는 문제점이 발생한다.
이에 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 안출한 것으로 양호한 반도체 소자의 분리층을 형성하는데 그 목적이 있다.
상기의 목적을 달성하기 위해 본 발명은 소자분리층의 간격이 좁은 경우나 넓은 경우에 관계없이 양호한 소자분리층을 형성하기 위해 열산화막속에 다결정실리콘을 내포시킨 반도체 소자 분리층을 형성하였다.
이에 본 발명은 기판상에 제1절연막을 증착하여 필드영역의 제1절연막을 선택적으로 제거하는 제1공정, 필드영역의 노출된 기판을 일정 깊이로 식각하는 제2공정, 필드영역의 기판과 제1절연막 측벽에 절연막 측벽을 형성하는 제3공정, 노츨된 기판상에 선택적 에피택시 반도체층을 형성하는 제4공정, 상기 제1절연막과 절연막 측벽을 제거하는 제5공정, 상기 전면에 제2절연막과 반도체층을 차례로 증착하고 반도체층을 에치백하여 절연막 측벽이 제거된 부분에 일정 두께가 남도록 하는 제6공정, 상기 전면에 제3절연막 형성하고 소자 활성화 영역이 노출되는 제3절연막, 제2절연막을 에치백하는 제7공정으로 이루어짐을 특징으로 한다.
이와 같은 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 발명의 반도체 소자 분리층 제조단면도로써 제2도(a)와 같이 기판(1)상에 화학증착법으로 1000∼30,000Å의 제1산화막(2)과 감광막(3)을 차례로 증착한 다음 활성 마스크로 이용한 노광 및 현상공정으로 활성영역을 정의한 후 필드영역의 제1산화막(2)을 선택적으로 식각한다.
계속해서 필드영역에 노출된 기판(1)을 3000∼10,000Å 정도 깊이로 식각한 다음 감광막(3)을 제거한다.
제2도(b)와 같이 상기 전면에 화학 증착법으로 1000∼7000Å 정도의 제2산화막(7)을 형성하고, 제2도(c)와 같이 제2산화막(7)을 에치-백(Etch-back)하여 필드영역의 제1산화막(2)과 기판(1) 측면에 측벽산화막(9)을 형성한다.
제2도(d)와 같이 상기 필드영역의 노출된 기판(1)을 시드(seed)로 하여 제1산화막(2) 상측 높이로 선택적 에피택셜 실리콘을 성장시킨다.
제2도(e)와 같이 상기 제1산화막(2)과 측벽산화막(9)을 습식 식각으로 제거하여 pMOS, nMOS 소자 활성영역을 정의하고, 상기 전면에 열산화 공정으로 200∼1000Å 정도의 산화막(4)과 1,000∼10,000Å 정도의 다결정폴리실리콘(10)을 차레로 형성시킨다.
제2도(f)와 같이 다결정폴리실리콘(10)을 에치-백하여 기판(1) 하부에 잔여 다결정폴리실리콘막(10)을 형성하고 제2도(g)와 같이 전면에 화학증착법으로 1000∼2000Å의 제3산화막(11)을 형성한다.
그리고 제2도(h)와 같이 pMOS, nMOS 소자 활성영역이 노출되도록 제3, 제2산화막을 식각하여 잔여 다결정폴리실리콘(8)상에 제3산화막(11)의 형성되어 반도체 소자의 분리층이 형성된다.
그리고 도면에는 됫하지 않았지만 일반적인 공정으로 상기 전면에 게이트용 산화막과 폴리실리콘을 차례로 형성하고, 게이트 패턴 마스크를 이용하여, 게이트용 산화막과 폴리실리콘을 선택적으로 제거하면 상기 pMOS, nMOS 소자 활성영역상에 게이트 전극이 형성된다.
계속해서 각 소자활성영역과 반대 도전형의 이온을 고농도 주입하고, 다시 저농도로 주입하여 pMOS, nMOS의 소오스, 드레인 채널을 형성하여 최종적인 CMOS 반도체 소자를 형성한다.
이상 기술한 본 발명의 반도체 소자 제조방법에는 다음과 같은 효과가 있다.
첫째, 종래의 질화막대신 폴리실리콘을 사용함으로써 스트레스 발생이 감소되었다.
둘째, 스트레스 발생 감소로 인한 소자의 누설 전류특성과 소자간 파괴 전압(Brea-kdown voltage)이 개선된다.
셋째, 폴리실릭노상에 산화막이 존재함으로써 버드-빅(Bird's Beak)에 의한 소자 활성영역 감소를 방지할 수 있다.

Claims (7)

  1. 기판상에 제1절연막을 증착하여 필드영역의 제1절연막을 선택적으로 제거하는 제1공정, 필드영역의 노출된 기판을 일정 깊이로 식각하는 제2공정, 필드영역의 기판과 제1절연막 측면에 절연막 측벽을 형성하는 제3공, 노출된 기판상에 선택적 에피택시 반도체층을 형성하는 제4공정, 상기 제1절연막과 절연막 측벽을 제거하는 제5공정, 상기 전면에 제2절연막과 반도체층을 차례로 증착하고 반도체층을 에치백하여 절연막 측벽이 제거된 부분에 일정 두께가 남도록 하는 제6공정, 상기 전면에 제3절연막을 형성하고 소자활성화 영역이 노출되도록 제3절연막, 제2절연막을 에치백하는 제7공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 분리층 제조방법.
  2. 제1항에 있어서, 제2공정의 반도체 식각 깊이는 3000∼10,000Å으로 함을 특징으로 하는 반도체 소자의 분리층 제조방법.
  3. 제1항에 있어서, 제6공정의 제2절연막은 200∼1000Å로 연산화하여 형성됨을 특징으로 하는 반도체 소자의 분리층 제조방법.
  4. 제1항에 있어서, 제1, 제2, 제3절연막은 산화막으로 형성됨을 특징으로 하는 반도체 소자의 분리층 제조방법.
  5. 제1항에 있어서, 제6공정의 반도체층은 다결정폴리실리콘으로 형성됨을 특징으로 하는 반도체 소자의 분리층 제조방법.
  6. 제1항 또는 제4항에 있어서, 제1절연막은 1000∼3000Å으로 형성하고 제3절연막은 1000∼2000Å으로 형성함을 특징으로 하는 반도체 소자의 분리층 제조방법.
  7. 제1항 또는 제5항에 있어서, 반도체층은 1000∼10,000Å으로 형성됨을 특징으로 하는 반도체 소자의 분리층 제조방법.
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