JP4173629B2 - シリコンカーバイドに設けた自己整合パワー電界効果トランジスタ - Google Patents
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Description
【０００１】
本発明は、電界効果トランジスタ（ＦＥＴ）デバイスに関するものであり、特に、改良型のＦＥＴとその製造プロセスに関する。
【０００２】
基体としてのシリコンカーバイドは、バンドギャップが広く、ブロッキング電圧が高いので、パワーデバイス用に優れた材料である。しかしながら、ドーパントがシリコンカーバイド基体内にうまく拡散されない。典型的な例では、ドーパントをシリコンカーバイド基体に注入して、薄くドープしたベース領域を形成し、二つの別々のマスクを用いて濃くドープしたソース領域を形成する。
【０００３】
この典型的な技術の一例が、米国特許５，３３８，９４５号公報に開示されている。ここには、「シリコンカーバイド電界効果トランジスタのベース領域を、シリコンカーバイドの基体の第１部分を非晶質化することによって形成し、このベース領域のドーパントイオンをこの第１部分に注入し、第１部分を再度結晶化させることによって実質的にモノクリスタルなベース領域を作る」と記載されている。この明細書は更に、「次いで、この実質的にモノクリスタルなベース領域の第２部分を非晶質化してソース領域を形成して、このソース領域のドーパントイオンを注入して第２部分を再度結晶化させ、これによってベース領域内に実質的にモノクリスタルなソース領域を作る」と記載している。言換えれば、シリコンカーバイド基体にドーパントを注入することは、少なくとも二つの別々のマスクが必要である。この二つのマスクを用いる技術はコストがかかる。なぜならば、一つのマスクでなく、二つマスクを用いるからである。より重要なことは、この二つのマスクを用いる技術は難しい。なぜなら、二つのマスクを正確に整合させなければならないからである。
【０００４】
本発明は、シリコンカーバイドのモノクリスタル基体と、前記基体上にパターン形成された絶縁材料ゲートを具え、ゲート絶縁体を形成するためのスペースをあけて離れている一対のサイドウオールと、前記絶縁材料の上にゲートを形成するための導通層と、前記基体内において薄くドープされ、部分的に前記ゲートのサイドウオールの下に位置し、前記露出した基体内に延在しているベース領域と、関連する薄くドープされたベース領域内において前記露出した基体内に位置し、前記ゲート絶縁体のサイドウオールと自己整合した濃くドープされたソース領域とを有し、前記基体の下側に位置するドレイン領域を具えるシリコンカーバイド電界効果トランジスタを含む。
【０００５】
有利なことには、シリコンカーバイド電界効果トランジスタは、シリコンカーバイドモノクリスタル基体の上に形成されている。スペースをおいて離れて形成された一対のサイドウオールを有する絶縁材料ゲートがこの基体の上にパターン形成されている。この絶縁材料は、導電層が上に設けられている第１の絶縁材料を具えている。基体内に薄くドープされ、部分的に前記ゲートのサイドウオールの下に位置し、露出した基体内に延在するベース領域がある。この薄くドープされたベース領域に関連して、露出した基体に整合された濃くドープされたソース領域がある。基体の下側にはドレイン領域があり、ＦＥＴを構成している。
【０００６】
本発明は、また、シリコンカーバイドでできたモノクリスタル基板内に電界効果トランジスタを形成する方法を含む。この方法は、シリコンカーバイド気体の表面上に第１絶縁層を形成するステップと、前記第１絶縁層の表面上に導電層を蒸着するステップと、前記導電層の表面上に第２絶縁層を蒸着させるステップと、前記第２絶縁層を部分的に除去するステップと、前記第１導電層の一部を露出させて薄くドープされたベース領域を形成するためのスペースをあけて配置された二つのシリコンカーバイド基体領域を得るステップと、前記露出された導電層を介して基体にドーパントを薄く注入して基体内に薄くドープされたベース領域を形成するステップと、前記第２絶縁材料のサイドウオール上に第３の絶縁材料を形成するステップと、前記露出された導電層の前記第２又は第３の導電材料と層になっていない部分を除去して、前記第１の絶縁層の部分を露出させて、シリコンカーバイド基体のスペースを空けて配置した第２の領域を規定するステップと、前記第１の絶縁層の露出した部分を介して基体を濃く注入して、基体内に濃くドープしたベース領域を形成するステップと、前記第２及び第３の絶縁材料を除去してゲートを形成するステップを具える。
【０００７】
都合の良いことに、電界効果トランジスタを製造する方法は、シリコンカーバイドのモノクリスタル基体内に形成される。シリコンカーバイド基体上へトランジスタを形成することは、基体上に第１の絶縁層を蒸着するステップを伴う。次いで、第１の絶縁層の上に導電層を蒸着し、この導電層の上に第２の絶縁層を蒸着する。これに続くステップは、第２絶縁層を部分的に除去して、第１導電層の一部を露出させ、薄くドープされたベース領域を形成するためのシリコンカーバイド基体のスペースを空けて配置された二つの領域を得ることを含む。次いで、第１導電層の露出した部分に整合された基体にドーパントを薄く注入して、薄くドープしたベース領域を形成する。次に、第３の絶縁材料層を第２の絶縁材料のサイドウオール上に形成する。続くステップは、前記第２の絶縁層と第３の絶縁材料にに整合されていない露出した導電層を除去するステップを伴う。これによって、第１の絶縁層の部分が露出され、基体のスペースを空けて配置された第２の領域が規定される。次いでスペースをあけて配置された第２の領域が濃く注入され、濃くドープされたソース領域が形成される。次いで第２の絶縁材料および第３の絶縁材料を除去してゲートを形成する。
【０００８】
本発明を、添付の図面を参照して実施例の形で以下に述べる。
本発明においては、シリコンカーバイド内に設けられ、自己整合して注入したパワーＦＥＴ、好ましくはＭＯＳＦＥＴ、が単一のマスクを用いて製造される。マスクのコストが少なくなり、２つのステップを用いる技術に関連する整合の問題が軽減される。
【０００９】
図１は、モノクリスタルシリコンカーバイド基体１２に形成されたパワーＦＥＴ装置１０を示す図である。スペースをあけて配置された一対のサイドウオール３４、３６を有する絶縁材料ゲート２０が基体１２の上にパターン形成されている。ゲート２０は導電層２２と共に第１の絶縁材料１４を具える。基体１２内には、サイドウオール３４、３６の下に部分的に配置され、露出した基体領域３０内に延在する薄くドープされたベース領域１６がある。この薄くドープされたベース領域１６に関連して、前記露出した基体３０に整合した濃くドープされたソース領域１８がある。基体１２の下側にはドレインコンタクト３２があり、ＦＥＴ１０を構成している。
【００１０】
図１に示す本発明のＦＥＴは、図２に示す方法によって達成される。図２ａを見ると、モノクリスタル基体１２の上に第１の絶縁材料層１４が形成されている。特に、基体１２は例えばモノクリスタルシリコンカーバイドでできたスターティングウエハである。第１の絶縁層１４、好ましくは酸化層は、ウエハ１２の上側表面３８の上に形成される。酸化層１４は、絶縁材料を形成する低温化学蒸着技術、エピタキシャル、あるいは急速熱酸化プロセスによって、厚さ２５０ないし３５０オングストロームの範囲で形成される。これらのプロセスにより、次のエレメントを蒸着するために、第１絶縁材料１４が好適に基体１２の上に確実に設けられる。
【００１１】
絶縁材料１４を基体１２の上に設ける初期ステップの後に、図２ｂに示すように、導電材料層２２が、絶縁材料１４の上に形成される。導電材料２２は４５００ないし５，５００オングストロームの範囲の厚さを有し、低圧化学蒸着プロセス（ＬＰＣＶＤ）で形成することができる。本実施例では、導電層２２はポリシリコンである。
【００１２】
図２ｃに示す次のステップは、導電材料２２の上に第２の絶縁材料層２４を蒸着するステップを伴う。第２の絶縁層２４、好ましくは酸化層は、第１の絶縁材料１４と同じ技術で蒸着される。更に、第２の絶縁材料２４は、好ましくは、基板１２の所望の厚さより薄い。
【００１３】
図２ｄを参照すると、エッチングレジスタントマスク４０が第２の絶縁材料２４の上にパターン形成されている。第２の絶縁材料２４のマスクに整合されていない部分は、反応イオンエッチング等の従来のエッチング技術によって除去され、導電材料２２の第１の部分２６を露出させる。
【００１４】
図２ｅに示すように、一の極性を有する第１ドーパントが第１の部分２６に整合して基体１２に注入される。第１ドーパントは、導電材料２２、第１の絶縁材料１４および基体１２を突抜ける高い注入エネルギー源である。従来は、この注入は２ｅ１２のドーズ、ボロンの３６０ＫｅＶのエネルギーであり、薄くドープされたベース領域１６、一般にｐ型ウェルを形成する。第２の絶縁材料２４とマスク４０はボロンイオンが材料２４とマスク４０とに整合されている基体１２を突抜けないようにブロックする。
【００１５】
基体１２に注入した後、マスク４０は除去されて、残りの第２の絶縁材料２４が露出する。図２ｆに示すように、第３の絶縁材料２８が第２の絶縁材料２４のサイドウオールの上に形成される。第２の絶縁材料２４と第３の絶縁材料、好ましくは窒化材料に整合されていない導電材料２２の部分は除去される。導電材料２２は、上述した従来のエッチング技術で除去される。これによって、第１の領域２６より小さい第１の導電材料１４の領域３０が露出される。
【００１６】
図２ｇを参照すると、第１のドーパントと反対の極性を有する第２のドーパントが、領域３０に整合して基体１２内に注入される。第２のドーパントは、一般的に、濃くドープされたソース領域１８、通常のｎ型ウエル、を砒素イオンで形成する。濃くドープされたソース領域１８は、関連する薄くドープされたベース領域１６内に位置している。第２の絶縁材料２４と第３の絶縁材料２８が、砒素イオンが下に横たわる基体１２に侵入しないようにブロックする。
【００１７】
図１を参照すると、残っている第２の絶縁材料２４と第３の絶縁材料２８とが除去される。この除去プロセスは、好ましくは、半導体業界では公知のストリッピング工程によって行う。これによって残った導電材料２２と、この導電材料２２に整合した第２の絶縁材料１４がゲート２０である。代替の実施例においては、導電材料２２に整合されない第１の絶縁材料１４は、従来の半導体プロセスによって同様に除去しうる。
【００１８】
次いで基体１２の下側を平坦化して、所望の厚さにする。基体１２の下側を平坦化してドレインコンタクト３２をその下に形成する。ドレインコンタクト３２の一例は、基体１１２の下側を金属で被覆したものがある。
【００１９】
本発明は、シリコンカーバイド電界効果トランジスタに関するものである。ＦＥＴがシリコンカーバイドのモノクリスタル基体上に設けられている。スペースをおいて形成された一対のサイドウオールを有する絶縁材料ゲートが基体の上にパターン形成されている。絶縁材料は、導電層の上に横たわる第１の絶縁材料を具える。基体は、前記ゲートのサイドウオールの下に部分的に位置し、露出された基体内に延在する薄くドープされたベース領域である。この薄くドープされたベース領域に関連して、露出された基体に整合された濃くドープしたソース領域がある。基体の下側には、ドレイン領域があり、ＦＥＴを構成している。
【００２０】
ＦＥＴを製造する方法が開示されている。トランジスタはシリコンカーバイドのモノクリスタル基体内に形成されている。シリコンカーバイドの基体上にトランジスタを形成する工程は、基体の上に第１の絶縁層を蒸着する工程を伴う。次いで、導電層が第１の絶縁層を覆うように蒸着され、次いで第２の絶縁層が導電層を覆うように蒸着される。続くステップは、第２の絶縁層を部分的に除去し、第１の導電層の一部を露出させ、薄くドープされたベース領域用に二つのスペースをおいて配置されたシリコンカーバイド基体の領域を得る。次いで、第１の導電層の露出した部分に整合した基体に一のドーパントを用いて薄く注入して、薄くドープされたベース領域を形成する。次いで、第３の絶縁材料の層を第２の絶縁材料のサイドウオールの上に形成する。続くステップは、第２の絶縁材料及び第３の絶縁材料に整合していない露出された導電層を除去する工程を伴う。
【図面の簡単な説明】
【図１】 図１はトランジスタを示す図である。
【図２】 図２ａ−ｇは、本発明のプロセスを示す図である。
【符号の説明】
１０ パワーＦＥＴ装置
１２ モノクリスタルシリコンカーバイド基体
１４ 絶縁材料
１６ ベース領域
１８ ソース領域
２０ 絶縁材料ゲート
２２ 導電層
２４ 第２の絶縁材料層
２６ 第１の領域
２８ 第３の絶縁材料
３０ 基体領域
３２ ドレインコンタクト
３４、３６ サイドウオール
３８ 上側表面
４０ エッチングレジスタントマスク
本発明は、電界効果トランジスタ（ＦＥＴ）デバイスに関するものであり、特に、改良型のＦＥＴとその製造プロセスに関する。
【０００２】
基体としてのシリコンカーバイドは、バンドギャップが広く、ブロッキング電圧が高いので、パワーデバイス用に優れた材料である。しかしながら、ドーパントがシリコンカーバイド基体内にうまく拡散されない。典型的な例では、ドーパントをシリコンカーバイド基体に注入して、薄くドープしたベース領域を形成し、二つの別々のマスクを用いて濃くドープしたソース領域を形成する。
【０００３】
この典型的な技術の一例が、米国特許５，３３８，９４５号公報に開示されている。ここには、「シリコンカーバイド電界効果トランジスタのベース領域を、シリコンカーバイドの基体の第１部分を非晶質化することによって形成し、このベース領域のドーパントイオンをこの第１部分に注入し、第１部分を再度結晶化させることによって実質的にモノクリスタルなベース領域を作る」と記載されている。この明細書は更に、「次いで、この実質的にモノクリスタルなベース領域の第２部分を非晶質化してソース領域を形成して、このソース領域のドーパントイオンを注入して第２部分を再度結晶化させ、これによってベース領域内に実質的にモノクリスタルなソース領域を作る」と記載している。言換えれば、シリコンカーバイド基体にドーパントを注入することは、少なくとも二つの別々のマスクが必要である。この二つのマスクを用いる技術はコストがかかる。なぜならば、一つのマスクでなく、二つマスクを用いるからである。より重要なことは、この二つのマスクを用いる技術は難しい。なぜなら、二つのマスクを正確に整合させなければならないからである。
【０００４】
本発明は、シリコンカーバイドのモノクリスタル基体と、前記基体上にパターン形成された絶縁材料ゲートを具え、ゲート絶縁体を形成するためのスペースをあけて離れている一対のサイドウオールと、前記絶縁材料の上にゲートを形成するための導通層と、前記基体内において薄くドープされ、部分的に前記ゲートのサイドウオールの下に位置し、前記露出した基体内に延在しているベース領域と、関連する薄くドープされたベース領域内において前記露出した基体内に位置し、前記ゲート絶縁体のサイドウオールと自己整合した濃くドープされたソース領域とを有し、前記基体の下側に位置するドレイン領域を具えるシリコンカーバイド電界効果トランジスタを含む。
【０００５】
有利なことには、シリコンカーバイド電界効果トランジスタは、シリコンカーバイドモノクリスタル基体の上に形成されている。スペースをおいて離れて形成された一対のサイドウオールを有する絶縁材料ゲートがこの基体の上にパターン形成されている。この絶縁材料は、導電層が上に設けられている第１の絶縁材料を具えている。基体内に薄くドープされ、部分的に前記ゲートのサイドウオールの下に位置し、露出した基体内に延在するベース領域がある。この薄くドープされたベース領域に関連して、露出した基体に整合された濃くドープされたソース領域がある。基体の下側にはドレイン領域があり、ＦＥＴを構成している。
【０００６】
本発明は、また、シリコンカーバイドでできたモノクリスタル基板内に電界効果トランジスタを形成する方法を含む。この方法は、シリコンカーバイド気体の表面上に第１絶縁層を形成するステップと、前記第１絶縁層の表面上に導電層を蒸着するステップと、前記導電層の表面上に第２絶縁層を蒸着させるステップと、前記第２絶縁層を部分的に除去するステップと、前記第１導電層の一部を露出させて薄くドープされたベース領域を形成するためのスペースをあけて配置された二つのシリコンカーバイド基体領域を得るステップと、前記露出された導電層を介して基体にドーパントを薄く注入して基体内に薄くドープされたベース領域を形成するステップと、前記第２絶縁材料のサイドウオール上に第３の絶縁材料を形成するステップと、前記露出された導電層の前記第２又は第３の導電材料と層になっていない部分を除去して、前記第１の絶縁層の部分を露出させて、シリコンカーバイド基体のスペースを空けて配置した第２の領域を規定するステップと、前記第１の絶縁層の露出した部分を介して基体を濃く注入して、基体内に濃くドープしたベース領域を形成するステップと、前記第２及び第３の絶縁材料を除去してゲートを形成するステップを具える。
【０００７】
都合の良いことに、電界効果トランジスタを製造する方法は、シリコンカーバイドのモノクリスタル基体内に形成される。シリコンカーバイド基体上へトランジスタを形成することは、基体上に第１の絶縁層を蒸着するステップを伴う。次いで、第１の絶縁層の上に導電層を蒸着し、この導電層の上に第２の絶縁層を蒸着する。これに続くステップは、第２絶縁層を部分的に除去して、第１導電層の一部を露出させ、薄くドープされたベース領域を形成するためのシリコンカーバイド基体のスペースを空けて配置された二つの領域を得ることを含む。次いで、第１導電層の露出した部分に整合された基体にドーパントを薄く注入して、薄くドープしたベース領域を形成する。次に、第３の絶縁材料層を第２の絶縁材料のサイドウオール上に形成する。続くステップは、前記第２の絶縁層と第３の絶縁材料にに整合されていない露出した導電層を除去するステップを伴う。これによって、第１の絶縁層の部分が露出され、基体のスペースを空けて配置された第２の領域が規定される。次いでスペースをあけて配置された第２の領域が濃く注入され、濃くドープされたソース領域が形成される。次いで第２の絶縁材料および第３の絶縁材料を除去してゲートを形成する。
【０００８】
本発明を、添付の図面を参照して実施例の形で以下に述べる。
本発明においては、シリコンカーバイド内に設けられ、自己整合して注入したパワーＦＥＴ、好ましくはＭＯＳＦＥＴ、が単一のマスクを用いて製造される。マスクのコストが少なくなり、２つのステップを用いる技術に関連する整合の問題が軽減される。
【０００９】
図１は、モノクリスタルシリコンカーバイド基体１２に形成されたパワーＦＥＴ装置１０を示す図である。スペースをあけて配置された一対のサイドウオール３４、３６を有する絶縁材料ゲート２０が基体１２の上にパターン形成されている。ゲート２０は導電層２２と共に第１の絶縁材料１４を具える。基体１２内には、サイドウオール３４、３６の下に部分的に配置され、露出した基体領域３０内に延在する薄くドープされたベース領域１６がある。この薄くドープされたベース領域１６に関連して、前記露出した基体３０に整合した濃くドープされたソース領域１８がある。基体１２の下側にはドレインコンタクト３２があり、ＦＥＴ１０を構成している。
【００１０】
図１に示す本発明のＦＥＴは、図２に示す方法によって達成される。図２ａを見ると、モノクリスタル基体１２の上に第１の絶縁材料層１４が形成されている。特に、基体１２は例えばモノクリスタルシリコンカーバイドでできたスターティングウエハである。第１の絶縁層１４、好ましくは酸化層は、ウエハ１２の上側表面３８の上に形成される。酸化層１４は、絶縁材料を形成する低温化学蒸着技術、エピタキシャル、あるいは急速熱酸化プロセスによって、厚さ２５０ないし３５０オングストロームの範囲で形成される。これらのプロセスにより、次のエレメントを蒸着するために、第１絶縁材料１４が好適に基体１２の上に確実に設けられる。
【００１１】
絶縁材料１４を基体１２の上に設ける初期ステップの後に、図２ｂに示すように、導電材料層２２が、絶縁材料１４の上に形成される。導電材料２２は４５００ないし５，５００オングストロームの範囲の厚さを有し、低圧化学蒸着プロセス（ＬＰＣＶＤ）で形成することができる。本実施例では、導電層２２はポリシリコンである。
【００１２】
図２ｃに示す次のステップは、導電材料２２の上に第２の絶縁材料層２４を蒸着するステップを伴う。第２の絶縁層２４、好ましくは酸化層は、第１の絶縁材料１４と同じ技術で蒸着される。更に、第２の絶縁材料２４は、好ましくは、基板１２の所望の厚さより薄い。
【００１３】
図２ｄを参照すると、エッチングレジスタントマスク４０が第２の絶縁材料２４の上にパターン形成されている。第２の絶縁材料２４のマスクに整合されていない部分は、反応イオンエッチング等の従来のエッチング技術によって除去され、導電材料２２の第１の部分２６を露出させる。
【００１４】
図２ｅに示すように、一の極性を有する第１ドーパントが第１の部分２６に整合して基体１２に注入される。第１ドーパントは、導電材料２２、第１の絶縁材料１４および基体１２を突抜ける高い注入エネルギー源である。従来は、この注入は２ｅ１２のドーズ、ボロンの３６０ＫｅＶのエネルギーであり、薄くドープされたベース領域１６、一般にｐ型ウェルを形成する。第２の絶縁材料２４とマスク４０はボロンイオンが材料２４とマスク４０とに整合されている基体１２を突抜けないようにブロックする。
【００１５】
基体１２に注入した後、マスク４０は除去されて、残りの第２の絶縁材料２４が露出する。図２ｆに示すように、第３の絶縁材料２８が第２の絶縁材料２４のサイドウオールの上に形成される。第２の絶縁材料２４と第３の絶縁材料、好ましくは窒化材料に整合されていない導電材料２２の部分は除去される。導電材料２２は、上述した従来のエッチング技術で除去される。これによって、第１の領域２６より小さい第１の導電材料１４の領域３０が露出される。
【００１６】
図２ｇを参照すると、第１のドーパントと反対の極性を有する第２のドーパントが、領域３０に整合して基体１２内に注入される。第２のドーパントは、一般的に、濃くドープされたソース領域１８、通常のｎ型ウエル、を砒素イオンで形成する。濃くドープされたソース領域１８は、関連する薄くドープされたベース領域１６内に位置している。第２の絶縁材料２４と第３の絶縁材料２８が、砒素イオンが下に横たわる基体１２に侵入しないようにブロックする。
【００１７】
図１を参照すると、残っている第２の絶縁材料２４と第３の絶縁材料２８とが除去される。この除去プロセスは、好ましくは、半導体業界では公知のストリッピング工程によって行う。これによって残った導電材料２２と、この導電材料２２に整合した第２の絶縁材料１４がゲート２０である。代替の実施例においては、導電材料２２に整合されない第１の絶縁材料１４は、従来の半導体プロセスによって同様に除去しうる。
【００１８】
次いで基体１２の下側を平坦化して、所望の厚さにする。基体１２の下側を平坦化してドレインコンタクト３２をその下に形成する。ドレインコンタクト３２の一例は、基体１１２の下側を金属で被覆したものがある。
【００１９】
本発明は、シリコンカーバイド電界効果トランジスタに関するものである。ＦＥＴがシリコンカーバイドのモノクリスタル基体上に設けられている。スペースをおいて形成された一対のサイドウオールを有する絶縁材料ゲートが基体の上にパターン形成されている。絶縁材料は、導電層の上に横たわる第１の絶縁材料を具える。基体は、前記ゲートのサイドウオールの下に部分的に位置し、露出された基体内に延在する薄くドープされたベース領域である。この薄くドープされたベース領域に関連して、露出された基体に整合された濃くドープしたソース領域がある。基体の下側には、ドレイン領域があり、ＦＥＴを構成している。
【００２０】
ＦＥＴを製造する方法が開示されている。トランジスタはシリコンカーバイドのモノクリスタル基体内に形成されている。シリコンカーバイドの基体上にトランジスタを形成する工程は、基体の上に第１の絶縁層を蒸着する工程を伴う。次いで、導電層が第１の絶縁層を覆うように蒸着され、次いで第２の絶縁層が導電層を覆うように蒸着される。続くステップは、第２の絶縁層を部分的に除去し、第１の導電層の一部を露出させ、薄くドープされたベース領域用に二つのスペースをおいて配置されたシリコンカーバイド基体の領域を得る。次いで、第１の導電層の露出した部分に整合した基体に一のドーパントを用いて薄く注入して、薄くドープされたベース領域を形成する。次いで、第３の絶縁材料の層を第２の絶縁材料のサイドウオールの上に形成する。続くステップは、第２の絶縁材料及び第３の絶縁材料に整合していない露出された導電層を除去する工程を伴う。
【図面の簡単な説明】
【図１】 図１はトランジスタを示す図である。
【図２】 図２ａ−ｇは、本発明のプロセスを示す図である。
【符号の説明】
１０ パワーＦＥＴ装置
１２ モノクリスタルシリコンカーバイド基体
１４ 絶縁材料
１６ ベース領域
１８ ソース領域
２０ 絶縁材料ゲート
２２ 導電層
２４ 第２の絶縁材料層
２６ 第１の領域
２８ 第３の絶縁材料
３０ 基体領域
３２ ドレインコンタクト
３４、３６ サイドウオール
３８ 上側表面
４０ エッチングレジスタントマスク
Claims (6)
- シリコンカーバイドのモノクリスタル基体（１２）内に電界効果トランジスタを製造する方法において、前記シリコンカーバイド基体（１２）上に第１の絶縁層（１４）を形成するステップと、前記第１の絶縁層（１４）の表面上に導電層（２２）を蒸着するステップと、前記導電層の表面上に第２の絶縁層（２４）を蒸着するステップと、前記第２の絶縁層（２４）を部分的に除去して前記第１の導電層（２２）の一部（２６）を露出させて薄くドープされたベース領域形成用に前記シリコンカーバイド基体のスペースを空けて配置された二つの領域を得るステップと、前記導電層（２２）の露出した部分（２６）を介して一のドーパントで前記基体を薄く注入して前記基体内に薄くドープされたベース領域（１６）を形成するステップと、前記第２の絶縁層（２４）のサイドウオール上に第３の絶縁層（２８）を形成するステップと、前記第２または第３の絶縁層と層を成していない露出した導電層（２２）を除去して前記第１の絶縁層の部分（３０）を露出させ、前記第１の基体領域セットに関連するスペースを空けて配置された基体の第２の領域セットを規定するステップと、前記第１の絶縁層の露出部分（３０）を介して基体を濃く注入して、各第２の基体領域（１２）内で全体的に前記薄くドープしたベース領域（１６）内に濃く注入したベース領域（１８）を形成してベース領域を基体表面へ延在させるステップと、前記第２および第３の絶縁層を除去してベース領域（１６）上にゲート（２０）を形成するステップとを具えることを特徴とする方法。
- 請求項１に記載の方法が、前記第２の絶縁層を予め決められた厚さより薄く蒸着するステップと、前記基体（１２）の一方の表面の反対側の面を平坦化して前記基体が前記予め決められた厚さとなるようにするステップとを具えることを特徴とする方法。
- 請求項１または２に記載の方法において、前記第３の絶縁層が窒化材料であることを特徴とする方法。
- 請求項１乃至３のいずれかに記載の方法において、前記第１及び第２の絶縁層が酸化材料であることを特徴とする方法。
- 請求項１乃至４のいずれかに記載の方法において、前記導電層がポリシリコン材料であることを特徴とする方法。
- 請求項５に記載の方法が、前記一方の表面の反対側の前記基体の他方の表面にドレイン領域を形成するステップと、前記基体の他方の表面を平坦化して所定の厚さにするステップと、前記基体の他方の表面を金属で被覆してドレインコンタクトを設けるステップとを具えることを特徴とする方法。
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