JPH07273319A - 半導体装置 - Google Patents
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- JPH07273319A JPH07273319A JP6063220A JP6322094A JPH07273319A JP H07273319 A JPH07273319 A JP H07273319A JP 6063220 A JP6063220 A JP 6063220A JP 6322094 A JP6322094 A JP 6322094A JP H07273319 A JPH07273319 A JP H07273319A
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- semiconductor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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Abstract
(57)【要約】
【目的】 ソース層の抵抗の上昇によるオン抵抗の上昇
を抑えること 【構成】 ｎ- 型エピタキシャル層２上にｐ型ベース層
１６を形成し、このｐ型ベース層１６内にｎ+ 型ソース
層４を形成する。そして、表面からｎ- 型エピタキシャ
ル層２に達するＵ溝５０を形成し、このＵ溝５０上にゲ
ート酸化膜８及びゲート電極９を形成する。この時、ゲ
ート酸化膜８は、Ｕ溝側に形成された均一で薄い薄膜部
λと、この薄膜部λに比べて厚く形成された厚膜部とか
らなり、この上に形成されたゲート電極９は、Ｕ溝５０
の底部から薄膜部λ、厚膜部上まで形成する。
を抑えること 【構成】 ｎ- 型エピタキシャル層２上にｐ型ベース層
１６を形成し、このｐ型ベース層１６内にｎ+ 型ソース
層４を形成する。そして、表面からｎ- 型エピタキシャ
ル層２に達するＵ溝５０を形成し、このＵ溝５０上にゲ
ート酸化膜８及びゲート電極９を形成する。この時、ゲ
ート酸化膜８は、Ｕ溝側に形成された均一で薄い薄膜部
λと、この薄膜部λに比べて厚く形成された厚膜部とか
らなり、この上に形成されたゲート電極９は、Ｕ溝５０
の底部から薄膜部λ、厚膜部上まで形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の構造に関
し、その単体または半導体素子を組み込んだＩＣ等に採
用して好適である。
し、その単体または半導体素子を組み込んだＩＣ等に採
用して好適である。
【０００２】
【従来の技術】縦型パワーＭＯＳＦＥＴは、周波数特性
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。たとえば、日経マグロウヒル社発
行“日経エレクトロニクス”の１９８６年５月１９日
号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点
が低耐圧品および高耐圧品に移行している旨記載されて
いる。さらに、この文献には、耐圧１００Ｖ以下のパワ
ーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルま
で低くなってきていることが記載されており、この理由
として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工
を利用したり、そのセルの形状を工夫したりすることに
より、面積当たりのチャネル幅が大きくとれるようにな
ったことにある旨述べられている。
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。たとえば、日経マグロウヒル社発
行“日経エレクトロニクス”の１９８６年５月１９日
号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点
が低耐圧品および高耐圧品に移行している旨記載されて
いる。さらに、この文献には、耐圧１００Ｖ以下のパワ
ーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルま
で低くなってきていることが記載されており、この理由
として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工
を利用したり、そのセルの形状を工夫したりすることに
より、面積当たりのチャネル幅が大きくとれるようにな
ったことにある旨述べられている。
【０００３】また、この文献には主流であるＤＭＯＳ型
（二重拡散型）セルを使用した縦型パワーＭＯＳＦＥＴ
を中心にのべられている。その理由は、ＤＭＯＳ型はチ
ャネル部分にシリコンウエハの平坦な主表面をそのまま
使用することを特長とするプレーナプロセスにより作製
されるため、歩留まりが良くコストが安いという製造上
の利点があるからである。
（二重拡散型）セルを使用した縦型パワーＭＯＳＦＥＴ
を中心にのべられている。その理由は、ＤＭＯＳ型はチ
ャネル部分にシリコンウエハの平坦な主表面をそのまま
使用することを特長とするプレーナプロセスにより作製
されるため、歩留まりが良くコストが安いという製造上
の利点があるからである。
【０００４】一方、縦型パワーＭＯＳＦＥＴの普及に伴
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭６３−２６６８８２号公
報によると、ＤＭＯＳ型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すＪＦＥＴ抵抗の増加であることが分かっている。また
ＤＭＯＳ型において、特開平２−８６１３６号公報に示
されているように、現在の微細加工技術の下ではオン抵
抗が極小点をとるユニットセルの寸法は１５μｍ付近で
ある。
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭６３−２６６８８２号公
報によると、ＤＭＯＳ型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すＪＦＥＴ抵抗の増加であることが分かっている。また
ＤＭＯＳ型において、特開平２−８６１３６号公報に示
されているように、現在の微細加工技術の下ではオン抵
抗が極小点をとるユニットセルの寸法は１５μｍ付近で
ある。
【０００５】この限界を突破するために種々の構造が提
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。
【０００６】このように、溝の側面にチャネル部を形成
する構造の従来の製造方法として例えば国際公開Ｗ93/3
502 号や特開昭62-12167号に開示された製造方法があ
る。図２４は同公報のＭＯＳＦＥＴの断面図であり、図
２５〜図３６は国際公開Ｗ93/03502号におけるＭＯＳＦ
ＥＴの製造工程を示す断面図である。以下にその製造工
程を簡単に説明する。
する構造の従来の製造方法として例えば国際公開Ｗ93/3
502 号や特開昭62-12167号に開示された製造方法があ
る。図２４は同公報のＭＯＳＦＥＴの断面図であり、図
２５〜図３６は国際公開Ｗ93/03502号におけるＭＯＳＦ
ＥＴの製造工程を示す断面図である。以下にその製造工
程を簡単に説明する。
【０００７】まず、図２５に示されるように、ｎ+ 型シ
リコンからなる半導体基板１の主表面にｎ- 型のエピタ
キシャル層２を成長させたウエハ２１を用意する。この
半導体基板１はその不純物濃度が１０20ｃｍ-3程度にな
っている。また、エピタキシャル層２はその厚さが７μ
ｍ程度で、その不純物濃度は１０16ｃｍ-3程度となって
いる。このウエハ２１の主表面を熱酸化して厚さ６０ｎ
ｍ程度のフィールド酸化膜６０を形成し、その後レジス
ト膜６１を堆積して公知のフォトリソ工程にてセル形成
予定位置の中央部に開口するパターンにレジスト膜６１
をパターニングする。そして、このレジスト膜６１をマ
スクとしてボロン（Ｂ+ ）をイオン注入する。
リコンからなる半導体基板１の主表面にｎ- 型のエピタ
キシャル層２を成長させたウエハ２１を用意する。この
半導体基板１はその不純物濃度が１０20ｃｍ-3程度にな
っている。また、エピタキシャル層２はその厚さが７μ
ｍ程度で、その不純物濃度は１０16ｃｍ-3程度となって
いる。このウエハ２１の主表面を熱酸化して厚さ６０ｎ
ｍ程度のフィールド酸化膜６０を形成し、その後レジス
ト膜６１を堆積して公知のフォトリソ工程にてセル形成
予定位置の中央部に開口するパターンにレジスト膜６１
をパターニングする。そして、このレジスト膜６１をマ
スクとしてボロン（Ｂ+ ）をイオン注入する。
【０００８】レジスト剥離後、熱拡散により図２６に示
すように接合深さが３μｍ程度のｐ型拡散層６２を形成
する。このｐ型拡散層６２は最終的には後述するｐ型ベ
ース層１６の一部となり、ドレイン・ソース間に高電圧
が印加されたとき、ｐ型拡散層６２の底辺部分で安定に
ブレークダウンを起こさせることにより、耐サージ性を
向上させる目的を果たす。
すように接合深さが３μｍ程度のｐ型拡散層６２を形成
する。このｐ型拡散層６２は最終的には後述するｐ型ベ
ース層１６の一部となり、ドレイン・ソース間に高電圧
が印加されたとき、ｐ型拡散層６２の底辺部分で安定に
ブレークダウンを起こさせることにより、耐サージ性を
向上させる目的を果たす。
【０００９】次に、図２６に示すように、ウエハ２１の
主表面に窒化シリコン膜６３を約２００ｎｍ堆積し、こ
の窒化シリコン膜６３をパターニングして、ピッチ幅
（ユニットセル１５の寸法）ａで開口する格子状の開口
パターンを形成する。なお、この開口パターンは上述の
ｐ型拡散層６２がそのピッチ間隔の中央部に位置するよ
うにマスク合わせしている。
主表面に窒化シリコン膜６３を約２００ｎｍ堆積し、こ
の窒化シリコン膜６３をパターニングして、ピッチ幅
（ユニットセル１５の寸法）ａで開口する格子状の開口
パターンを形成する。なお、この開口パターンは上述の
ｐ型拡散層６２がそのピッチ間隔の中央部に位置するよ
うにマスク合わせしている。
【００１０】次に、図２７に示すように、窒化シリコン
膜６３をマスクとしてフィールド酸化膜６０をエッチン
グし、ひきつづきｎ- 型エピタキシャル層２を深さ１．
５μｍ程度エッチングして溝６４を形成する。次に、図
２８に示すように、窒化シリコン膜６３をマスクとして
溝６４の部分を熱酸化する。これはＬＯＣＯＳ(Local O
xidation of Silicon)法として良く知られた酸化方法で
あり、この酸化により選択酸化膜すなわちＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にＵ溝５
０が形成され、かつ溝５０の形状が確定する。
膜６３をマスクとしてフィールド酸化膜６０をエッチン
グし、ひきつづきｎ- 型エピタキシャル層２を深さ１．
５μｍ程度エッチングして溝６４を形成する。次に、図
２８に示すように、窒化シリコン膜６３をマスクとして
溝６４の部分を熱酸化する。これはＬＯＣＯＳ(Local O
xidation of Silicon)法として良く知られた酸化方法で
あり、この酸化により選択酸化膜すなわちＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にＵ溝５
０が形成され、かつ溝５０の形状が確定する。
【００１１】次に、図２９に示すように、ＬＯＣＯＳ酸
化膜６５をマスクとして、薄いフィールド酸化膜６０を
透過させてｐ型ベース層１６を形成するためのボロンを
イオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフ
ィールド酸化膜６０の境界部分が自己整合位置になり、
イオン注入される領域が正確に規定される。次に、図３
０に示すように、接合深さ３μｍ程度まで熱拡散する。
この熱拡散により、図２６に示す工程において前もって
形成したｐ型拡散層６２と、図２９に示す工程において
注入されたボロンの拡散層が一体になり、一つのｐ型ベ
ース層１６を形成する。また、ｐ型ベース層１６の領域
の両端面はＵ溝５０の側壁の位置で自己整合的に規定さ
れる。
化膜６５をマスクとして、薄いフィールド酸化膜６０を
透過させてｐ型ベース層１６を形成するためのボロンを
イオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフ
ィールド酸化膜６０の境界部分が自己整合位置になり、
イオン注入される領域が正確に規定される。次に、図３
０に示すように、接合深さ３μｍ程度まで熱拡散する。
この熱拡散により、図２６に示す工程において前もって
形成したｐ型拡散層６２と、図２９に示す工程において
注入されたボロンの拡散層が一体になり、一つのｐ型ベ
ース層１６を形成する。また、ｐ型ベース層１６の領域
の両端面はＵ溝５０の側壁の位置で自己整合的に規定さ
れる。
【００１２】次に、図３１に示すように、格子状のパタ
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ+ 型ソース層４を形成す
るためのリンをイオン注入する。この場合も図２９に示
す工程においてボロンをイオン注入した場合と同様に、
ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部
分が自己整合位置になり、イオン注入される領域が正確
に規定される。
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ+ 型ソース層４を形成す
るためのリンをイオン注入する。この場合も図２９に示
す工程においてボロンをイオン注入した場合と同様に、
ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部
分が自己整合位置になり、イオン注入される領域が正確
に規定される。
【００１３】次に、図３２に示すように、接合深さ０．
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ+ 型
ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０
の側壁の位置で自己整合的に規定される。以上、図２９
〜図３２の工程によりｐ型ベース層１６の接合深さとそ
の形状が確定する。
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ+ 型
ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０
の側壁の位置で自己整合的に規定される。以上、図２９
〜図３２の工程によりｐ型ベース層１６の接合深さとそ
の形状が確定する。
【００１４】次に、図３３に示すように、ＬＯＣＯＳ酸
化膜６５をウェットエッチングにより除去してＵ溝５０
の内壁５１を露出させ、その後熱酸化により厚さ６０ｎ
ｍ程度のゲート酸化膜８を形成する。次に、図３４に示
すように、ウエハ２１の主表面に厚さ４００ｎｍ程度の
ポリシリコン膜を堆積する。
化膜６５をウェットエッチングにより除去してＵ溝５０
の内壁５１を露出させ、その後熱酸化により厚さ６０ｎ
ｍ程度のゲート酸化膜８を形成する。次に、図３４に示
すように、ウエハ２１の主表面に厚さ４００ｎｍ程度の
ポリシリコン膜を堆積する。
【００１５】次に、図３５に示すように、パターニング
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図３６に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタク
ト層１７を形成する。
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図３６に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタク
ト層１７を形成する。
【００１６】そして、図２４（ｂ）に示すように、ウエ
ハ２１の主表面にＢＰＳＧ（BoronPhosphate Silicat
e Glass）からなる層間絶縁膜１８を形成し、その一部
にコンタクト穴開けを行いｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４を露出させる。さらに、アルミニ
ウム膜からなるソース電極１９を形成し、前記コンタク
ト穴を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソ
ース層４とにオーミック接触させる。さらに、アルミニ
ウム膜保護用としてプラズマＣＶＤ法等により窒化シリ
コン等よりなるパッシベーション膜（図示略）を形成
し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３
層膜からなるドレイン電極２０を形成し、ｎ+ 型半導体
基板１にオーミック接触をとる。
ハ２１の主表面にＢＰＳＧ（BoronPhosphate Silicat
e Glass）からなる層間絶縁膜１８を形成し、その一部
にコンタクト穴開けを行いｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４を露出させる。さらに、アルミニ
ウム膜からなるソース電極１９を形成し、前記コンタク
ト穴を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソ
ース層４とにオーミック接触させる。さらに、アルミニ
ウム膜保護用としてプラズマＣＶＤ法等により窒化シリ
コン等よりなるパッシベーション膜（図示略）を形成
し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３
層膜からなるドレイン電極２０を形成し、ｎ+ 型半導体
基板１にオーミック接触をとる。
【００１７】
【発明が解決しようとする課題】以上従来の技術で示し
た製造方法により作製した縦型ＭＯＳＦＥＴは、ＬＯＣ
ＯＳ酸化膜をマスクとし、薄いフィ−ルド酸化膜を透過
させて二重拡散によりチャネルを形成するが、マスクエ
ッジとなるバーズビークの下方においては薄いフィ−ル
ド酸化膜の下方よりもソース層の表面不純物密度は低下
し、ＬＯＣＯＳ溝にそってチャネルに近くなるほどソー
ス層の表面不純物密度は低下していく。一方、ゲート電
極はソース層上のゲート酸化膜上にあるものの長さにつ
いては定まっていない。したがって、ゲート電極とソー
ス電極の間に電圧が印加され、ソース層が蓄積状態のと
きに、このソース層の表面不純物密度が低下した領域上
のゲート酸化膜上にゲ−ト電極が延長されていないと、
表面電子密度は低下しているためにソース層の抵抗が上
昇し、オン抵抗が上昇するという問題があった。
た製造方法により作製した縦型ＭＯＳＦＥＴは、ＬＯＣ
ＯＳ酸化膜をマスクとし、薄いフィ−ルド酸化膜を透過
させて二重拡散によりチャネルを形成するが、マスクエ
ッジとなるバーズビークの下方においては薄いフィ−ル
ド酸化膜の下方よりもソース層の表面不純物密度は低下
し、ＬＯＣＯＳ溝にそってチャネルに近くなるほどソー
ス層の表面不純物密度は低下していく。一方、ゲート電
極はソース層上のゲート酸化膜上にあるものの長さにつ
いては定まっていない。したがって、ゲート電極とソー
ス電極の間に電圧が印加され、ソース層が蓄積状態のと
きに、このソース層の表面不純物密度が低下した領域上
のゲート酸化膜上にゲ−ト電極が延長されていないと、
表面電子密度は低下しているためにソース層の抵抗が上
昇し、オン抵抗が上昇するという問題があった。
【００１８】また、ゲート電極端部での電界集中を緩和
するために、ゲート電極を酸化してゲート電極端部下の
ゲート酸化膜を厚くするが、ゲート電極とソース電極の
間に電圧が印加され、ソース層が蓄積状態のときに、こ
のソース層の表面不純物密度が低下した領域上のゲ−ト
酸化膜の膜厚が厚いと、電界が緩和されているため表面
電子密度は低下し、ソース層の抵抗が上昇し、オン抵抗
が上昇するという問題があった。
するために、ゲート電極を酸化してゲート電極端部下の
ゲート酸化膜を厚くするが、ゲート電極とソース電極の
間に電圧が印加され、ソース層が蓄積状態のときに、こ
のソース層の表面不純物密度が低下した領域上のゲ−ト
酸化膜の膜厚が厚いと、電界が緩和されているため表面
電子密度は低下し、ソース層の抵抗が上昇し、オン抵抗
が上昇するという問題があった。
【００１９】そこで、本発明は、ソース層の抵抗の上昇
によるオン抵抗の上昇を抑えることを目的とする。
によるオン抵抗の上昇を抑えることを目的とする。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の本発明は、第１導電型の第１半導体
層と、前記第１半導体層上に形成された第２導電型の第
２半導体層と、この第２半導体層内に前記第１半導体層
と隔てられた第１導電型の第３半導体領域と、この第３
半導体領域表面から前記第１半導体層に達する深さの溝
を有し、前記溝の表面と前記第３半導体領域表面に共通
に形成されたゲート酸化膜と、該ゲート酸化膜の表面に
形成されたゲ−ト電極層と、前記第２半導体層および第
３半導体領域の表面に共通に形成されたソ−ス電極層
と、前記第１半導体層の裏面側に形成されたドレイン電
極層とを備える半導体装置において、前記第３半導体領
域は、その表面部において不純物密度が略一定の一定不
純物密度部と、この一定不純物密度部より不純物密度が
低い低不純物密度部とからなり、前記ゲート電極層は、
前記溝の表面及び少なくとも前記低不純物密度部上に前
記ゲート酸化膜を介して形成されたことを要旨とする。
に、請求項１記載の本発明は、第１導電型の第１半導体
層と、前記第１半導体層上に形成された第２導電型の第
２半導体層と、この第２半導体層内に前記第１半導体層
と隔てられた第１導電型の第３半導体領域と、この第３
半導体領域表面から前記第１半導体層に達する深さの溝
を有し、前記溝の表面と前記第３半導体領域表面に共通
に形成されたゲート酸化膜と、該ゲート酸化膜の表面に
形成されたゲ−ト電極層と、前記第２半導体層および第
３半導体領域の表面に共通に形成されたソ−ス電極層
と、前記第１半導体層の裏面側に形成されたドレイン電
極層とを備える半導体装置において、前記第３半導体領
域は、その表面部において不純物密度が略一定の一定不
純物密度部と、この一定不純物密度部より不純物密度が
低い低不純物密度部とからなり、前記ゲート電極層は、
前記溝の表面及び少なくとも前記低不純物密度部上に前
記ゲート酸化膜を介して形成されたことを要旨とする。
【００２１】また、請求項２記載の本発明は、前記ゲー
ト酸化膜は、前記溝側に形成された均一で薄い薄膜部
と、この薄膜部に比べて厚く形成された厚膜部とからな
り、前記ゲート電極層は、前記厚膜部上まで延長して形
成されたことを要旨とする。また、請求項３記載の本発
明は、前記低不純物密度部表面上の前記ゲート酸化膜は
前記薄膜部であることを要旨する。
ト酸化膜は、前記溝側に形成された均一で薄い薄膜部
と、この薄膜部に比べて厚く形成された厚膜部とからな
り、前記ゲート電極層は、前記厚膜部上まで延長して形
成されたことを要旨とする。また、請求項３記載の本発
明は、前記低不純物密度部表面上の前記ゲート酸化膜は
前記薄膜部であることを要旨する。
【００２２】
【作用および発明の効果】上記のように構成された請求
項１記載の本発明によれば、ゲート電極とソース電極の
間に電圧が印加されると、半導体領域表面の溝の近傍の
不純物密度が低い低不純物密度部では、この低不純物密
度部の上のゲート酸化膜上に形成されたゲート電極層に
より電子が蓄積され、表面電子密度が増加するためにソ
ース層の抵抗が低下し、オン抵抗を低下することができ
る。
項１記載の本発明によれば、ゲート電極とソース電極の
間に電圧が印加されると、半導体領域表面の溝の近傍の
不純物密度が低い低不純物密度部では、この低不純物密
度部の上のゲート酸化膜上に形成されたゲート電極層に
より電子が蓄積され、表面電子密度が増加するためにソ
ース層の抵抗が低下し、オン抵抗を低下することができ
る。
【００２３】さらに、上記のように構成された請求項２
記載の本発明によれば、ゲート電極端部においては、ゲ
ート酸化膜の膜厚が厚いため、電界が緩和されゲート酸
化膜の寿命が延びる。さらに、上記のように構成された
請求項３記載の本発明によれば、半導体領域表面の溝の
近傍の不純物密度が低い部分上では、ゲート酸化膜の膜
厚が均一で薄い薄膜部にて形成されるため、この薄膜部
上にて電界が緩和されないために表面に電子が蓄積さ
れ、表面電子密度が増加するためにソース層の抵抗が低
下し、オン抵抗を低下することができる。
記載の本発明によれば、ゲート電極端部においては、ゲ
ート酸化膜の膜厚が厚いため、電界が緩和されゲート酸
化膜の寿命が延びる。さらに、上記のように構成された
請求項３記載の本発明によれば、半導体領域表面の溝の
近傍の不純物密度が低い部分上では、ゲート酸化膜の膜
厚が均一で薄い薄膜部にて形成されるため、この薄膜部
上にて電界が緩和されないために表面に電子が蓄積さ
れ、表面電子密度が増加するためにソース層の抵抗が低
下し、オン抵抗を低下することができる。
【００２４】
【実施例】以下図面を参照して本発明の一実施例につい
て説明する。 〔第１実施例〕図１（ａ）は本発明の第１実施例による
四角形ユニットセルからなる縦型パワーＭＯＳＦＥＴの
平面図であり、同図（ｂ）は同図（ａ）におけるＡ−Ａ
断面図である。図２〜図２２は同じく縦型パワーＭＯＳ
ＦＥＴの製造における各段階での説明図である。また、
図４はｐ型ベース層の中央部形成のためにボロンイオン
注入をしたウエハの断面図、図５はＬＯＣＯＳ酸化のた
めに窒化シリコン膜をユニットセル寸法ａの間隔でパタ
ーニングしたウエハの断面図、図８はＬＯＣＯＳ酸化膜
が形成されたウエハの断面図、図９はＬＯＣＯＳ酸化膜
をマスクとしてｐ型ベース層形成のためにボロンイオン
注入をしたウエハの断面図、図１０は熱拡散によりｐ型
ベース層を形成したウエハの断面図、図１１はＬＯＣＯ
Ｓ酸化膜をマスクとしてｎ+ 型ソース層形成のためにリ
ンイオン注入をしたウエハの断面図、図１２は熱拡散に
よりｎ+ 型ソース層を形成したウエハの断面図、図１８
はＬＯＣＯＳ酸化膜を除去した後に熱酸化によりゲート
酸化膜を形成したウエハの断面図、図１９はゲート酸化
膜の上にゲート電極が形成されたウエハの断面図、図２
１はｐ+ 型ベースコンタクト層形成のためにボロンイオ
ン注入をしたウエハの断面図、図２２は熱拡散によりｐ
+ 型ベースコンタクト層を形成したウエハの断面図、そ
して、図１（ｂ）が層間絶縁膜，ソース電極およびドレ
イン電極を形成したウエハの完成断面図である。
て説明する。 〔第１実施例〕図１（ａ）は本発明の第１実施例による
四角形ユニットセルからなる縦型パワーＭＯＳＦＥＴの
平面図であり、同図（ｂ）は同図（ａ）におけるＡ−Ａ
断面図である。図２〜図２２は同じく縦型パワーＭＯＳ
ＦＥＴの製造における各段階での説明図である。また、
図４はｐ型ベース層の中央部形成のためにボロンイオン
注入をしたウエハの断面図、図５はＬＯＣＯＳ酸化のた
めに窒化シリコン膜をユニットセル寸法ａの間隔でパタ
ーニングしたウエハの断面図、図８はＬＯＣＯＳ酸化膜
が形成されたウエハの断面図、図９はＬＯＣＯＳ酸化膜
をマスクとしてｐ型ベース層形成のためにボロンイオン
注入をしたウエハの断面図、図１０は熱拡散によりｐ型
ベース層を形成したウエハの断面図、図１１はＬＯＣＯ
Ｓ酸化膜をマスクとしてｎ+ 型ソース層形成のためにリ
ンイオン注入をしたウエハの断面図、図１２は熱拡散に
よりｎ+ 型ソース層を形成したウエハの断面図、図１８
はＬＯＣＯＳ酸化膜を除去した後に熱酸化によりゲート
酸化膜を形成したウエハの断面図、図１９はゲート酸化
膜の上にゲート電極が形成されたウエハの断面図、図２
１はｐ+ 型ベースコンタクト層形成のためにボロンイオ
ン注入をしたウエハの断面図、図２２は熱拡散によりｐ
+ 型ベースコンタクト層を形成したウエハの断面図、そ
して、図１（ｂ）が層間絶縁膜，ソース電極およびドレ
イン電極を形成したウエハの完成断面図である。
【００２５】この実施例の縦型パワーＭＯＳＦＥＴは、
その要部，すなわちユニットセル部分を図１に示すよう
な構造として、このユニットセル１５がピッチ幅（ユニ
ットセル寸法）ａで平面上縦横に規則正しく多数配置さ
れた構造となっている。図１において、ウエハ２１は不
純物濃度が１０20ｃｍ-3程度で厚さ１００〜３００μｍ
のｎ+ 型シリコンからなる半導体基板１上に不純物密度
が１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピタキ
シャル層２が構成されたものであり、このウエハ２１の
主表面にユニットセル１５が構成される。ウエハ２１の
主表面に１２μｍ程度のユニットセル寸法ａでＵ溝５０
を形成するために、厚さ３μｍ程度のＬＯＣＯＳ酸化膜
を形成し、この酸化膜をマスクとして自己整合的な二重
拡散により接合深さが３μｍ程度のｐ型ベース層１６
と、接合深さが１μｍ程度のｎ+ 型ソース層４とが形成
されており、それによりＵ溝５０の側壁部５１にチャネ
ル５が設定される。なお、ｐ型ベース層１６の接合深さ
はＵ溝５０底辺のエッジ部１２でブレークダウンによる
破壊が生じない深さに設定されている。また、ｐ型ベー
ス層１６の中央部の接合深さが周囲よりも深くなるよう
に、あらかじめｐ型ベース層１６の中央部にボロンが拡
散されており、ドレイン・ソース間に高電圧が印加され
たときに、ｐ型ベース層１６の底面の中央部でブレーク
ダウンが起こるように設定されている。また、二重拡散
後にこの拡散マスク及びＵ溝５０形成用として使用した
ＬＯＣＯＳ酸化膜は除去されて、Ｕ溝５０の内壁には厚
さが６０ｎｍ程度のゲート酸化膜８が形成され、さら
に、その上に厚さが４００ｎｍ程度のポリシリコンから
なるゲート電極９、厚さが１μｍ程度のＢＰＳＧからな
る層間絶縁膜１８が形成されている。さらに、ｐ型ベー
ス層１６の中央部表面に接合深さが０．５μｍ程度のｐ
+ 型ベースコンタクト層１７が形成され、層間絶縁膜１
８の上に形成されたソース電極１９とｎ+ 型ソース層４
およびｐ+ 型ベースコンタクト層１７がコンタクト穴を
介してオーミック接触している。また、半導体基板１の
裏面にオーミック接触するようにドレイン電極２０が形
成されている。
その要部，すなわちユニットセル部分を図１に示すよう
な構造として、このユニットセル１５がピッチ幅（ユニ
ットセル寸法）ａで平面上縦横に規則正しく多数配置さ
れた構造となっている。図１において、ウエハ２１は不
純物濃度が１０20ｃｍ-3程度で厚さ１００〜３００μｍ
のｎ+ 型シリコンからなる半導体基板１上に不純物密度
が１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピタキ
シャル層２が構成されたものであり、このウエハ２１の
主表面にユニットセル１５が構成される。ウエハ２１の
主表面に１２μｍ程度のユニットセル寸法ａでＵ溝５０
を形成するために、厚さ３μｍ程度のＬＯＣＯＳ酸化膜
を形成し、この酸化膜をマスクとして自己整合的な二重
拡散により接合深さが３μｍ程度のｐ型ベース層１６
と、接合深さが１μｍ程度のｎ+ 型ソース層４とが形成
されており、それによりＵ溝５０の側壁部５１にチャネ
ル５が設定される。なお、ｐ型ベース層１６の接合深さ
はＵ溝５０底辺のエッジ部１２でブレークダウンによる
破壊が生じない深さに設定されている。また、ｐ型ベー
ス層１６の中央部の接合深さが周囲よりも深くなるよう
に、あらかじめｐ型ベース層１６の中央部にボロンが拡
散されており、ドレイン・ソース間に高電圧が印加され
たときに、ｐ型ベース層１６の底面の中央部でブレーク
ダウンが起こるように設定されている。また、二重拡散
後にこの拡散マスク及びＵ溝５０形成用として使用した
ＬＯＣＯＳ酸化膜は除去されて、Ｕ溝５０の内壁には厚
さが６０ｎｍ程度のゲート酸化膜８が形成され、さら
に、その上に厚さが４００ｎｍ程度のポリシリコンから
なるゲート電極９、厚さが１μｍ程度のＢＰＳＧからな
る層間絶縁膜１８が形成されている。さらに、ｐ型ベー
ス層１６の中央部表面に接合深さが０．５μｍ程度のｐ
+ 型ベースコンタクト層１７が形成され、層間絶縁膜１
８の上に形成されたソース電極１９とｎ+ 型ソース層４
およびｐ+ 型ベースコンタクト層１７がコンタクト穴を
介してオーミック接触している。また、半導体基板１の
裏面にオーミック接触するようにドレイン電極２０が形
成されている。
【００２６】次に本第１実施例の製造方法を述べる。ま
ず、図２，図３に示されるように、ｎ+ 型シリコンから
なる面方位が（１００）である半導体基板１の主表面に
ｎ- 型のエピタキシャル層２を成長させたウエハ２１を
用意する。この半導体基板１はその不純物濃度が１０20
ｃｍ-3程度になっている。また、エピタキシャル層２は
その厚さが７μｍ程度で、その不純物濃度は１０16ｃｍ
-3程度となっている。次に、図４に示される様に、この
ウエハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフ
ィールド酸化膜６０を形成し、その後レジスト膜６１を
堆積して公知のフォトリソ工程にてセル形成予定位置の
中央部に開口するパターンにレジスト膜６１をパターニ
ングする。そして、このレジスト膜６１をマスクとして
ボロン（Ｂ+ ）をイオン注入する。
ず、図２，図３に示されるように、ｎ+ 型シリコンから
なる面方位が（１００）である半導体基板１の主表面に
ｎ- 型のエピタキシャル層２を成長させたウエハ２１を
用意する。この半導体基板１はその不純物濃度が１０20
ｃｍ-3程度になっている。また、エピタキシャル層２は
その厚さが７μｍ程度で、その不純物濃度は１０16ｃｍ
-3程度となっている。次に、図４に示される様に、この
ウエハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフ
ィールド酸化膜６０を形成し、その後レジスト膜６１を
堆積して公知のフォトリソ工程にてセル形成予定位置の
中央部に開口するパターンにレジスト膜６１をパターニ
ングする。そして、このレジスト膜６１をマスクとして
ボロン（Ｂ+ ）をイオン注入する。
【００２７】レジスト剥離後、熱拡散により図５に示す
ように接合深さが３μｍ程度のｐ型拡散層６２を形成す
る。このｐ型拡散層６２は最終的には後述するｐ型ベー
ス層１６の一部となり、ドレイン・ソース間に高電圧が
印加されたとき、ｐ型拡散層６２の底辺部分で安定にブ
レークダウンを起こさせることにより、耐サージ性を向
上させる目的を果たす。
ように接合深さが３μｍ程度のｐ型拡散層６２を形成す
る。このｐ型拡散層６２は最終的には後述するｐ型ベー
ス層１６の一部となり、ドレイン・ソース間に高電圧が
印加されたとき、ｐ型拡散層６２の底辺部分で安定にブ
レークダウンを起こさせることにより、耐サージ性を向
上させる目的を果たす。
【００２８】次に、図５に示すように、ウエハ２１の主
表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この
窒化シリコン膜６３を図６に示すように＜０１１＞方向
に垂直及び平行になるようにパターニングして、ピッチ
幅（ユニットセル１５の寸法）ａで開口する格子状の開
口パターンを形成する。なお、この開口パターンは上述
のｐ型拡散層６２がそのピッチ間隔の中央部に位置する
ようにマスク合わせしている。
表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この
窒化シリコン膜６３を図６に示すように＜０１１＞方向
に垂直及び平行になるようにパターニングして、ピッチ
幅（ユニットセル１５の寸法）ａで開口する格子状の開
口パターンを形成する。なお、この開口パターンは上述
のｐ型拡散層６２がそのピッチ間隔の中央部に位置する
ようにマスク合わせしている。
【００２９】次に、窒化シリコン膜６３をマスクとして
フィールド酸化膜６０をエッチングし、ひきつづき図７
に示すように、四フッ化炭素と酸素ガスを含む放電室７
０２でプラズマを発生させて、化学的な活性種を作り、
この活性種を反応室７０３へ輸送し、反応室７０３でｎ
- 型エピタキシャル層２を等方的にケミカルドライエッ
チングして溝６４を形成する。
フィールド酸化膜６０をエッチングし、ひきつづき図７
に示すように、四フッ化炭素と酸素ガスを含む放電室７
０２でプラズマを発生させて、化学的な活性種を作り、
この活性種を反応室７０３へ輸送し、反応室７０３でｎ
- 型エピタキシャル層２を等方的にケミカルドライエッ
チングして溝６４を形成する。
【００３０】次に、図８に示すように、窒化シリコン膜
６３をマスクとして溝６４の部分を熱酸化する。これは
ＬＯＣＯＳ(Local Oxidation of Silicon)法として良く
知られた酸化方法であり、この酸化によりＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にＵ溝５
０が形成され、かつ溝５０の形状が確定する。
６３をマスクとして溝６４の部分を熱酸化する。これは
ＬＯＣＯＳ(Local Oxidation of Silicon)法として良く
知られた酸化方法であり、この酸化によりＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にＵ溝５
０が形成され、かつ溝５０の形状が確定する。
【００３１】この時、溝の側面と基板表面のなす角度で
ある図８のθを制御して、溝の側面が面方位（１１１）
に近い面となるよにケミカルドライエッチングの条件と
ＬＯＣＯＳ酸化の条件を選ぶ。このようにしてＬＯＣＯ
Ｓ酸化により形成されたＵ溝５０の内壁表面は平坦で欠
陥が少なく、その表面は図２に示されるウエハ２１の初
期の主表面と同程度に表面状態が良い。
ある図８のθを制御して、溝の側面が面方位（１１１）
に近い面となるよにケミカルドライエッチングの条件と
ＬＯＣＯＳ酸化の条件を選ぶ。このようにしてＬＯＣＯ
Ｓ酸化により形成されたＵ溝５０の内壁表面は平坦で欠
陥が少なく、その表面は図２に示されるウエハ２１の初
期の主表面と同程度に表面状態が良い。
【００３２】次に、図９に示すように、ＬＯＣＯＳ酸化
膜６５をマスクとして、薄いフィールド酸化膜６０を透
過させてｐ型ベース層１６を形成するためのボロンをイ
オン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフィ
ールド酸化膜６０の境界部分が自己整合位置になり、イ
オン注入される領域が正確に規定される。次に、図１０
に示すように、接合深さ３μｍ程度まで熱拡散する。こ
の熱拡散により、図５に示す工程において前もって形成
したｐ型拡散層６２と、図９に示す工程において注入さ
れたボロンの拡散層が一体になり、一つのｐ型ベース層
１６を形成する。また、ｐ型ベース層１６の領域の両端
面はＵ溝５０の側壁の位置で自己整合的に規定される。
膜６５をマスクとして、薄いフィールド酸化膜６０を透
過させてｐ型ベース層１６を形成するためのボロンをイ
オン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフィ
ールド酸化膜６０の境界部分が自己整合位置になり、イ
オン注入される領域が正確に規定される。次に、図１０
に示すように、接合深さ３μｍ程度まで熱拡散する。こ
の熱拡散により、図５に示す工程において前もって形成
したｐ型拡散層６２と、図９に示す工程において注入さ
れたボロンの拡散層が一体になり、一つのｐ型ベース層
１６を形成する。また、ｐ型ベース層１６の領域の両端
面はＵ溝５０の側壁の位置で自己整合的に規定される。
【００３３】次に、図１１に示すように、格子状のパタ
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ+ 型ソース層４を形成す
るためのリンをイオン注入する。この場合も図９に示す
工程においてボロンをイオン注入した場合と同様に、Ｌ
ＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分
が自己整合位置になり、イオン注入される領域が正確に
規定される。
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ+ 型ソース層４を形成す
るためのリンをイオン注入する。この場合も図９に示す
工程においてボロンをイオン注入した場合と同様に、Ｌ
ＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分
が自己整合位置になり、イオン注入される領域が正確に
規定される。
【００３４】次に、図１２に示すように、接合深さ０．
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ+ 型
ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０
の側壁の位置で自己整合的に規定される。以上、図９〜
図１２の工程によりｐ型ベース層１６の接合深さとその
形状が確定する。このｐ型ベース層１６の形状において
重要なことは、ｐ型ベース層１６の側面の位置がＵ溝５
０の側面により規定され、自己整合されて熱拡散するた
め、Ｕ溝５０に対してｐ型ベース層１６の形状は完全に
左右対称になる。
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ+ 型
ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０
の側壁の位置で自己整合的に規定される。以上、図９〜
図１２の工程によりｐ型ベース層１６の接合深さとその
形状が確定する。このｐ型ベース層１６の形状において
重要なことは、ｐ型ベース層１６の側面の位置がＵ溝５
０の側面により規定され、自己整合されて熱拡散するた
め、Ｕ溝５０に対してｐ型ベース層１６の形状は完全に
左右対称になる。
【００３５】次に、図１３に示すように、ＬＯＣＯＳ酸
化膜６５を弗酸を含む水溶液７００中で、フッ化アンモ
ニウムによりＰＨが５程度に調整された状態で、シリコ
ンの表面を水素で終端させながら酸化膜を除去してＵ溝
５０の内壁５１を露出させる。この除去工程は選択酸化
膜の形成されている面に光が当たらないように遮光布で
遮光して行う。
化膜６５を弗酸を含む水溶液７００中で、フッ化アンモ
ニウムによりＰＨが５程度に調整された状態で、シリコ
ンの表面を水素で終端させながら酸化膜を除去してＵ溝
５０の内壁５１を露出させる。この除去工程は選択酸化
膜の形成されている面に光が当たらないように遮光布で
遮光して行う。
【００３６】この後、水溶液中から取りだし、清浄な空
気中で乾燥させる。次に、図１５に示すように、チャネ
ルが形成される予定のｐ型ベース層１６のＵ溝の側面５
に（１１１）面が形成されるまで酸化膜を形成する。こ
の熱酸化工程により、チャネルが形成される予定面の原
子オーダーでの平坦度が高くなる。この熱酸化工程は、
図１４に示すように、酸素雰囲気に保たれ、約１０００
℃に保持されている酸化炉６０１にウエハ２１を徐々に
挿入することにより行う。このようにすると、酸化の初
期は比較的低い温度で行われるため、ｐ型ベース領域１
６、ｎ＋型ソース領域４の不純物が、酸化工程中にウエ
ハ外部に飛散することを抑えられる。次に、図１６に示
すように、この酸化膜６００を除去する。この酸化膜６
００の除去も選択酸化膜の除去と同様に弗酸を含む水溶
液中で、フッ化アンモニウムによりＰＨが５程度に調整
された状態で、露出されたシリコンの表面を水素で終端
させながら行う。このような方法で形成されたＵ溝５０
の内壁５１は、平坦度が高く、また欠陥も少ない良好な
シリコン表面である。
気中で乾燥させる。次に、図１５に示すように、チャネ
ルが形成される予定のｐ型ベース層１６のＵ溝の側面５
に（１１１）面が形成されるまで酸化膜を形成する。こ
の熱酸化工程により、チャネルが形成される予定面の原
子オーダーでの平坦度が高くなる。この熱酸化工程は、
図１４に示すように、酸素雰囲気に保たれ、約１０００
℃に保持されている酸化炉６０１にウエハ２１を徐々に
挿入することにより行う。このようにすると、酸化の初
期は比較的低い温度で行われるため、ｐ型ベース領域１
６、ｎ＋型ソース領域４の不純物が、酸化工程中にウエ
ハ外部に飛散することを抑えられる。次に、図１６に示
すように、この酸化膜６００を除去する。この酸化膜６
００の除去も選択酸化膜の除去と同様に弗酸を含む水溶
液中で、フッ化アンモニウムによりＰＨが５程度に調整
された状態で、露出されたシリコンの表面を水素で終端
させながら行う。このような方法で形成されたＵ溝５０
の内壁５１は、平坦度が高く、また欠陥も少ない良好な
シリコン表面である。
【００３７】つづいて図１８に示すように、Ｕ溝５０の
側面及び底面に熱酸化により厚さ６０ｎｍ程度のゲート
酸化膜８を形成する。この酸化工程は前述したのと同様
に、図１７に示すように酸素雰囲気に保たれ、約１００
０℃に保持されている酸化炉６０１にウエハ２１を徐々
に挿入する。このようにすると、酸化の初期は比較的低
い温度で行われるため、ｐ型ベース領域１６、ｎ＋型ソ
ース領域４の不純物が、酸化工程中にウエハ外部に飛散
することを抑えられる。ゲート酸化膜８の膜質や、厚さ
の均一性、チャネル５の界面の界面準位密度，キャリア
移動度は従来のＤＭＯＳと同程度に良好である。
側面及び底面に熱酸化により厚さ６０ｎｍ程度のゲート
酸化膜８を形成する。この酸化工程は前述したのと同様
に、図１７に示すように酸素雰囲気に保たれ、約１００
０℃に保持されている酸化炉６０１にウエハ２１を徐々
に挿入する。このようにすると、酸化の初期は比較的低
い温度で行われるため、ｐ型ベース領域１６、ｎ＋型ソ
ース領域４の不純物が、酸化工程中にウエハ外部に飛散
することを抑えられる。ゲート酸化膜８の膜質や、厚さ
の均一性、チャネル５の界面の界面準位密度，キャリア
移動度は従来のＤＭＯＳと同程度に良好である。
【００３８】次に、図１９に示すように、ウエハ２１の
主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積
し、隣接した二つのＵ溝５０の上端の距離ｂよりも２β
だけ短い距離ｃだけ離間するようにパターニングしてゲ
ート電極９を形成する。次にゲート電極９の端部におい
てゲート酸化膜８が厚くなるよう酸化する（厚膜部を形
成する）。この時図２０に示すようにゲート酸化膜が、
ゲート端部で厚くなる部分の長さをｘとすると、β＞ｘ
となるようにβを設定する。
主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積
し、隣接した二つのＵ溝５０の上端の距離ｂよりも２β
だけ短い距離ｃだけ離間するようにパターニングしてゲ
ート電極９を形成する。次にゲート電極９の端部におい
てゲート酸化膜８が厚くなるよう酸化する（厚膜部を形
成する）。この時図２０に示すようにゲート酸化膜が、
ゲート端部で厚くなる部分の長さをｘとすると、β＞ｘ
となるようにβを設定する。
【００３９】このようにして、半導体領域４の表面の溝
の近傍で、かつ半導体領域４の平坦部表面の不純物密度
に比べて表面不純物密度が低い半導体領域４の表面部分
５０１の上で、ゲート酸化膜８が、膜厚が均一で薄い部
分（薄膜部）λとなるようにする。つまり、ゲート酸化
膜８が、Ｕ溝側に形成された均一で薄い薄膜部λと、こ
の薄膜部λに比べて厚く形成された厚膜部とからなり、
この上に形成されたゲート電極９を、Ｕ溝５０の底部か
ら薄膜部λ、厚膜部上まで形成する。
の近傍で、かつ半導体領域４の平坦部表面の不純物密度
に比べて表面不純物密度が低い半導体領域４の表面部分
５０１の上で、ゲート酸化膜８が、膜厚が均一で薄い部
分（薄膜部）λとなるようにする。つまり、ゲート酸化
膜８が、Ｕ溝側に形成された均一で薄い薄膜部λと、こ
の薄膜部λに比べて厚く形成された厚膜部とからなり、
この上に形成されたゲート電極９を、Ｕ溝５０の底部か
ら薄膜部λ、厚膜部上まで形成する。
【００４０】以上、図９〜図１９に示す工程は本実施例
において最も重要な製造工程の部分であり、ＬＯＣＯＳ
酸化膜６５を自己整合的な二重拡散のマスクとして使用
し、ｐ型ベース層１６，ｎ+ 型ソース層４及びチャネル
５を形成し、次にＬＯＣＯＳ酸化膜６５を除去した後、
ゲート酸化膜８，ゲート電極９を形成する。次に、図２
１に示すように、パターニングされたレジスト膜６８を
マスクとして酸化膜６７を透過してｐ+ 型ベースコンタ
クト層１７を形成するためのボロンをイオン注入する。
において最も重要な製造工程の部分であり、ＬＯＣＯＳ
酸化膜６５を自己整合的な二重拡散のマスクとして使用
し、ｐ型ベース層１６，ｎ+ 型ソース層４及びチャネル
５を形成し、次にＬＯＣＯＳ酸化膜６５を除去した後、
ゲート酸化膜８，ゲート電極９を形成する。次に、図２
１に示すように、パターニングされたレジスト膜６８を
マスクとして酸化膜６７を透過してｐ+ 型ベースコンタ
クト層１７を形成するためのボロンをイオン注入する。
【００４１】次に、図２２に示すように、接合深さ０．
５μｍ程度熱拡散し、ｐ+ 型ベースコンタクト層１７を
形成する。そして、図１（ｂ）に示すように、ウエハ２
１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成
し、その一部にコンタクト穴開けを行いｐ+ 型ベースコ
ンタクト層１７とｎ+ 型ソース層４を露出させる。さら
に、アルミニウム膜からなるソース電極１９を形成し、
前記コンタクト穴を介してｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４とにオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマＣＶＤ法等に
より窒化シリコン等よりなるパッシベーション膜（図示
略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ
／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ
+ 型半導体基板１にオーミック接触をとる。
５μｍ程度熱拡散し、ｐ+ 型ベースコンタクト層１７を
形成する。そして、図１（ｂ）に示すように、ウエハ２
１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成
し、その一部にコンタクト穴開けを行いｐ+ 型ベースコ
ンタクト層１７とｎ+ 型ソース層４を露出させる。さら
に、アルミニウム膜からなるソース電極１９を形成し、
前記コンタクト穴を介してｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４とにオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマＣＶＤ法等に
より窒化シリコン等よりなるパッシベーション膜（図示
略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ
／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ
+ 型半導体基板１にオーミック接触をとる。
【００４２】以下に本発明の第１実施例の効果を述べ
る。ゲート電極９とソース電極１９の間に電圧が印加さ
れると、図２０で示す半導体領域４の表面の溝の近傍の
表面不純物密度の低い部分５０１では、ゲート酸化膜８
は、膜厚が均一で薄い薄膜部λであるため、電界が緩和
されないために表面に電子が蓄積され、表面電子密度が
増加するためにソース層４の抵抗が低下し、オン抵抗を
低下することができる。
る。ゲート電極９とソース電極１９の間に電圧が印加さ
れると、図２０で示す半導体領域４の表面の溝の近傍の
表面不純物密度の低い部分５０１では、ゲート酸化膜８
は、膜厚が均一で薄い薄膜部λであるため、電界が緩和
されないために表面に電子が蓄積され、表面電子密度が
増加するためにソース層４の抵抗が低下し、オン抵抗を
低下することができる。
【００４３】また、ゲート電極端部においては、ゲート
酸化膜８の膜厚が厚い厚膜部ｘであるため電界が緩和さ
れ、ゲート酸化膜８の寿命が延びる。また、上記説明で
は、表面不純物密度の低い部分５０１で、ゲート酸化膜
８の膜厚が均一で薄い薄膜部λである場合についてのみ
説明したが、ゲート酸化膜８の膜厚が均一でない場合に
おいても、ゲート酸化膜８を介してゲート電極９が形成
されているために、表面に電子が蓄積され、表面電子密
度が増加するため、オン抵抗を低下することができる。
酸化膜８の膜厚が厚い厚膜部ｘであるため電界が緩和さ
れ、ゲート酸化膜８の寿命が延びる。また、上記説明で
は、表面不純物密度の低い部分５０１で、ゲート酸化膜
８の膜厚が均一で薄い薄膜部λである場合についてのみ
説明したが、ゲート酸化膜８の膜厚が均一でない場合に
おいても、ゲート酸化膜８を介してゲート電極９が形成
されているために、表面に電子が蓄積され、表面電子密
度が増加するため、オン抵抗を低下することができる。
【００４４】〔第２実施例〕次に本発明の第２実施例の
構造について、上記第１実施例と異なる部分のみを説明
する。図２３に示すように、半導体領域２１の表面の溝
の近傍の半導体領域４の表面で、かつ半導体領域４の平
坦部表面の不純物密度に比べて少なくとも不純物密度が
低い半導体領域４の表面部分５０１の上のゲート酸化膜
上にゲート電極９がβだけ延長した構造とする。
構造について、上記第１実施例と異なる部分のみを説明
する。図２３に示すように、半導体領域２１の表面の溝
の近傍の半導体領域４の表面で、かつ半導体領域４の平
坦部表面の不純物密度に比べて少なくとも不純物密度が
低い半導体領域４の表面部分５０１の上のゲート酸化膜
上にゲート電極９がβだけ延長した構造とする。
【００４５】以下に本発明の第２実施例の効果を述べ
る。ゲート電極９とソース電極１９の間に電圧が印加さ
れると、半導体領域表面の平坦部で溝の近傍の不純物密
度が低い部分５０１では、この低い部分の上方にβだけ
延長して形成されたゲート電極９により電子が蓄積さ
れ、表面電子密度が増加するためにソース層４の抵抗が
低下し、オン抵抗を低下することができる。
る。ゲート電極９とソース電極１９の間に電圧が印加さ
れると、半導体領域表面の平坦部で溝の近傍の不純物密
度が低い部分５０１では、この低い部分の上方にβだけ
延長して形成されたゲート電極９により電子が蓄積さ
れ、表面電子密度が増加するためにソース層４の抵抗が
低下し、オン抵抗を低下することができる。
【００４６】なお、上記第１実施例及び第２実施例は、
格子状のパターンを用いて説明したが、本発明は、格子
状のパターンに限定されるものでは無く、ストライプ状
のパターンにも適用でき、同様の効果を得ることができ
る。また、以上説明した種々の実施例において、本発明
は縦型のＭＯＳＦＥＴに適用した場合についてのみ説明
したが、それに限定されるものではなく、このような縦
型パワ−ＭＯＳＦＥＴを組み込んだパワ−ＭＯＳＩＣに
適用してもよく、さらには、絶縁ゲート型バイポーラト
ランジスタ（ＩＧＢＴ）のゲート構造に適用することも
できる。
格子状のパターンを用いて説明したが、本発明は、格子
状のパターンに限定されるものでは無く、ストライプ状
のパターンにも適用でき、同様の効果を得ることができ
る。また、以上説明した種々の実施例において、本発明
は縦型のＭＯＳＦＥＴに適用した場合についてのみ説明
したが、それに限定されるものではなく、このような縦
型パワ−ＭＯＳＦＥＴを組み込んだパワ−ＭＯＳＩＣに
適用してもよく、さらには、絶縁ゲート型バイポーラト
ランジスタ（ＩＧＢＴ）のゲート構造に適用することも
できる。
【００４７】また、実施例では、ｎチャネル型について
のみ説明したが、ｎ型とｐ型の半導体の型を入れ換えた
ｐチャネル型についても同様の効果が得られることは言
うまでもない。
のみ説明したが、ｎ型とｐ型の半導体の型を入れ換えた
ｐチャネル型についても同様の効果が得られることは言
うまでもない。
【図１】（ａ）は本発明の第１実施例による縦型パワー
ＭＯＳＦＥＴの一部を示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ断面図である。
ＭＯＳＦＥＴの一部を示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ断面図である。
【図２】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する図である。
ＥＴの製造工程の説明に供する図である。
【図３】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する断面図である。
ＥＴの製造工程の説明に供する断面図である。
【図４】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図５】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図６】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部平面図である。
ＥＴの製造工程の説明に供する要部平面図である。
【図７】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する図である。
ＥＴの製造工程の説明に供する図である。
【図８】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図９】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図１０】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図１１】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図１２】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図１３】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する図である。
ＦＥＴの製造工程の説明に供する図である。
【図１４】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する図である。
ＦＥＴの製造工程の説明に供する図である。
【図１５】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図１６】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する図である。
ＦＥＴの製造工程の説明に供する図である。
【図１７】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する図である。
ＦＥＴの製造工程の説明に供する図である。
【図１８】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図１９】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図２０】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図２１】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図２２】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図２３】本発明の第２実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図２４】（ａ）は従来の縦型パワーＭＯＳＦＥＴの一
部を示す平面図であり、（ｂ）は（ａ）のＡ−Ａ断面図
である。
部を示す平面図であり、（ｂ）は（ａ）のＡ−Ａ断面図
である。
【図２５】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図２６】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図２７】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図２８】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図２９】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３０】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３１】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３２】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３３】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３４】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３５】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３６】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
１ ｎ+ 型半導体基板 ２ ｎ- 型エピタキシャル層 ４ ｎ+ 型ソース層 ５ チャネル ６ ｎ- 型ドレイン層 ７ ＪＦＥＴ部 ８ ゲート酸化膜 ９ ゲート電極 １６ ｐ型ベース層 １９ ソース電極 ２０ ドレイン電極 ５０ Ｕ溝 ５１ Ｕ溝の内壁 ６５ ＬＯＣＯＳ酸化膜 ５０１ 不純物密度低下部 ６０１ 酸化炉 ６０３ ウエハボート ７００ 水溶液 ７０２ 放電室 ７０３ 反応室 ７０４ 遮光布
Claims (3)
- 【請求項１】 第１導電型の第１半導体層と、前記第１
半導体層上に形成された第２導電型の第２半導体層と、
この第２半導体層内に前記第１半導体層と隔てられた第
１導電型の第３半導体領域と、この第３半導体領域表面
から前記第１半導体層に達する深さの溝を有し、前記溝
の表面と前記第３半導体領域表面に共通に形成されたゲ
ート酸化膜と、該ゲート酸化膜の表面に形成されたゲ−
ト電極層と、前記第２半導体層および第３半導体領域の
表面に共通に形成されたソ−ス電極層と、前記第１半導
体層の裏面側に形成されたドレイン電極層とを備える半
導体装置において、 前記第３半導体領域は、その表面部において不純物密度
が略一定の一定不純物密度部と、この一定不純物密度部
より不純物密度が低い低不純物密度部とからなり、 前記ゲート電極層は、前記第２半導体層の溝側表面上及
び少なくとも前記低不純物密度部表面上に前記ゲート酸
化膜を介して形成されたことを特徴とする半導体装置。 - 【請求項２】 前記ゲ−ト酸化膜は、前記溝側に形成さ
れた均一で薄い薄膜部と、この薄膜部に比べて厚く形成
された厚膜部とからなり、 前記ゲート電極層は、前記厚膜部上まで延長して形成さ
れていることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記低不純物密度部表面上の前記ゲート
酸化膜は前記薄膜部であることを特徴とする請求項２記
載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6063220A JPH07273319A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置 |
| EP95104680A EP0675529A3 (en) | 1994-03-30 | 1995-03-29 | Process for manufacturing vertical MOS transistors |
| KR1019950007079A KR100232711B1 (ko) | 1994-03-30 | 1995-03-30 | 반도체장치의 제조방법 |
| US08/413,410 US5776812A (en) | 1994-03-30 | 1995-03-30 | Manufacturing method of semiconductor device |
| US08/605,637 US5780324A (en) | 1994-03-30 | 1996-02-22 | Method of manufacturing a vertical semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6063220A JPH07273319A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11983199A Division JP3319430B2 (ja) | 1999-04-27 | 1999-04-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273319A true JPH07273319A (ja) | 1995-10-20 |
Family
ID=13222916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6063220A Pending JPH07273319A (ja) | 1994-03-30 | 1994-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273319A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5998268A (en) * | 1996-09-30 | 1999-12-07 | Denso Corporation | Manufacturing method of semiconductor device with a groove |
| JP2000031484A (ja) * | 1998-06-02 | 2000-01-28 | Siliconix Inc | 高セル密度のバ―チカルトレンチゲ―ト型ｍｏｓｆｅｔ |
| US6163051A (en) * | 1995-08-24 | 2000-12-19 | Kabushiki Kaisha Toshiba | High breakdown voltage semiconductor device |
| JP2001123623A (ja) * | 1999-10-22 | 2001-05-08 | Suehiro Baba | スロープ台構造 |
| CN110176401A (zh) * | 2019-06-13 | 2019-08-27 | 深圳市锐骏半导体股份有限公司 | 一种降低vdmos生产成本的方法 |
-
1994
- 1994-03-31 JP JP6063220A patent/JPH07273319A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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