JPH07273327A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07273327A JPH07273327A JP6062448A JP6244894A JPH07273327A JP H07273327 A JPH07273327 A JP H07273327A JP 6062448 A JP6062448 A JP 6062448A JP 6244894 A JP6244894 A JP 6244894A JP H07273327 A JPH07273327 A JP H07273327A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【目的】 オン抵抗を十分に低減することのできる半導
体装置の製造方法を提供する 【構成】 窒化シリコン膜６３を、＜０１１＞方向に略
垂直及び略平行になるようにパターニングして、ピッチ
幅（ユニットセル１５の寸法）ａで開口する格子状の開
口パターンを形成する。なお、この開口パターンはｐ型
拡散層６２がそのピッチ間隔の中央部に位置するように
マスク合わせする。そして、この開口パターンに基づき
ＭＯＳＦＥＴを形成する。
体装置の製造方法を提供する 【構成】 窒化シリコン膜６３を、＜０１１＞方向に略
垂直及び略平行になるようにパターニングして、ピッチ
幅（ユニットセル１５の寸法）ａで開口する格子状の開
口パターンを形成する。なお、この開口パターンはｐ型
拡散層６２がそのピッチ間隔の中央部に位置するように
マスク合わせする。そして、この開口パターンに基づき
ＭＯＳＦＥＴを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の構造に関
し、その単体または半導体素子を組み込んだＩＣ等に採
用して好適である
し、その単体または半導体素子を組み込んだＩＣ等に採
用して好適である
【０００２】
【従来の技術】縦型パワーＭＯＳＦＥＴは、周波数特性
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。たとえば、日経マグロウヒル社発
行“日経エレクトロニクス”の１９８６年５月１９日
号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点
が低耐圧品および高耐圧品に移行している旨記載されて
いる。さらに、この文献には、耐圧１００Ｖ以下のパワ
ーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルま
で低くなってきていることが記載されており、この理由
として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工
を利用したり、そのセルの形状を工夫したりすることに
より、面積当たりのチャネル幅が大きくとれるようにな
ったことにある旨述べられている。また、この文献には
主流であるＤＭＯＳ型（二重拡散型）セルを使用した縦
型パワーＭＯＳＦＥＴを中心にのべられている。その理
由は、ＤＭＯＳ型はチャネル部分にシリコンウエハの平
坦な主表面をそのまま使用することを特長とするプレー
ナプロセスにより作製されるため、歩留まりが良くコス
トが安いという製造上の利点があるからである。
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。たとえば、日経マグロウヒル社発
行“日経エレクトロニクス”の１９８６年５月１９日
号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点
が低耐圧品および高耐圧品に移行している旨記載されて
いる。さらに、この文献には、耐圧１００Ｖ以下のパワ
ーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルま
で低くなってきていることが記載されており、この理由
として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工
を利用したり、そのセルの形状を工夫したりすることに
より、面積当たりのチャネル幅が大きくとれるようにな
ったことにある旨述べられている。また、この文献には
主流であるＤＭＯＳ型（二重拡散型）セルを使用した縦
型パワーＭＯＳＦＥＴを中心にのべられている。その理
由は、ＤＭＯＳ型はチャネル部分にシリコンウエハの平
坦な主表面をそのまま使用することを特長とするプレー
ナプロセスにより作製されるため、歩留まりが良くコス
トが安いという製造上の利点があるからである。
【０００３】一方、縦型パワーＭＯＳＦＥＴの普及に伴
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭６３−２６６８８２号公
報によると、ＤＭＯＳ型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すＪＦＥＴ抵抗の増加であることが分かっている。また
ＤＭＯＳ型において、特開平２−８６１３６号公報に示
されているように、現在の微細加工技術の下ではオン抵
抗が極小点をとるユニットセルの寸法は１５μｍ付近で
ある。
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭６３−２６６８８２号公
報によると、ＤＭＯＳ型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すＪＦＥＴ抵抗の増加であることが分かっている。また
ＤＭＯＳ型において、特開平２−８６１３６号公報に示
されているように、現在の微細加工技術の下ではオン抵
抗が極小点をとるユニットセルの寸法は１５μｍ付近で
ある。
【０００４】この限界を突破するために種々の構造が提
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。
【０００５】このように、溝の側面にチャネル部を形成
する構造の従来の製造方法として例えば国際公開Ｗ０９
３／０３５０２号公報や特開昭62-12167号に開示された
製造方法がある。図２４は同公報のＭＯＳＦＥＴの断面
図であり、図２５〜図３６は国際公開Ｗ０９３／０３５
０２号公報におけるＭＯＳＦＥＴの製造工程を示す断面
図である。
する構造の従来の製造方法として例えば国際公開Ｗ０９
３／０３５０２号公報や特開昭62-12167号に開示された
製造方法がある。図２４は同公報のＭＯＳＦＥＴの断面
図であり、図２５〜図３６は国際公開Ｗ０９３／０３５
０２号公報におけるＭＯＳＦＥＴの製造工程を示す断面
図である。
【０００６】以下にその製造工程を簡単に説明する。ま
ず、図２５に示されるように、ｎ+ 型シリコンからなる
半導体基板１の主表面にｎ- 型のエピタキシャル層２を
成長させたウエハ２１を用意する。この半導体基板１は
その不純物濃度が１０20ｃｍ-3程度になっている。ま
た、エピタキシャル層２はその厚さが７μｍ程度で、そ
の不純物濃度は１０16ｃｍ-3程度となっている。このウ
エハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフィ
ールド酸化膜６０を形成し、その後レジスト膜６１を堆
積して公知のフォトリソ工程にてセル形成予定位置の中
央部に開口するパターンにレジスト膜６１をパターニン
グする。そして、このレジスト膜６１をマスクとしてボ
ロン（Ｂ+ ）をイオン注入する。
ず、図２５に示されるように、ｎ+ 型シリコンからなる
半導体基板１の主表面にｎ- 型のエピタキシャル層２を
成長させたウエハ２１を用意する。この半導体基板１は
その不純物濃度が１０20ｃｍ-3程度になっている。ま
た、エピタキシャル層２はその厚さが７μｍ程度で、そ
の不純物濃度は１０16ｃｍ-3程度となっている。このウ
エハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフィ
ールド酸化膜６０を形成し、その後レジスト膜６１を堆
積して公知のフォトリソ工程にてセル形成予定位置の中
央部に開口するパターンにレジスト膜６１をパターニン
グする。そして、このレジスト膜６１をマスクとしてボ
ロン（Ｂ+ ）をイオン注入する。
【０００７】レジスト剥離後、熱拡散により図２６に示
すように接合深さが３μｍ程度のｐ型拡散層６２を形成
する。このｐ型拡散層６２は最終的には後述するｐ型ベ
ース層１６の一部となり、ドレイン・ソース間に高電圧
が印加されたとき、ｐ型拡散層６２の底辺部分で安定に
ブレークダウンを起こさせることにより、耐サージ性を
向上させる目的を果たす。
すように接合深さが３μｍ程度のｐ型拡散層６２を形成
する。このｐ型拡散層６２は最終的には後述するｐ型ベ
ース層１６の一部となり、ドレイン・ソース間に高電圧
が印加されたとき、ｐ型拡散層６２の底辺部分で安定に
ブレークダウンを起こさせることにより、耐サージ性を
向上させる目的を果たす。
【０００８】次に、図２６に示すように、ウエハ２１の
主表面に窒化シリコン膜６３を約２００ｎｍ堆積し、こ
の窒化シリコン膜６３をパターニングして、ピッチ幅
（ユニットセル１５の寸法）ａで開口する格子状の開口
パターンを形成する。なお、この開口パターンは上述の
ｐ型拡散層６２がそのピッチ間隔の中央部に位置するよ
うにマスク合わせしている。
主表面に窒化シリコン膜６３を約２００ｎｍ堆積し、こ
の窒化シリコン膜６３をパターニングして、ピッチ幅
（ユニットセル１５の寸法）ａで開口する格子状の開口
パターンを形成する。なお、この開口パターンは上述の
ｐ型拡散層６２がそのピッチ間隔の中央部に位置するよ
うにマスク合わせしている。
【０００９】次に、図２７に示すように、窒化シリコン
膜６３をマスクとしてフィールド酸化膜６０をエッチン
グし、ひきつづきｎ- 型エピタキシャル層２を深さ１．
５μｍ程度エッチングして溝６４を形成する。次に、図
２８に示すように、窒化シリコン膜６３をマスクとして
溝６４の部分を熱酸化する。これはＬＯＣＯＳ(Local O
xidation of Silicon)法として良く知られた酸化方法で
あり、この酸化により選択酸化膜すなわちＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にＵ溝５
０が形成され、かつ溝５０の形状が確定する。
膜６３をマスクとしてフィールド酸化膜６０をエッチン
グし、ひきつづきｎ- 型エピタキシャル層２を深さ１．
５μｍ程度エッチングして溝６４を形成する。次に、図
２８に示すように、窒化シリコン膜６３をマスクとして
溝６４の部分を熱酸化する。これはＬＯＣＯＳ(Local O
xidation of Silicon)法として良く知られた酸化方法で
あり、この酸化により選択酸化膜すなわちＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にＵ溝５
０が形成され、かつ溝５０の形状が確定する。
【００１０】次に、図２９に示すように、ＬＯＣＯＳ酸
化膜６５をマスクとして、薄いフィールド酸化膜６０を
透過させてｐ型ベース層１６を形成するためのボロンを
イオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフ
ィールド酸化膜６０の境界部分が自己整合位置になり、
イオン注入される領域が正確に規定される。次に、図３
０に示すように、接合深さ３μｍ程度まで熱拡散する。
この熱拡散により、図２６に示す工程において前もって
形成したｐ型拡散層６２と、図２９に示す工程において
注入されたボロンの拡散層が一体になり、一つのｐ型ベ
ース層１６を形成する。また、ｐ型ベース層１６の領域
の両端面はＵ溝５０の側壁の位置で自己整合的に規定さ
れる。
化膜６５をマスクとして、薄いフィールド酸化膜６０を
透過させてｐ型ベース層１６を形成するためのボロンを
イオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフ
ィールド酸化膜６０の境界部分が自己整合位置になり、
イオン注入される領域が正確に規定される。次に、図３
０に示すように、接合深さ３μｍ程度まで熱拡散する。
この熱拡散により、図２６に示す工程において前もって
形成したｐ型拡散層６２と、図２９に示す工程において
注入されたボロンの拡散層が一体になり、一つのｐ型ベ
ース層１６を形成する。また、ｐ型ベース層１６の領域
の両端面はＵ溝５０の側壁の位置で自己整合的に規定さ
れる。
【００１１】次に、図３１に示すように、格子状のパタ
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ+ 型ソース層４を形成す
るためのリンをイオン注入する。この場合も図２９に示
す工程においてボロンをイオン注入した場合と同様に、
ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部
分が自己整合位置になり、イオン注入される領域が正確
に規定される。
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ+ 型ソース層４を形成す
るためのリンをイオン注入する。この場合も図２９に示
す工程においてボロンをイオン注入した場合と同様に、
ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部
分が自己整合位置になり、イオン注入される領域が正確
に規定される。
【００１２】次に、図３２に示すように、接合深さ０．
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ+ 型
ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０
の側壁の位置で自己整合的に規定される。以上、図２９
〜図３２の工程によりｐ型ベース層１６の接合深さとそ
の形状が確定する。
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ+ 型
ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０
の側壁の位置で自己整合的に規定される。以上、図２９
〜図３２の工程によりｐ型ベース層１６の接合深さとそ
の形状が確定する。
【００１３】次に、図３３に示すように、ＬＯＣＯＳ酸
化膜６５をウェットエッチングにより除去してＵ溝５０
の内壁５１を露出させ、その後熱酸化により厚さ６０ｎ
ｍ程度のゲート酸化膜８を形成する。次に、図３４に示
すように、ウエハ２１の主表面に厚さ４００ｎｍ程度の
ポリシリコン膜を堆積する。
化膜６５をウェットエッチングにより除去してＵ溝５０
の内壁５１を露出させ、その後熱酸化により厚さ６０ｎ
ｍ程度のゲート酸化膜８を形成する。次に、図３４に示
すように、ウエハ２１の主表面に厚さ４００ｎｍ程度の
ポリシリコン膜を堆積する。
【００１４】次に、図３５に示すように、パターニング
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図３６に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタク
ト層１７を形成する。
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図３６に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタク
ト層１７を形成する。
【００１５】そして、図２４（ｂ）に示すように、ウエ
ハ２１の主表面にＢＰＳＧ（BoronPhosphate Silicat
e Glass）からなる層間絶縁膜１８を形成し、その一部
にコンタクト穴開けを行いｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４を露出させる。さらに、アルミニ
ウム膜からなるソース電極１９を形成し、前記コンタク
ト穴を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソ
ース層４とにオーミック接触させる。さらに、アルミニ
ウム膜保護用としてプラズマＣＶＤ法等により窒化シリ
コン等よりなるパッシベーション膜（図示略）を形成
し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３
層膜からなるドレイン電極２０を形成し、ｎ+ 型半導体
基板１にオーミック接触をとる。
ハ２１の主表面にＢＰＳＧ（BoronPhosphate Silicat
e Glass）からなる層間絶縁膜１８を形成し、その一部
にコンタクト穴開けを行いｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４を露出させる。さらに、アルミニ
ウム膜からなるソース電極１９を形成し、前記コンタク
ト穴を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソ
ース層４とにオーミック接触させる。さらに、アルミニ
ウム膜保護用としてプラズマＣＶＤ法等により窒化シリ
コン等よりなるパッシベーション膜（図示略）を形成
し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３
層膜からなるドレイン電極２０を形成し、ｎ+ 型半導体
基板１にオーミック接触をとる。
【００１６】
【発明が解決しようとする課題】以上従来の技術で示し
た製造方法により作製した縦型ＭＯＳＦＥＴは、ＬＯＣ
ＯＳ酸化により表面に溝を形成するが、溝形状はＵ字型
であり、チャネル部である溝側面は特定の結晶面ではな
いために電子は強く散乱され、チャネル移動度が低下
し、オン抵抗が十分に低減しないという問題があった。
た製造方法により作製した縦型ＭＯＳＦＥＴは、ＬＯＣ
ＯＳ酸化により表面に溝を形成するが、溝形状はＵ字型
であり、チャネル部である溝側面は特定の結晶面ではな
いために電子は強く散乱され、チャネル移動度が低下
し、オン抵抗が十分に低減しないという問題があった。
【００１７】また、溝側面がある結晶面になっても移動
度が低い結晶面であるために、オン抵抗が十分に低減し
ないという問題があった。そこで、本発明は、オン抵抗
を十分に低減することのできる半導体装置の製造方法を
提供することを目的とする。
度が低い結晶面であるために、オン抵抗が十分に低減し
ないという問題があった。そこで、本発明は、オン抵抗
を十分に低減することのできる半導体装置の製造方法を
提供することを目的とする。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の本発明は、半導体基板の一主面側に
該半導体基板よりも低不純物濃度であって第１導電型の
半導体層を形成し、この低濃度の半導体層の表面を主表
面としてその所定領域を選択酸化することにより、該所
定領域の前記半導体層内に前記主表面より所定深さを有
する選択酸化膜を形成する選択酸化工程と、前記選択酸
化膜の側面に接する前記半導体層表面にチャネルを形成
すべく、第２導電型と第１導電型の不純物を前記主表面
より拡散し、この拡散により前記チャネルの長さを規定
すると同時に第２導電型のベース層と第１導電型のソー
ス層を形成し、前記半導体層を第１導電型のドレイン層
とする不純物導入工程と、前記選択酸化膜を除去して前
記所定深さを有する溝構造を形成する選択酸化膜除去工
程と、前記チャネルとなる部分を含む前記溝の内壁を酸
化してゲート酸化膜とするゲート酸化膜形成工程と、前
記ゲート酸化膜上にゲート電極を形成するゲート電極形
成工程と、前記ソース層および前記ベース層にともに電
気的に接触するソース電極と、前記半導体基板の他主面
側に電気的に接触するドレイン電極とを形成するソー
ス，ドレイン電極形成工程とを含む半導体装置の製造方
法において、前記半導体基板表面の面方位が｛１００｝
に設定され、前記選択酸化工程の耐酸化性マスクが前記
半導体基板表面の＜０１１＞方向に対して略直角または
略平行にパタ−ニングされ、前記溝の側面の面方位を
｛ＡＢＢ｝（ただしＡ、Ｂは整数）に設定することを要
旨とする。
に、請求項１記載の本発明は、半導体基板の一主面側に
該半導体基板よりも低不純物濃度であって第１導電型の
半導体層を形成し、この低濃度の半導体層の表面を主表
面としてその所定領域を選択酸化することにより、該所
定領域の前記半導体層内に前記主表面より所定深さを有
する選択酸化膜を形成する選択酸化工程と、前記選択酸
化膜の側面に接する前記半導体層表面にチャネルを形成
すべく、第２導電型と第１導電型の不純物を前記主表面
より拡散し、この拡散により前記チャネルの長さを規定
すると同時に第２導電型のベース層と第１導電型のソー
ス層を形成し、前記半導体層を第１導電型のドレイン層
とする不純物導入工程と、前記選択酸化膜を除去して前
記所定深さを有する溝構造を形成する選択酸化膜除去工
程と、前記チャネルとなる部分を含む前記溝の内壁を酸
化してゲート酸化膜とするゲート酸化膜形成工程と、前
記ゲート酸化膜上にゲート電極を形成するゲート電極形
成工程と、前記ソース層および前記ベース層にともに電
気的に接触するソース電極と、前記半導体基板の他主面
側に電気的に接触するドレイン電極とを形成するソー
ス，ドレイン電極形成工程とを含む半導体装置の製造方
法において、前記半導体基板表面の面方位が｛１００｝
に設定され、前記選択酸化工程の耐酸化性マスクが前記
半導体基板表面の＜０１１＞方向に対して略直角または
略平行にパタ−ニングされ、前記溝の側面の面方位を
｛ＡＢＢ｝（ただしＡ、Ｂは整数）に設定することを要
旨とする。
【００１９】また、請求項２記載の本発明は、請求項１
記載の半導体装置の製造方法において、前記溝の側面の
面方位を｛１１１｝に設定することを要旨とする。ま
た、請求項３記載の本発明は、半導体基板の一主面側に
該半導体基板よりも低不純物濃度であって第１導電型の
半導体層を形成し、この低濃度の半導体層の表面を主表
面としてその所定領域を選択酸化することにより、該所
定領域の前記半導体層内に前記主表面より所定深さを有
する選択酸化膜を形成する選択酸化工程と、前記選択酸
化膜の側面に接する前記半導体層表面にチャネルを形成
すべく、第２導電型と第１導電型の不純物を前記主表面
より拡散し、この拡散により前記チャネルの長さを規定
すると同時に第２導電型のベース層と第１導電型のソー
ス層を形成し、前記半導体層を第１導電型のドレイン層
とする不純物導入工程と、前記選択酸化膜を除去して前
記所定深さを有する溝構造を形成する選択酸化膜除去工
程と、前記チャネルとなる部分を含む前記溝の内壁を酸
化してゲート酸化膜とするゲート酸化膜形成工程と、前
記ゲート酸化膜上にゲート電極を形成するゲート電極形
成工程と、前記ソース層および前記ベース層にともに電
気的に接触するソース電極と、前記半導体基板の他主面
側に電気的に接触するドレイン電極とを形成するソー
ス，ドレイン電極形成工程とを含む半導体装置の製造方
法において、前記半導体基板表面の面方位が｛１００｝
に設定され、前記選択酸化工程の耐酸化性マスクが前記
半導体基板表面の＜００１＞方向に対して略直角または
略平行にパタ−ニングされ、前記溝の側面の面方位が
｛ＡＢ０｝（ただしＡ、Ｂは整数）に設定することを要
旨とする。
記載の半導体装置の製造方法において、前記溝の側面の
面方位を｛１１１｝に設定することを要旨とする。ま
た、請求項３記載の本発明は、半導体基板の一主面側に
該半導体基板よりも低不純物濃度であって第１導電型の
半導体層を形成し、この低濃度の半導体層の表面を主表
面としてその所定領域を選択酸化することにより、該所
定領域の前記半導体層内に前記主表面より所定深さを有
する選択酸化膜を形成する選択酸化工程と、前記選択酸
化膜の側面に接する前記半導体層表面にチャネルを形成
すべく、第２導電型と第１導電型の不純物を前記主表面
より拡散し、この拡散により前記チャネルの長さを規定
すると同時に第２導電型のベース層と第１導電型のソー
ス層を形成し、前記半導体層を第１導電型のドレイン層
とする不純物導入工程と、前記選択酸化膜を除去して前
記所定深さを有する溝構造を形成する選択酸化膜除去工
程と、前記チャネルとなる部分を含む前記溝の内壁を酸
化してゲート酸化膜とするゲート酸化膜形成工程と、前
記ゲート酸化膜上にゲート電極を形成するゲート電極形
成工程と、前記ソース層および前記ベース層にともに電
気的に接触するソース電極と、前記半導体基板の他主面
側に電気的に接触するドレイン電極とを形成するソー
ス，ドレイン電極形成工程とを含む半導体装置の製造方
法において、前記半導体基板表面の面方位が｛１００｝
に設定され、前記選択酸化工程の耐酸化性マスクが前記
半導体基板表面の＜００１＞方向に対して略直角または
略平行にパタ−ニングされ、前記溝の側面の面方位が
｛ＡＢ０｝（ただしＡ、Ｂは整数）に設定することを要
旨とする。
【００２０】また、請求項４記載の本発明は、請求項３
記載の半導体装置の製造方法において、前記溝の側面の
面方位を｛１１０｝に設定することを要旨とする。ま
た、請求項５記載の本発明は、半導体基板の一主面側に
該半導体基板よりも低不純物濃度であって第１導電型の
半導体層を形成し、この低濃度の半導体層の表面を主表
面としてその所定領域を選択酸化することにより、該所
定領域の前記半導体層内に前記主表面より所定深さを有
する選択酸化膜を形成する選択酸化工程と、前記選択酸
化膜の側面に接する前記半導体層表面にチャネルを形成
すべく、前記選択酸化膜と自己整合的に順次第２導電型
と第１導電型の不純物を前記主表面より二重拡散し、こ
の二重拡散により前記チャネルの長さを規定すると同時
に第２導電型のベース層と第１導電型のソース層を形成
し、前記半導体層を第１導電型のドレイン層とする不純
物導入工程と、この二重拡散の後に前記選択酸化膜を除
去して前記所定深さを有する溝構造を形成し、前記チャ
ネルとなる部分を含む前記溝の内壁を酸化してゲート酸
化膜とし、このゲート酸化膜上にゲート電極を形成する
ゲート形成工程と、前記ソース層および前記ベース層に
ともに電気的に接触するソース電極と、前記半導体基板
の他主面側に電気的に接触するドレイン電極とを形成す
るソース，ドレイン電極形成工程とを含む半導体装置の
製造方法において、前記半導体基板表面の面方位が｛１
００｝に設定され、前記選択酸化工程の耐酸化性マスク
が前記半導体基板表面の＜０１１＞方向に対して略直角
または略平行にパタ−ニングされ、前記溝の側面の面方
位を｛ＡＢＢ｝（ただしＡ、Ｂは整数）に設定すること
を要旨とする。
記載の半導体装置の製造方法において、前記溝の側面の
面方位を｛１１０｝に設定することを要旨とする。ま
た、請求項５記載の本発明は、半導体基板の一主面側に
該半導体基板よりも低不純物濃度であって第１導電型の
半導体層を形成し、この低濃度の半導体層の表面を主表
面としてその所定領域を選択酸化することにより、該所
定領域の前記半導体層内に前記主表面より所定深さを有
する選択酸化膜を形成する選択酸化工程と、前記選択酸
化膜の側面に接する前記半導体層表面にチャネルを形成
すべく、前記選択酸化膜と自己整合的に順次第２導電型
と第１導電型の不純物を前記主表面より二重拡散し、こ
の二重拡散により前記チャネルの長さを規定すると同時
に第２導電型のベース層と第１導電型のソース層を形成
し、前記半導体層を第１導電型のドレイン層とする不純
物導入工程と、この二重拡散の後に前記選択酸化膜を除
去して前記所定深さを有する溝構造を形成し、前記チャ
ネルとなる部分を含む前記溝の内壁を酸化してゲート酸
化膜とし、このゲート酸化膜上にゲート電極を形成する
ゲート形成工程と、前記ソース層および前記ベース層に
ともに電気的に接触するソース電極と、前記半導体基板
の他主面側に電気的に接触するドレイン電極とを形成す
るソース，ドレイン電極形成工程とを含む半導体装置の
製造方法において、前記半導体基板表面の面方位が｛１
００｝に設定され、前記選択酸化工程の耐酸化性マスク
が前記半導体基板表面の＜０１１＞方向に対して略直角
または略平行にパタ−ニングされ、前記溝の側面の面方
位を｛ＡＢＢ｝（ただしＡ、Ｂは整数）に設定すること
を要旨とする。
【００２１】また、請求項６記載の本発明は、請求項５
記載の半導体装置の製造方法において、前記溝の側面の
面方位を｛１１１｝に設定することを要旨とする。ま
た、請求項７記載の本発明は、半導体基板の一主面側に
該半導体基板よりも低不純物濃度であって第１導電型の
半導体層を形成し、この低濃度の半導体層の表面を主表
面としてその所定領域を選択酸化することにより、該所
定領域の前記半導体層内に前記主表面より所定深さを有
する選択酸化膜を形成する選択酸化工程と、前記選択酸
化膜の側面に接する前記半導体層表面にチャネルを形成
すべく、前記選択酸化膜と自己整合的に順次第２導電型
と第１導電型の不純物を前記主表面より二重拡散し、こ
の二重拡散により前記チャネルの長さを規定すると同時
に第２導電型のベース層と第１導電型のソース層を形成
し、前記半導体層を第１導電型のドレイン層とする不純
物導入工程と、この二重拡散の後に前記選択酸化膜を除
去して前記所定深さを有する溝構造を形成し、前記チャ
ネルとなる部分を含む前記溝の内壁を酸化してゲート酸
化膜とし、このゲート酸化膜上にゲート電極を形成する
ゲート形成工程と、前記ソース層および前記ベース層に
ともに電気的に接触するソース電極と、前記半導体基板
の他主面側に電気的に接触するドレイン電極とを形成す
るソース，ドレイン電極形成工程とを含む半導体装置の
製造方法において、前記半導体基板表面の面方位が｛１
００｝に設定され、前記選択酸化工程の耐酸化性マスク
が前記半導体基板表面の＜００１＞方向に対して略直角
または略平行にパタ−ニングされ、前記溝の側面の面方
位が｛ＡＢ０｝（ただしＡ、Ｂは整数）に設定すること
を要旨とする。
記載の半導体装置の製造方法において、前記溝の側面の
面方位を｛１１１｝に設定することを要旨とする。ま
た、請求項７記載の本発明は、半導体基板の一主面側に
該半導体基板よりも低不純物濃度であって第１導電型の
半導体層を形成し、この低濃度の半導体層の表面を主表
面としてその所定領域を選択酸化することにより、該所
定領域の前記半導体層内に前記主表面より所定深さを有
する選択酸化膜を形成する選択酸化工程と、前記選択酸
化膜の側面に接する前記半導体層表面にチャネルを形成
すべく、前記選択酸化膜と自己整合的に順次第２導電型
と第１導電型の不純物を前記主表面より二重拡散し、こ
の二重拡散により前記チャネルの長さを規定すると同時
に第２導電型のベース層と第１導電型のソース層を形成
し、前記半導体層を第１導電型のドレイン層とする不純
物導入工程と、この二重拡散の後に前記選択酸化膜を除
去して前記所定深さを有する溝構造を形成し、前記チャ
ネルとなる部分を含む前記溝の内壁を酸化してゲート酸
化膜とし、このゲート酸化膜上にゲート電極を形成する
ゲート形成工程と、前記ソース層および前記ベース層に
ともに電気的に接触するソース電極と、前記半導体基板
の他主面側に電気的に接触するドレイン電極とを形成す
るソース，ドレイン電極形成工程とを含む半導体装置の
製造方法において、前記半導体基板表面の面方位が｛１
００｝に設定され、前記選択酸化工程の耐酸化性マスク
が前記半導体基板表面の＜００１＞方向に対して略直角
または略平行にパタ−ニングされ、前記溝の側面の面方
位が｛ＡＢ０｝（ただしＡ、Ｂは整数）に設定すること
を要旨とする。
【００２２】また、請求項８記載の本発明は、請求項７
記載の半導体装置の製造方法において、前記溝の側面の
面方位を｛１１０｝に設定することを要旨とする。
記載の半導体装置の製造方法において、前記溝の側面の
面方位を｛１１０｝に設定することを要旨とする。
【００２３】
【作用および発明の効果】上記のように構成された請求
項１及び５の発明によれば、面方位が｛１００｝の基板
表面を用い、前記基板表面の＜０１１＞方向に略直角ま
たは略平行にパタ−ニングした耐酸化性マスクを用いて
エッチングおよび選択酸化の条件を選び、溝の側面と基
板表面とのなす角度を正確に制御することで溝の側面を
｛ＡＡＢ｝（ただし、Ａ、Ｂは整数）の面指数である等
価な結晶面にすることができる。溝の側面を結晶面にす
ることができ、チャネル移動度を高くすることができる
ためにオン抵抗を低減できる。
項１及び５の発明によれば、面方位が｛１００｝の基板
表面を用い、前記基板表面の＜０１１＞方向に略直角ま
たは略平行にパタ−ニングした耐酸化性マスクを用いて
エッチングおよび選択酸化の条件を選び、溝の側面と基
板表面とのなす角度を正確に制御することで溝の側面を
｛ＡＡＢ｝（ただし、Ａ、Ｂは整数）の面指数である等
価な結晶面にすることができる。溝の側面を結晶面にす
ることができ、チャネル移動度を高くすることができる
ためにオン抵抗を低減できる。
【００２４】また、上記のように構成された請求項２及
び６の発明によれば、溝の側面と基板表面とのなす角度
を５４．７度に制御することで、溝の側面を高移動度を
有する｛１１１｝の等価な結晶面にすることができ、オ
ン抵抗を低減できる。 また、上記のように構成された
請求項３及び７の発明によれば、面方位が｛１００｝の
基板表面を用い、前記基板表面の＜００１＞方向に略直
角または略平行にパタ−ニングした耐酸化性マスクを用
いてエッチングおよび選択酸化の条件を選び、溝の側面
と基板表面とのなす角度を制御することで溝の側面を
｛ＡＢ０｝（ただし、Ａ、Ｂは整数）の面指数である等
価な結晶面にすることができる。溝側面を結晶面にする
ことができ、チャネル移動度を高くすることができるた
めにオン抵抗を低減できる。
び６の発明によれば、溝の側面と基板表面とのなす角度
を５４．７度に制御することで、溝の側面を高移動度を
有する｛１１１｝の等価な結晶面にすることができ、オ
ン抵抗を低減できる。 また、上記のように構成された
請求項３及び７の発明によれば、面方位が｛１００｝の
基板表面を用い、前記基板表面の＜００１＞方向に略直
角または略平行にパタ−ニングした耐酸化性マスクを用
いてエッチングおよび選択酸化の条件を選び、溝の側面
と基板表面とのなす角度を制御することで溝の側面を
｛ＡＢ０｝（ただし、Ａ、Ｂは整数）の面指数である等
価な結晶面にすることができる。溝側面を結晶面にする
ことができ、チャネル移動度を高くすることができるた
めにオン抵抗を低減できる。
【００２５】また、上記のように構成された請求項４及
び８の発明によれば、溝の側面と基板表面とのなす角度
を４５．０度に制御することで、溝の側面を高移動度を
有する｛１１０｝の等価な結晶面にすることができ、オ
ン抵抗を低減できる。
び８の発明によれば、溝の側面と基板表面とのなす角度
を４５．０度に制御することで、溝の側面を高移動度を
有する｛１１０｝の等価な結晶面にすることができ、オ
ン抵抗を低減できる。
【００２６】
【実施例】以下図面を参照して本発明の実施例について
説明する。図１（ａ）は本発明の第１実施例による四角
形ユニットセルからなる縦型パワーＭＯＳＦＥＴの平面
図であり、同図（ｂ）は同図（ａ）におけるＡ−Ａ断面
図である。図２〜図２２は同じく縦型パワーＭＯＳＦＥ
Ｔの製造における各段階での説明図である。また、図４
はｐ型ベース層の中央部形成のためにボロンイオン注入
をしたウエハの断面図、図５はＬＯＣＯＳ酸化のために
窒化シリコン膜をユニットセル寸法ａの間隔でパターニ
ングしたウエハの断面図、図８はＬＯＣＯＳ酸化膜が形
成されたウエハの断面図、図９はＬＯＣＯＳ酸化膜をマ
スクとしてｐ型ベース層形成のためにボロンイオン注入
をしたウエハの断面図、図１０は熱拡散によりｐ型ベー
ス層を形成したウエハの断面図、図１１はＬＯＣＯＳ酸
化膜をマスクとしてｎ+ 型ソース層形成のためにリンイ
オン注入をしたウエハの断面図、図１２は熱拡散により
ｎ+ 型ソース層を形成したウエハの断面図、図１８はＬ
ＯＣＯＳ酸化膜を除去した後に熱酸化によりゲート酸化
膜を形成したウエハの断面図、図１９はゲート酸化膜の
上にゲート電極が形成されたウエハの断面図、図２１は
ｐ+ 型ベースコンタクト層形成のためにボロンイオン注
入をしたウエハの断面図、図２２は熱拡散によりｐ+ 型
ベースコンタクト層を形成したウエハの断面図、そし
て、図１（ｂ）が層間絶縁膜，ソース電極およびドレイ
ン電極を形成したウエハの完成断面図である。
説明する。図１（ａ）は本発明の第１実施例による四角
形ユニットセルからなる縦型パワーＭＯＳＦＥＴの平面
図であり、同図（ｂ）は同図（ａ）におけるＡ−Ａ断面
図である。図２〜図２２は同じく縦型パワーＭＯＳＦＥ
Ｔの製造における各段階での説明図である。また、図４
はｐ型ベース層の中央部形成のためにボロンイオン注入
をしたウエハの断面図、図５はＬＯＣＯＳ酸化のために
窒化シリコン膜をユニットセル寸法ａの間隔でパターニ
ングしたウエハの断面図、図８はＬＯＣＯＳ酸化膜が形
成されたウエハの断面図、図９はＬＯＣＯＳ酸化膜をマ
スクとしてｐ型ベース層形成のためにボロンイオン注入
をしたウエハの断面図、図１０は熱拡散によりｐ型ベー
ス層を形成したウエハの断面図、図１１はＬＯＣＯＳ酸
化膜をマスクとしてｎ+ 型ソース層形成のためにリンイ
オン注入をしたウエハの断面図、図１２は熱拡散により
ｎ+ 型ソース層を形成したウエハの断面図、図１８はＬ
ＯＣＯＳ酸化膜を除去した後に熱酸化によりゲート酸化
膜を形成したウエハの断面図、図１９はゲート酸化膜の
上にゲート電極が形成されたウエハの断面図、図２１は
ｐ+ 型ベースコンタクト層形成のためにボロンイオン注
入をしたウエハの断面図、図２２は熱拡散によりｐ+ 型
ベースコンタクト層を形成したウエハの断面図、そし
て、図１（ｂ）が層間絶縁膜，ソース電極およびドレイ
ン電極を形成したウエハの完成断面図である。
【００２７】この実施例の縦型パワーＭＯＳＦＥＴは、
その要部，すなわちユニットセル部分を図１に示すよう
な構造として、このユニットセル１５がピッチ幅（ユニ
ットセル寸法）ａで平面上縦横に規則正しく多数配置さ
れた構造となっている。図１において、ウエハ２１は不
純物濃度が１０20ｃｍ-3程度で厚さ１００〜３００μｍ
のｎ+ 型シリコンからなる半導体基板１上に不純物密度
が１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピタキ
シャル層２が構成されたものであり、このウエハ２１の
主表面にユニットセル１５が構成される。ウエハ２１の
主表面に１２μｍ程度のユニットセル寸法ａでＵ溝５０
を形成するために、厚さ３μｍ程度のＬＯＣＯＳ酸化膜
を形成し、この酸化膜をマスクとして自己整合的な二重
拡散により接合深さが３μｍ程度のｐ型ベース層１６
と、接合深さが１μｍ程度のｎ+ 型ソース層４とが形成
されており、それによりＵ溝５０の側壁部５１にチャネ
ル５が設定される。なお、ｐ型ベース層１６の接合深さ
はＵ溝５０底辺のエッジ部１２でブレークダウンによる
破壊が生じない深さに設定されている。また、ｐ型ベー
ス層１６の中央部の接合深さが周囲よりも深くなるよう
に、あらかじめｐ型ベース層１６の中央部にボロンが拡
散されており、ドレイン・ソース間に高電圧が印加され
たときに、ｐ型ベース層１６の底面の中央部でブレーク
ダウンが起こるように設定されている。また、二重拡散
後にこの拡散マスク及びＵ溝５０形成用として使用した
ＬＯＣＯＳ酸化膜は除去されて、Ｕ溝５０の内壁には厚
さが６０ｎｍ程度のゲート酸化膜８が形成され、さら
に、その上に厚さが４００ｎｍ程度のポリシリコンから
なるゲート電極９、厚さが１μｍ程度のＢＰＳＧからな
る層間絶縁膜１８が形成されている。さらに、ｐ型ベー
ス層１６の中央部表面に接合深さが０．５μｍ程度のｐ
+ 型ベースコンタクト層１７が形成され、層間絶縁膜１
８の上に形成されたソース電極１９とｎ+ 型ソース層４
およびｐ+ 型ベースコンタクト層１７がコンタクト穴を
介してオーミック接触している。また、半導体基板１の
裏面にオーミック接触するようにドレイン電極２０が形
成されている。
その要部，すなわちユニットセル部分を図１に示すよう
な構造として、このユニットセル１５がピッチ幅（ユニ
ットセル寸法）ａで平面上縦横に規則正しく多数配置さ
れた構造となっている。図１において、ウエハ２１は不
純物濃度が１０20ｃｍ-3程度で厚さ１００〜３００μｍ
のｎ+ 型シリコンからなる半導体基板１上に不純物密度
が１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピタキ
シャル層２が構成されたものであり、このウエハ２１の
主表面にユニットセル１５が構成される。ウエハ２１の
主表面に１２μｍ程度のユニットセル寸法ａでＵ溝５０
を形成するために、厚さ３μｍ程度のＬＯＣＯＳ酸化膜
を形成し、この酸化膜をマスクとして自己整合的な二重
拡散により接合深さが３μｍ程度のｐ型ベース層１６
と、接合深さが１μｍ程度のｎ+ 型ソース層４とが形成
されており、それによりＵ溝５０の側壁部５１にチャネ
ル５が設定される。なお、ｐ型ベース層１６の接合深さ
はＵ溝５０底辺のエッジ部１２でブレークダウンによる
破壊が生じない深さに設定されている。また、ｐ型ベー
ス層１６の中央部の接合深さが周囲よりも深くなるよう
に、あらかじめｐ型ベース層１６の中央部にボロンが拡
散されており、ドレイン・ソース間に高電圧が印加され
たときに、ｐ型ベース層１６の底面の中央部でブレーク
ダウンが起こるように設定されている。また、二重拡散
後にこの拡散マスク及びＵ溝５０形成用として使用した
ＬＯＣＯＳ酸化膜は除去されて、Ｕ溝５０の内壁には厚
さが６０ｎｍ程度のゲート酸化膜８が形成され、さら
に、その上に厚さが４００ｎｍ程度のポリシリコンから
なるゲート電極９、厚さが１μｍ程度のＢＰＳＧからな
る層間絶縁膜１８が形成されている。さらに、ｐ型ベー
ス層１６の中央部表面に接合深さが０．５μｍ程度のｐ
+ 型ベースコンタクト層１７が形成され、層間絶縁膜１
８の上に形成されたソース電極１９とｎ+ 型ソース層４
およびｐ+ 型ベースコンタクト層１７がコンタクト穴を
介してオーミック接触している。また、半導体基板１の
裏面にオーミック接触するようにドレイン電極２０が形
成されている。
【００２８】次に本実施例の製造方法を述べる。まず、
図２，図３に示されるように、ｎ+ 型シリコンからなる
面方位が｛１００｝である半導体基板１の主表面にｎ-
型のエピタキシャル層２を成長させたウエハ２１を用意
する。この半導体基板１はその不純物濃度が１０20ｃｍ
-3程度になっている。また、エピタキシャル層２はその
厚さが７μｍ程度で、その不純物濃度は１０16ｃｍ-3程
度となっている。次に、図４に示される様に、このウエ
ハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフィー
ルド酸化膜６０を形成し、その後レジスト膜６１を堆積
して公知のフォトリソ工程にてセル形成予定位置の中央
部に開口するパターンにレジスト膜６１をパターニング
する。そして、このレジスト膜６１をマスクとしてボロ
ン（Ｂ+ ）をイオン注入する。
図２，図３に示されるように、ｎ+ 型シリコンからなる
面方位が｛１００｝である半導体基板１の主表面にｎ-
型のエピタキシャル層２を成長させたウエハ２１を用意
する。この半導体基板１はその不純物濃度が１０20ｃｍ
-3程度になっている。また、エピタキシャル層２はその
厚さが７μｍ程度で、その不純物濃度は１０16ｃｍ-3程
度となっている。次に、図４に示される様に、このウエ
ハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフィー
ルド酸化膜６０を形成し、その後レジスト膜６１を堆積
して公知のフォトリソ工程にてセル形成予定位置の中央
部に開口するパターンにレジスト膜６１をパターニング
する。そして、このレジスト膜６１をマスクとしてボロ
ン（Ｂ+ ）をイオン注入する。
【００２９】レジスト剥離後、熱拡散により図５に示す
ように接合深さが３μｍ程度のｐ型拡散層６２を形成す
る。このｐ型拡散層６２は最終的には後述するｐ型ベー
ス層１６の一部となり、ドレイン・ソース間に高電圧が
印加されたとき、ｐ型拡散層６２の底辺部分で安定にブ
レークダウンを起こさせることにより、耐サージ性を向
上させる目的を果たす。
ように接合深さが３μｍ程度のｐ型拡散層６２を形成す
る。このｐ型拡散層６２は最終的には後述するｐ型ベー
ス層１６の一部となり、ドレイン・ソース間に高電圧が
印加されたとき、ｐ型拡散層６２の底辺部分で安定にブ
レークダウンを起こさせることにより、耐サージ性を向
上させる目的を果たす。
【００３０】次に、図５に示すように、ウエハ２１の主
表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この
窒化シリコン膜６３を図６に示すように＜０１１＞方向
に垂直及び平行になるようにパターニングして、ピッチ
幅（ユニットセル１５の寸法）ａで開口する格子状の開
口パターンを形成する。なお、この開口パターンは上述
のｐ型拡散層６２がそのピッチ間隔の中央部に位置する
ようにマスク合わせしている。
表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この
窒化シリコン膜６３を図６に示すように＜０１１＞方向
に垂直及び平行になるようにパターニングして、ピッチ
幅（ユニットセル１５の寸法）ａで開口する格子状の開
口パターンを形成する。なお、この開口パターンは上述
のｐ型拡散層６２がそのピッチ間隔の中央部に位置する
ようにマスク合わせしている。
【００３１】次に、窒化シリコン膜６３をマスクとして
フィールド酸化膜６０をエッチングし、ひきつづき図７
に示すように、四フッ化炭素と酸素ガスを含む放電室７
０２でプラズマを発生させて、化学的な活性種を作り、
この活性種を反応室７０３へ輸送し、反応室７０３でｎ
- 型エピタキシャル層２を等方的にケミカルドライエッ
チングして溝６４を形成する。
フィールド酸化膜６０をエッチングし、ひきつづき図７
に示すように、四フッ化炭素と酸素ガスを含む放電室７
０２でプラズマを発生させて、化学的な活性種を作り、
この活性種を反応室７０３へ輸送し、反応室７０３でｎ
- 型エピタキシャル層２を等方的にケミカルドライエッ
チングして溝６４を形成する。
【００３２】次に、図８に示すように、窒化シリコン膜
６３をマスクとして溝６４の部分を熱酸化する。これは
ＬＯＣＯＳ(Local Oxidation of Silicon)法として良く
知られた酸化方法であり、この酸化によりＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にＵ溝５
０が形成され、かつ溝５０の形状が確定する。
６３をマスクとして溝６４の部分を熱酸化する。これは
ＬＯＣＯＳ(Local Oxidation of Silicon)法として良く
知られた酸化方法であり、この酸化によりＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にＵ溝５
０が形成され、かつ溝５０の形状が確定する。
【００３３】この時、溝の側面と基板表面のなす角度で
ある図８のθを制御して、溝の側面が面方位｛１１１｝
に近い面となるよにケミカルドライエッチングの条件と
ＬＯＣＯＳ酸化の条件を選ぶ。ＩＳＰＳＤ’９３，ｐｐ
１３５−１４０には、エッチング深さとＬＯＣＯＳ酸化
後の溝側面と基板表面のなす角度の関係の計算結果が示
されており、エッチング深さとＬＯＣＯＳ酸化時間を変
化することにより溝側面と基板表面のなす角度を制御す
ることができる。
ある図８のθを制御して、溝の側面が面方位｛１１１｝
に近い面となるよにケミカルドライエッチングの条件と
ＬＯＣＯＳ酸化の条件を選ぶ。ＩＳＰＳＤ’９３，ｐｐ
１３５−１４０には、エッチング深さとＬＯＣＯＳ酸化
後の溝側面と基板表面のなす角度の関係の計算結果が示
されており、エッチング深さとＬＯＣＯＳ酸化時間を変
化することにより溝側面と基板表面のなす角度を制御す
ることができる。
【００３４】このようにしてＬＯＣＯＳ酸化により形成
されたＵ溝５０の内壁表面は平坦で欠陥が少なく、その
表面は図２に示されるウエハ２１の初期の主表面と同程
度に表面状態が良い。次に、図９に示すように、ＬＯＣ
ＯＳ酸化膜６５をマスクとして、薄いフィールド酸化膜
６０を透過させてｐ型ベース層１６を形成するためのボ
ロンをイオン注入する。このとき、ＬＯＣＯＳ酸化膜６
５とフィールド酸化膜６０の境界部分が自己整合位置に
なり、イオン注入される領域が正確に規定される。
されたＵ溝５０の内壁表面は平坦で欠陥が少なく、その
表面は図２に示されるウエハ２１の初期の主表面と同程
度に表面状態が良い。次に、図９に示すように、ＬＯＣ
ＯＳ酸化膜６５をマスクとして、薄いフィールド酸化膜
６０を透過させてｐ型ベース層１６を形成するためのボ
ロンをイオン注入する。このとき、ＬＯＣＯＳ酸化膜６
５とフィールド酸化膜６０の境界部分が自己整合位置に
なり、イオン注入される領域が正確に規定される。
【００３５】次に、図１０に示すように、接合深さ３μ
ｍ程度まで熱拡散する。この熱拡散により、図５に示す
工程において前もって形成したｐ型拡散層６２と、図９
に示す工程において注入されたボロンの拡散層が一体に
なり、一つのｐ型ベース層１６を形成する。また、ｐ型
ベース層１６の領域の両端面はＵ溝５０の側壁の位置で
自己整合的に規定される。
ｍ程度まで熱拡散する。この熱拡散により、図５に示す
工程において前もって形成したｐ型拡散層６２と、図９
に示す工程において注入されたボロンの拡散層が一体に
なり、一つのｐ型ベース層１６を形成する。また、ｐ型
ベース層１６の領域の両端面はＵ溝５０の側壁の位置で
自己整合的に規定される。
【００３６】次に、図１１に示すように、格子状のパタ
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ+ 型ソース層４を形成す
るためのリンをイオン注入する。この場合も図９に示す
工程においてボロンをイオン注入した場合と同様に、Ｌ
ＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分
が自己整合位置になり、イオン注入される領域が正確に
規定される。
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ+ 型ソース層４を形成す
るためのリンをイオン注入する。この場合も図９に示す
工程においてボロンをイオン注入した場合と同様に、Ｌ
ＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分
が自己整合位置になり、イオン注入される領域が正確に
規定される。
【００３７】次に、図１２に示すように、接合深さ０．
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ+ 型
ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０
の側壁の位置で自己整合的に規定される。以上、図９〜
図１２の工程によりｐ型ベース層１６の接合深さとその
形状が確定する。このｐ型ベース層１６の形状において
重要なことは、ｐ型ベース層１６の側面の位置がＵ溝５
０の側面により規定され、自己整合されて熱拡散するた
め、Ｕ溝５０に対してｐ型ベース層１６の形状は完全に
左右対称になる。
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ+ 型
ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０
の側壁の位置で自己整合的に規定される。以上、図９〜
図１２の工程によりｐ型ベース層１６の接合深さとその
形状が確定する。このｐ型ベース層１６の形状において
重要なことは、ｐ型ベース層１６の側面の位置がＵ溝５
０の側面により規定され、自己整合されて熱拡散するた
め、Ｕ溝５０に対してｐ型ベース層１６の形状は完全に
左右対称になる。
【００３８】次に、図１３に示すように、ＬＯＣＯＳ酸
化膜６５を弗酸を含む水溶液７００中で、フッ化アンモ
ニウムによりＰＨが５程度に調整された状態で、シリコ
ンの表面を水素で終端させながら酸化膜を除去してＵ溝
５０の内壁５１を露出させる。この除去工程は選択酸化
膜の形成されている面に光が当たらないように遮光布で
遮光して行う。
化膜６５を弗酸を含む水溶液７００中で、フッ化アンモ
ニウムによりＰＨが５程度に調整された状態で、シリコ
ンの表面を水素で終端させながら酸化膜を除去してＵ溝
５０の内壁５１を露出させる。この除去工程は選択酸化
膜の形成されている面に光が当たらないように遮光布で
遮光して行う。
【００３９】この後、水溶液中から取りだし、清浄な空
気中で乾燥させる。次に、図１５に示すように、チャネ
ルが形成される予定のｐ型ベース層１６のＵ溝の側面５
に｛１１１｝面が形成されるまで酸化膜を形成する。こ
の熱酸化工程により、チャネルが形成される予定面の原
子オーダーでの平坦度が高くなる。この熱酸化工程は、
図１４に示すように、酸素雰囲気に保たれ、約１０００
℃に保持されている酸化炉６０１にウエハ２１を徐々に
挿入することにより行う。このようにすると、酸化の初
期は比較的低い温度で行われるため、ｐ型ベース領域１
６、ｎ＋型ソース領域４の不純物が、酸化工程中にウエ
ハ外部に飛散することを抑えられる。次に、図１６に示
すように、この酸化膜６００を除去する。この酸化膜６
００の除去も選択酸化膜の除去と同様に弗酸を含む水溶
液中で、フッ化アンモニウムによりＰＨが５程度に調整
された状態で、露出されたシリコンの表面を水素で終端
させながら行う。このような方法で形成されたＵ溝５０
の内壁５１は、平坦度が高く、また欠陥も少ない良好な
シリコン表面である。
気中で乾燥させる。次に、図１５に示すように、チャネ
ルが形成される予定のｐ型ベース層１６のＵ溝の側面５
に｛１１１｝面が形成されるまで酸化膜を形成する。こ
の熱酸化工程により、チャネルが形成される予定面の原
子オーダーでの平坦度が高くなる。この熱酸化工程は、
図１４に示すように、酸素雰囲気に保たれ、約１０００
℃に保持されている酸化炉６０１にウエハ２１を徐々に
挿入することにより行う。このようにすると、酸化の初
期は比較的低い温度で行われるため、ｐ型ベース領域１
６、ｎ＋型ソース領域４の不純物が、酸化工程中にウエ
ハ外部に飛散することを抑えられる。次に、図１６に示
すように、この酸化膜６００を除去する。この酸化膜６
００の除去も選択酸化膜の除去と同様に弗酸を含む水溶
液中で、フッ化アンモニウムによりＰＨが５程度に調整
された状態で、露出されたシリコンの表面を水素で終端
させながら行う。このような方法で形成されたＵ溝５０
の内壁５１は、平坦度が高く、また欠陥も少ない良好な
シリコン表面である。
【００４０】つづいて図１８に示すように、Ｕ溝５０の
側面及び底面に熱酸化により厚さ６０ｎｍ程度のゲート
酸化膜８を形成する。この酸化工程は前述したのと同様
に、図１７に示すように、酸素雰囲気に保たれ、約１０
００℃に保持されている酸化炉６０１にウエハ２１を徐
々に挿入する。このようにすると、酸化の初期は比較的
低い温度で行われるため、ｐ型ベース領域１６、ｎ＋型
ソース領域４の不純物が、酸化工程中にウエハ外部に飛
散することを抑えられる。ゲート酸化膜８の膜質や、厚
さの均一性、チャネル５の界面の界面準位密度，キャリ
ア移動度は従来のＤＭＯＳと同程度に良好である。
側面及び底面に熱酸化により厚さ６０ｎｍ程度のゲート
酸化膜８を形成する。この酸化工程は前述したのと同様
に、図１７に示すように、酸素雰囲気に保たれ、約１０
００℃に保持されている酸化炉６０１にウエハ２１を徐
々に挿入する。このようにすると、酸化の初期は比較的
低い温度で行われるため、ｐ型ベース領域１６、ｎ＋型
ソース領域４の不純物が、酸化工程中にウエハ外部に飛
散することを抑えられる。ゲート酸化膜８の膜質や、厚
さの均一性、チャネル５の界面の界面準位密度，キャリ
ア移動度は従来のＤＭＯＳと同程度に良好である。
【００４１】次に、図１９に示すように、ウエハ２１の
主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積
し、隣接した二つのＵ溝５０の上端の距離ｂよりも２β
だけ短い距離ｃだけ離間するようにパターニングしてゲ
ート電極９を形成する。次にゲート電極９の端部におい
てゲート酸化膜８が厚くなるよう酸化する。この時図２
０に示すようにゲート酸化膜が、ゲート端部で厚くなる
部分の長さをｘとすると、β＞ｘとなるようにβを設定
する。
主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積
し、隣接した二つのＵ溝５０の上端の距離ｂよりも２β
だけ短い距離ｃだけ離間するようにパターニングしてゲ
ート電極９を形成する。次にゲート電極９の端部におい
てゲート酸化膜８が厚くなるよう酸化する。この時図２
０に示すようにゲート酸化膜が、ゲート端部で厚くなる
部分の長さをｘとすると、β＞ｘとなるようにβを設定
する。
【００４２】以上、図９〜図１９に示す工程は本実施例
において最も重要な製造工程の部分であり、ＬＯＣＯＳ
酸化膜６５を自己整合的な二重拡散のマスクとして使用
し、ｐ型ベース層１６，ｎ+ 型ソース層４及びチャネル
５を形成し、次にＬＯＣＯＳ酸化膜６５を除去した後、
ゲート酸化膜８，ゲート電極９を形成する。次に、図２
１に示すように、パターニングされたレジスト膜６８を
マスクとして酸化膜６７を透過してｐ+ 型ベースコンタ
クト層１７を形成するためのボロンをイオン注入する。
において最も重要な製造工程の部分であり、ＬＯＣＯＳ
酸化膜６５を自己整合的な二重拡散のマスクとして使用
し、ｐ型ベース層１６，ｎ+ 型ソース層４及びチャネル
５を形成し、次にＬＯＣＯＳ酸化膜６５を除去した後、
ゲート酸化膜８，ゲート電極９を形成する。次に、図２
１に示すように、パターニングされたレジスト膜６８を
マスクとして酸化膜６７を透過してｐ+ 型ベースコンタ
クト層１７を形成するためのボロンをイオン注入する。
【００４３】次に、図２２に示すように、接合深さ０．
５μｍ程度熱拡散し、ｐ+ 型ベースコンタクト層１７を
形成する。そして、図１（ｂ）に示すように、ウエハ２
１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成
し、その一部にコンタクト穴開けを行いｐ+ 型ベースコ
ンタクト層１７とｎ+ 型ソース層４を露出させる。さら
に、アルミニウム膜からなるソース電極１９を形成し、
前記コンタクト穴を介してｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４とにオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマＣＶＤ法等に
より窒化シリコン等よりなるパッシベーション膜（図示
略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ
／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ
+ 型半導体基板１にオーミック接触をとる。
５μｍ程度熱拡散し、ｐ+ 型ベースコンタクト層１７を
形成する。そして、図１（ｂ）に示すように、ウエハ２
１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成
し、その一部にコンタクト穴開けを行いｐ+ 型ベースコ
ンタクト層１７とｎ+ 型ソース層４を露出させる。さら
に、アルミニウム膜からなるソース電極１９を形成し、
前記コンタクト穴を介してｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４とにオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマＣＶＤ法等に
より窒化シリコン等よりなるパッシベーション膜（図示
略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ
／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ
+ 型半導体基板１にオーミック接触をとる。
【００４４】以下に本発明の実施例１の効果を述べる。
基板表面の面方位を｛１００｝に設定し、耐酸化性マス
クが基板表面の＜０１１＞方向に対して直角および平行
にパターニングされ、溝の側面を高移動度を有する｛１
１１｝の結晶面とすることでチャネル移動度を高くする
ことができるため、オン抵抗を低減できる。また、溝の
側面を｛１１１｝の結晶面にする場合についてのみ説明
したが、溝の側面を｛ＡＢＢ｝（ただしＡ、Ｂは整数）
の結晶面とすることでもチャネル移動度を高くすること
ができるため、オン抵抗を低減できる。
基板表面の面方位を｛１００｝に設定し、耐酸化性マス
クが基板表面の＜０１１＞方向に対して直角および平行
にパターニングされ、溝の側面を高移動度を有する｛１
１１｝の結晶面とすることでチャネル移動度を高くする
ことができるため、オン抵抗を低減できる。また、溝の
側面を｛１１１｝の結晶面にする場合についてのみ説明
したが、溝の側面を｛ＡＢＢ｝（ただしＡ、Ｂは整数）
の結晶面とすることでもチャネル移動度を高くすること
ができるため、オン抵抗を低減できる。
【００４５】次に本発明の実施例２の製造方法を述べ
る。実施例１と異なる部分のみを説明する。図６の窒化
シリコン膜パタ−ニング工程を、図２３に示すように窒
化シリコンン膜６３を〈００１〉方向に垂直及び平行に
なるようにパターニングして、ピッチ幅ａで開口する格
子状の開口パターンを形成する。
る。実施例１と異なる部分のみを説明する。図６の窒化
シリコン膜パタ−ニング工程を、図２３に示すように窒
化シリコンン膜６３を〈００１〉方向に垂直及び平行に
なるようにパターニングして、ピッチ幅ａで開口する格
子状の開口パターンを形成する。
【００４６】この窒化シリコン膜６３をマスクとし、ケ
ミカルドライエッチング及びＬＯＣＯＳ酸化をする。こ
の時、溝の側面と基板表面のなす角度である図８のθを
制御して、溝の側面のチャネル形成部の面方位が｛１１
０｝に近い面となるようにケミカルドライエッチングの
条件とＬＯＣＯＳ酸化の条件を選ぶ。図１５に示す酸化
工程で、チャネルが形成される予定のｐ型ベース層１６
のＵ溝の側面５を｛１１０｝面が形成されるまで酸化膜
を形成する。以下に本発明の実施例２の効果を述べる。
溝の側面を高移動度を有する｛１１０｝の結晶面とする
ことでチャネル移動度を高くすることができるため、オ
ン抵抗を低減できる。
ミカルドライエッチング及びＬＯＣＯＳ酸化をする。こ
の時、溝の側面と基板表面のなす角度である図８のθを
制御して、溝の側面のチャネル形成部の面方位が｛１１
０｝に近い面となるようにケミカルドライエッチングの
条件とＬＯＣＯＳ酸化の条件を選ぶ。図１５に示す酸化
工程で、チャネルが形成される予定のｐ型ベース層１６
のＵ溝の側面５を｛１１０｝面が形成されるまで酸化膜
を形成する。以下に本発明の実施例２の効果を述べる。
溝の側面を高移動度を有する｛１１０｝の結晶面とする
ことでチャネル移動度を高くすることができるため、オ
ン抵抗を低減できる。
【００４７】また、溝の側面を｛１１０｝の結晶面にす
る場合についてのみ説明したが、溝の側面を｛ＡＢ０｝
（ただしＡ、Ｂは整数）の結晶面とすることでもチャネ
ル移動度を高くすることができるため、オン抵抗を低減
できる。また上記の説明においては、面方位が｛１０
０｝の基板表面を用い、前記基板表面の＜０１１＞方向
または＜００１＞方向に直角および平行にパタ−ニング
した耐酸化性マスクを用いた場合について説明したが、
この条件から少し外れた条件においても溝の側面の４つ
の面の移動度、界面準位が対称性良く形成できる場合は
当然本発明に含まれる。
る場合についてのみ説明したが、溝の側面を｛ＡＢ０｝
（ただしＡ、Ｂは整数）の結晶面とすることでもチャネ
ル移動度を高くすることができるため、オン抵抗を低減
できる。また上記の説明においては、面方位が｛１０
０｝の基板表面を用い、前記基板表面の＜０１１＞方向
または＜００１＞方向に直角および平行にパタ−ニング
した耐酸化性マスクを用いた場合について説明したが、
この条件から少し外れた条件においても溝の側面の４つ
の面の移動度、界面準位が対称性良く形成できる場合は
当然本発明に含まれる。
【００４８】また、上記実施例では、格子状のパターン
を用いたので、＜０１１＞方向または＜００１＞方向に
直角及び平行にパターニングしたが、本発明は、これに
限定されるものではなく、ストライプ状のパターンを用
いる際にも適用でき、＜０１１＞方向または＜００１＞
方向に直角または平行でのパターニングの何れか一方で
あっても良い。
を用いたので、＜０１１＞方向または＜００１＞方向に
直角及び平行にパターニングしたが、本発明は、これに
限定されるものではなく、ストライプ状のパターンを用
いる際にも適用でき、＜０１１＞方向または＜００１＞
方向に直角または平行でのパターニングの何れか一方で
あっても良い。
【００４９】また、上記実施例１、２は、本発明を、国
際公開Ｗ０９３／０３５０２号公報に記述した縦型ＭＯ
ＳＦＥＴに適用した場合についてのみ述べたが、ＬＯＣ
ＯＳ酸化膜をマスクとしてｐ型のベース層とｎ＋型のソ
ース層を、自己整合的にイオン注入し、二重拡散した縦
型ＭＯＳＦＥＴに限定されるものではなく、例えばレジ
ストマスクとしてｐ型のベース層とｎ＋型のソース層
を、イオン注入し、拡散した縦型ＭＯＳＦＥＴにも適用
できる。
際公開Ｗ０９３／０３５０２号公報に記述した縦型ＭＯ
ＳＦＥＴに適用した場合についてのみ述べたが、ＬＯＣ
ＯＳ酸化膜をマスクとしてｐ型のベース層とｎ＋型のソ
ース層を、自己整合的にイオン注入し、二重拡散した縦
型ＭＯＳＦＥＴに限定されるものではなく、例えばレジ
ストマスクとしてｐ型のベース層とｎ＋型のソース層
を、イオン注入し、拡散した縦型ＭＯＳＦＥＴにも適用
できる。
【００５０】以上、説明した種々の実施例において本発
明を縦型はＭＯＳＦＥＴに適用した場合についてのみ説
明したが、それに限定されるものではなく、このような
縦型パワ−ＭＯＳＦＥＴを組み込んだパワ−ＭＯＳＩＣ
に適用してもよく、さらには、絶縁ゲート型バイポーラ
トランジスタ（ＩＧＢＴ）のゲート構造に適用すること
もできる。
明を縦型はＭＯＳＦＥＴに適用した場合についてのみ説
明したが、それに限定されるものではなく、このような
縦型パワ−ＭＯＳＦＥＴを組み込んだパワ−ＭＯＳＩＣ
に適用してもよく、さらには、絶縁ゲート型バイポーラ
トランジスタ（ＩＧＢＴ）のゲート構造に適用すること
もできる。
【００５１】また、実施例では、ｎチャネル型について
のみ説明したが、ｎ型とｐ型の半導体の型を入れ換えた
ｐチャネル型についても同様の効果が得られることは言
うまでもない。
のみ説明したが、ｎ型とｐ型の半導体の型を入れ換えた
ｐチャネル型についても同様の効果が得られることは言
うまでもない。
【図１】（ａ）は本発明の第１実施例による縦型パワー
ＭＯＳＦＥＴの一部を示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ断面図である。
ＭＯＳＦＥＴの一部を示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ断面図である。
【図２】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する図である。
ＥＴの製造工程の説明に供する図である。
【図３】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する断面図である。
ＥＴの製造工程の説明に供する断面図である。
【図４】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図５】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図６】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部平面図である。
ＥＴの製造工程の説明に供する要部平面図である。
【図７】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する図である。
ＥＴの製造工程の説明に供する図である。
【図８】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図９】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図１０】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図１１】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図１２】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図１３】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する図である。
ＦＥＴの製造工程の説明に供する図である。
【図１４】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する図である。
ＦＥＴの製造工程の説明に供する図である。
【図１５】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図１６】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する図である。
ＦＥＴの製造工程の説明に供する図である。
【図１７】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する図である。
ＦＥＴの製造工程の説明に供する図である。
【図１８】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図１９】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図２０】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図２１】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図２２】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図２３】本発明の第２実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部平面図である。
ＦＥＴの製造工程の説明に供する要部平面図である。
【図２４】（ａ）は従来の縦型パワーＭＯＳＦＥＴの一
部を示す平面図であり、図（ｂ）は（ａ）のＡ−Ａ断面
図である。
部を示す平面図であり、図（ｂ）は（ａ）のＡ−Ａ断面
図である。
【図２５】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図２６】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図２７】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図２８】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図２９】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３０】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３１】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３２】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３３】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３４】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３５】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３６】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
１ ｎ+ 型半導体基板 ２ ｎ- 型エピタキシャル層 ４ ｎ+ 型ソース層 ５ チャネル ６ ｎ- 型ドレイン層 ７ ＪＦＥＴ部 ８ ゲート酸化膜 ９ ゲート電極 １６ ｐ型ベース層 １９ ソース電極 ２０ ドレイン電極 ５０ Ｕ溝 ５１ Ｕ溝の内壁 ６５ ＬＯＣＯＳ酸化膜 ６０１ 酸化炉 ６０３ ウエハボート ７００ 水溶液 ７０２ 放電室 ７０３ 反応室 ７０４ 遮光布
Claims (8)
- 【請求項１】 半導体基板の一主面側に該半導体基板よ
りも低不純物濃度であって第１導電型の半導体層を形成
し、この低濃度の半導体層の表面を主表面としてその所
定領域を選択酸化することにより、該所定領域の前記半
導体層内に前記主表面より所定深さを有する選択酸化膜
を形成する選択酸化工程と、 前記選択酸化膜の側面に接する前記半導体層表面にチャ
ネルを形成すべく、第２導電型と第１導電型の不純物を
前記主表面より拡散し、この拡散により前記チャネルの
長さを規定すると同時に第２導電型のベース層と第１導
電型のソース層を形成し、前記半導体層を第１導電型の
ドレイン層とする不純物導入工程と、 前記選択酸化膜を除去して前記所定深さを有する溝構造
を形成する選択酸化膜除去工程と、 前記チャネルとなる部分を含む前記溝の内壁を酸化して
ゲート酸化膜とするゲート酸化膜形成工程と、 前記ゲート酸化膜上にゲート電極を形成するゲート電極
形成工程と、 前記ソース層および前記ベース層にともに電気的に接触
するソース電極と、前記半導体基板の他主面側に電気的
に接触するドレイン電極とを形成するソース，ドレイン
電極形成工程とを含む半導体装置の製造方法において、 前記半導体基板表面の面方位が｛１００｝に設定され、
前記選択酸化工程の耐酸化性マスクが前記半導体基板表
面の＜０１１＞方向に対して略直角または略平行にパタ
−ニングされ、前記溝の側面の面方位を｛ＡＢＢ｝（た
だしＡ、Ｂは整数）に設定することを特徴とする半導体
装置の製造方法。 - 【請求項２】 前記溝の側面の面方位を｛１１１｝に設
定することを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項３】 半導体基板の一主面側に該半導体基板よ
りも低不純物濃度であって第１導電型の半導体層を形成
し、この低濃度の半導体層の表面を主表面としてその所
定領域を選択酸化することにより、該所定領域の前記半
導体層内に前記主表面より所定深さを有する選択酸化膜
を形成する選択酸化工程と、 前記選択酸化膜の側面に接する前記半導体層表面にチャ
ネルを形成すべく、第２導電型と第１導電型の不純物を
前記主表面より拡散し、この拡散により前記チャネルの
長さを規定すると同時に第２導電型のベース層と第１導
電型のソース層を形成し、前記半導体層を第１導電型の
ドレイン層とする不純物導入工程と、 この前記選択酸化膜を除去して前記所定深さを有する溝
構造を形成する選択酸化膜除去工程と、 前記チャネルとなる部分を含む前記溝の内壁を酸化して
ゲート酸化膜とするゲート酸化膜形成工程と、 前記ゲート酸化膜上にゲート電極を形成するゲート電極
形成工程と、 前記ソース層および前記ベース層にともに電気的に接触
するソース電極と、前記半導体基板の他主面側に電気的
に接触するドレイン電極とを形成するソース，ドレイン
電極形成工程とを含む半導体装置の製造方法において、 前記半導体基板表面の面方位が｛１００｝に設定され、
前記選択酸化工程の耐酸化性マスクが前記半導体基板表
面の＜００１＞方向に対して略直角または略平行にパタ
−ニングされ、前記溝の側面の面方位が｛ＡＢ０｝（た
だしＡ、Ｂは整数）に設定することを特徴とする半導体
装置の製造方法。 - 【請求項４】 前記溝の側面の面方位を｛１１０｝に設
定することを特徴とする請求項３記載の半導体装置の製
造方法。 - 【請求項５】 半導体基板の一主面側に該半導体基板よ
りも低不純物濃度であって第１導電型の半導体層を形成
し、この低濃度の半導体層の表面を主表面としてその所
定領域を選択酸化することにより、該所定領域の前記半
導体層内に前記主表面より所定深さを有する選択酸化膜
を形成する選択酸化工程と、 前記選択酸化膜の側面に接する前記半導体層表面にチャ
ネルを形成すべく、前記選択酸化膜と自己整合的に順次
第２導電型と第１導電型の不純物を前記主表面より二重
拡散し、この二重拡散により前記チャネルの長さを規定
すると同時に第２導電型のベース層と第１導電型のソー
ス層を形成し、前記半導体層を第１導電型のドレイン層
とする不純物導入工程と、 この二重拡散の後に前記選択酸化膜を除去して前記所定
深さを有する溝構造を形成し、前記チャネルとなる部分
を含む前記溝の内壁を酸化してゲート酸化膜とし、この
ゲート酸化膜上にゲート電極を形成するゲート形成工程
と、 前記ソース層および前記ベース層にともに電気的に接触
するソース電極と、前記半導体基板の他主面側に電気的
に接触するドレイン電極とを形成するソース，ドレイン
電極形成工程とを含む半導体装置の製造方法において、 前記半導体基板表面の面方位が｛１００｝に設定され、
前記選択酸化工程の耐酸化性マスクが前記半導体基板表
面の＜０１１＞方向に対して略直角または略平行にパタ
−ニングされ、前記溝の側面の面方位を｛ＡＢＢ｝（た
だしＡ、Ｂは整数）に設定することを特徴とする半導体
装置の製造方法。 - 【請求項６】 前記溝の側面の面方位を｛１１１｝に設
定することを特徴とする請求項５記載の半導体装置の製
造方法。 - 【請求項７】 半導体基板の一主面側に該半導体基板よ
りも低不純物濃度であって第１導電型の半導体層を形成
し、この低濃度の半導体層の表面を主表面としてその所
定領域を選択酸化することにより、該所定領域の前記半
導体層内に前記主表面より所定深さを有する選択酸化膜
を形成する選択酸化工程と、 前記選択酸化膜の側面に接する前記半導体層表面にチャ
ネルを形成すべく、前記選択酸化膜と自己整合的に順次
第２導電型と第１導電型の不純物を前記主表面より二重
拡散し、この二重拡散により前記チャネルの長さを規定
すると同時に第２導電型のベース層と第１導電型のソー
ス層を形成し、前記半導体層を第１導電型のドレイン層
とする不純物導入工程と、 この二重拡散の後に前記選択酸化膜を除去して前記所定
深さを有する溝構造を形成し、前記チャネルとなる部分
を含む前記溝の内壁を酸化してゲート酸化膜とし、この
ゲート酸化膜上にゲート電極を形成するゲート形成工程
と、 前記ソース層および前記ベース層にともに電気的に接触
するソース電極と、前記半導体基板の他主面側に電気的
に接触するドレイン電極とを形成するソース，ドレイン
電極形成工程とを含む半導体装置の製造方法において、 前記半導体基板表面の面方位が｛１００｝に設定され、
前記選択酸化工程の耐酸化性マスクが前記半導体基板表
面の＜００１＞方向に対して略直角または略平行にパタ
−ニングされ、前記溝の側面の面方位が｛ＡＢ０｝（た
だしＡ、Ｂは整数）に設定することを特徴とする半導体
装置の製造方法。 - 【請求項８】 前記溝の側面の面方位を｛１１０｝に設
定することを特徴とする請求項７記載の半導体装置の製
造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6062448A JPH07273327A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置の製造方法 |
| EP95104680A EP0675529A3 (en) | 1994-03-30 | 1995-03-29 | Process for manufacturing vertical MOS transistors |
| KR1019950007079A KR100232711B1 (ko) | 1994-03-30 | 1995-03-30 | 반도체장치의 제조방법 |
| US08/413,410 US5776812A (en) | 1994-03-30 | 1995-03-30 | Manufacturing method of semiconductor device |
| US08/515,176 US6015737A (en) | 1991-07-26 | 1995-08-15 | Production method of a vertical type MOSFET |
| US08/605,637 US5780324A (en) | 1994-03-30 | 1996-02-22 | Method of manufacturing a vertical semiconductor device |
| US09/391,236 US6603173B1 (en) | 1991-07-26 | 1999-09-07 | Vertical type MOSFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6062448A JPH07273327A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273327A true JPH07273327A (ja) | 1995-10-20 |
Family
ID=13200510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6062448A Pending JPH07273327A (ja) | 1991-07-26 | 1994-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273327A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5998268A (en) * | 1996-09-30 | 1999-12-07 | Denso Corporation | Manufacturing method of semiconductor device with a groove |
| JP2000243962A (ja) * | 1999-02-22 | 2000-09-08 | Intersil Corp | 向上した半導体トレンチｍｏｓ装置 |
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
-
1994
- 1994-03-31 JP JP6062448A patent/JPH07273327A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
| US5998268A (en) * | 1996-09-30 | 1999-12-07 | Denso Corporation | Manufacturing method of semiconductor device with a groove |
| JP2000243962A (ja) * | 1999-02-22 | 2000-09-08 | Intersil Corp | 向上した半導体トレンチｍｏｓ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991026 |