JPH10229193A - コンタクト窓からベース注入されたｐチャネルｍｏｓゲート制御素子の製造方法及び半導体素子 - Google Patents

コンタクト窓からベース注入されたｐチャネルｍｏｓゲート制御素子の製造方法及び半導体素子

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JPH10229193A
JPH10229193A JP9315466A JP31546697A JPH10229193A JP H10229193 A JPH10229193 A JP H10229193A JP 9315466 A JP9315466 A JP 9315466A JP 31546697 A JP31546697 A JP 31546697A JP H10229193 A JPH10229193 A JP H10229193A
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silicon substrate
region
conductivity type
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JP9315466A
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Daniel M Kinzer
エム． キンザー ダニエル
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Infineon Technologies Americas Corp
Original Assignee
Infineon Technologies Americas Corp
International Rectifier Corp USA
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Abstract

(57)【要約】 （修正有） 【課題】困難な位置合わせの回数を低減させマスキング
工程数を減少させて製造歩留りを向上させて製造コスト
を削減する 【解決手段】第一光リソグラフィマスキング工程で、各
セルのチャネル領域とソース領域とが画定される。第二
光リソグラフィ工程で、各セルのソース領域の上方の小
さな中心部分に位置合わせされる。等方性エッチングで
保護酸化膜に切込みが入れられ、チップのシリコン面上
のエッチングされた穴を取り囲むように延びた肩部を露
出させる。導電層が、穴に入り込み下側の本体領域に接
触し、シリコン面上のソース領域を取り囲むような肩部
の上に重なる。導電層は、金属と本体領域との間の接触
抵抗を低く抑えられる位高く導電層が耐えられる位低い
温度で焼結される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、困難な位置合わせ
の回数を最小にしてマスキング工程数を削減させて形成
されたＭＯＳゲート制御（ゲートが制御された）基準半
導体等のコンタクト窓からベース注入されたＰチャネル
ＭＯＳゲート制御素子の製造方法及び半導体素子に関す
る。
【０００２】
【従来の技術】ＭＯＳゲート制御素子は当技術分野では
周知の素子であり、1996年12月3日に発布された台湾国
特許80047号に記載のＭＯＳゲート制御素子などが知ら
れている。この他には、電力用ＭＯＳＦＥＴやＭＯＳゲ
ート制御サイリスタや絶縁ゲート双極性トランジスタ
（ＩＧＢＴ）やゲートオフ素子などがある。
【０００３】
【発明が解決しようとする課題】従来、この種の素子の
製造方法は、普通、困難なマスク位置合わせ工程を含む
多数のリソグラフィマスキング工程を有する。位置合わ
せ工程が一回増える度に、製造時間と経費が増加し素子
の不良品を生み出す。
【０００４】本発明はかかる問題点に鑑みてなされたも
のであって、困難な位置合わせの回数を低減させマスキ
ング工程数を減少させて製造歩留りを向上させて製造コ
ストを削減することができるコンタクト窓からベース注
入されたＰチャネルＭＯＳゲート制御素子の製造方法及
び半導体素子を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の製造方法は、接
触マスキング工程で困難な位置合わせは一度だけ行うよ
うにしてマスキング工程を3回か4回に抑えてＰチャネル
素子セルを形成することによってＰチャネルＭＯＳゲー
ト制御電力用素子を製造することができるコンタクト窓
からベース注入されたＰチャネルＭＯＳゲート制御素子
を製造するためのものである。ゲート酸化膜層とポリシ
リコン層とはＰーシリコン基板上に形成される。第一光
リソグラフィマスキング工程では、素子の各セルすなわ
ち条片のＮ型本体すなわちチャネル領域が画定され、Ｍ
ＯＳＦＥＴセルのＮ型本体領域内に蒸着されたＰ+ソー
ス領域が画定される。第二光リソグラフィマスキング工
程では、素子の各セルすなわち条片のＰ+領域の上方の
小さな中心部分に位置合わせされる。異方性酸化膜エッ
チングで、シリコンの表面にまで達し素子を覆う保護酸
化膜層に開口が形成される。異方性シリコンエッチング
によって、シリコンの表面の浅い穴の中心がＰ+領域に
合わされる。この穴は、Ｐ+領域を切り削くくらいの深
さがあり下側のＮ型チャネルすなわち本体領域にまで達
する。接触マスクである第二マスクの位置合わせが、本
方法で唯一困難な位置合わせである。重ベースコンタク
ト注入は、穴がシリコンでエッチングされた後で金属が
ウェハに蒸着される前にコンタクト窓を通して実施され
る。重ベースコンタクト注入の次には、ゲート酸化膜の
上方の保護酸化膜に切込みを入れる等方性エッチングが
行われて、エッチングされた開口を取り囲むようにチッ
プのシリコン面上に形成された肩部が露出してＮ+セル
領域になる。その後、金属等から成る導電層が、表面に
蒸着されてＰ+領域を通る穴に入り込む。こうして、下
側のＮ本体領域に接触する。そして、シリコン面上でＰ
+ソース領域を取り囲む肩部の上に重なる。従って、良
好なコンタクトがＰ+ソースと下側のＮ領域とに対して
形成される。この下側のＮ本体領域とＰ+ソース領域と
の間のコンタクトは、ＭＯＳゲート制御素子の各セル構
造に固有の寄生トランジスタを短絡させるのに好都合で
ある点に留意する。第三のマスクを用いて金属にパター
ンを作成する。これには焼結と背面金属皮膜とが続く。
焼結温度は、不純物を活性化させて金属と本体領域との
間の接触抵抗を低く抑えることができる位高く、金属が
蒸着された後には耐えられる位低くなるので、金属皮膜
の前には焼なましは必要ない。
【０００６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について詳細に説明する。図１乃至図５は本発
明に係るコンタクト窓からベース注入されたＰチャネル
ＭＯＳゲート制御素子の製造方法を説明するための模式
的断面図である。
【０００７】本実施の形態は、Ｐチャネル電力用ＭＯＳ
ＦＥＴ素子の製造法に適用した例である。しかし、接合
に適宜の改良を加えても、同様の方法を使用してＩＧＢ
ＴやＭＯＳゲート制御サイリスタなどのＰチャネルＭＯ
Ｓゲート制御素子を製造することは可能である。
【０００８】この素子の接続形態は、好適には、六辺形
のセルのものである。しかし、当業者には明白であろう
が、本方法は、四辺形セルや矩形セルなどの多角形構造
のセルであって互いにずれて配列されているか一列に配
列されているセルにも、また、指状突起のある構造にも
同様に適用できる。
【０００９】まず最初に、図１は反復性の構造をもつウ
ェハあるいはチップの一部を示す。断面図には要素が僅
かだけ図示されている。ウェハは、所望の大きさのもの
でよく複数のチップへさいの目切りされる。ここでは、
「チップ」と「ウェハ」という用語が混同させて使われ
る。
【００１０】図１は、単結晶シリコンで形成されたＰー
本体30をもつウェハを示す。好適には、Ｐー本体30は、
Ｐ+基板（図示せず）上に設けられたエピタキシャル層
である。ドレイン（陽極に対応）コンタクトは、Ｐ+基
板に接続されたりチップのどちらかの面での接続に用い
られたりする。
【００１１】本実施の形態における第一工程は、Ｐー本
体30上に絶縁層であるゲート酸化膜層（絶縁層又は酸化
膜層ともいう）31を形成する工程である。この絶縁層31
は、熱生成によるシリコン二酸化膜で形成され100〜150
0オングストロームの厚みがある。
【００１２】次に、ポリシリコン層32が酸化膜層31の上
に蒸着される。ポリシリコン層32の厚みは例えば7500オ
ングストロームである。ポリシリコン層32は、任意の所
望の方法で形成される。好適には、ポリシリコン層32は
蒸着された後に、注入されたヒ素が多量に不純物として
添加されるかあるいは後のCVD不純物添加工程で不純物
が多量に添加される。
【００１３】ポリシリコン層32の蒸着後、適宜の第一の
感光性レジスト層33がポリシリコン層32上に形成され、
適当な光リソグラフィマスキング工程でパターンが作成
されて、ポリシリコン層32の表面へ至る開口が感光性レ
ジスト33に形成される。次に、ポリシリコン層32は異方
性エッチングでエッチングされる。これによって、図２
に示すゲート酸化膜層31に至る開口が形成される。好適
には、ポリシリコン層32の側壁については、できるだけ
垂直に近くして後続の注入工程で正確に画定する。
【００１４】その後、下側の露光したゲート酸化膜層31
が、等方性湿式エッチングか異方性エッチングで除去さ
れる。しかし、この工程ではゲート酸化膜をそのまま放
置しておいてもよい。そして、次の注入工程で、充分に
高いエネルギーで薄いゲート酸化膜を貫通してもよい。
【００１５】上記の異方性エッチングと等方性エッチン
グは当業者には周知の技術であり、任意の適当なエッチ
ング方法を選択することができる。
【００１６】その後、感光性レジスト層33がはぎ取ら
れ、比較的少ない注入量のヒ素あるいはリンが、ポリシ
リコン層32の開口から露出したシリコンへと不純物とし
て注入される。注入の後には、Ｎ型注入物が打ち込まれ
チャネル領域40と41が形成される。注入量とエネルギー
とを示す値と打ち込み時間と温度とは、チャネル領域の
所望の深度と分布とに基づいて周知の方法で決定され
る。
【００１７】比較的多い注入量のＰ+ホウ素が、ポリシ
リコン層32の開口から注入されてソース領域50と51が形
成される。次は拡散工程である。
【００１８】その後、図２に示すように、低温酸化膜
（ＬＴＯ）60の層が、厚みが約6000〜8000オングストロ
ームのウェハの表面上に蒸着される。ＬＴＯ層60の蒸着
後、Ｐ+領域50と51が打ち込まれる。Ｐ+注入エネルギー
と注入量とを示す値とその打ち込み時間と温度とは、よ
り浅い地点で達成されＮ型チャネル領域で取り囲まれる
ように選択される。ＬＴＯ層60の蒸着後に打ち込みを行
うことによって、打ち込み条件下でのＬＴＯ層の密度が
高まる。
【００１９】この作用によって図示されている二つのセ
ル内の環状のチャネル領域55と56が生成されたことが分
かる（図３参照）。これらのチャネル領域は、ポリシリ
コン層32のセル毎のポリシリコンゲートを画定している
部分の下側に位置し、ポリシリコン層32へゲート電位が
印加されると反転する。ポリシリコン層32は、セルが多
角形構造を成している場合にはセルとセルとの間をつな
ぐ格子のように構成される。格子は、その辺すなわち縁
がセル内の下側のチャネル領域の上に重なる。
【００２０】その後、図２に示すように、第二感光性レ
ジスト層61がＬＴＯ層60の上に添加され、第二マスキン
グ工程でパターンが作成されて、小さな中心開口が、各
セルの軸上あるいは指状突起が設けられた形状が採用さ
れた場合は条片の長さ方向に適切に位置合わせされて形
成される。これが本方法で唯一の困難な位置合わせ工程
である。セル状構造が採用された場合、感光性レジスト
61の開口は直径が約1.5〜2ミクロンである。この寸法
は、光リソグラフィ法と金属シリコン接触方式とによっ
て異なる。感光性レジスト61に開口が形成された後、Ｌ
ＴＯ層60が異方性酸化膜エッチングでエッチングされ、
シリコン面にまで達する中心開口が開けられる。
【００２１】次に、露出したシリコン面に再度異方性エ
ッチングが施され、Ｐ+領域50と51を貫通しセル内のＮ
領域40と41に達する穴70と71が形成される。ＬＴＯ層60
があるために、シリコン面に形成された穴あるいは凹部
は直径がポリシリコンの開口より小さい。
【００２２】その後、図３に示すように、レベル5E14以
上の注入量のヒ素かリンかが、Ｎ型領域40と41にＮ+ベ
ース領域75と76を作成するための穴のエッチングで露出
したシリコン基板に注入される。注入は約80KeVのエネ
ルギーで実施される。
【００２３】その後、図４に示すように、シリコンウェ
ハに等方性湿式エッチングが施され、ＬＴＯ60とゲート
酸化膜31とがあればそこに切込みが入れられ、元の直径
82と83に戻る。エッチングによって、六辺形などの多角
形のセル毎に、シリコンチップの表面の開口70と71の回
りに延びる肩部が露出する。
【００２４】本発明の優先的実施例では、ＬＴＯ60とゲ
ート酸化膜31とに切込みを形成するための湿式エッチン
グは、1〜5分の間行われる湿式6対1緩衝式酸化膜エッチ
ングである。この湿式エッチングによって、幅がソース
領域に対して低抵抗で接触するのに充分に広い0.1〜0.5
ミクロンの肩部が作成される。
【００２５】その後、図５に示されるように、感光性レ
ジスト61がはぎ取られ、アルミニウムなどのソースコン
タクト金属84が素子の全面に亙って蒸着される。コンタ
クト金属84は、開口70と71に入り込み、図４に示す切込
み部分82と83によって形成され露出しているシリコンの
肩部の上に重なる。ソースコンタクト金属84によって、
下側のＮ領域40と41がＰ+領域50と51とに自動的に接続
され、各セル内のＮ領域とＰ+領域との間が意図通り短
絡される。
【００２６】蒸着後、コンタクト金属84が摂氏約425〜4
50゜で焼結される。この焼結温度は、Ｎ+ベース領域75
と76に存在するドーパントを活性化させるのに充分な高
さで、Ｎ+ベース注入後に焼きなましを必要としない位
の高さである。焼結温度は、蒸着されたコンタクト金属
84が耐えうる位の低さでもある。
【００２７】第三の感光性レジスト層（図示せず）がコ
ンタクト金属84の上に添加され、第三光リソグラフィ工
程でパターンが作成されゲートバスとソースコンタクト
電極とが画定される。第三光リソグラフィ工程でのウェ
ハに対する位置合わせは困難ではない。感光性レジスト
層にパターンが作成されると、コンタクト金属84が異方
性エッチングでエッチングされる。
【００２８】ドレイン（陽極に対応）コンタクトは、基
板に接続されチップのどちら側の面でも接続可能であ
る。素子がＩＧＢＴである場合、薄いＰ+緩衝層とＮ+底
部層とが従来と同様にウェハ構造の底部に作成される。
【００２９】図６及び図７は本発明の他の実施の形態を
示す模式的断面図である。
【００３０】図６及び図７に示すように、フィールド酸
化膜層120が、ゲート酸化膜層の形成の前にＰ-本体30の
上に形成される。感光性レジスト層がフィールド酸化膜
の上に蒸着され、最初の光リソグラフィマスキング工程
でパターンが作成されフィールド酸化膜層に開口が形成
される。フィールド酸化膜の露出した部分がエッチング
で取り除かれ、活性化素子部分が露出する。ゲート酸化
膜絶縁層131が活性化素子部分の上に形成され、ポリシ
リコン層132がゲート酸化膜層とフィールド酸化膜層と
に亙って蒸着される。開口が、ゲート酸化膜絶縁層の上
にあるポリシリコンとゲート酸化膜の上のポリシリコン
の両方に形成される。その後素子は上述のように加工さ
れる。
【００３１】この実施例では、金属層のエッチングでフ
ィールド酸化膜上のポリシリコンに接触するゲートバス
が形成される。
【００３２】本発明について特定の実施例に関連づけて
説明したが、その他にも様々に変形し改良することがで
き他の使用法もありえることは当業者には明白である。
従って、本発明は、特定の開示内容によってではなく添
付の請求の範囲によってのみ限定されることが望まし
い。
【００３３】
【発明の効果】以上説明したように本発明によれば、困
難な位置合わせの回数を低減させマスキング工程数を減
少させて製造歩留りを向上させて製造コストを削減する
ことができるという効果を有する。
【図面の簡単な説明】
【図１】ゲート酸化膜層とポリシリコン層とが形成さ
れ、第一感光性レジスト層がポリシリコン層上に蒸着さ
れパターンが作成された後のシリコンウェハ内のチップ
の一部分を示す模式的断面図。
【図２】ゲート酸化膜層とポリシリコン層とに開口が形
成され、若干不純物が添加されたＮ領域とＰ+領域とが
開口内に形成され、低温酸化膜（ＬＴＯ）層が蒸着さ
れ、第二感光性レジスト層が蒸着されパターンが形成さ
れ、ＬＴＯ層がエッチングされ、シリコンが異方性エッ
チングされてＰ+領域に凹部が形成された後の図１の構
造を示す模式的断面図。
【図３】シリコン内の開口にＮ+が注入された後の図２
の構造を示す模式的断面図。
【図４】ＬＴＯ層に切込みを入れる等方性エッチングが
行われる前の図３の構造を示す模式的断面図。
【図５】第二感光性レジスト層をはぎ取りソースコンタ
クト金属層を蒸着する前の図４の構造を示す模式的断面
図。
【図６】フィールド酸化膜層が形成されてパターンが作
成され、ゲート酸化膜層とポリシリコン層とが蒸着され
た後のチップの一部分を示す本発明の他の実施の形態を
示す模式的断面図。
【図７】ポリシリコン層にパターンが作成されエッチン
グが施された後の図６の構造を示す模式的断面図。
【符号の説明】
30…Ｐ-本体 31…絶縁層 32…ポリシリコン層 33…第一感光性レジスト層 60…低温酸化膜（ＬＴＯ） 61…第二感光性レジスト層

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 一方導電型のシリコン基板上にゲート絶
    縁層を形成する工程と、 前記ゲート絶縁層の上にポリシリコン層を蒸着する工程
    と、 パターンを作成しエッチングで前記ポリシリコン層の選
    択された領域を除去して複数の開口を間隔を置いて形成
    する工程と、 前記の一方導電型とは反対の導電型である他方導電性の
    不純物を前記ポリシリコン層の前記開口の下方に位置す
    る前記シリコン基板の表面領域に導入して、第一拡散領
    域を形成する工程と、 前記一方導電型の不純物を前記シリコン基板の表面領域
    に導入して第二拡散領域を形成する工程と、 上に重なる絶縁層を蒸着する工程と、 パターンを作成し、エッチングで前記上に重なる絶縁層
    の一部分を取り除き、これによって、前記上に重なる絶
    縁層の残りの部分であって、前記ポリシリコン層の各開
    口の側壁に沿って略垂直な側壁スペーサを形成し前記シ
    リコン基板の各表面領域の中心に位置する部分を露出さ
    せる部分をそのまま放置する工程と、 前記シリコン基板の表面領域の前記部分にある凹部にエ
    ッチングを施して前記第二拡散領域の深度より深くする
    工程と、 前記シリコン基板の表面領域の前記部分へ前記他方導電
    型の不純物を導入して第三の拡散領域を形成する工程で
    あって、前記第二拡散領域は最終の深度が前記第三拡散
    領域のより小さく最終の幅が前記第三拡散領域のより大
    きく、前記第一拡散領域は前記第三拡散領域より深く幅
    広く延び濃度が前記第三拡散領域のより低いという工程
    と、 前記側壁スペーサにエッチングを施して、前記シリコン
    基板の表面領域の前記凹部を取り囲むような更なる部分
    を露出させる切込み部分を前記上に重なる絶縁層に形成
    する工程と、 導電層を蒸着する工程と、 パターンを形成し、エッチングで前記導電層の一部分を
    取り除いて前記凹部の上側領域に前記第二拡散領域を接
    触させ前記凹部の底部に前記第三拡散領域を接触させる
    少なくとも一つのソースコンタクトと少なくとも一つの
    ゲートコンタクトとを形成する工程と、 を具備したことを特徴とするコンタクト窓からベース注
    入されたＰチャネルＭＯＳゲート制御素子の製造方法。
  2. 【請求項２】 前記一方導電型の不純物と他方導電型の
    不純物とを導入する工程には、前記ゲート絶縁層から前
    記シリコン基板へ前記不純物を注入する工程が含まれる
    ことを特徴とする請求項１に記載のコンタクト窓からベ
    ース注入されたＰチャネルＭＯＳゲート制御素子の製造
    方法。
  3. 【請求項３】 前記一方導電型の不純物を導入する工程
    には、エッチングで前記ポリシリコン層の開口の下方に
    位置する前記ゲート絶縁材部分を取り除き、前記シリコ
    ン基板の表面領域に前記不純物を注入する工程が含まれ
    ることを特徴とする請求項１に記載のコンタクト窓から
    ベース注入されたＰチャネルＭＯＳゲート制御素子の製
    造方法。
  4. 【請求項４】 前記一方導電型はＰ型であり、前記他方
    導電型はＮ型であることを特徴とする請求項１に記載の
    コンタクト窓からベース注入されたＰチャネルＭＯＳゲ
    ート制御素子の製造方法。
  5. 【請求項５】 請求項１に記載のコンタクト窓からベー
    ス注入されたＰチャネルＭＯＳゲート制御素子の製造方
    法において、更に、前記第三拡散領域の前記不純物を活
    性化させる温度である摂氏約425〜450゜で前記導電層を
    焼結することによって前記導電層を熱処理する工程を付
    加したことを特徴とするコンタクト窓からベース注入さ
    れたＰチャネルＭＯＳゲート制御素子の製造方法。
  6. 【請求項６】 請求項１に記載のコンタクト窓からベー
    ス注入されたＰチャネルＭＯＳゲート制御素子の製造方
    法において、更に、前記シリコン基板上にフィールド絶
    縁材層を形成する工程と、 パターンを作成し、エッチングで前記フィールド絶縁材
    層の少なくとも一つの選択領域を取り除いて前記フィー
    ルド絶縁材層に少なくとも一つの開口を形成し少なくと
    も一つの残りの部分を形成する工程とを付加し、 前記ゲート絶縁層は前記フィールド絶縁材層の前記少な
    くとも一つの開口内の前記シリコン基板上に形成され、
    前記ポリシリコン層は前記フィールド絶縁材層の前記残
    りの部分の上と前記ゲート絶縁層の上とに蒸着され、前
    記第一の上に重なる絶縁層の前記選択領域はエッチング
    で取り除かれて、前記ゲート絶縁層の上に複数の第一の
    開口が間隔を置いて形成され、前記フィールド絶縁材層
    の上に複数の第二の開口が間隔を置いて形成されること
    を特徴とするコンタクト窓からベース注入されたＰチャ
    ネルＭＯＳゲート制御素子の製造方法。
  7. 【請求項７】 一方導電型のシリコン基板上に形成され
    たゲート絶縁層と、 前記ゲート絶縁層上に形成され複数の開口が間隔を置い
    て設けられたポリシリコン層と、 前記第一の導電型とは反対の導電型である他方導電型の
    不純物による第一の拡散領域であって、前記ポリシリコ
    ン層の前記開口の下方に位置する前記シリコン基板の表
    面領域に形成された第一拡散領域と、 前記シリコン基板の表面領域に形成された前記一方導電
    型の不純物による第二拡散領域と、 前記シリコン基板の各表面領域の中心に位置する部分を
    取り囲むように前記ポリシリコン層の各開口の側壁に沿
    って複数の垂直な側壁スペーサを形成させた上に重なる
    絶縁層と、 前記シリコン基板の表面領域の前記部分に形成され前記
    第二拡散領域の深度より深い複数の凹部と、 前記シリコン基板の表面領域の前記部分に形成された前
    記他方導電型の第三拡散領域であって、前記第二拡散領
    域は最終の深度が前記第三拡散領域のより小さく最終の
    幅が前記第三拡散領域のより大きく、前記第一拡散領域
    は前記第三拡散領域より深く幅広くに延び濃度が前記第
    三拡散領域のより低いという第三拡散領域と、 前記上に重なる絶縁層の前記垂直な側壁スペーサの除去
    された部分であって、前記シリコン基板の前記凹部を取
    り囲むような更なる領域を露出させる部分と、 少なくとも一つのゲートコンタクトを形成し、前記凹部
    の上側部分に前記第二拡散領域を接触させ前記凹部の底
    部に前記第三拡散領域を接触させる少なくとも一つのソ
    ースコンタクトを形成して、前記ポリシリコン層と前記
    第二と第三の拡散領域とが電気的に接続されるようにす
    る導電層とを具備したことを特徴とする半導体素子。
  8. 【請求項８】 前記一方導電型はＰ型であり、前記他方
    導電型はＮ型であることを特徴とする請求項７に記載の
    半導体素子。
  9. 【請求項９】 請求項７に記載の半導体素子において、
    更に、前記シリコン基板の上に形成され少なくとも一つ
    の開口と少なくとも一つの残りの部分とを備えたフィー
    ルド絶縁材層と、 前記フィールド絶縁材層の前記少なくとも一つの開口内
    の前記シリコン基板上に形成されたゲート絶縁層とを具
    備し、 前記ポリシリコン層は、前記フィールド絶縁材層の前記
    残りの部分の上に形成され、前記ゲート絶縁層の上に複
    数の第一の開口が間隔を置いて設けられ前記フィールド
    絶縁材層の上に複数の第二の開口が間隔を置いて設けら
    れていることを特徴とする半導体素子。
  10. 【請求項１０】 請求項７に記載の半導体素子におい
    て、更に、前記シリコン基板の底面上に形成された更な
    るコンタクトを具備したことを特徴とする半導体素子。
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