DE19750221B4 - Verfahren zu Herstellung eines Halbleiterbauteils mit MOS-Gatesteuerung - Google Patents

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Abstract

Verfahren zur Herstellung eines Halbleiterbauteils mit den folgenden Schritten:
Ausbilden einer Schicht aus Gateisolationsmaterial (31) oberhalb eines Siliziumsubstrats (30) von einem Leitungstyp,
Abscheiden einer Schicht (32) aus Polysilizium über der Schicht (31) aus Gatesiolationsmaterial,
Ausbilden eines Musters und Fortätzen ausgewählter Bereiche der Polysiliziumschicht (32) zur Bildung einer Vielzahl von mit Abstand voneinander angeordneten Öffnungen in dieser,
Einführen von Verunreinigungen des anderen Leitungstyps, der zu dem einen Leitungstyp entgegengesetzt ist, in Oberfächenbereiche des Siliziumsubstrates (30), die unter den Öffnungen in der Polysiliziumschicht (32) liegen, um erste diffundierte Bereiche (40, 41) zu bilden,
Einführen von Verunreinigungen des einen Leitungstyps in die genannten Oberflächenbereiche des Siliziumsubstrates (30), um zweite diffundierte Bereiche (50, 51) zu bilden,
Abscheiden einer darüberliegenden Isolierschicht (61),
Ausbilden eines Musters und Fortätzen von Teilen der darüberliegenden Isolierschicht (61), wobei ein verbleibender Teil der darüberliegenden Isolierschicht (61) verbleibt, der vertikale Seitenwand-Abstandselemente entlang von...

Description

  • Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiterbauteils mit MOS-Gatesteuerung.
  • Ein Verfahren dieser Art ist aus der WO 9607200A1 bekannt. Die mit diesem Verfahren herzustellenden Bauteile mit MOS-Gatesteuerung schließen Leistungs-MOSFET-Bauteile, Thyristoren mit MOS-Gatesteuerung, bipolare Transistoren mit isoliertem Gate (IGBT), Bauteile mit Gate-Abschaltung und dergleichen ein. Die Herstellungsverfahren für derartige Bauteile schließen eine Anzahl von lithographischen Maskierungsschritten ein, die kritische Maskenausricht- oder Justierungsschritte einschließen. Jeder dieser kritischen Ausrichtschritte trägt zu der Herstellungszeit und den Herstellungskosten bei und kann mögliche Quellen von Bauteilfehlern ergeben. Bei dem bekannten Verfahren wird eine erste Maske zur Schaffung von ersten Öffnungen in einer auf einem Substrat angeordneten Gate-Isolationschicht und einer darüberliegenden Polysiliziumschicht verwendet, worauf durch diese Öffnungen hindurch erste, zweite und dritte diffundierte Bereiche in dem Substrat ausgebildet werden. Eine nachfolgend abgeschiedene Isolierschicht wird mit einer zweiten kritisch auszurichtenden Maske geätzt, um zentriert zu den ersten Öffnungen und zu dem dritten Bereich zweite Öffnungen in der Isolierschicht und in der Oberfläche des Substrats durch die zweiten Bereiche hindurch bis zu den dritten Bereichen auszubilden. Diese zweiten Öffnungen werden dann mit Teilen der nachfolgenden leitenden Schicht gefüllt. Die Ausrichtung der zweiten Öffnungen mit den dritten Bereichen ist sehr kritisch, und die lateralen Abmessungen der dritten Bereiche sind nur schwierig zu kontrollieren. Bei einer abgeänderten Ausführungsform werden nur die ersten und zweiten Bereiche durch die Öffnungen in der Gate-Isolationsschicht und die Polysiliziumschicht eindiffundiert, während die dritten Bereiche durch die zweiten Öffnungen in der Isolierschicht nach deren lateralen Ätzen zur Bildung von Schultern über den zweiten Bereichen eindiffundiert werden, Dies ergibt eine ungenaue Ausrichtung und Begrenzung der dritten Bereiche.
    •
  • Entsprechend liegt der Erfindung die Aufgabe zugrunde, ein Verfahren der eingangs genannten Art zu schaffen, bei dem die Anzahl der kritischen Ausrichtschritte sowie die Anzahl der Maskierungsschritte bei verbesserter Ausrichtung verringert ist, um die Herstellungsausbeute zu verbessern und um die Herstellungskosten zu verringern.
  • Diese Aufgabe wird durch das im Anspruch 1 angegebenen Verfahren gelöst.
  • Vorteilhafte Ausgestaltungen und Weiterbildungen ergeben sich aus den Unteransprüchen.
  • Erfindungsgemäß wird ein neuartiges Verfahren für die Herstellung von P-Kanal-Leistungshalbleiterbauteilen mit MOS-Gatesteuerung geschaffen, bei dem P-Kanal-Bauteilzellen unter Verwendung von lediglich drei Maskierungsschritten hergestellt werden, wobei lediglich eine kritische Ausrichtung bei dem Kontaktmaskierungsschritt erforderlich ist.
  • Eine Gateoxydschicht und eine Polysiliziumschicht werden über einem P–-Siliziumsubstrat ausgebildet. Ein erster photolithographischer Markierungsschritt bildet einen Körper- oder Kanalbereich vom N-Leitungstyp für jede der Zellen oder Streifen des Bauteils sowie einen P+-Sourcebereich, der innerhalb des Körper- oder Hauptbereichs vom N-Leitungstyp der MOSFET-Zelle angeordnet ist.
  • Ein zweiter photolithographischer Maskierungsschritt wird dann verwendet, der mit einem kleinen Mittelbereich oberhalb der P+-Bereiche jeder der Zellen oder Streifen des Bauteils ausgerichtet ist. Ein anisotroper Oxyd-Ätzvorgang bildet Öffnungen in einer das Bauteil abdeckenden Schutzoxydschicht, wobei diese Öffnungen die Oberfläche des Siliziums erreichen. Ein anisotroper Silizium-Ätzvorgang folgt, wodurch eine flache Vertiefung in der Oberfläche des Siliziums hervorrufen wird, die auf den P+-Bereichen zentriert ist. Die Vertiefung ist tief genug, um die P+-Bereiche zu durchqueren und die darunterliegenden Kanäle oder Hauptteilbereiche vom N- Leitungstyp zu erreichen. Die Ausrichtung der zweiten Maske, die die Kontaktmaske ist, stellt die einzige kritische Ausrichtung oder Justierung in dem Verfahren dar.
  • Eine starke Basiskontaktimplantierung wird durch das Kontaktfenster hindurch ausgeführt, nachdem die Vertiefung in dem Silizium geätzt wurde, jedoch bevor Metall auf der Halbleiterscheibe abgeschieden wird. Auf diese starke Basiskontaktimplantierung folgt dann eine isotrope Ätzung, die das Schutzoxyd oberhalb des Gateoxyds hinterschneidet, um Schultern an der Siliziumoberfläche des Halbleiterplättchens freizulegen, die die geätzten Öffnungen in den N+-Zellenbereichen umgeben.
  • Danach wird eine leitende Schicht, die Metall sein kann, über der Oberfläche abgeschieden und füllt die Vertiefungen oder Öffnungen durch den P+-Bereich, wodurch ein Kontakt mit den darunterliegenden N-Hauptbereichen hergestellt und die die P+-Sourcebereiche an der Siliziumoberfläche überlappt werden. Entsprechend wird ein guter Kontakt mit der P+-Source und dem darunterliegenden N-Bereich hergestellt. Es sei bemerkt, daß dieser Kontakt zwischen dem darunterliegenden N-Hauptteilbereich und dem P+-Sourcebereich wünschenswert ist, um den parasitären Transistor, der von Natur aus in jeder Zellenstruktur eines Bauteils mit MOS-Gatesteuerung auftritt, kurzzuschließen.
  • Eine dritte Maske wird dazu verwendet, das Metall mit einem Muster zu versehen, worauf ein Sinterschritt und eine Metallisierung der Rückseite folgt. Es ist keine Temperung vor der Metallisierung erforderlich, weil die Sintertemperatur ausreichend hoch ist, um genügend Dotierungsmittel zu aktivieren, um einen niedrigen Kontaktwiderstand zwischen dem Metall und den Hauptbereichen zu erzielen, wobei diese Temperatur jedoch niedrig genug ist, um toleriert zu werden, nachdem das Metall abgeschieden wurde.
  • Die Erfindung wird im folgenden anhand von in der Zeichnung dargestellten Ausführungsbeispielen noch näher erläutert.
    •
  • In der Zeichnung zeigen:
  • 1 eine Querschnittsansicht eines Teils eines Halbleiterbauteils in einer Silizium-Halbleiterscheibe, nachdem eine Gateoxydschicht und eine Polysiliziumschicht auf dieser ausgebildet wurde und nachdem eine erste Photolackschicht über der Polisiliziumschicht abgeschieden und mit einem Muster versehen wurde,
  • 2 die Struktur nach 1, nachdem Öffnungen in den Gateoxyd- und Polysiliziumschichten ausgebildet, leicht dotierte N-Bereiche und P+-Bereiche in den Öffnungen gebildet,, eine Niedrigtemperaturoxydschicht (LTO) abgeschieden, eine zweite Photolackschicht abgeschieden und mit einem Muster versehen, die LTO-Schicht geätzt und das Silizium anisotrop geätzt wurde, um eine Vertiefung durch den P+-Bereich hindurch zu bilden,
  • 3 die Struktur nach 2 nach einer N+Implantation durch die Öffnungen in das Silizium,
  • 4 die Struktur nach 3 nach einer isotropen Ätzung, die die LTO-Schicht hinterschneidet,
  • 5 die Struktur nach 4 nach dem Abheben der zweiten Photolackschicht und dem Abscheiden einer Sourcekontakt-Metallschicht,
  • 6 eine Querschnittsansicht einer weiteren Ausführungsform der vorliegenden Erfindung, die einen Teil eines Halbleiterplättchens zeigt, nachdem eine Feldoxydschicht auf diesem ausgebildet und mit einem Muster versehen wurde und nach der darauffolgenden Abscheidung einer Gateoxydschicht und einer Polysiliziumschicht, und
  • 7 die Struktur nach 6, nachdem die Polysiliziumschicht mit einem Muster versehen und geätzt wurde.
  • Die folgende Beschreibung der bevorzugten Ausführungsformen der Erfindung beschreibt die Herstellung eines P-Kanals-Leistungs-MOSFET-Bauteils. Es kann jedoch auch irgendeine geeignete Modifikation der Grenzschichten verwendet werden, um das gleiche Verfahren zur Herstellung anderer P-Kanal-Bauteile mit MOS-Gatesteuerung zu verwenden, wie z.B. für ein IGBT- oder Thyristorbauteil mit MOS-Gatesteuerung.
  • Die Topologie der Bauteile ist vorzugsweise die von hexagonalen Zellen. Es ist jedoch für den Fachmann zu erkennen, daß das Verfahren in gleicher Weise auf Zellen anwendbar ist, die irgendeine vieleckige Struktur aufweisen, wie z.B. quadratische oder rechteckige Zellen, unabhängig davon, ob diese versetzt oder in einer Linie angeordnet sind, wobei das Verfahren weiterhin auf ineinander verschachtelte Strukturen anwendbar ist.
  • Wenn zunächst auf 1 Bezug genommen wird, so ist in dieser Figur in Teil einer Halbleiterscheibe oder eines Halbleiterbauteils zu erkennen, die bzw. der eine sich wiederholende Struktur aufweist. Es sind lediglich einige wenige der Elemente im Querschnitt gezeigt. Die Halbleiterscheibe kann irgendeine gewünschte Größe aufweisen und wird in eine Vielzahl von Halbleiterbauteils zerteilt. In dieser Beschreibung werden diese Ausdrücke "Halbleiterchip" und "Halbleiterscheibe" teilweise miteinander vertauscht verwendet.
  • 1 zeigt eine Halbleiterscheibe mit einem P–-Hauptteil oder Körper 30, der aus monokristallinem Silizium hergestellt ist. Vorzugsweise ist der P–-Hauptteil 30 eine epitahtisch gebildete Schicht, die auf einem (nicht gezeigten) P+-Substrat aufgewachsen ist. Ein Drain-(oder Anoden-)Kontakt kann mit dem P+-Substrat verbunden und zum Anschluß an einer Oberfläche des Halbleiterbauteils verfügbar sein.
  • Der erste Schritt bei dem erfindungsgemäßen Verfahren besteht in der Ausbildung einer Isolierschicht 31 über dem P–-Hauptteil oder Körper 30. Die Isolierschicht 31 kann ein thermisch aufgewachsenes Siliziumdioxyd sein und eine Dicke von 10 bis 150 nm aufweisen.
  • Eine Polysiliziumschicht 32 wird dann über der Oxydschicht 31 abgeschieden, und sie weist eine Dicke von beispielsweise 750 nm auf. Die Polysiliziumschicht kann in irgendeiner Weise ausgebildet werden, wird jedoch vorzugsweise abgeschieden und dann mit Arsen implantiert oder durch einen nachfolgenden CVD-Dotierungsschritt stark dotiert.
  • Nach der Abscheidung der Polysiliziumschicht 32 wird eine geeignete erste Photolackschicht 33 über der Polysiliziumschicht ausgebildet und in einem geeigeneten photolithographischen Maskierungsschritt mit einem Muster versehen, um Öffnungen in dem Photolack bis zur Oberfläche der Polysiliziumschicht 32 zu bilden. Die Polysiliziumschicht wird dann durch eine nachfolgende anisotrope Ätzung geätzt, die entsprechende Öffnungen bis herunter zu der Gateoxydschicht gemäß 2 bildet. Vorzugsweise sollten die Polysilizium-Seitenwände so vertikal wie möglich sein, um die nachfolgenden Implantationsschritte genau zu definieren.
  • Danach kann die darunterliegende freiliegende Gateoxydschicht mit einer isotropen Naßätzung oder mit einer anisotropen Ätzung entfernt werden. Es ist jedoch auch möglich, das Gateoxyd in diesem Schritt intakt zu lassen und die nachfolgenden Implantierungsschritte mit einer ausreichend hohen Energie durchzuführen, um das dünne Gateoxyd zu durchdringen.
  • Die vorstehenden anisotropen und isotropen Ätzvorgänge, die verwendet werden, sind für den Fachmann gut bekannt, und es können geeignete bekannte Ätzverfahren für diese Schritte ausgewählt werden.
  • Danach wird die Photolackschicht entfernt und eine relativ leichte Dosis von Arsen oder Phosphor wird durch die Öffnungen in die Polysiliziumschicht und in das freiliegende Silizium implantiert. Nach der Implantierung werden die Implantate vom N-Leitungstyp eingetrieben, um Kanalbereiche 40 und 41 zu bilden. Die Werte der Implantationsdosis und -energie und die Eintreibzeit und Temperatur werden auf der Grundlage der gewünschten Tiefe und Verteilung der Kanalbereiche bestimmt, wie dies in der Technik bekannt ist.
  • Eine relativ hohe P+-Dosis von Bor wird dann durch die Öffnungen in der Polysiliziumschicht implantiert, um nachfolgend die Sourcebereiche 50 und 51 zu bilden. Ein Diffusionsschritt kann dann folgen.
  • Danach wird gemäß 2 eine Schicht aus Niedrigtemperaturoxyd (LTO) 60 über der Oberfläche der Halbleiterscheibe mit einer Dicke von ungefähr 600 bis 800 nm abgeschieden. Nach der Abscheidung der LTO-Schicht 60 werden die P+-Bereiche 50 und 51 eingetrieben. Die Werte der P+-Implantationsenergie und -dosis sowie deren Eintreibzeit und -temperatur werden ebenfalls so ausgewählt, daß eine flachere Tiefe als die der Kanalbereiche vom N-Leitungstyp erzielt wird und die Bereiche 50 und 51 von diesen umgeben sind. Dadurch, daß der Eintreibvorgang nach der Abscheidung der LTO-Schicht 60 durchgeführt wird, wird diese LTO-Schicht unter den Eintreibbedingungen ebenfalls verdichtet.
  • Es ist zu erkennen, daß dieser Vorgang ringförmige Kanalbereiche 55 und 56 für die beiden dargestellten Zellen erzeugt hat. Diese Kanalbereiche liegen unter jeweiligen Segmenten der Polysiliziumschicht 32, die das Polysilizium-Gate für jede Zelle bildet, und sie sind bei Anlegen einer Gatespannung an die Polysiliziumschicht 32 invertierbar. Die Polysiliziumschicht 32 hat eine gitterförmige Konfiguration zwischen den Zellen, wenn die Zellen eine polygonale oder vieleckige Struktur aufweisen. Dieses Gitter liegt an seinen Seiten oder Kanten über den darunterliegenden Kanalbereichen innerhalb der Zellen.
  • Danach wird gemäß 2 eine. zweite Photolackschicht 61 über der LTO-Schicht 60 aufgebracht und in einem zweiten Maskierungsschritt mit einem Muster versehen, um gut ausgerichtete kleine Mittelöffnungen auszubilden, die auf der Achse jeder der einzelnen Zellen oder entlang der Länge der Streifen liegen, wenn eine fingerförmig verschachtelte Geometrie verwendet wird. Dies ist der einzige kritische Ausricht- oder Justierungsschritt in dem Verfahren. Wenn eine zellenförmige Struktur verwendet wird, so haben die Öffnungen in dem Photolack 61 einen Durchmesser von ungefähr 1,5 bis 2 μm. Diese Abmessung hängt von dem photolithographischen Verfahren und dem Metall-Silizium-Kontaktsystem ab. Nach der Ausbildung der Öffnungen in dem Photolack wird die LTO-Schicht 60 mit einer anisotropen Oxydätzung geätzt, um eine Mittelöffnung zu öffnen, die die Siliziumoberfläche erreicht.
  • Dann bildet eine weitere anisotrope Ätzung in die freiliegende Siliziumoberfläche Löcher oder Vertiefungen 70, 71, die die P+-Bereiche 50, 51 durchdringen und die N-Bereiche 40, 41 für jede Zelle erreichen. Wegen der LTO-Schicht haben die in der Siliziumoberfläche gebildeten Löcher oder Vertiefungen einen kleineren Durchmesser als die Öffnungen in dem Polysilizium.
  • Danach wird in der in 3 gezeigten Weise eine Dosis von 5E14 oder mehr von Arsen oder Phosphor in das durch das Ätzen der Löcher freigelegte Siliziumsubstrat implantiert, um N+-Basisbereiche 75, 76 in den Bereichen 40, 41 vom N-Leitungstyp zu bilden. Die Implantation wird bei einer Energie von ungefähr 80 keV durchgeführt.
  • Danach wird gemäß 4 die Silizium-Halbleiterscheibe einer isotropen Naßätzung ausgesetzt, die das LTO und das Gateoxyd, falls vorhanden, auf Durchmesser 82 und 83 zurück hinterschneidet. Der Ätzvorgang legt für eine hexagonale oder polygonale Zelle eine Schulter der Oberfläche des Silizium-Halbleiterplättchens frei, die sich um die Öffnungen 70 und 71 herum erstreckt.
  • Bei einer bevorzugten Ausführungsform der Erfindung ist die die Hinterschneidung in dem LTO und dem Gateoxyd bildende Naßätzung eine nasse gepufferte 6-zu-1-Oxydätzung für 1 bis 5 Minuten. Diese Naßätzung erzeugt eine Schulter mit einer Breite von 0,1 bis 0,5 μm, was ausreicht, um einen Kontakt mit niedrigem Widerstand zu dem Sourcebereich herzustellen.
  • Danach wird gemäß 5 der Photolack 61 abgestreift und ein Sourcekontaktmetall 84, wie z.B. Aluminium, über der gesamten Oberfäche des Halbleiterbauteils abgeschieden. Das Kontaktmetall füllt die Öffnungen 70 und 71 aus und liegt über den freiliegenden Silizium-Schultern, die durch die Hinterschneidungen 81 und 82 in den 3 und 4 gebildet sind. Damit verbindet das Sourcemetall 84 automatisch die darunterliegenden N-Bereiche 40 und 41 mit den P+-Bereichen 50, 51, um den beabsichtigten Kurzschluß zwischen den N-Bereichen und den P+-Bereiche in jeder Zelle herzustellen.
  • Nach dieser Abscheidung wird die Metallschicht 84 dann bei ungefähr 425 bis 450°C gesintert. Die Temperatur des Sintervorganges ist ausreichend hoch, um einen genügenden Teil der Dotierungsmittel in den N+-Basisbereichen 75, 76 zu aktivieren, so daß keine Temperung oder Wärmebehandlung nach der N+-Basisimplantierung erforderlich ist. Die Sintertemperatur ist auch niedrig genug, um von der abgeschiedenen Metallschicht 84 toleriert zu werden.
  • Eine dritte (nicht gezeigte) Photolackschicht kann dann oberhalb der Kontaktmetallschicht aufgebracht und in einem dritten photolithographischen Schritt mit einem Muster versehen werden, um eine Gate-Sammelschiene und die Source-Kontaktelektrode zu blden. Die Ausrichtung oder Justierung des dritten photolithographischen Schrittes gegenüber der Halbleiterscheibe ist nicht kritisch. Nachdem die Photolackschicht mit einem Muster versehen wurde, kann die Metallschicht dann durch einen anisotropen Ätzvorgang geätzt werden.
  • Ein Drain- (oder Anoden-)Kontakt 90 kann ebenfalls mit dem Substrat verbunden und zum Anschluß an einer der Oberflächen des Halbleiterplättchens verfügbar sein. Wenn das Halbleiterbauteil ein IGBT ist, so ist eine dünne P+-Pufferschicht und eine N+-Bodenschicht an der Unterseite einer Halbleiterscheibenstruktur in üblicher Weise enthalten.
  • Gemäß einer abgeänderten Ausführungsform der Erfindung kann gemäß 6 und 7 eine Feldoxydschicht 120 oberhalb des P–-Hauptteils oder Körpers 30 vor der Ausbildung der Gateoxydschicht ausgebildet werden. Eine Photolackschicht wird oberhalb des Feldoxyds abgeschieden und dann in einem anfänglichen photolithographischen Maskierungsschritt mit einem Muster versehen, um Öffnungen in der Feldoxydschicht zu bilden. Die freiliegenden Teile des Feldoxyds werden dann fortgeätzt, um die aktiven Bauteilbereiche freizulegen. Die Gateoxyd-Isolierschicht 131 wird dann über den aktiven Bauteilbereichen aufgewachsen, und die Polysiliziumschicht 132 wird dann über den Gateoxyd- und Feldoxyd-Schichten abgeschieden. Öffnungen werden dann sowohl in dem Polysilizium, das sich oberhalb der Gateoxyd-Isolierschicht befindet, als auch in dem Polysilizium oberhalb des Gateoxyds ausgebildet. Das Bauteil kann dann in der vorstehend beschriebenen Weise weiter verarbeitet werden.
  • Bei dieser Ausführungsform bildet das Ätzen der Metallschicht außerdem eine Gate-Sammelschiene, die mit dem Polysilizium über dem Feldoxyd in Kontakt steht.

Claims (6)

  1. Verfahren zur Herstellung eines Halbleiterbauteils mit den folgenden Schritten: Ausbilden einer Schicht aus Gateisolationsmaterial (31) oberhalb eines Siliziumsubstrats (30) von einem Leitungstyp, Abscheiden einer Schicht (32) aus Polysilizium über der Schicht (31) aus Gatesiolationsmaterial, Ausbilden eines Musters und Fortätzen ausgewählter Bereiche der Polysiliziumschicht (32) zur Bildung einer Vielzahl von mit Abstand voneinander angeordneten Öffnungen in dieser, Einführen von Verunreinigungen des anderen Leitungstyps, der zu dem einen Leitungstyp entgegengesetzt ist, in Oberfächenbereiche des Siliziumsubstrates (30), die unter den Öffnungen in der Polysiliziumschicht (32) liegen, um erste diffundierte Bereiche (40, 41) zu bilden, Einführen von Verunreinigungen des einen Leitungstyps in die genannten Oberflächenbereiche des Siliziumsubstrates (30), um zweite diffundierte Bereiche (50, 51) zu bilden, Abscheiden einer darüberliegenden Isolierschicht (61), Ausbilden eines Musters und Fortätzen von Teilen der darüberliegenden Isolierschicht (61), wobei ein verbleibender Teil der darüberliegenden Isolierschicht (61) verbleibt, der vertikale Seitenwand-Abstandselemente entlang von Seitenwänden in jeder der Öffnungen in der Polysiliziumschicht (32) bildet, wobei ein in der Mitte liegender Teil jeder der genannten Oberflächenbereiche des Siliziumsubstrats (30) freigelegt wird, Ätzen von Vertiefungen in dem genannten Teil der Oberflächenbereiche des Siliziumsubstrats (30) bis zu einer Tiefe, die größer als die Tiefe der zweiten diffundierten Bereiche (50, 51) ist, Einführen von Verunreinigungen des anderen Leitungstyps in den genannten Teil der Oberflächenbereiche des Siliziumsubstrats (30) zur Bildung dritter diffundierter Bereiche (75, 76), wobei die zweiten diffundierten Bereiche (50, 51) eine abschließende Tiefe aufweisen, die kleiner als die der dritten diffundierten Bereiche (75, 76) ist, und die zweiten diffundierten Bereiche (50, 51) eine abschließende Breite aufweisen, die breiter als die der dritten diffundierten Bereiche (75, 76) ist, wobei sich die ersten diffundierten Bereiche (40, 41) tiefer und über eine größere Breite erstrecken und eine niedrigere Konzentration aufweisen, als die dritten diffundierten Bereiche (75, 76), und nachfolgendes Ätzen der Seitenwand-Abstandselemente zur Bildung hinterschnittener Abschnitte in der darüberliegenden Isolierschicht (61), die weitere Teile der Oberflächenbereiche des Siliziumsubstrats (30) bilden, die die Vertiefungen umgeben, Abscheiden einer leitenden Schicht (84), Ausbildung eines Musters und Fortätzen von Teilen der leitenden Schicht (84), um zumindest einen Sourcekontakt, der mit den zweiten diffundierten Bereichen (50, 51) an oberen Bereichen der Vertiefungen und mit den dritten diffundierten Bereichen (75, 76) am Boden der Vertiefungen in Kontakt steht, und zumindest einen Gatekontakt zu bilden.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Schritte der Einführung von Verunreinigungen des einen und des anderen Leitungstyps zur Bildung der ersten und zweiten Bereiche (40, 41/50, 51) die Implantation der Verunreinigungen in das Siliziumsubstrat (30) durch die Gate-Isolationsmaterialschicht (31) hindurch einschließen.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt der Einführung von Verunreinigungen des einen Leitungstyps das Fortätzen von Teilen des Gate-Isolationsmaterials (31), das unterhalb der Öffnungen in der Polysiliziumschicht (32) liegt, und das nachfolgende Implantieren der Verunreinigungen in die genannten Oberflächenbereiche des Siliziumsubstrats (30) einschließt.
  4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der eine Leitungstyp der P-Leitungstyp ist, während der andere Leitungstyp der N-Leitungstyp ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß es weiterhin den Schritt der thermischen Behandlung der leitenden Schicht durch Sintern der leitenden Schicht (84) bei 425 bis 450°C umfaßt, wodurch die Verunreinigungen der dritten diffundierten Bereiche (75, 76) aktiviert werden.
  6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß es weiterhin die folgenden Schritte umfaßt: Ausbilden einer Schicht (120) aus Feldisolationsmaterial über dem Siliziumsubstrat (30), Ausbilden eines Musters und Fortätzen von zumindest einem ausgewählten Bereich der Feldisolationsmaterialschicht zur Bildung von zumindest einer Öffnung in der Feldisolationsmaterialschicht und von zumindest einem verbleibenden Teil, wobei die Gate-Isolationsmaterialschicht (31) oberhalb des Siliziumsubstrats (30) in der zumindest einen Öffnung in der Feldisolationsmaterialschicht (120) ausgebildet wird, die Polysiliziumschicht (32) über dem verbleibenden Teil der Feldisolationsmaterialschicht (120) und über der Gate-Isolationsmaterialschicht (31) abgeschieden wird und die ausgewählten Bereiche der ersten darüberliegenden Isolierschicht (61) fortgeätzt werden, um in dieser eine Vielzahl von ersten mit Abstand voneinander angeordneten Öffnungen, die über der Gate-Isolationsmaterialschicht (31) liegen, und eine Vielzahl von zweiten mit Abstand voneinander angeordneten Öffnungen auszubilden, die über der Feldisolationsmaterialschicht liegen.
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