DE69535441T2 - Verfahren zur herstellung eines mos gesteuerten bauelements mit reduzierter maskenzahl - Google Patents

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Description

  • Hintergrund der Erfindung
  • Diese Erfindung bezieht sich auf ein Verfahren zur Herstellung eines MOS-Gate gesteuerten Halbleiterbauteils, und sie bezieht sich insbesondere auf ein neuartiges Verfahren für die Herstellung derartiger Bauteile durch ein Verfahren, das eine verringerte Anzahl von Masken und lediglich einen kritischen Ausrichtschritt verwendet.
  • MOS-Gate gesteuerte Bauteile sind in der Technik gut bekannt und schließen Bauteile wie Leistungs-MOSFETs, wie z.B. den Leistungs-MOSFET, der in dem US-Patent 5 008 725 gezeigt ist, sowie Leistungs-IGBTs ein, wie z.B. den Leistungs-IGBT, der in der US-A-5 661 314 gezeigt ist. MOS-Gate gesteuerte Bauteile schließen weiterhin MOS-Gate gesteuerte Thyristoren, Gate-Abschalt-Bauteile und dergleichen ein.
  • Der Herstellungsprozess für derartige Bauteile schließt eine Anzahl von fotolithografischen Maskierungsschritten und kritischen Masken-Ausrichtschritten ein, die eine zusätzliche Herstellungszeit und Kosten verursachen, und die jeweils mögliche Quellen für Bauteil-Fehler ergeben. Eine Verringerung der Anzahl der für die Herstellung eines derartigen Bauteils erforderlichen Masken und Ausrichtschritte ist wünschenswert und verbessert die Fertigungs-Ausbeute und verringert die Herstellungskosten.
  • Das US-Patent 5 302 537 beschreibt ein Verfahren zur Herstellung eines Leistungs-MOSFET, bei dem eine Öffnung durch den Mittelpunkt eines Source-Bereiches und in einen darunterliegenden Basis-Bereich gebildet wird. Eine Metallisierung tritt in die Öffnung ein, um die Source und die Basis miteinander zu verbinden. Diese Bereiche sind jedoch lediglich an den Umfangsbereichen miteinander verbunden, die die Wände der Öffnung sind. Somit ist ein einen niedrigen Widerstand aufweisender zuverlässiger Kontakt zwischen der Source und der Basis in einem Massenproduktionsverfahren nur schwierig zu erzielen.
  • Die US-A-4 853 345 beschreibt ein MOS-Gate gesteuertes Halbleiterbauteil und ein Verfahren zu dessen Herstellung, bei dem Schichten aus Gate-Isoliermaterial und Polysilizium über einem Siliziumsubstrat gebildet werden, wobei eine Vielzahl von mit Abstand voneinander angeordneten Öffnungen durch das Gate-Isoliermaterial und die Polysiliziumschicht geätzt wird, derart, dass die Polysiliziumschicht und die Gate-Isolierschicht eine Maske zur Einführung von Fremdatomen eines ersten und zweiten Leitungstyps bilden, um erste und zweite diffundierte Bereiche zu bilden. In einem späteren Verfahrensschritt wird eine zweite Isolierschicht über der oberen Oberfläche des MOS-Gate gesteuerten Halbleiterbauteils gebildet, und eine Vielzahl von zentralen Öffnungen wird in der zweiten Isolierschicht gebildet, die zentriert mit einer jeweiligen einen der Öffnungen in der Schicht aus Polysilizium ausgerichtet sind. Weiterhin werden unter diesen zentralen Öffnungen Vertiefungen durch die ersten diffundierten Bereiche hindurch und in die zweiten diffundierten Bereiche gebildet, wobei die zentralen Öffnungen in seitlicher Richtung größer als die Vertiefungen sind, derart, dass die zentralen Öffnungen einen Teil der ersten Diffusionen an der zweiten Oberfläche des Halbleiter-Chips freilegen, der durch eine Metallisierung kontaktiert werden kann, der auch die Oberfläche innerhalb der Vertiefungen kontaktiert. Dieses Verfahren benötigt lediglich einen kritischen Ausrichtschritt der zweiten Maske, die zur Bildung der zentralen Öffnungen verwendet wird, und es ergibt weiterhin einen zuverlässigen Kontakt zwischen der Source und der Basis. Bei derartigen MOS-Gate gesteuerten Bauteilen werden Kanäle unterhalb der zweiten Oberfläche und seitlich zwischen der ersten und zweiten Diffusion gebildet. Daher muss die zweite Diffusion mäßig dotiert werden, um die Inversion dieser Kanalbereiche zu ermöglichen. Andererseits ergibt sich bei derartigen Bauteilen ein gewisses Problem mit Durchschlägen und Drain-Source-Leckströmen sowie einem ziemlich hohen Widerstand aufweisenden Pfad in dem Hauptkörper oder Body von dem Rand jeder Zelle zu der Kontaktschicht in der Mitte.
  • Die US-A-4 809 047 beschreibt ein ein isoliertes Gate aufweisendes Halbleiterbauteil mit einem Basis-zu-Source-Kurzschluss, bei dem ein stark dotierter Kurzschlussbereich an der Grenze zwischen einem Basisbereich und einem Sourcebereich eingebettet ist. Der Kurzschlussbereich wird durch Implantieren und Eintreiben von Dotierungsmitteln unter Verwendung von Öffnungen in einer Gate-Polysiliziumschicht als eine Maske gebildet. Der Sourcebereich wird geätzt, um eine zentrale Vertiefung darin zu schaffen, um eine Oberfläche des eingebetteten Kurzschlussbereiches für einen Kontakt mit einer Source-Metallisierung freizulegen.
  • Das Ziel der Erfindung besteht daher in der Schaffung eines Verfahrens zur Herstellung eines MOS-Gate gesteuerten Halbleiterbauteils, das die Anzahl der erforderlichen Masken verringert, sowie in der Schaffung eines MOS-Gate gesteuerten Halbleiterbauteils, bei dem Durchschläge und der Drain-Source-Leckstrom verringert sind, und bei dem weiterhin ein Pfad mit extrem niedrigem Widerstand in dem Body von dem Rand der Zelle zu der Kontaktfläche in der Mitte geschaffen wird, ohne eine weitere Maske mit kritischer Ausrichtung hinzuzufügen.
  • Dieses Ziel wird durch ein Verfahren, wie es im Anspruch 1 angegeben ist, sowie durch ein MOS-Gate gesteuertes Bauteil erreicht, wie es im Anspruch 8 angegeben ist.
  • Vorteilhafte Ausführungsformen und Weiterentwicklungen sind in den jeweiligen Unteransprüchen angegeben.
  • Die US-A-4 809 047 zeigt bereits ein MOS-Gate gesteuertes Bauteil, bei dem ein eingebetteter stark dotierter und eindiffundierter Kurzschlussbereich an der Grenze zwischen der dritten Diffusion und der ersten Diffusion gebildet wird, doch umgibt dieser Kurzschlussbereich nicht einen jeweiligen einen der ersten diffundierten Bereiche, was zu einem weniger reduzierten Widerstandspfad in dem Body von dem Rand jeder Zelle zu der Kontaktfläche in dem Mittelpunkt führt. Weiterhin ist eine vergrößerte Anzahl von Maskenschritten mit kritischer Ausrichtung erforderlich.
  • Die vorliegende Erfindung ergibt ein neuartiges Herstellungsverfahren, das die Anzahl der Masken, die für die Herstellung eines MOS-Gate gesteuerten Leistungsbauteil benötigt werden, auf drei verringert.
  • Gemäß der vorliegenden Erfindung und für ein N-Kanal-Bauteil definiert eine erste Maske den P-Leitungstyp-Body jeder der Zellen des Bauteils, sowie einen Sourcebereich, der innerhalb dieses Bodybereiches vom P-Leitungstyp angeordnet ist. Es sei bemerkt, dass die Bauteil-Topologie aus verschachtelten Fingern sowie aus Zellen bestehen kann. Es ist weiterhin festzustellen, dass der Bodybereich in manchen Fällen als der Kanalbereich der MOSFET-Zelle bezeichnet wird. Eine zweite Maske wird dann verwendet, die mit einem kleinen in der Mitte liegenden Bereich oberhalb der N+-Bereiche jedes der Zellen oder Streifen des Bauteils ausgerichtet ist, und ein anisotropes Oxid-Ätzen bildet Öffnungen in der das Bauteil bedeckenden Oxidschicht, die bis zu der Oberfläche des Siliziums reichen. Es folgt ein anisotropes Silizium-Ätzen, das eine flache Öffnung in der Oberfläche des Siliziums hervorruft, die in den N+-Bereichen zentriert ist. Die Öffnung ist tief genug, um durch die N+-Bereiche hindurch zu verlaufen und die darunter liegenden P-Kanäle oder Bodybereiche vom P-Leitungstyp zu erreichen. Die Ausrichtung der zweiten Maske, die die Kontaktmaske ist, ist die einzige kritische Ausrichtung in dem Prozess.
  • Auf dieses anisotrope Silizium-Ätzen folgt dann eine isotrope Ätzung, die das Gate-Oxid und das schützende Niedertemperatur-Oxid oberhalb des Gate-Oxids hinterschneidet, wodurch Schultern an der Silizium-Oberfläche des Chips freigelegt werden, die die geätzten Öffnungen in den N+-Zellenbereichen umgeben.
  • Danach wird eine leitende Schicht, die Metall sein kann, über der Oberfläche des Chips (oder einer Halbleiterscheibe, in der eine Vielzahl derartiger Chips enthalten ist) abgeschieden, und das Metall füllt die Öffnungen durch den N+-Bereich hindurch, wodurch die darunter liegenden P-Bodybereiche kontaktiert werden, und das Metall überlappt auch die Schultern, die die N+-Sourcebereiche an der Silizium-Oberfläche umgeben. Entsprechend wird ein guter Kontakt mit der N+-Source und dem darunter liegenden P-Bereich hergestellt. Es sei bemerkt, dass dieser Kontakt zwischen dem darunter liegenden P+-Bodybereich und dem N+-Sourcebereiche wünschenswert ist, um den parasitären NPN-Transistor kurzzuschließen, der inhärent in jeder Zellenstruktur eines MOS-Gate gesteuerten Bauteils auftritt. Eine dritte Maske wird dazu verwendet, das Metall mit einem Muster zu versehen, gefolgt von einem Sintern und einer Rückseiten-Metallisierung. Somit ist das Herstellungsverfahren auf lediglich drei Maskenschritte mit lediglich einer kritischen Ausrichtung an der Kontaktmaske reduziert.
  • Bei einem alternativen Verfahren verwendet der vorstehend beschriebene Silizium-Ätzschritt zur Verbesserung der Stufen-Überdeckung des Kontaktmetalls über dem darunter liegenden Gate-Oxid und dem Niedertemperatur-Oxid eine Fotolack-Schattenmaske. Zunächst werden das Niedertemperatur-Oxid und der Gate- Oxidbereich isotrop geätzt, um einen Bereich der Silizium-Oberfläche freizulegen, der größer als die Fotolack-Öffnung ist. Dieses Ätzen hinterlässt eine etwas verjüngte Oxid-Seitenwand. Als Nächstes wird eine anisotrope Plasma-Ätzung unter Verwendung des Fotolackes als eine Schattenmaske durch eine Cl2-Plasmaätzung von gut bekannter Art durchgeführt. Dieser Prozess ätzt eine Öffnung durch die N+-Source bis herunter zu der P+-Basis mit der gleichen Fläche wie die Fotolack-Öffnung. Somit bleibt ein Teil der ursprünglichen N+-Oberfläche freigelegt, um das Aluminium-Kontaktmetall aufzunehmen.
  • Um das Bauteil fertig zu stellen, ist es erforderlich, einen Kontakt zwischen dem Gate-Metall und den Gate-Polysilizium-Elektroden herzustellen. Dies wird in dem gleichen Maskenschritt wie der Kontakt mit den Source- und Bodybereichen ausgeführt. Dies bedeutet, dass eine Öffnung in das Polysilizium gleichzeitig mit der Öffnung in dem Silizium eingeätzt wird. Es ist daher erforderlich, die Silizium-Ätztiefe derart zu steuern, dass der P+-Bodybereich freigelegt wird, dass jedoch ein Teil der Polysiliziumschicht verbleibt.
  • Es ist weiterhin erforderlich, eine Randstruktur zu schaffen, die in der Lage ist, der gewünschten Sperrspannung zu widerstehen. Eine bevorzugte Randstruktur kann eine Serie von Polysilizium-Ringen und Abständen verwenden. Durch Kurzschließen jedes Polysilizium-Ringes mit den Diffusionen in dem benachbarten Raum auf der Seite der aktiven Fläche kann eine derartige Struktur erzielt werden.
  • Ein weiteres wichtiges Merkmal der Erfindung wird durch Implantieren einer starken Body-Implantierung in das gleiche Fenster wie die Source und tiefer als die Source erreicht. Dies ermöglicht es, dass die Source nahezu vollständig von einem stark dotierten Bodybereich umgeben ist. Dies verhindert Durchschläge und Drain-Source-Leckströme und ergibt einen einen extrem niedrigen Widerstand aufweisenden Pfad in dem Body von dem Rand jeder Zelle zu dem Kontaktbereich in der Mitte. Die Diffusionsparameter können so eingestellt werden, dass lediglich ein kleiner, leicht dotierter Bodybereich unmittelbar benachbart zu der Oberfläche verbleibt, der den Inversionskanal bildet.
  • Als eine weitere Ausführungsform der Erfindung kann der Bodybereich mit einer einzigen Implantierung und einem Eintreibvorgang durch Implantieren des Bodybereiches bis zu einer Tiefe, die ungefähr so tief oder tiefer als die Source ist, und nachfolgendes Implantieren des Sourcebereiches bis zu einer geringeren Tiefe gebildet werden. Beide Implantierungen werden durch das gleiche Maskenfenster hindurch ausgeführt. Diese zwei Bereiche werden danach getempert und dadurch eingetrieben, wobei der Bodybereich für drei Stunden bei ungefähr 975°C getempert wird, um eine Tiefe von ungefähr 1-2 Mikrometern zu erzielen, während der Sourcebereich über ungefähr eine Stunde bei 975°C getempert wird, um eine Tiefe von lediglich 0,3 Mikrometern zu erreichen. Somit kann eine vollständige Zelle unter Verwendung von lediglich zwei Implantierungen gebildet werden. Danach kann der Herstellungsprozess so abgeschlossen werden, wie dies weiter oben beschrieben wurde.
  • In einer weiteren Ausführungsform führt eine starke Basis-Kontakt-Implantierung durch das Kontaktfenster hindurch anstatt durch das Polysiliziumfenster hindurch ausgeführt. Dies erfolgt nach dem Ätzen der Öffnung in dem Silizium zum Freilegen des Bodybereiches und bevor Metall auf der Halbleiterscheibe abgeschieden wird. In bemerkenswerter Weise ist keine Temperung nach dem Implantieren vor der Metallisierung erforderlich, um einen niedrigen Kontaktüberstand zwischen dem Metall und den Bodybereichen zu erzielen. Dies ergibt sich daraus, dass ein Sintern mit ungefähr 420°C ausreichend ist, um genügend Dotierungsmittel zu aktivieren, und diese Temperatur ist niedrig genug, um toleriert zu werden, nachdem das Metall abgeschieden wurde.
  • Weitere Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung der Erfindung ersichtlich, die sich auf die beigefügten Zeichnungen bezieht.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Querschnittsansicht eines Teils eines Chips innerhalb einer Halbleiterscheibe aus Silizium, nachdem eine Oxidschicht, eine Polysiliziumschicht und eine Fotolackschicht auf dieser gebildet wurden.
  • 2 ist eine Ansicht eines Bauteils oder einer Struktur nach 1 nach der Ausführung eines ersten Maskierungsschrittes zur Erzeugung einer Vielzahl von Schlitzen oder Öffnungen mit einer symmetrischen Anordnung in der Fotolackschicht.
  • 3 zeigt die Struktur nach 2, wobei die Entfernung der Polysilizium- und Gateoxid-Bereiche gezeigt ist, die durch die Öffnungen in der Fotolackschicht freigelegt sind.
  • 4 zeigt die Struktur nach 3 nach einem Implantierungsschritt zum Implantieren eines P+-Bereiches durch die Fenster in dem Polysilizium.
  • 5 zeigt die Struktur nach 4, nachdem der Fotolack entfernt wurde und das P+-Implantat eingetrieben wurde, um einen leichter dotierten tiefen P-Bereich zu bilden.
  • 6 ist ähnlich der 5, zeigt jedoch das Implantieren von P+- und N+-Schichten durch Implantieren durch die Maskenöffnungen hindurch, die von dem Polysilizium-Gate begrenzt sind.
  • 7 zeigt die Struktur nach 6 nach der Abscheidung eines Niedertemperatur-Oxids über der Oberfläche des Bauteils und nach einem Eintreibvorgang zum Eintreiben der implantierten P+- und N+-Bereiche nach 6.
  • 8 zeigt die Struktur nach 7 nach einem zweiten Maskierungsschritt, der eine zentrale Öffnung über jeden der N+-Bereiche in der Halbleiterscheibe öffnet, und nach einem anisotropen Ätzen des darunter liegenden Niedertemperatur-Oxids und des Polysiliziums bis zur Oberfläche der Silizium-Halbleiterscheibe.
  • 9 zeigt die Struktur nach 8 nach einem anisotropen Silizium-Ätzvorgang zur Bildung einer Vertiefung, die die N+-Schicht durchschneidet, gefolgt von einem isotropen Oxid-Ätzvorgang, der das LTO und die Gate-Oxide hinterschneidet.
  • 10 zeigt die Struktur nach 9 nach dem Abstreifen des Fotolackes und der Abscheidung eines Source-Metalls, wie z.B. Aluminium.
  • 11 zeigt eine Verfahrens-Modifikation, die verwendet werden kann, um die Stufen-Abdeckung zu verbessern, wobei nach dem Schritt von 8 ein isotroper Ätzvorgang des Niedertemperatur-Oxids ausgeführt wird.
  • 12 zeigt die Struktur nach 10 nach dem Schritt, bei dem ein Silizium-Ätzvorgang unter Verwendung des Fotolackes als eine Schattenmaske ausgeführt wurde.
  • 13 zeigt die Struktur nach 12 nach dem Abstreifen des Fotolackes und der Metallisierung der Struktur mit einer verbesserten Stufen-Überdeckung.
  • Ausführliche Beschreibung der Zeichnungen
  • Die folgende Beschreibung der bevorzugten Ausführungsformen der Erfindung beschreibt die Herstellung eines N-Kanal-Leistungs-MOSFET-Bauteils. Es kann jedoch irgendeine geeignete Grenzschicht-Modifikation verwendet werden, um den gleichen eine verringerte Maskenzahl aufweisenden Prozess für die Herstellung irgendeines MOS-Gate gesteuerten Bauteils, wie z.B. eines IGBT oder eines Thyristors mit MOS-Gate-Steuerung zu verwenden, unabhängig davon, ob für einen N-Kanal oder einen P-Kanal. Eine spezifische Topologie ist nicht ausdrücklich in diesen Zeichnungen gezeigt, doch ist festzustellen, dass die zu verwendende Technologie vorzugsweise die von hexagonalen Zellen ist, wie sie beispielsweise in dem US-Patent 5 008 725 gezeigt sind. Es ist jedoch für den Fachmann zu erkennen, dass der Prozess in gleicher Weise auf Strukturen anwendbar ist, die irgendeine vieleckige Struktur, wie z.B. quadratische oder rechtwinklige Zellen aufweist, unabhängig davon, diese gegeneinander versetzt sind oder in einer Linie liegen, sowie auf eine Struktur mit ineinander verschachtelten Fingern. Es ist weiterhin festzustellen, dass die Abschlussstruktur des Bauteils nicht gezeigt ist, dass jedoch Abschlüsse, wie sie üblicherweise für irgendwelche MOS-Gate gesteuerten Bauteile verwendet werden, auch hier verwendet werden können.
  • Es wird zunächst auf die 1 Bezug genommen, in der lediglich ein sehr kleiner Teil einer Halbleiterscheibe oder eines Chips gezeigt ist, die bzw. der eine sich wiederholende Struktur hat, wobei lediglich wenige Elemente hiervon im Querschnitt gezeigt sind. Die Halbleiterscheibe kann irgendeine gewünschte Größe aufweisen und wird in eine Vielzahl von Chips unterteilt. Bei der Beschreibung der bevorzugten Ausführungsformen der Erfindung werden die hier verwendeten Ausdrücke „Chip" und „Halbleiterscheibe" in manchen Fällen vertauscht.
  • 1 zeigt eine Halbleiterscheibe, die einen N+-Body 30 aus monokristallinen Silizium hat. Der N+-Body 30 kann eine epitaxial gebildete Schicht über einem N+-Substrat (nicht gezeigt) haben. Ein Drain- (oder Anoden-) Kontakt mit dem N+-Substrat verbunden sein oder kann zum Anschluss an einer der Oberflächen des Chips verfügbar sein. Der epitaxial gebildete Body hat eine Dicke und einen spezifischen Widerstand, der von der Durchbruchspannung des abschließend gebildeten Bauteils abhängt.
  • Der erste Schritt in dem Verfahren gemäß der Erfindung ist die Ausbildung einer Isolierschicht 31 über dem Silizium 30, wobei die Schicht 31 ein thermisch aufgewachsenes Silizium-Dioxid sein kann, das eine Dicke von 200-1500 Angström in Abhängigkeit von der gewünschten Schwellenwert-Spannung des nachfolgend gebildeten Bauteils hat. Die Oxidschicht 31 wird dann ihrerseits mit einer Schicht aus Polysilizium 32 bedeckt, die eine Dicke von beispielsweise 7500 Angström haben kann und in irgendeiner gewünschten Weise gebildet wird. Vorzugsweise ist das Polysilizium stark mit implantiertem Arsen oder mit einem nachfolgenden CVD-Dotierungsschritt dotiert. Eine geeignete Fotolackschicht 33 wird dann über der Polysiliziumschicht 32 gebildet.
  • Wie dies als Nächstes in 2 gezeigt ist, wurde der Fotolack 33 mit Hilfe eines geeigneten fotolithografischen Maskierungsschrittes mit einem Muster versehen, und Öffnungen 34 und 35 wurden durch den Fotolack hindurch bis zur Oberfläche der Polysiliziumschicht 32 gebildet. Wenn eine zellenförmige Topologie gewählt wird, kann jede der Öffnungen 34 und 35 eine von vielen Tausend von identischen symmetrischen Öffnungen sein, die irgendeine gewünschte vieleckige Konfiguration haben, wie z.B. die eines Sechseckes oder eines Quadrates, das eine Abmessung von Seite zu Seite von ungefähr 5-10 Mikrometern und einen Mittenabstand hat, der von der Spannung und den fotolithografischen Möglichkeiten abhängt. Es sei jedoch bemerkt, dass die Öffnungen 34 und 35 auch parallele lang gestreckte Streifen sein könnten, wenn die gewählte Topologie eine streifenförmige verschachtelte Topologie ist.
  • Nach der Bildung der Öffnungen in der Fotolackschicht 33 in 2 wird ein anisotroper Ätzvorgang verwendet, um das freiliegende Polysilizium zu ätzen, wie dies in 3 gezeigt ist. Vorzugsweise sollte der anisotrope Polysilizium-Ätzvorgang den Fotolack nicht hinterschneiden, weil die Fläche des nachfolgenden Implantats vorzugsweise durch das Polysilizium und nicht durch den Fotolack begrenzt werden sollte. Der Ätzvorgang ist selektiv genug, um vor der Entfernung des Gateoxids an irgendeiner Stelle auf der Halbleiterscheibe zu stoppen. Die Polysilizium-Seitenwand sollte ebenfalls so vertikal wie möglich sein, was wichtig ist, um genau den tiefen Body-Implantatbereich zu begrenzen.
  • Danach kann das darunter liegende freiliegende Silizium-Dioxid entfernt werden, falls gewünscht, mit einer isotropen Nass-Ätzung. Die anisotropen und isotropen Ätzvorgänge, die zu verwenden sind, sind diejenigen, die dem Fachmann gut bekannt sind, und es kann irgendein Ätzvorgang für diese unkritischen Schritte ausgewählt werden. Es sei jedoch bemerkt, dass es an diesem Schritt in dem Prozess möglich ist, das Gateoxid intakt zu lassen und den nachfolgenden Implantierungsprozess mit ausreichend hoher Energie durchzuführen, um das dünne Gateoxid zu durchdringen.
  • Danach wird, wie dies in 4 gezeigt ist, ein Implantierungsschritt unter Verwendung von Bor als implantierungsspezies mit einer Dosis von 3-8E13 mit einer Energie von ungefähr 80 kV durchgeführt. Dieser Implantierungsschritt bildet P-Leitungstyp-Bereiche 40 unterhalb des Bodens der freiliegenden Öffnung in dem Fotolack 33 und dem Oxid 31.
  • Nach dieser Implantierungs-Operation und gemäß 5 wird der Fotolack 33 abgestreift und die P+-Implantate 40 und 41 werden bei 1175°C für ungefähr 30-60 Minuten eingetrieben, um eine Tiefe von 1,0-2,0 Mikrometern zu erreichen. Andere Implantierungsenergien und Diffusionszeiten und Tiefen könnten von dem Konstrukteur in Abhängigkeit von der Art des Bauteils ausgewählt werden, das er bilden möchte.
  • In dem nächsten Prozess-Schritt, der in 6 gezeigt wird eine relativ hohe N+-Dosis von Arsen oder Phosphor, beispielsweise 1E16, durch die Fenster 34 und 35 mit einer Implantierungsenergie von ungefähr 120 kEV implantiert. Ein Diffusionsschritt kann folgen. Wenn beispielsweise Arsen die verwendete Spezies ist, so kann es bei 975°C für ungefähr 1 Stunde eingetrieben werden. Ein dünnes (nicht gezeigtes) Oxid wird während dieser Zeit auf den Polysilizium-Seitenwänden aufgewachsen, um das Polysilizium vor der Abscheidung eines Niedertemperatur-Oxids einzukapseln. Danach wird P+-Bor durch die Fenster 34 und 35 mit einer Dosis von ungefähr 1E15 und einer Implantierungsenergie von 80-120 kEV implantiert. Die N+-Schicht 51 wird um einen Betrag flacher sein, als die P+-Schicht 50, der von dem Konstrukteur ausgewählt und durch die verwendeten Spezies und Dosen bestimmt ist.
  • Danach wird, wie dies in 7 gezeigt ist, eine Schicht 60 aus Niedertemperatur-Oxid („LTO") über der Oberfläche der Halbleiterscheibe nach 6 bis zu einer Dicke von ungefähr 0,6-0,8 Mikrometern abgeschieden. Die LTO-Abscheidungs-Bedingungen verwenden eine Silan-Dekompositions-Reaktion mit Sauerstoff bei ungefähr 425°C, wodurch die LTO-Schicht 60 gebildet wird. Die Dicke ist so ausgewählt, dass die Gate-Source-Überlappungskapazität und Kurzschlüsse zu einem Minimum gemacht werden, während gleichzeitig eine bequeme Musterbildung und eine gute Stufen-Überdeckung ermöglicht wird.
  • Nach der Abscheidung der LTO-Schicht 60 werden die N+- und P+-Bereiche 51 und 50 bei einer Temperatur von ungefähr 975°C für ungefähr 30 Minuten eingetrieben. Diese Grenzschichten werden dann auf Tiefen von ungefähr 0,3 Mikrometern für den N+-Bereich und 1 Mikrometer für den P+-Bereich eingetrieben. Durch Durchführen des Eintreibens nach der Abscheidung der LTO-Schicht 60 wird die LTO-Schicht ebenfalls unter den Eintreib-Bedingungen verdichtet.
  • Es ist zu erkennen, dass diese Operation ringförmige Kanalbereiche 55 und 56 für die zwei Zellen gebildet hat, die gezeigt sind. Diese Kanalbereiche liegen unter jeweiligen Segmenten der Polysiliziumschicht 32, die das Polysilizium-Gate für jede Zelle bildet, und sie sind bei Anschluss eines Gate-Potentials an die Polysiliziumschicht 32 invertierbar. Die Polysiliziumschicht 32 hat eine Gitter-Konfiguration zwischen den Zellen, wenn die Zellen eine vieleckige Struktur haben. Das Gitter liegt an seinen Seiten oder Kanten über den darunter liegenden Kanalbereichen innerhalb der Zellen.
  • Eine geeignete Auswahl der Diffusionsparameter verhindert, dass das P+-Dotierungsmittel die Oberflächenkanalbereiche in ausreichender Menge erreicht, um die Schwellenwertspannung wesentlich zu ändern. Der Prozess kann bei sorgfältiger Kontrolle so ausgelegt werden, dass das P+ teilweise zu der Spitzen-Kanaldotierung beiträgt. Dies ergibt den besten Durchschlagschutz und die Möglichkeit für den kürzesten Kanal. Dies erfordert eine sehr sorgfältige Kontrolle des Polysilizium-Seitenwandprofils, damit dieses so weit vertikal ist, wie möglich.
  • Danach wird, wie dies in 8 gezeigt ist, eine neue Fotolackschicht 70 auf die LTO-Schicht 60 aufgebracht, und die Fotolackschicht 70 wird durch einen zweiten und Kontaktmaskenschritt mit einem Muster versehen, um gut ausgerichtete kleine zentrale Öffnungen zu bilden, die auf der Achse jeder der einzelnen Zellen oder entlang der Länge von Streifen liegen, wenn eine verschachtelte fingerförmige Geometrie verwendet wird. Dies ist der einzige kritische Ausrichtschritt bei dem neuartigen Verfahren. Wenn eine zellenförmige Struktur verwendet wird, so haben die Öffnungen in dem Fotolack 70 einen Durchmesser von ungefähr 1,5-2 Mikrometern. Diese Abmessung hängt von dem fotolithografischen Prozess und dem Metallsilizium-Kontaktsystem ab. Nach der Bildung der Öffnungen in dem Fotolack wird die LTO-Schicht durch einen anisotropen Oxid-Ätzvorgang geätzt, um eine zentrale Öffnung zu öffnen, die bis zu der Silizium-Oberfläche reicht.
  • Danach wird, wie dies in 9 gezeigt ist, ein anisotroper Ätzvorgang ausgeführt, der die freiliegende Silizium-Oberfläche ätzt, so dass Öffnungen oder Vertiefungen in der Silizium-Oberfläche gebildet werden, die die N+-Schichten 51 durchdringen, um die P+-Schicht 50 für jede Zelle zu erreichen. So werden unter Verwendung einer anisotropen Chlor-Chemie-Plasma-Ätzung ungefähr 0,4 Mikrometer des Siliziums an der Oberfläche entfernt, wodurch die Vertiefungen oder Öffnungen 80 und 81 in den Mittelpunkten der Zellen gebildet werden, die durch die Bereiche 40 und 41 gebildet sind.
  • Danach wird, wie dies ebenfalls in 9 gezeigt ist, die Silizium-Halbleiterscheibe einer nassen isotropischen Ätzung ausgesetzt, die ein Hinterschneiden des LTO zurück auf die Durchmesser 82 und 83 bewirkt. Dieser Vorgang legt für eine hexagonale oder polygonale Zelle eine Schulter der Oberfläche des Silizium-Chips frei, die sich um die Öffnungen 80 und 81 herum erstreckt.
  • Bei einer bevorzugten Ausführungsform der Erfindung ist die nasse Ätzung, die die Hinterschneidung in dem LTO und dem Gateoxid bildet, eine nasse 6-zu-1-gepufferte Oxid-Ätzung für 2-5 Minuten. Dies erzeugt eine Schulter mit einer Breite von ungefähr 0,2-0,5 Mikrometern, was ausreicht, um einen Kontakt mit niedrigem Widerstand zu dem Sourcebereich herzustellen.
  • Danach wird, wie dies in 10 gezeigt ist, der Fotolack 70 abgestreift und ein Source-Metall 84, beispielsweise Aluminium, wird über der gesamten Oberfläche des Bauteils abgeschieden. Das Aluminium füllt die Öffnungen 80 und 81 und liegt über den freiliegenden Silizium-Schultern, die durch die Hinterschneidungen 82 und 83 in den 9 und 10 gebildet sind. Somit verbindet das Source-Metall 84 automatisch den darunter liegenden P-Bereich 50 mit dem N+-Bereich 51, um den absichtlichen Kurzschluss zwischen den P- und N-Bereichen in jeder Zelle herzustellen.
  • Die in 10 gezeigte Struktur erzeugt eine vollständige MOSFET-Zellular-Konfiguration (oder eine fingerförmig verschachtelte Konfiguration, wenn diese gewählt ist), und die verbleibenden Schritte bei der Verarbeitung des Bauteils schließen die üblichen unkritischen Masken für die Musterbildung von Gate- und Source-Elektroden-Anschlussbereichen und eine wahlweise Maske zum Öffnen von Fenstern in einer isolierenden Risslinienschicht oder dergleichen ein. Die grundlegenden Verfahrensschritte ohne Zählung der Risslinienmaske erfordern lediglich drei Masken für die Erzeugung des MOS-Gate gesteuerten Bauteils mit lediglich einer kritischen Ausrichtung.
  • Es ist festzustellen, dass zur Vervollständigung des Bauteils nach 10 ein Drain-Kontakt benötigt wird. Der Drain-Kontakt kann auf der Unterseite der Halbleiterscheibe in der üblichen Weise angeordnet werden, oder er kann, wenn dies erwünscht ist, auf der Oberseite der Halbleiterscheibe angeordnet werden und mit den gemeinsamen leitenden Bereichen zwischen den Zellen 40 und 41 durch Senker oder eingebettete Schichten oder dergleichen verbunden werden, wie dies in dem US-Patent 5 191 396 beschrieben ist. Es sei weiterhin darauf hingewiesen, wenn das Bauteil zu einem IGBT gemacht werden soll, die übliche dünne N+-Pufferschicht und die P+-Bodenschicht zu der Unterseite der Halbleiterscheiben-Struktur in üblicher Weise hinzugefügt werden würden.
  • 11 zeigt eine zweite Ausführungsform des Verfahrens gemäß der Erfindung, bei der nach dem Schritt nach 8 das LTO durch eine isotrope Ätzung geätzt wird, um die Radius-Kurve 90 für die Wände der Öffnungen zu bilden. Dieser Ätzvorgang kann mit einem 6-zu-1-gepufferten Oxid-Ätzmittel für ungefähr 8 Minuten ausgeführt werden. Die laterale Abmessung der Hinterschneidung der Kurve beträgt ungefähr 0,5 Mikrometer am Boden und ungefähr 1 Mikrometer an der Oberseite der LTO-Schicht.
  • Danach wird gemäß 12 der überhängende Teil der Fotolackschicht, die durch die vorhergehende isotrope Ätzung hinterschnitten wurde, als eine Schattenmaske in einem anisotropen Plasma-Ätzprozess unter Verwendung eines Chlor-Plasmas verwendet. Dieses anisotrope Plasma-Ätzen bildet eine Mittelöffnung 95 in der Zelle, die eine Tiefe von 0,4 Mikrometern haben kann, jedoch tief genug ist, um den P+-Bereich 50 zu erreichen und in diesen einzuschneiden.
  • Die graduelle Kurve 90 in der LTO-Schicht 60 und die einen verringerten Durchmesser aufweisende Öffnung 95 in dem Silizium ergeben eine sanftere Oberfläche, über der die Aluminium-Elektroden später geformt werden können. Es ist bekannt, dass Aluminium nicht gut scharfe Kanten abdeckt, so dass es bevorzugt wird, Oberflächen mit einer graduellen Krümmung zu haben, um die Aluminium-Stufenabdeckung zu verbessern. Dies ist präzise der Effekt, der durch den Verfahrensschritt gemäß 12 erzeugt wird.
  • Wie dies in 13 gezeigt ist, wird der Fotolack 70 abgestreift, und eine Aluminium-Kontaktschicht 98 wird über der Oberfläche abgeschieden und folgt einfacher der graduellen Kurve 90 in dem LTO, um eine bessere Stufenabdeckung für die Aluminium-Elektrode zu ergeben. Es sei bemerkt, dass die Aluminium-Elektrode weiterhin automatisch einen Kontakt zwischen dem P+-Bereich 50 und dem N+-Bereich 51 herstellt, wodurch der gewünschte Kurzschluss dieser beiden Schichten an ihrem Mittelpunkt erreicht wird.
  • Obwohl die vorliegende Erfindung bezüglich spezieller Ausführungsformen hiervon beschrieben wurde, werden viele Abänderungen und Modifikationen und andere Anwendungen für den Fachmann offensichtlich. Es wird daher bevorzugt, dass die vorliegende Erfindung nicht durch die spezielle Beschreibung sondern durch die beigefügten Ansprüche beschränkt ist.

Claims (14)

  1. Verfahren zur Herstellung eines MOS-Gate gesteuerten Halbleiterbauteils, wobei das Verfahren die folgenden Schritte umfasst: Bilden einer Schicht (31) aus Gate-Isoliermaterial auf einem monokristallinen Siliziumsubstrat (30) eines ersten Leitungstyps, Bilden einer Schicht (32) aus Polysilizium über der Schicht aus Gate-Isoliermaterial, Bilden einer ersten Fotolackschicht (33) über der Schicht aus Polysilizium (32), Bilden einer Vielzahl von mit Abstand voneinander angeordneten Öffnungen (34, 35) in der ersten Fotolackschicht (33) durch die Verwendung eines ersten fotolithografischen Schrittes zum Freilegen von Teilen der Polysiliziumschicht (32); Ätzen der Teile der Schicht (32) aus Polysilizium, die durch die Vielzahl von mit Abstand voneinander angeordneten Öffnungen (34, 35) in der ersten Fotolackschicht (33) freiliegen, um entsprechende Oberflächenbereiche der Oberfläche des Siliziumsubstrats (30) freizulegen; Implantieren und Eindiffundieren von Fremdatomen eines zweiten Leitungstyps, der vom entgegengesetzten Leitungstyp zu dem ersten Leitungstyp ist, in die Oberflächenbereiche des Siliziumsubstrats (30) zur Bildung erster diffundierter Bereiche (50); Implantieren und Eindiffundieren von Fremdatomen des ersten Leitungstyps in die Oberflächenbereiche des Siliziumsubstrats (30) zur Bildung zweiter diffundierter Bereiche (51), wobei die zweiten diffundierten Bereiche (51) an jedem der Oberflächenbereiche des Siliziumsubstrats eine abschließende Tiefe und seitliche Erstreckung haben, die kleiner als die der ersten diffundierten Bereiche (50) ist; nachfolgendes Abscheiden einer zweiten Isolierschicht (60) über der oberen Oberfläche des Bauteils; Bilden einer zweiten Fotolackschicht (70) über der zweiten Isolierschicht (60); Bilden, durch einen zweiten fotolithografischen Schritt, der mit dem ersten fotolithografischen Schritt ausgerichtet ist, einer Vielzahl von zentralen Öffnungen in der zweiten Fotolackschicht (70), von denen jede im Wesentlichen zentral mit einer jeweiligen einen der Vielzahl von Öffnungen (34, 35) ausgerichtet ist, die in dem ersten fotolithografischen Maskierungsschritt gebildet wurden; wobei die zentralen Öffnungen jeweils eine seitliche Erstreckung haben, die kleiner als die seitliche Erstreckung der jeweiligen zweiten diffundierten Bereiche (51) ist, und die zentralen Öffnungen Seitenwände haben, die senkrecht zu der Ebene der Oberfläche des Siliziumsubstrats sind; Fortätzen der Teile der zweiten Isolierschicht (60), die durch die zentralen Öffnungen freigelegt wurden, um jeweilige entsprechende darunterliegende zweite Oberflächenbereiche des Siliziumsubstrats (30) freizulegen; Ätzen von Vertiefungen (80, 81, 95) in den zweiten Oberflächenbereichen des Siliziumsubstrats (30) bis zu einer Tiefe, die größer als die Tiefe der zweiten diffundierten Bereiche (51) ist; Ätzen der Seitenwände zur Bildung von hinterschnittenen Teilen (82, 83; 90) in der zweiten Isolierschicht (60; 120), die die zweiten Oberflächenbereiche des Siliziumsubstrats (30) umgeben, um Teile der Oberfläche des Siliziumsubstrats freizulegen, die benachbart zu den hinterschnittenen Teilen der Oberfläche an dem Siliziumsubstrat (30) sind; und nachfolgendes Abscheiden einer leitenden Schicht (84) über der Oberfläche, wodurch die leitende Schicht (84) sowohl mit den ersten diffundierten Bereichen (50) am Boden der Vertiefungen (80, 81; 95) als auch den zweiten diffundierten Bereichen (51) an den oberen Teilen der hinterschnittenen Teile und den umgebenden Oberflächen der hinterschnittenen Teile in Kontakt kommt; und Implantieren und Eindiffundieren eines dritten Bereiches (40) von Fremdatomen des zweiten Leitungstyps in die Oberflächenbereiche des Siliziumsubstrats (30) vor der Bildung der ersten und zweiten diffundierten Bereiche (50, 51), um Body-Bereiche (40) zu bilden, wobei die Body-Bereiche (40, 41) Kanalbereiche mit niedrigerer Konzentration als der der ersten diffundierten Bereiche (50) bilden; wobei die ersten diffundierten Bereiche (50) stark dotierte Body-Bereiche innerhalb der Body-Bereiche bilden und im Wesentlichen vollständig jeweilige der zweiten diffundierten Bereiche (51) umgeben, wobei lediglich ein kleiner leicht dotierter Body-Bereich unmittelbar benachbart zu der Oberfläche des Substrates verbleibt, um Durchschläge und Drain-Source-Leckströme zu verringern und um einen einen niedrigen Widerstand aufweisenden stromführenden Pfad unterhalb der zweiten diffundierten Bereiche (51) zu schaffen.
  2. Verfahren nach Anspruch 1, bei dem die Schicht (31) aus Gate-Isoliermaterial Siliziumdioxid ist.
  3. Verfahren nach Anspruch 1 oder 2, bei dem die Vielzahl der mit Abstand voneinander angeordneten Öffnungen (34, 35) in der ersten Fotolackschicht identische Formen aufweisen.
  4. Verfahren nach Anspruch 3, bei dem die Vielzahl von mit Abstand voneinander angeordneten Öffnungen (34, 35) aus der Gruppe ausgewählt ist, die aus geschlossenen Vielecken und langgestreckten Streifen besteht.
  5. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die ersten und zweiten diffundierten Bereiche (50, 51) durch die Schritte des Impiantierens von Fremdatomen und nachfolgendes Erhitzen des Substrates zum Eindiffundieren der Fremdatome in das Substrat (30) gebildet werden.
  6. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die zweite Isolierschicht (60) ein Niedrigtemperatur-Oxid ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Vertiefungen (80, 81; 95) in den zweiten Oberflächenbereichen durch ein anisotropes Ätzen gebildet werden, und wobei die hinterschnittenen Teile in der zweiten Isolierschicht durch ein isotropes Ätzen gebildet werden.
  8. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die leitende Schicht (84) eine Haupt-Elektrodenschicht für das hergestellte Bauteil ist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die hinterschnittenen Teile (82, 83) in der zweiten Isolierschicht (60) durch ein isotropes Ätzen gebildet werden, das gekrümmte Wände (90) in den hinterschnittenen Teilen der zweiten Isolierschicht (60) ätzt, um überhängende Schattenmasken-Lippen in der zweiten Fotolackschicht (70) zu bilden, die die Vertiefungen (95) begrenzen, und bei dem das Ätzen der freigelegten zweiten Oberflächenbereiche ein anisotropes Silizium-Ätzen unter Verwendung der überhängenden Schattenmasken-Lippe als Schattenmaske ist, wodurch scharfe Kanten auf der Oberfläche des Siliziumsubstrats verringert und die nachfolgende Bildung der leitenden Schicht (84) verbessert wird.
  10. Verfahren nach einem der Ansprüche 1 bis 8, bei dem die Bereiche der zweiten Isolierschicht (60), die unter den zentralen Öffnungen liegen, durch ein anisotropes Ätzen geätzt werden, das die zweite Isolierschicht (60) unterhalb der zweiten Fotolackschicht (50) nicht hinterschneidet, um die Seite der zentralen Öffnungen so vertikal wie möglich zu lassen.
  11. Verfahren nach Anspruch 6, bei dem nach der Bildung des Niedrigtemperatur-Oxids (60) das Substrat (30) erhitzt wird, um gleichzeitig die ersten und zweiten diffundierten Bereiche (50, 51) einzutreiben und die Niedrigtemperatur-Oxidschicht (60) zu verdichten.
  12. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Schicht (31) aus Gate-Isoliermaterial während des Schrittes des Ätzens der Teile der Schicht (32) aus Polysilizium geätzt wird.
  13. MOS-Gate gesteuertes Halbleiterbauteil, wobei das Bauteil eine Halbleiterscheibe aus monokristallinem Silizium eines ersten Leitungstyps umfasst, die zumindest eine ebene Oberfläche aufweist; eine Vielzahl von mit Abstand voneinander angeordneten Zellen, die symmetrisch über der einen ebenen Oberfläche verteilt und in diese hinein ausgebildet sind; wobei jede der Zellen eine identische Struktur hat und einen Body-Bereich (40) eines zweiten Leitungstyps, der von dem entgegengesetzten Leitungstyp zu dem ersten Leitungstyp ist und eine erste Tiefe und eine erste seitliche Erstreckung aufweist und sich von der ersten Oberfläche aus in den Körper der Halbleiterscheibe erstreckt, einen zweiten Bereich (51) des ersten Leitungstyps, der innerhalb des Body-Bereiches (40) gebildet ist und sich von der ersten Oberfläche aus erstreckt; wobei der zweite Bereich (51) einen seitlichen Abstand von dem Body-Bereich (40) an zumindest Teilen seiner sich gleich erstreckenden Längen auf der ersten Oberfläche aufweist, einer Gate-Isolierschicht (31), die zumindest über dem Bereich auf der ersten Oberfläche liegt, die zwischen dem mit seitlichem Abstand angeordneten Body-Bereich (40) und zweiten Bereichen (51) gebildet ist, wobei eine Gate-Elektrode (32) über der Gate-Isolierschicht liegt; wobei eine seitlich zentrale Vertiefung in jede Zelle eingätzt ist, die sich von der ersten Oberfläche aus durch den zweiten Bereich (51) und in den ersten Bereich erstreckt; und eine Kontaktschicht (98) umfasst, die sich über der ersten Oberfläche und in jede der zentralen Vertiefungen erstreckt, wodurch die ersten und zweiten Bereiche elektrisch miteinander verbunden werden, dadurch gekennzeichnet, dass die zweiten Bereiche (51) im Wesentlichen vollständig durch einen stark dotierten ersten Bereich (50) innerhalb des Body-Bereiches (40) derart umgeben sind, dass lediglich ein kleiner leicht dotierter Body-Bereich unmittelbar benachbart zu der einen ebenen Oberfläche verbleibt, der einen Inversionskanal bildet.
  14. Bauteil nach Anspruch 13, das weiterhin dadurch gekennzeichnet ist, dass der erste Leitungstyp der N-Typ ist und dass der zweite Leitungstyp der P-Typ ist.
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