KR100295631B1 - 마스크수가감소된모스게이트소자의제조방법 - Google Patents

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Abstract

파워 MOSFET와 같은 MOS 게이트 소자를 형성하기 위한 마스크 숫자가 감소된 방법은 셀 보디(50) 및 셀 보디(50)내의 소스 영역(51)을 연속적으로 형성하는 제 1 마스크 및 실리콘 식각으로 각 셀에서 실리콘 표면내에 중앙 개구(80, 81)를 형성하는 제 2 마스크 및 그 후 중앙 개구(80, 81)을 둘러싸고 있는 산화물(60)을 언더컷하는 것을 이용한다. 접속층(84)이 그 후 각 셀의 개구(80, 81)을 충전하여 보디(50) 및 소스 영역(51)을 함께 연결한다. 단지 하나의 임계 마스크 얼라인먼트 단계만이 본 방법에서는 필요하다.

Description

마스크 수가 감소된 모스 게이트 소자의 제조 방법
MOS 게이트 소자는 당업계에서 잘 알려져 있고 1997년 8월 26일자 미국특허 제 5,661,314호에 나타난 파워 아이지비티(이하 "IGBT"라 함)와 같은 파워 IGBT뿐만 아니라 미국 특허 5,008,725에 나타난 파워 모스페트(이하 "MOSFET"라 함)와 같은 파워 MOSFET 소자를 포함하고, 상기 주제는 여기에 참고로 포함되어 있다. MOS 게이트 소자는 또한 MOS 게이트 스라이스터, 게이트 턴-오프 소자 및 그 유사물을 포함한다.
상기 소자용 제조 방법은 그 각각이 추가적인 제조 시간 및 비용을 요하고 소자 결함의 가능성 있는 원인이 될 수 있는 수많은 포토리소그래픽 마스킹 단계 및 임계마스크 얼라인먼크 단계를 포함한다. 상기 소자의 제조에 요구되는 마스크 및 얼라인먼트 단계의 수를 줄이는 것이 바람직하고 이것이 제조 수율을 높이며 제조 코스트를 낮춘다.
미국 특허 5,302,537은 홀이 소스 영역의 중심을 통하여 밑에 있는 베이스 영역내로 형성되는 파워 MOSFET의 제조용 방법을 게시하고 있다. 금속이 상기 홀로 진입하여 상기 소스 및 베이스를 연결한다. 그러나, 상기 영역이 홀 벽인 주변 영역에서만 단지 연결된다. 따라서, 저저항 내지 상기 소스 및 베이스의 신뢰할 만한 접속이 대량 생산 공정에서는 형성되기가 곤란하다.
본 발명은 새로운 MOS 게이트 파워 소자의 제조에 요구되는 마스크의 숫자를 셋으로 줄이는 새로운 제조 방법을 제공한다.
본 발명은 파워 모스(이하 "MOS"라 함) 게이트 소자의 제조용 방법에 관한 것으로, 더욱 상세하게는 마스크 수가 감소되어 단 하나의 임계 얼라인먼트 단계를 사용하는 방법으로 상기 소자를 제조하기 위한 새로운 방법에 관한 것이다.
제1도는 산화층, 폴리실리콘 층 및 포토레지스트 층이 실리콘 웨이퍼 위에 형성된 후 실리콘 웨이퍼 내의 칩 부분의 단면도이다.
제2도는 포토레지스트 층에서 대칭 배치의 복수개의 슬럿 내지 개구를 발생시키도록 제 1 마스크 단계가 행해진 후 제1도의 소자 내지 구조를 보여준다.
제3도는 포토레지스트 층내의 개구에 의해 노출되는 폴리실리콘 및 게이트 산화물 영역의 제거를 보여주는 제2도의 구조를 보여준다.
제4도는 폴리실리콘내의 창을 통해 P+영역을 주입하기 위한 주입 단계 후의 제4도의 구조를 보여준다.
제5도는 포토레지스트가 벗겨지고 P+주입이 침투되어 좀 더 가볍게 도핑된 딥 P 영역을 형성한 후 제4도의 구조를 보여준다.
제6도는 제5도와 유사하나 폴리실리콘 게이트로 정의되는 마스크 개구를 통한 주입으로 P+및 N+층 주입을 보여준다.
제7도는 상기 소자의 표면에 걸쳐 저온 산화물의 증착이 있은 후 및 제6도의 P+및 N+주입 영역내에 침투 후의 제6도의 구조를 보여준다.
제8도는 웨이퍼내의 각 N+영역 위에 중앙 개구를 여는 제 2 마스크 단계 후 및 실리콘 웨이퍼의 표면에 밑에 있는 저온 산화물을 이방성 식각한 후의 제7도의 구조를 보여준다.
제9도는 N+층을 통하는 디프레션 커팅을 형성하는 이방성 실리콘 식각이 행해지고, LTO 및 게이트 산화물을 언더커트하는 등방성 산화물 식각이 행해진 후 제8도의 구조를 보여준다.
제10도는 포토레지스트의 스트리핑 및 알루미늄과 같은 소스 금속 증착이 있은 후의 제9도의 구조를 보여준다.
제11도는 제8도의 단계 후에 저온 산화물의 등방성 식각이 있는 단계의 적용 범위를 개선하기 위해 채용될 수 있는 공정의 수정으로 보여준다.
제12도는 실리콘 식각이 새도우 마스크로 포토레지스트를 사용하여 행해지는 단계후의 제10도의 구조를 보여준다.
제13도는 단계 적용 범위가 개선된 포토레지스트의 스트리핑 및 구조의 금속화에 따르는 제12도 구조를 보여준다.
제14도는 제3도의 단계 후에 N+주입 및 P+주입이 제 1 마스크로 형성되는 개구를 통해 형성되는 방법에서의 개선을 보여준다.
제15도는 그 구조가 전술한 단계로 완료된 P+보디 및 N+소스 영역을 가지는 셀 내지 스트립을 형성하는 접점 어닐링 후의 제14도의 구조를 보여준다.
제16도는 P+확산이 상기 접속 마스크를 통해 일어나는 본 발명의 또 다른 실시예를 보여준다.
본 발명에 따르면, N 채널 소자에서 제 1 마스크는 그 P-형 보디 영역내에 위치하는 소스 영역 뿐만 아니라 소자 셀 각각의 P-형 보디를 정의한다. 상기 소자 형태는 셀룰라일 수도 있을 뿐만 아니라 서로 얽혀(interdigitated) 있을 수도 있음에 주목해야 한다. 또한 상기 보디 영역이 종종 MOSFET 셀의 채널 영역으로 여겨진다는 점에 주목해야 한다. 제 2 마스크가 그 후에 채용되어 상기 소자의 각 셀 내지 스트립의 N+영역위에 소형 중앙 면적과 정렬되고 이방성 산화물 식각이 소자를 덮고 있는 산화층내 개구를 형성해 실리콘의 표면에 다다르게 된다. 이방성 실리콘 식각이 뒤이어 상기 N+영역에 중심을 가지는 실리콘 표면내의 얕은 홀을 발생시킨다. 상기 홀은 N+영역을 절단 통과할 정도의 깊이여서 밑에 있는 P-형 채널 내지보디 면적에 다다른다. 제 2 마스크의 얼라이먼트는 접속 마스크로, 본 방법에서는 유일한 임계 얼라이먼트이다.
상기 이방성 실리콘 식각 후에 게이트 산화물 및 상기 게이트 산화물 위의 보호 저온 산화물을 언더컷(undercut)하므로써 칩의 실리콘 표면에서 숄더를 노출시켜 식각된 개구를 N+셀 영역내로 둘러싸는 등방성 식각이 행해진다.
그후, 금속일 수 있는 전도층이 칩(또는 그러한 칩 복수개가 포함되는 웨이퍼) 표면위에 증착되고 금속이 N+영역을 통해 상기 홀에 충전되므로써, 밑에 있는 P 보디 영역과 접속하고 또한 실리콘 표면에서 N+소스 영역을 둘러싸는 숄더와 겹친다. 결과적으로 상기 N+소스 및 밑에 있는 P 영역과의 접속이 양호해진다. 밑에 있는 P+보디 영역 및 N+소스 영역 사이의 상기 접속은 MOS게이트 소자의 각 셀 구조에 원래적으로 나타나는 와류 NPN 트랜지스터를 단락시키기에 바람직하다. 제 3 마스크가 상기 금속을 패턴하는데 사용되고 소결 및 금속화가 뒤따른다. 따라서, 제조공정이 단지 세 번의 마스크 단계로 줄어들고, 접속 마스크에서 단지 한 번의 임계 얼라인먼트를 가지게 된다.
다른 방법으로는, 밑에 있는 게이트 산화물 및 저온 산화물 위에 상기 접속금속을 덮는 단계를 개선하려고 상술한 실리콘 식각 단계에서 포토레지스트 새도우 마스크가 사용된다. 먼저, 저온 산화물 및 게이트 산화물 지역이 등방성으로 식각되어 상기 포토레지스트 개구에 비해 더 큰 실리콘 표면적을 노출시킨다. 상기 식각 때문에 약간은 테이퍼진 산화물 측벽이 남는다. 다음으로, 새도우 마스크로 포토레지스트를 사용하는 이방성 플라즈마 식각이 널리 알려진 LC2 플라즈마 식각으로 행해진다. 상기 방법은 N+소스를 통해 홀을 식각해서 P+베이스까지 내려갈 것이고, 포토레지스트 개구로 같은 면적을 가진다. 따라서, 원래의 N+표면부는 노출되어 알루미늄 산화물 접속 금속을 받아들이도록 남는다.
소자를 완성하기 위해서는 게이트 금속 및 게이트 폴리실리콘 전극을 접속시킬 필요가 있다. 이것은 소스 및 보디 영역에 접속시키는 것과 같은 마스크 단계로 얻어 질 수 있다. 이것은 홀이 실리콘내의 홀에서와 동시에 폴리실리콘내에서 에칭될 수 있음을 의미한다. 따라서, 실리콘 에칭 깊이를 제어하므로써 P+보디 영역은 노출되나 폴리실리콘 층 부분은 남아있을 필요가 있다.
또한 바람직한 저지 전압을 유지할 수 있는 에지(edge) 구조를 가질 필요가 있다. 바람직한 에지 구조로는 일련의 폴리실리콘 링 및 스페이스가 사용될 수 있다. 액티브 면적 측상의 근접 스페이스 내에서의 각 폴리실리콘 링 확산을 층으므로써, 상기 구조가 얻어질 수 있다.
본 발명의 또다른 중요한 특징이 중(重) 보디 주입을 소스 및 상기 소스보다 더 깊게 같은 창(window)내에 주입하므로써 얻어질 수 있다. 이것 때문에 소스가 거의 완벽하게 두껍게 도핑된 보디 영역으로 둘러싸여진다. 이것 때문에 펀치-스루우(punch-through) 파단이 방지되고 드레인-소스 누출이 역시 방지되어 각 셀 에지로부터 중심내의 접속 면적으로 보디내 극저저항이 또한 얻어질 수 있다. 확산 계수가 인버젼 채널을 형성하는 상기 표면에 최근접한 단지 작고 경하게 도핑된 보디영역을 남길 수 있도록 조정될 수 있다.
본 발명의 또다른 실시예에서는 보디 영역을 거의 소스와 같은 깊이이거나 더 깊은 제 1 깊이까지 주입하고 그 후 더 낮은 깊이까지 소스 영역을 주입함으로써 단일 주입 및 드라이브로 보디 영역이 형성될 수 있다. 양 주입 모두가 같은 마스크 창을 통해 행해진다. 상기 두 영역은 그 후 어닐링되므로 약 1-2 마이크론 깊이를 얻도록 약 975。에서 약 3 시간 동안 어닐링된 보디 영역에 침투되는 반면 소스영역은 975℃에서 약 한 시간 동안 어닐링되어 단지 약 0.3 마이크론 깊이에 다다르게 된다. 그 후의 제조공정은 전술한 바와 같이 완료될 수 있다.
또 다른 실시예에서, 많은 베이스 접속 주입이 폴리실리콘 창 대신에 접속창을 통해 행해진다. 이것은 홀이 실리콘내에서 식각되어 보디 영역을 노출시킨 후 및 금속이 웨이퍼 위에 증착되기 전에 행해진다. 놀랍게도 금속 및 보디 영역간의 저접속 저항을 가져오는 금속화전의 주입후의 어닐링이 불필요하다. 이것은 약 420℃에서의 소결이 충분한 양을 도펀트(dopant)를 활성화시키기에 충분하고 이 온도는 금속이 증착된 후 견뎌내기에 충분할 정도로 낮은 온도이기 때문이다.
본 발명의 다른 특징 및 장점들이 첨부한 도면에 관한 본 발명의 설명도로부터 명백해질 것이다.
본 발명의 바람직한 실시예들의 대한 이하의 설명은 N 채널 파워 MOSFET 장치의 제조에 관한 것이다. 그러나, 적당한 다른 접점 수정을 통해 동일하게 마스크 숫자가 감소되는 본 방법을 이용하여 IGBT와 같은 MOS를 게이트로 이용한 그 어떻한 소자 또는 MOS를 게이트로 이용한 사이리스터를, N채널 또는 P채널이든간에, 제조할수 있다. 도면에는 특정한 위상 형태(topology)를 나타내지 않았지만, 사용될 위상 형태는 바람직하게는 미국 특허 5,008,725에서와 같이 기재된 육각셀(hexagonal cells)이다. 그러나, 당업자는 상기 공정이 그 어떠한 다각형 셀 형태, 예를들어 사각형 또는 직각형셀이나, 배치가 서로 상쇄되었던 또는 서로 직선 나열되있거나, 손가락 모양의 돌기가 있는 형태의 셀도 똑같이 적용될 수도 있다는 것을 명백히 알수 있을 것이다. 또한, 소자의 끝 구조가 도시되어 있지 않지만, MOS를 게이트로 이용한 소자에 일반적으로 사용되는 끝 구조를 본 발명에 사용할 수 있다.
먼저, 도 1 을 살펴보면 반복적인 구조를 가진 웨이퍼 또는 칩의 아주 작은 일부분만 도시했으며 몇 개의 소자들만의 단면을 나타냈다. 웨이퍼는 원하는 그 어떠한 크기로 사용될 수 있으며 복수개의 칩으로 절단될 것이다. 이하 본 발명의 바람직한 실시예의 설명에 있어서, "칩"과 "웨이퍼"라는 표현은 교환되어 사용했다.
도 1은 단결정 실리콘을 포함한 N- 보디 30 를 가진 웨이퍼를 도시한다. N-보디30은 N+기판(미도시) 위에 형성되는 편형된 단일 결정층일 수 있다. 드레인(또는 양극) 단자 N+기판에 연결될 수 있으며 칩의 어느 한 면에 연결될 수 있도록 사용가능하다. 편형된 단일 결정층으로 형성된 보디의 두께와 저항은 최종 제조된 소자의 문턱전압(breakdown voltage)에 의해 결정된다.
본 발명의 첫 공정은 실리콘 30 위에 절연층 31 의 형성이며, 절연층 31 은 최종제조된 소자의 원하는 문턱전압에따라 200 내지 1,500 옹스트롬 두께를 가진 열로 생성된 실리콘 다이옥사이드일 수 있다. 바람직하게는, 그 폴리실리콘은 삽입된 비소(implanted arsenic) 또는 이후에 행하는 CVD 도핑 단계로 도핑을 한다. 다음에는, 적합한 포토레시스트층 33이 폴시실리콘층 32 위에 형성된다.
도 2에 도시한 바와같이, 적합한 포토리소그래픽 마스크 단계에서 포토레지스트 33이 패턴으로 형성되며, 개구 34, 35가 포토레지스트를 통하여 폴리실리콘층 32의 면까지 형성된다. 셀룰라 토포로지(topology)를 선택하면, 개방구 34, 35는 양쪽 끝변사이의 거리가 약 5 내지 10 마이크론이며 전압과 포토리소그래피 가능 능력에 의해 결정되는 중심과 중심간의 간격을 가진 육각형 또는 사각형 등의 원하는 다각형 구조를 이루는 수 천개의 동일한 대칭형 개방구들 중의 하나에 불구하다. 그러나, 개방구 34, 35는 손가락 모양의 돌기가있는 형태의 위상 형태를 선택하면 평행하고 연장된 길쭉한 모양일 수도 있다.
도 2 의 포토레지스트층 33 에 개방구를 형성한 다음에는, 이방성(anisotropic) 식각을 이용하여 도 3 에서와 같이 노출된 폴리실리콘을 식각한다. 바람직하게는, 이방성 폴리실리콘 식각은 포토레지스트의 아래를 깎아내지 말아야 하는데, 그 이유는 추후의 주입(implant)이 바람직하게는 포토레지스트가 아닌 폴리실리콘에 의해 정의되야 되기 때문이다. 식각은 웨이퍼상의 게이트 산화물의 제거하기 전에 멈추도록 충분한 선택성을 지닌다. 폴리실리콘의 옆벽은 깊은 보디 주입 영역을 정확히 형성하기 위해서 최대한 수직에 가까워야 한다.
그 후, 밑에 있는 노출된 실리콘 다이옥사이드는 원한다면 등방성(isotropic) 식각으로 제거될 수 있다. 여기서 사용되는 이방성 및 등방성 식각들은 당업자에게 잘 알려져 있으며 그 어떠한 식각도 이런 중대하지 않은 단계에 사용될 수 있다. 그러나, 공정의 이 단계에서 게이트 산화물를 그대로 남겨둘 수도 있으며, 이 얇은 게이트 산화물를 통과하는데 필요한 충분히 높은 에너지를 이용하여 추후에 주입 공정을 행할수도 있다.
그 후 도 4 에 도시한 바와 같이, 약 80 kV에서 용양이 3-8E13인 보론(boron)을 주입 물질로 하여 주입이 행해진다. 이러한 주입은 포토레지스트 33 및 산화물 31에 노출되있는 개방구 아래부분 밑에 P 타이프 영역 40, 41을 형성한다.
이런 주입 과정 이후에, 도 5에 도시한 바와같이 포토레지스트 33은 제거되며 P+주입 40, 41은 1,175 C에서 약 30 내지 60분 동안 구동시켜 깊이가 0..1 내지 2..0 마이크론에 도달되도록 한다. 사용자는 원하는 종류의 소자를 형성하는데 요구되는 다른 주입 에너지와 확산 시간 및 깊이를 선택할 수 있다.
도 6 에 도시된 다음 공정단계에서는, 비교적 높은 N+용량의 비소(As) 또는 인(P)으로 된 물질, 예를들면 1E16, 창(windows-열림부) 34, 35 속으로 약 120 kV의 주입 에너지를 사용하여 주입한다. 이후에는 확산 단계를 행할 수도 있다. 예를 들어, 비소를 사용하면, 975 C에서 약 1 시간 동안 구동될 수 있다. 이때 얇은 산화물(미도시)을 폴리실리콘 옆벽에 형성시켜 폴리실리콘을 저온 산화물의 증착하기 전에 에워싼다. 이후에, 양이 약 1E15 정도되는 P+보론은 80 내지 120 kV의 주입 에너지를 사용하여 열림부 34, 35속으로 주입된다. N+층 50은 사용자가 선택한 양과 사용물질의 종류 및 그 양에 따라 P+층 51 보다 얕을 것이다.
그 후, 도 7 에 도시된 바와같이, 도 6 의 웨이퍼면 위에 저온 산화물(LTO)인 층 60 이 0.6 내지 0,8 마이크론의 두께로 증착한다. LTO 증착조건으로써는 실란(silane) 분해 반응을 약 425℃에서 산소와 사용하여 LTO 층 60을 형성한다. 두께는 게이트-소오스 사이의 중복 정전 용량(overal capacitance) 및 단락을 최소화하는 동시에 편리한 패터닝 작업과 바람직한 단계 적용 범위를 가지도록 선택한다.
LTO층 60의 증착후에, N+및 P+영역들 50, 51을 약 975℃에서 약 30분 동안 침투(drive)시킨다. 이러한 접합부들은 N+영역에 대해서는 약 0.3 마이크론, 그리고 P+영역에 대해서는 1 마이크론 깊이로 침투된다. LTO층 60을 증착한 이후에 침투하여 LTO 층은 침투 조건하에 또한 밀도가 높아진다.
이러한 동작이 도시된 두개의 셀에 대하여 환상 채널 영역 55, 56을 생성한다는 것은 중요하다. 이들 채널 영역은, 각 셀에 대하여 폴리실리콘 게이트를 한정하고 폴리실리콘 층 32에 게이트 전위의 연결을 반전할 수 있는 폴리실리콘 층 32의 각각의 세그먼트 아래에 위치한다. 그 폴리실리콘 층 32는 그 셀들이 다각형 구조라면, 그 셀들 사이에서 격자 형태로 배치된다. 이 격자는, 그 측면과 모서리에서, 그 셀들 내부 아래에 놓여있는 채널 영역 위에 놓인다.
확산 계수를 적절히 선택하면 문턱 전압이 근본적으로 변화되어 P+도핑 물질이 표면 채널 영역으로 다다르는 것을 방지한다. 주의 깊게 조절하면, 그 단계에서,P+가 피크 채널 도핑의 일부분으로 될 수 있다. 이것은 펀치-스루우를 가장 잘 보호할 수 있으며 가장 짧은 채널을 위한 기회를 제공한다. 이것은, 가능한 한 수직으로 주의깊게 폴리실리콘 측벽 프로파일을 제어하는 것이 필요하다.
이후, 도 8에 도시된 바와같이 새로운 포토레지스트 층 70 은 LTO 층 60의 꼭대기에 설치되고, 각각의 개별 셀들의 축에 위치한 잘 배열된 작은 중앙 개구를 형성하기 위하여, 또는 서로 겹쳐진 기하학적 형상이 사용될 때는 스트립의 길이를 나열하기 위하여, 그 포토레지스트 층 70은 두번째 및 접속 마스크 단계에서 형성된다. 이것은 단지 새로운 공정에서 임계 얼라인먼트 단계이다. 만약, 다공질 구조가 사용된다면, 포토레지스터 70의 개구의 직경은 약 1.5 - 2 마이크론이 된다. 이 치수는 포토리소그래피 공정과 메탈-실리콘 접속 시스템에서 필요하다. 포토레지스트에서 개구가 형성된 후, 그 LTO 층은 실리콘 표면에 다다르는 중앙 개구를 열기 위하여 이방성 산화 식각에 의해 식각된다.
계속해서, 도 9 에 도시된 바와 같이, 실리콘 표면에 각 셀의 N+층 51을 뚫고 P+층 50에 도달되는 구멍을 형성하기 위하여 실리콘 표면에 노출되는 이방성 식각이 수행된다. 따라서, 염소화학 이방성 플라즈마 식각을 사용함에 의해서, 약 0.4마이크론의 실리콘이 표면으로부터 제거되며, 영역 40,41에 의해 형성되는 셀의 중심부에 있는 요부(depression)들 및 개방부들 80,81을 형성한다.
계속해서, 도 9에 도시된 바와같이, 실리콘 웨이퍼는 LTO의 밑부분을 82, 83의 직경으로 잘라내는 등방성 습식 식각(wet etch)에 노출된다. 상기의 실행은 육각형, 그리고 다각형 셀에 있어서, 개방부들 80,81의 주위에 연장되어 있는 실리콘 칩의 표면의 숄더에 노출한다.
본 발명의 실시예에 있어서, 상기 LTO와 게이트 산화물(gate oxide)에서 언더컷을 형성하는 습식 식각은 2 - 5분동안 완충 산화 식각(buffered oxide etch)하는 6 내지 1 웨트이다. 이것은 폭에 있어서, 약 2 - 5 마이크론의 숄더를 생성하는데, 이것은 소스 영역(source region)에 접속되는 낮은 저항을 만들기에 충분하다.
계속해서, 도 10에 도시된 바와같이, 상기 포토레지스트 70은 벗겨지며, 소스메탈 84, 예를들면 알루미늄은 장치의 전반에 걸친 표면에 증착된다. 상기 알루미늄은 개방부 80과 81을 채우게 될 것이며, 도 9 와 10의 언더컷 82, 83에 의해서 형성된 노출된 실리콘 숄더의 위에 놓이게 될 것이다. 따라서, 상기 소스 메탈 84는 각 셀에 있어서 P영역과 N영역사이를 좁히기 위해서 자동적으로 아래에 놓여있는 P영역 50 과 N+영역을 연결한다.
도 10에 도시된 구조는 완전한 MOSFET 세포질 형상(선택에 따라서는 서로 겹쳐지는 형상)을 생성하며, 장치의 공정에 있어서, 남은 단계는 패터닝 게이트와 소스 전극 연결 영역을 위한 임계가 아닌(non-critical) 마스크를 포함한 것이며, 절연에 있어서 창을 열기 위한 선택적 마스크가 층 또는 그 종류의 다른 것을 긁게 될 것이다. 마스크를 긁는 것을 제외한 기본적 공정 단계는 오직 하나의 임계 얼라인먼트를 가지고 MOS 게이트(gated) 장치를 생성하기 위해 오직 3개의 마스크를 필요로 한다.
도 10의 장치를 완성하기 위해서는 드레인 접속(drain contact)가 필요하다는 것도 알려져 있다. 상기 드레인 접속은 일반적으로 웨이퍼의 바닥면에 행해지며 원한다면, 웨이퍼의 상부에도 위치될 수 있고, 선행 특허 5,191,396에 공시된 바와 같이, 싱커들과 묻혀있는 층들에 의해서 셀 40과 41 사이에 공통 컨덕션 영역들과 연결될 수 있다. 또한, 상기 장치가 IGBT로 만들어 진다면 보통의 얇은 N+버퍼층과 P+바닥층은 종래의 방법으로 웨이퍼 구조의 바다에 적층될 수 있다.
도 11 은 도 8 의 단계에 이어지는 본 발명의 제 2 실시예를 보인 것으로, LTO가 개방부들의 벽들을 향한 반지름 곡선 90을 형성시키는 등방성 식각에 의해서 식각된다. 상기 식각은 약 8 분동안 완충 산화 식각(buffered oxide etch)하는 6 내지 1 웨트를 수행 할 수 있다. 상기 곡선의 잘라낸 언더컷의 옆부분의 치수는 LTO 층의 바닥은 약 0.5 마이크론이 될 것이며, 상부는 약 1 마이크론이 될 것이다.
계속해서, 도 12 에 도시된 바와같이, 앞의 등방성 식각에 의해서 언더컷된 포토레지스트층의 돌출부는 염소 플라즈마를 사용하는 이방성 프라즈마 식각 프로세스에 있어서 새도마스크로 사용된다. 이 이방성 프라즈마 식가은 P+영역50에 충분히 도달하여 끼어들 수 있도록 0.4 마이크론의 깊이를 가진 셀에 있어서, 중심 개방부 95를 형성할 것이다.
LTO 층 60에 있어서의 완곡한 곡선 90과 실리콘에 있어서의 감소된 직경개방부 95는 나중에 알루미늄 전극들이 그위에 형성될 때 보다 부드러운 표면을 제공한다. 따라서, 알루미늄은 날카로운 각을 덮지 못하는 것이 알려져 있으며, 알루미늄의 적용을 광범위하게 하기 위하여 완만한 곡률의 표면이 요구된다. 이것은 도 12의 공정 단계에 의해서 정확히 효과가 향상된다.
도 13 에 도시된 바와 같이, 포토레지스트 70은 벗겨지며, 알루미늄 접속층 98은 그 표면위에 증착되며, 알루미늄 전극의 좀더 나은 진행(step coverage)을 제공하는 LTO에 있어서, 완만한 곡선 90이 좀더 쉽게 얻어진다. 알루미늄 전극도 자동적으로 P+영역 50 과 N+영역 51사이를 접속하게 만드며, 따라서, 그들의 중앙에서 이 두층의 간격을 좁힐 수 있다는 것이 알려져 있다.
도 14 와 15는 또 다른 본 발명의 실시예를 보인 것으로, 도 3 의 단계에 이어지며, 얼티메이트(ultimate) 셀을 생성하는데 사용되는 접점 내지 서로 겹쳐있는 지역은 산화물 31에 있어서, 개방부 34의 P+영역을 형성하는 120KV에서의 3E14의 첫 번째 붕소 주입물인 두개의 주입물에 의해 형성된다. 상기 포토레지스트는 제거되고, 이 영역은 약 1시간 동안 1050℃에서 어니일링된다. 그리고, 120 KV, 1E16에서의 비소 또는 인이 주입되면, 개방부 34, 35에서의 층 102,103이 형성된다. 상기의 주입에 이어서, 상기 포토레지스트 층은 제거되고 LTO 층 120은 증착되고 소스 주입(source implant)는 약 한시간동안 975℃에서 어닐링된다. 상기의 단계는 P+영역 110을 약 1.4 마이크론으로, N+영역 111을 약 0.3 마이크론으로 되게한다.
계속해서, 2개의 접점을 포함하는 웨이퍼는 상기한 바와같이 진행될 것이다.
본 장치의 표면의 채널 영역에 있어서, P+영역은 적당히 제어되고, 그래서 쉽게 채널 영역이 바뀔 수 있다면, 상대적으로 낮은 P 타입 농도를 가지게 된다.
도 16은 본 발명의 또 다른 실시예를 보인 것으로, 이 장치는 도 9 와 같이 진행된다. 그러나, 상기 P+영역 51은 폴리실리콘 윈도우 34, 35를 통해서 형성되지 않는다. 대신에, 도 16 에서, 매우 진한 액체로 처리된 P+접속 영역 120, 121은 구멍 80, 81이 보디 영역 40,41의 표면에 노출되는 식각이 이루어 진후, 접속마스크를 통하여 형성된다. 이 구조는 도 10과 13에 도시된 것 처럼 진행된다. 예기치 않게, 영역 120, 121에의 주입이 필요없을 수가 있다. 이것은 약 420℃에서, 그것의 증착후에 금속 84의 소결이 도우펀트(dopant)를 활성화시키기 충분하기 때문이며, 도 10 처럼, 금속이 증착된 후, 견디기 충분할만큼 온도가 낮기 때문이다.
본 발명은 상기 예를 든 실시예들에만 한정되는 것이 아니며, 따라서 본 발명은 상기 실시예 및 청구범위에 의해 한정되지 않는다.

Claims (24)

  1. 모스(이하 "MOS"라 함) 게이트 반도체 소자의 제조 방법에 있어서, 상기 방법은 실리콘 기판 위에 게이트 절연 재료층을 형성시키고, 상기 게이트 절연 재료층 위에 폴리실리콘층을 형성시키고, 상기 폴리실리콘층 위에 제 1 포토레지스트층을 형성시키고, 상기 제 1 포토레지스트층내에 제 1 포토리소그래프 마스크 단계를 사용하여 복수개 공간 개구를 형성하여 상기 폴리실리콘층 부분을 노출시키는 단계; 상기 포토레지스트층내 상기 복수개 공간 개구를 통해 노출되는 상기 폴리실리콘층 부분을 식각하여 상기 실리콘 기판 표면의 대응 표면 영역을 노출시키는 단계; 제 1 전도성 불순물을 그 각각이 상기 폴리실리콘층 내의 상기 복수개의 개구중 각각의 하나 전체에 해당하거나 그 밑에 위치하는, 상기 실리콘 기판의 표면 영역내로 도입하여 상기 제 1 전도성 불순물로 고도로(heavily) 도핑된 제 1 확산 영역을 형성시키는 단계; 상기 제 1 전도성과 반대의 전도성을 갖는 제 2 전도성 불순물을 상기 실리콘 기판 표면의 상기 표면 영역 내로 도입하여 상기 제 2 전도성 불순물로 고도로 도핑된 제 2 확산 영역을 형성하여, 상기 실리콘 기판의 상기 표면 영역 각각에서 상기 제 1 확산 영역이 상기 제 2 확산 영역의 것에 비해 덜한 최종 깊이를 갖도록 하는 단계; 상기 MOS 게이트 반도체 소자의 상부 표면 위에 제 2 절연층을 증착하는 단계; 상기 제 2 절연층 상에 제 2 포토레지스트층을 형성하는 단계; 상기 제 1 포토리소그래프 단계와 정렬되는 제 2 포토리소그래프 단계에 의해, 상기 제 2 포토레지스트층 내에 그 각각이 상기 폴리실리콘층 내의 상기 복수개의 개구 각각과 실질적으로 중앙 정렬된, 복수개의 중앙 개구를 형성하는 단계; 상기 복수개의 중앙 개구 각각이 상기 각각의 제 1 확산 영역의 횡폭에 비해 작은 횡폭을 가지는 단계; 상기 제 2 포토레지스트층 내의 상기 복수개의 중앙 개구를 통해 노출된 상기 제 2 절연층 부분을 식각하여 상기 제 2 절연층 내에 개구를 형성함으로써 상기 제 2 절연층 내의 상기 개구가 상기 실리콘 기판의 표면 평면과 실질적으로 수직인 측벽을 갖고, 상기 실리콘 기판의 각각 대응하는 제 2 표면 영역을 노출시키는 단계; 상기 제 1 확산 영역 깊이보다 더 깊은 깊이까지 상기 실리콘 기판의 제 2 표면 영역내의 요부를 식각하고, 상기 측벽을 식각하여 상기 실리콘 기판의 상기 제 2 표면 영역을 둘러싸는 상기 제 2 절연층 내의 언더컷 부분을 형성시켜 상기 실리콘 기판에서 상기 표면의 언더컷 부분에 인접하는 상기 실리콘 기판 표면 부분을 노출시키고, 표면에 걸쳐 전도층을 증착하므로써 상기 전도층이 상기 요부 기저에서 상기 제 2 확산 영역과 접속하고 상기 언더컷 부분에 인접하는, 상기 요부 상부에서 및 상기 실리콘 기판의 표면 영역의 노출된 부분에서, 상기 제 1 확산 영역과 접속하는 단계; 상기 제 2 확산 영역 각각은 상기 제 2 확산 영역 각각을 둘러싸는 상기 실리콘 기판의 대응 부분에 비하여 훨씬 고도로 도핑되고, 상기 제 2 확산 영역 각각은 추가적으로 상기 제 1 확산 영역 각각과 공통경계를 이루고 상기 제 1 확산 영역 각각을 둘러싸는 단계;로 이루어지고, 추가적으로 상기 제 1 및 제 2 확산 영역을 형성하기 전에 상기 제 2 전도성 불순물을 도입하며 상기 제 2 확산 영역에 비해 깊고 넓으며 낮은 농도를 갖는 제 3 확산 영역을 형성하는 단계로 포함하는 것을 특징으로 하는 MOS 게이트 반도체 소자의 제조방법.
  2. 제1항에 있어서, 제 2 표면 영역내 상기 요부가 이방성 식각으로 형성되고, 상기 제 2 절연층내의 상기 언더컷 부분이 등방성 식각으로 형성되는 것을 특징으로 하는 MOS 게이트 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 중앙 개구 밑에 놓이는 상기 제 2 절연층 면적은 상기 제 1 포토레지스트층 밑에 있는 상기 제 2 절연층을 언더컷하지는 않는 이방성 식각으로 식각되어 실질적으로 수직인 상기 중앙 개구의 면을 남기는 것을 특징으로 하는 MOS 게이트 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 제 1 전도성 불순물을 도입하고 상기 제 2 전도성 불순물을 도입하는 상기 단계 전에 상기 제 1 포토레지스트층을 제거하여 상기 폴리실리콘층의 남아있는 부분이 상기 불순물의 도입을 가릴 수 있도록 하는 단계;를 추가적으로 포함하는 것을 특징으로 하는 MOS 게이트 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 전도층을 약 450℃ 미만의 온도에서 소결함으로써 상기 제 3 확산 영역을 어닐링하는 단계를 추가적으로 포함하는 것을 특징으로 하는 MOS 게이트 반도체 소자의 제조 방법.
  6. MOS 게이트 반도체 소자의 제조 방법에 있어서, 상기 방법은 실리콘 기판 위에 게이트 절연 재료층을 형성시키고, 상기 게이트 절연 재료층 위에 폴리실리콘층을 형성시키고, 상기 폴리실리콘층 위에 제 1 포토레지스트 층을 형성시키고, 상기 제 1 포토레지스트층 내에 제 1 포토리소그래프 단계를 사용하여 복수개 공간의 개구를 형성하여 상기 폴리실리콘층 부분을 노출시키는 단계; 상기 제 1 포토레지스트층 내의 상기 복수개의 공간 개구를 통해 노출되는 상기 폴리실리콘층 부분을 식각하여 상기 폴리실리콘층 내에 복수개의 대응 개구를 형성하는 단계; 제 1 전도성 불순물을 상기 실리콘 기판의 표면 영역 내로 그 각각이 상기 폴리실리콘층 내의 상기 복수개의 개구 각각 하나하나 전체에 대응하고 그 밑에 놓이도록 도입하여 상기 제 1 전도성 불순물로 고도로 도핑된 제 1 확산 영역을 형성하는 단계; 상기 제 1 전도성 불순물과는 반대인 제 2 전도성 불순물을 상기 실리콘 기판의 상기 표면 영역 내로 도입하여 상기 제 2 전도성 불순물로 고도로 도핑된 제 2 확산 영역을 형성함으로써 상기 실리콘 기판의 상기 표면 영역 각각에서 상기 제 1 확산 영역이 상기 제 2 확산 영역에 비해 덜한 최종 깊이를 갖게 되는 단계; 상기 제 1 및 제 2 확산 영역을 형성하기 전에, 상기 제 2 전도성 불순물을 도입하여 상기 제 2 확산 영역에 비하여 더 깊고 더 넓으며 낮은 농도를 갖는 제 3 확산 영역을 형성하는 단계; 상기 MOS 게이트 반도체 소자의 상부 표면에 걸쳐 제 2 절연층을 증착하는 단계; 상기 제 2 절연층 위에 제 2 포토레지스트층을 형성하는 단계; 상기 제 1 포토리소그래프 단계와 정렬되는 제 2 포토리소그래프 단계에 의해, 상기 제 2 포토레지스트층 내에 그 각각이 상기 폴리실리콘층 내의 복수개의 개구 각각과 중앙 정렬되는 복수개의 중앙 개구를 형성하는 단계; 상기 복수개의 중앙 개구는 그 각각이 상기 제 1 확산 영역의 각각의 횡폭에 비해 작은 횡폭을 갖는 단계; 상기 제 2 포토레지스트층 내의 상기 복수개의 중앙 개구를 통하여 노출되는 상기 제 2 절연층 부분을 식각하여 상기 제 2 절연층 내에 상기 실리콘 기판의 제 2 표면 영역에 밑에서 각각 대응하여 노출되고 상기 제 2 포토레지스트층을 언더컷하는 부분을 갖는 개구를 형성하여, 상기 제 2 절연층 내의 상기 언더컷 부분이 상기 제 2 절연층 내의 굴곡 벽을 식각하는 이방성 식각에 의해 형성됨으로써 상기 요부와 경계를 이루는 상기 제 2 포토레지스트층 내에 돌출된 새도우 마스크 립을 형성하고, 상기 제 1 확산 영역의 깊이보다 더 깊은 깊이까지 새도우 마스크로 상기 돌출된 새도우 마스크 립을 이용하여 이방성 실리콘 식각으로 상기 제 2 표면 영역 내에 요부를 식각하여 상기 실리콘 기판의 표면위에 둥근 단부를 형성하고 전도층 형성을 향상 시키는 단계; 상기 표면에 걸쳐 상기 전도층을 증착함으로써 상기 전도층이 상기 요부의 저부에서 상기 제 2 확산 영역과 접촉하고 상기 요부의 상부에서 및 상기 언더컷 부분에 인접한 상기 실리콘 기판의 상기 표면 영역의 노출부에서 상기 제 1 확산 영역과 접촉하는 단계; 상기 제 2 확산 영역 각각이 상기 제 1 확산 영역 각 하나하나의 공통 경계를 갖고 그 각각을 둘러싸는 단계;로 이루어지는 것을 특징으로 하는 MOS 게이트 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 제 2 절연층은 저온 산화물이고, 상기 저온 산화물의 형성에 이어서 상기 실리콘 기판이 가열되어 상기 제 1 및 제 2 확산 영역을 동시에 구동하여 상기 저온 산화물층을 치밀화하는 것을 특징으로 하는 MOS 게이트 반도체 소자의 제조 방법.
  8. 제6항에 있어서, 상기 제 1 전도성 불순물을 도입하고 상기 제 2 전도성 불순물을 도입하는 상기 단계 전에 상기 제 1 포토레지스트층을 제거하여 상기 폴리실리콘층의 남아있는 부분이 상기 불순물의 도입을 가릴 수 있도록 하는 단계;를 추가적으로 포함하는 것을 특징으로 하는 MOS 게이트 반도체 소자의 제조 방법.
  9. MOS 게이트 반도체 소자의 제조 방법에 있어서, 상기 방법은 실리콘 기판 위에 게이트 절연 재료층을 형성시키고, 상기 게이트 절연 재료층 위에 폴리실리콘층을 형성시키고, 상기 폴리실리콘층 위에 제 1 포토레지스트층을 형성시키고, 제 1 포토리소그래프 마스크 단계를 사용하여 상기 제 1 포토레지스트층 내에 복수개의 공간 개구를 형성시켜 상기 폴리실리콘층의 일부를 노출시키는 단계; 상기 제 1 포토레지스트층 내에 상기 복수개의 공간 개구를 통하여 노출된 상기 폴리실리콘층의 일부를 식각하여 상기 폴리실리콘층 내에 대응하여 복수개의 개구를 형성시키는 단계; 상기 폴리실리콘층 내에 상기 복수개의 개구가 상기 실리콘 기판의 표면 평면과 수직인 측벽을 갖는 단계; 제 1 전도성 불순물을 그 각각이 상기 폴리실리콘층내의 상기 복수개의 개구 각 하나하나 전체에 대응하고 그 밑에 위치하는 상기 실리콘 기판의 표면 영역으로 도입시켜 상기 제 1 전도성 불순물로 고도로 도핑된 제 1 확산 영역을 형성시키는 단계; 상기 제 1 전도성과는 반대의 전도성을 갖는 제 2 전도성 불순물을 상기 실리콘 기판의 상기 표면 영역 내로 도입시켜 상기 제 2 전도성 불순물로 고도로 도핑된 제 2 확산 영역을 형성시켜, 상기 실리콘 기판의 상기 표면 영역의 각각에서 상기 제 1 확산 영역이 상기 제 2 확산 영역에 비하여 덜한 최종 깊이를 갖는 단계; 상기 제 1 및 제 2 확산 영역을 형성시키기 전에, 상기 제 2 전도성 불순물을 도입시켜 상기 제 2 확산 영역의 것에 비해 더 깊고 더 넓고 더 낮은 농도를 갖는 제 3 확산 영역을 형성시키는 단계; 상기 제 2 확산 영역 각각이 상기 제 2 확산 영역 각각을 둘러싸는 상기 제 3 확산 영역과 대응하는 것에 비해 훨씬 고도로 도핑되고, 상기 제 2 확산 영역의 각각이 상기 제 1 확산 영역각각과 공통 경계를 갖고 상기 제 1 확산 영역을 둘러싸는 단계;로 이루어지는 것을 특징으로 하는 MOS 게이트 반도체 소자의 제조 방법.
  10. 제9항에 있어서, 상기 제 1 전도성 불순물을 도입하고 상기 제 2 전도성 불순물을 도입하는 상기 단계 전에 상기 제 1 포토레지스트층을 제거하여 상기 폴리실리콘층의 남아있는 부분이 상기 불순물의 도입을 가릴 수 있도록 하는 단계;를 추가적으로 포함하는 것을 특징으로 하는 MOS 게이트 반도체 소자의 제조 방법.
  11. MOS 게이트 반도체 소자의 제조 방법에 있어서, 상기 방법은 실리콘 기판 위에 게이트 절연 재료층을 형성시키고, 상기 게이트 절연 재료층 위에 폴리실리콘층을 형성시키고, 상기 폴리실리콘층 위에 제 1 포토레지스트층을 형성시키고, 제 1 포토리소그래프 단계를 사용하여 상기 제 1 포토레지스트층 내에 복수개의 공간 개구를 형성시켜 상기 폴리실리콘층의 일부를 노출시키는 단계; 상기 제 1 포토레지스트층 내에 상기 복수개의 공간 개구를 통해 노출된 상기 폴리실리콘의 일부를 식각하여 상기 폴리실리콘층 내에 복수개의 대응 개구를 형성하는 단계; 제 1 전도성 불순물을 그 각각이 상기 폴리실리콘층 내의 상기 복수개의 개구 중 각하나하나전체에 대응하고 그 밑에 놓이는 상기 실리콘 기판의 표면 영역 내로 도입하여 상기 제 1 전도성 불순물로 고도로 도핑된 제 1 확산 영역을 형성시키는 단계; 상기 MOS 게이트 반도체 소자의 상부 표면에 걸쳐 제 2 절연층을 형성시키는 단계; 상기 제 2 절연층 위에 제 2 포토레지스트층을 형성시키는 단계; 상기 제 1 포토리소그래프 단계와 정렬되는 제 2 포토리소그래프 단계로 상기 제 2 포토레지스트층 내에 그 각각이 상기 폴리실리콘층 내의 상기 복수개의 중앙 개구 각 하나하나와 실질적으로 중앙 정렬되는 복수개의 중앙 개구를 형성시키는 단계; 상기 복수개의 중앙 개구 각각이 상기 제 2 확산 영역의 각 하나하나의 횡폭에 비해 덜한 횡폭을 갖는 단계; 상기 제 2 포토레지스트층 내의 상기 복수개의 중앙 개구를 통하여 노출되는 상기 제 2 절연층의 일부를 식각하여 상기 제 2 절연층 내에 개구를 형성하여, 상기 제 2 절연층내의 개구는 상기 실리콘 기판의 표면 평면과 실질적으로 수직이고 상기 실리콘 기판의 각각 대응하여 밑에 있는 제 2 표면 영역을 노출시키는 측벽을 갖는 단계; 상기 실리콘 기판의 상기 제 2 표면 영역내의 요부를 상기 제 1 확산 영역의 깊이보다 더 깊은 깊이까지 식각하고, 상기 측벽을 식각하여 상기 실리콘기판의 상기 제 2 표면 영역을 둘러싸는 상기 제 2 절연층 내의 언더컷 부분을 형성함으로써 상기 표면의 상기 언더컷 부분과 상기 실리콘 기판에서 인접하는 상기 실리콘 기판의 표면 부분을 노출시키는 단계; 상기 제 1 전도성과는 반대인 전도성인 제 2 전도성 불순물을 상기 제 2 표면 영역을 식각함으로써 노출된 상기 실리콘 기판 내로 도입시켜 상기 제 2 전도성 불순물로 고도로 도핑된 상기 제 2 전도성 제 2 확산 영역을 형성시켜, 상기 실리콘 기판의 상기 표면 영역 각각에서 상기 제 1 확산 영역이 상기 제 2 확산 영역의 것에 비해 덜한 최종 깊이를 갖도록 하는 단계; 상기 표면에 걸쳐 전도층을 증착시킴으로써, 상기 전도층이 상기 제 2 확산층과 상기 요부 저면에서 접촉되고 상기 제 1 확산 영역과 상기 요부의 상부면에서 및 상기 언더컷 부분과 인접한 상기 실리콘 기판의 상기 표면 영역의 노출 부분에서 접촉하는 단계;로 이루어지고, 추가적으로 상기 제 1 및 제 2 확산 영역을 형성하기 전에 상기 제 2 전도성 불순물을 도입하여 상기 제 2 확산 영역에 비해 깊고 넓으며 낮은 농도를 갖는 제 3 확산 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 게이트 반도체 소자의 제조 방법.
  12. 제11항에 있어서, 상기 전도층을 약 450℃ 미만의 온도에서 소결함으로써 상기 제 3 확산 영역을 어닐링하는 단계를 추가적으로 포함하는 것을 특징으로 하는 MOS 게이트 반도체 소자의 제조 방법.
  13. MOS 게이트 반도체 소자에 있어서, 제 1 전도성을 갖는 적어도 하나의 편평면을 갖는 단결정 실리콘 웨이퍼와; 상기 하나의 편평면 내로 대칭적으로 분포되고 형성되는 복수개의 공간 셀과; 상기 제 1 전도성과는 반대인 전도성인 제 2 전도성의 제 1 영역을 포함하고 동일한 구조를 갖는 상기 셀 각각으로, 제 1 깊이 및 제 1 횡폭을 갖고 상기 제 1 면으로부터 및 상기 웨이퍼의 보디 내로 연장하고, 상기 제 1 영역 내에 적어도 일부 형성되고 상기 제 1 면으로부터 연장하는 상기 제 1 전도성 제 2 영역을 갖는 상기 셀 각각과; 상기 제 1 영역의 것에 비해 더 깊고 더 넓으며 더 낮은 농도를 갖는 제 2 전도성의 제 3 영역과; 상기 제 3 영역의 경계로부터 적어도 상기 제 1 면을 따라 횡방향으로 이격된 상기 제 2 영역의 경계와, 횡방향으로 이격된 제 2 및 제 3 영역 사이에 형성된 상기 제 1 면의 적어도 일부 면적 위에 놓이는 게이트 절연층과, 상기 게이트 절연층 위에 놓이는 게이트 전극과; 상기 제 1 면으로부터 상기 제 2 영역을 통하여 제 1 영역까지 연장하는 각 셀 내에까지 식각된 중앙 요부와; 상기 제 1 면에 걸쳐서 상기 중앙 요부의 각각 내에까지 연장됨으로써 상기 제 1 및 제 2 영역을 함께 전기적으로 연결하는 접촉층;으로 이루어지는 것을 특징으로 하는 MOS 게이트 반도체 소자.
  14. 제13항에 있어서, 상기 게이트 전극 및 상기 접촉층 사이에 배치되는 덮개 절연층을 추가적으로 포함하는 것을 특징으로 하는 MOS 게이트 반도체 소자.
  15. 제13항에 있어서, 상기 제 1 전도성은 N-형이고, 제 2 전도성은 P-형인 것을 특징으로 하는 MOS 게이트 반도체 소자.
  16. 제13항에 있어서, 상기 제 1 및 제 2 확산 영역은 상기 제 1 및 제 2 전도성 불순물로 각각 고도로 도핑된 것을 특징으로 하는 MOS 게이트 반도체 소자.
  17. MOS 게이트 반도체 소자에 있어서, 실리콘 기판 위에 형성되는 게이트 절연 재료층과; 상기 게이트 절연 재료층 위에 증착되는 폴리실리콘층으로, 여기서 상기 게이트 절연 재료층과 상기 폴리실리콘층은 복수개의 대응 공간 개구를 갖는 폴리실리콘층과; 상기 게이트 절연 재료층 및 폴리실리콘층 내의 상기 대응 공간 개구 아래에 위치하는 상기 실리콘 기판의 표면 영역 내로 도입되는 제 1 전도성 불순물로 형성되는 제 1 확산 영역과; 상기 실리콘 기판의 상기 대응 표면 영역 내로 도입되는 상기 제 1 전도성과는 반대의 전도성을 갖는 제 2 전도성 불순물로 형성되는 제 2 확산 영역;으로, 여기서, 상기 제 1 확산 영역은 상기 제 2 확산 영역에 비해 덜한 최종 깊이를 갖고; 상기 실리콘 기판의 상기 표면 영역 내로 도입되는 상기 제 2 전도성 불순물로 형성되는 제 3 확산 영역;으로, 여기서, 상기 제 3 확산 영역은 상기 제 2 확산 영역의 것에 비해 더 깊고 더 넓으며 더 낮은 농도를 갖고; 상기 실리콘 기판의 상기 표면 영역의 각각 아래에 놓이는 면적으로 노출시키는 그 안에 형성되는 개구를 갖는 덮개 졀연층;으로, 여기서, 상기 실리콘 기판의 상기 표면 영역의 상기 덮개 면적은 상기 제 1 확산 영역의 깊이 보다 더 깊은 깊이가 그 안에 형성된 요부를 갖고; 상기 제 2 개구는 상기 실리콘 기판의 상기 표면 영역의 상기 아래에 놓이는 면적내의 상기 요부에 인접하고 상기 요부를 둘러싸는 상기 실리콘 기판 표면 추가 부분을 노출시키고; 상기 덮개 절연층 위에 및 상기 덮개 절연층 내의 상기 개구 내에 증착되고 상기 제 2 확산 영역과 상기 요부의 저면에서 접촉하고 상기 제 1 확산 영역과 상기 요부의 상부면에서 및 상기 실리콘 기판의 표면 추가 부분에서 접촉하는 전도층;으로 이루어지는 MOS 게이트 반도체 소자.
  18. 제17항에 있어서, 상기 덮개 절연층 내의 상기 개구 및 상기 실리콘 기판내의 상기 요부는 상기 개구의 각 하나 하나의 상부에서 직경이 상기 각 개구의 저면에서의 직경 및 직경에 비해 더 클 수 있도록 굴곡 측벽을 갖는 것을 특징으로 하는 MOS 게이트 반도체 소자.
  19. 제17항에 있어서, 상기 제 1 전도성은 N-형이고, 제 2 전도성은 P-형인 것을 특징으로 하는 MOS 게이트 반도체 소자.
  20. 제17항에 있어서, 상기 제 1 및 제 2 확산 영역은 상기 제 1 및 제 2 전도성 불순물로 각각 고도로 도핑된 것을 특징으로 하는 MOS 게이트 반도체 소자.
  21. MOS 게이트 반도체 소자에 있어서, 실리콘 기판 위에 형성되는 게이트 절연 재료층과; 상기 게이트 절연 재료층 위에 증착되는 폴리실리콘층;으로, 여기서, 상기 게이트 절연 재료층과 상기 폴리실리콘층은 복수개의 대응하는 공간 개구를 갖고, 상기 게이트 절연 재료층과 폴리실리콘층 내의 상기 대응 공간 개구 아래에 위치하는 상기 실리콘 기판의 표면 영역 내로 도입되는 제 1 전도성 불순물로 형성되는 제 1 확산 영역과; 상기 실리콘 기판의 상기 표면 영역의 밑에 있는 각각의 면적으로 노출시키는 그 안에 형성되는 개구를 갖는 덮개 절연층;으로, 여기서, 상기 실리콘기판의 상기 표면 영역의 상기 밑에 있는 면적은 상기 제 1 확산 영역의 깊이보다 더 깊은 깊이가 그 안에 형성되는 개구를 갖고; 상기 제 2 개구는 추가적으로 상기 실리콘 기판의 상기 표면 영역의 상기 밑에 있는 영역내의 상기 요부에 인접하고 상기 요부를 둘러싸는 상기 실리콘 기판의 표면 추가 부분을 노출시키고; 상기 요부 내로 및 상기 실리콘 기판의 표면 추가 부분 내로 도입되는 상기 제 1 전도성과는 반대의 전도성을 갖는 제 2 전도성 불순물로 형성되는 제 2 확산 영역; 으로, 여기서, 상기 제 1 확산 영역은 상기 제 2 확산 영역의 것에 비해 덜한 최종깊이를 갖고; 상기 덮개 절연층에 걸쳐서 및 상기 덮개 절연층 내의 상기 개구 내에 증착되고 상기 제 2 확산 영역과 상기 요부의 저면에서 접촉하고 상기 제 1 확산 영역과 상기 요부의 상부 부분에서 및 상기 실리콘 기판 표면의 추가 부분에서 접촉하는 전도층;으로 이루어지는 것을 특징으로 하는 MOS 게이트 반도체 소자.
  22. 제21항에 있어서, 상기 실리콘 기판의 상기 표면 영역 내로 도입되는 상기 제 2 전도성 불순물로 형성되는 제 3 확산 영역;으로, 상기 제 2 확산 영역의 것에 비해 더 깊고 더 넓고 더 낮은 농도를 갖는 제 3 확산 영역이 추가적으로 포함되는 것을 특징으로 하는 MOS 게이트 반도체 소자.
  23. 제21항에 있어서, 상기 제 1 전도성은 N-형이고, 제 2 전도성은 P-형인 것을 특징으로 하는 MOS 게이트 반도체 소자.
  24. 제21항에 있어서, 상기 제 1 및 제 2 확산 영역은 상기 제 1 및 제 2 전도성 불순물로 각각 고도로 도핑된 것을 특징으로 하는 MOS 게이트 반도체 소자.
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