DE19706282A1 - Verfahren zur Erzeugung einer Transistorstruktur - Google Patents

Verfahren zur Erzeugung einer Transistorstruktur

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Description

Die vorliegende Erfindung betrifft ein Verfahren zur Erzeu­ gung einer Transistorstruktur, insbesondere einer MOS- Transistorstruktur, sowie eine Transistorstruktur.
Die Erfindung schließt sich an Verfahren zur Erzeugung eines niederohmigen Kontaktes zwischen einer Metallisierungsschicht und einem Halbleitermaterial eines ersten Leitfähigkeitstyps an, über dessen Halbleiteroberfläche eine Isolationsschicht und eine Halbleiterschicht angeordnet sind.
Ein derartiger Kontakt ist beispielsweise aus der US-PS 4,898,835 bekannt. Die Isolationsschicht und die Halbleiter­ schicht sind durch das Gateoxid und das Gate eines MOS-Lei­ stungstransistors gegeben.
Die Druckschrift EP 0 704 894 A2 offenbart ebenfalls ein Ver­ fahren zur Erzeugung eines niederohmigen Kontaktes zwischen einer Metallisierungsschicht und einem Halbleitermaterial. Das in der Druckschrift EP 0 704 894 A2 offenbarte Verfahren zur Erzeugung eines selbstjustierten Kontaktlochs hat den Vorteil, daß sich eine kleinere Kontaktöffnung ergibt, ohne daß eine Mehrzahl von Justiervorhalten berücksichtigt werden muß. Durch die kleinere Fläche des Kontaktbereichs ergibt sich ein geringerer Einschaltwiderstand, so daß die abzufüh­ rende Verlust- bzw. Schaltleistung einen geringeren Kühlungs­ aufwand ermöglicht. Die Druckschrift EP 0 704 894 A2 betrifft im wesentlichen DMOS-Transistoren, es werden jedoch auch wei­ tere Transistortypen, wie beispielsweise ein NMOS-Transistor, erwähnt.
Bei manchen Transistortypen kann eine durch "heiße" Elektro­ nen (Hot Elektron) verursachte Degradation des Gateoxids auf­ treten. Beim Betrieb derartiger Transistoren kann es am drainseitigen Kanalrand zu einer Feldstärkespitze kommen, die die Kanalelektronen bis nahe an ihre Grenzgeschwindigkeit be­ schleunigen kann. Einige dieser "heißen" Elektronen können dadurch die Potentialbarriere an der Si/SiO-Grenzfläche überwinden, wo sie durch grenzflächennahe positive Traps ein­ gefangen werden. Ein zweiter Effekt der "heißen" Elektronen besteht darin, daß sie Si-H-Bindungen aufbrechen und so Grenzflächenzustände erzeugen können. Bei einem n-Kanal- Transistor führt dies vor allem zu einer Degradation des Drainstroms, weil sowohl die Anzahl als auch die Beweglich­ keit der Kanalelektronen durch die genannten Effekte redu­ ziert werden.
Als wirksame Gegenmaßnahme gegen eine derartige Oxiddegrada­ tion wird heute allgemein eine LDD-Dotierung (LDD = Lightly Doped Drain) angewandt. Die Erzeugung eines LDD-Dotierprofils setzt jedoch, ebenso wie die Erzeugung eines selbstjustierten Kontakts, die Verwendung einer Spacer-Technik voraus. Dabei tritt das Problem auf, daß die Erzeugung eines LDD- Dotierprofils und die Erzeugung eines selbstjustierten Kon­ takts unterschiedliche Anforderungen an den zu verwendenden Spacer stellen. Darüber hinaus müssen die beiden Spacerpro­ zesse an unterschiedlichen Stellen in die Gesamtprozeßführung integriert werden.
Es ist daher die Aufgabe der vorliegenden Erfindung ein Ver­ fahren zur Erzeugung eines Transistors derart bereitzustel­ len, daß sich bei der resultierenden Transistorstruktur unter Beibehaltung kleiner Kontaktöffnungen eine durch "heiße" Elektronen verursachte Oxiddegradation vermeiden läßt.
Diese Aufgabe wird von dem Verfahren gemäß Patentanspruch 1 sowie der Transistorstruktur gemäß Patentanspruch 12 gelöst. Weitere vorteilhafte Ausführungsformen, Ausgestaltungen und Aspekte der vorliegenden Erfindung ergeben sich aus den Un­ teransprüchen, der Beschreibung und den bei liegenden Zeich­ nungen.
Erfindungsgemäß wird ein Verfahren zur Erzeugung einer Tran­ sistorstruktur, insbesondere einer MOS-Transistorstruktur, bereitgestellt, das die folgenden Schritte umfaßt:
  • a) auf einem Halbleiterbereich eines ersten Leitfähig­ keitstyps, der in einem Halbleitermaterial angeordnet ist, wird eine erste Isolierschicht aufgebracht,
  • b) auf die erste Isolierschicht werden eine Halbleiterschicht und auf die Halbleiterschicht eine zweite Isolierschicht aufgebracht
  • c) die Halbleiterschicht und die zweite Isolierschicht werden mittels anisotroper Ätzung strukturiert,
  • d) ein Dotierstoff eines zweiten Leitfähigkeitstyps wird in den Halbleiterbereich eines ersten Leitfähigkeitstyps im­ plantiert und eingetrieben, wobei eine erste Zone des zwei­ ten Leitfähigkeitstyps in dem Halbleiterbereich des ersten Leitfähigkeitstyps gebildet wird,
  • e) ein weiterer Dotierstoff des zweiten Leitfähigkeitstyps wird implantiert und eingetrieben, wobei eine zweite Zone des zweiten Leitfähigkeitstyps gebildet wird, welche gegen­ über der erste Zone eine höhere Konzentration des Dotier­ stoffes des zweiten Leitfähigkeitstyps aufweist,
  • f) eine dritte Isolierschicht wird aufgebracht und anisotrop bis auf den Halbleiterbereich zurückgeätzt, wobei auf dem Halbleitermaterial zumindest ein Isolationsbereich verblei­ ben, und
  • g) eine Metallisierungsschicht wird aufgebracht.
Weiterhin wird erfindungsgemäß eine Transistorstruktur, ins­ besondere MOS-Transistorstruktur, mit folgenden Merkmalen be­ reitgestellt:
einem Halbleitersubstrat, das einen Halbleiterbereich eines ersten Leitfähigkeitstyps und erste Zonen eines zweiten Leit­ fähigkeitstyps aufweist,
einer auf der Oberfläche des Halbleiterbereichs zwischen den ersten Zonen angeordneten ersten Isolierschicht,
einer auf der ersten Isolierschicht angeordneten leitenden Schicht,
einer auf der leitenden Schicht angeordneten zweiten Isolier­ schicht,
zumindest einem Isolationsbereich, der auf dem Halbleiter­ substrat angrenzend an die leitende Schicht angeordnet ist, und
zweiten Zonen des zweiten Leitfähigkeitstyps, die an der Oberfläche des Halbleitersubtrats angrenzend an die ersten Zonen angeordnet sind und eine höhere Leitfähigkeit als die ersten Zonen aufweisen.
Die Erfindung hat den Vorteil, daß sich durch die beiden Zo­ nen des zweiten Leitfähigkeitstyps, welche eine unterschied­ liche Dotierstoffkonzentration aufweisen, ein sanfterer Über­ gang der Draindotierung ergibt. Dieser sanftere Übergang der Draindotierung bewirkt eine Absenkung der Feldstärkespitze, die die "heißen" Elektronen auslösen kann. Somit wird einer durch "heiße" Elektronen verursachten Degradation der ersten Isolierschicht (Gateoxid) vorgebeugt.
Die Erfindung hat darüber hinaus den Vorteil, daß sich die Degradation der ersten Isolierschicht deutlich verringern läßt, ohne daß die Erzeugung von selbstjustierten Kontaktlö­ chern gestört wird. Dies gilt auch dann, wenn die Transistor­ struktur selbst kein selbstjustiertes Kontaktloch aufweist, sondern selbstjustierte Kontaktlöcher nur bei anderen Bauele­ menten, beispielsweise DMOS-Transistoren, auf dem Chip vorge­ sehen sind.
Es ist jedoch bevorzugt, wenn auch die erfindungsgemäße Tran­ sisturstruktur zumindest ein selbstjustiertes Kontaktloch aufweist, da sich dadurch die begrenzte Gesamtchipfläche bes­ ser nutzen läßt. Durch die Selbstjustierung der Kontakte er­ gibt sich eine kleinere Kontaktöffnung, ohne daß eine Mehr­ zahl von Justiervorhalten berücksichtigt werden muß. Durch die kleinere Fläche des Kontaktbereichs ergibt sich ein ge­ ringerer Einschaltwiderstand, so daß die abzuführende Ver­ lust- bzw. Schaltleistung einen geringeren Kühlungsaufwand ermöglicht. Darüber hinaus ermöglicht diese Erfindung die Re­ duzierung parasitärer Effekte, so daß auch in kritischen Fäl­ len eine Steuerung der Schalteigenschaften über die struktu­ rierte Halbleiterschicht bzw. das Gate möglich ist. Aufgrund des reduzierten Widerstands zwischen dem Kontaktbereich und dem Kanalgebiet ergibt sich ein stabileres Durchbruchsverhal­ ten der Anordnung.
Bevorzugt wird vor dem Aufbringen der Metallisierungsschicht das Halbleitersubstrat selbstjustiert unter Verwendung der Isolationsbereiche als Maske anisotrop bis in den Halbleiter­ bereich des ersten Leitfähigkeitstyps geätzt und ein Dotier­ stoff vom ersten Leitfähigkeitstyp mit hoher Konzentration in den Halbleiterbereich implantiert. Dadurch ein gleichzeiti­ ger, niederohmiger und platzsparender Kontakt mit der Zone vom zweiten Leitfähigkeitstyp und dem Halbleiterbereich vom ersten Leitfähigkeitstyp möglich.
Weiterhin ist es bevorzugt, wenn zusätzlich zur zweiten Iso­ lierschicht eine weitere Isolierschicht aufgebracht wird und daß beide Schichten etwa gleich strukturiert werden.
Ebenso ist es bevorzugt, wenn die erste Isolationsschicht vor der Implantation des Dotierstoffes gedünnt wird.
Gemäß einer weiteren Ausführungsform des erfindungsgemäßen Verfahren besitzt die dritte Isolierschicht im wesentlichen die gleiche Dicke wie die zweite Isolierschicht, bzw. die gleiche Dicke wie zweite Isolierschicht und die weitere Iso­ lierschicht gemeinsam.
Bevorzugt wird die dritte Isolierschicht vor ihrer Struk­ turierung verdichtet wird.
Weiterhin ist es bevorzugt, wenn der Isolationsbereich und die zweite Isolierschicht bzw. die weitere Isolierschicht aus unterschiedlichem Material bestehen.
Weiterhin ist es bevorzugt, wenn zur Bildung der zweiten Zone des zweiten Leitfähigkeitstyps der gleiche Dotierstoff, be­ vorzugt Arsen, wie zur Bildung der ersten Zone des zweiten Leitfähigkeitstyps verwendet wird.
Gemäß einer weiteren Ausführungsform des erfindungsgemäßen Verfahren kann zur Bildung der zweiten Zone des zweiten Leit­ fähigkeitstyps aber auch ein anderer Dotierstoff wie zur Bil­ dung der ersten Zone des zweiten Leitfähigkeitstyps verwendet werden.
Werden zwei unterschiedliche Dotierstoffe des zweiten Leitfä­ higkeitstyps verwendet, so können diese Dotierstoffe gleich­ zeitig durch Diffusion eingetrieben werden. Die beiden Zonen unterschiedlicher Dotierstoffkonzentration ergeben sich dann aus der unterschiedlichen Diffusionsgeschwindigkeit der ein­ zelnen Dotierstoffe.
Weiterhin ist bevorzugt, wenn in dem Halbleitersubstrat (3) die ersten Zonen (16a) die zweiten Zonen (16b) vollständig umgeben.
Die Erfindung wird nachfolgend anhand von Figuren der Zeich­ nung näher dargestellt. Die Fig. 1 bis 4 zeigen schema­ tische Darstellungen des erfindungsgemäßen Verfahrens.
Die Erfindung geht von einer Struktur gemäß Fig. 1 aus. Über einem Halbleitersubstrat 1 mit Bor-Dotierung und beliebiger Orientierung ist eine n-dotierte Wanne 3 z. B. epitaktisch angeordnet. Die Wanne 3 wird durch eine Zone 2 hoher Leitfä­ higkeit niederohmig kontaktiert. Isoliert wird die Wanne durch p-dotierte Bereiche 4a, 4b sowie 5a und 5b mit jeweils hoher Leitfähigkeit. In der n-dotierten Wanne 3 ist ein Halb­ leiterbereich 15 von einem ersten Leitfähigkeitstyp, eine p- Wanne 15, ausgebildet. Die p-Wanne 15 wird erzeugt, indem ei­ ne die Oberfläche der Anordnung abdeckende Isolationsschicht 6, beispielsweise aus Siliziumoxid, zunächst strukturiert wird, danach beispielsweise mittels Ofenbelegung eine p-dotierte Schicht mittlerer Leitfähigkeit in der n-dotierten Wanne 3 erzeugt wird, die anschließend eingetrieben wird. Da­ bei entsteht auf der strukturierten Oberfläche ein thermisch erzeugtes Oxid 8.
Ausgehend von Fig. 1 werden die aktiven Bauelementebereiche erzeugt. Dazu wird gemäß Fig. 2 zunächst die Oxidschicht 8, bzw. die Oxidschicht 6 mittels einer Standard-Fototechnik und naßchemischer Atzung strukturiert, wobei der Oxidwinkel mit einer Vorimplantation niedriger Dosis eingestellt werden kann. Diese Vorimplantation kann beispielsweise eine ganzflä­ chige Argonimplantation sein. Daran schließen sich weitere an sich bekannte Schritte an. Bei CMOS-Transistoren kann die Einsatzspannung der Transistoren durch eine entsprechende Do­ tierung niedriger Dosis eingestellt werden.
Mit dem nächsten Schritt erfolgt die Erzeugung einer ersten Isolationsschicht 11, beispielsweise als thermisch erzeugtes Siliziumoxid. Bei MOS-Transistoren erfüllt diese Schicht die Funktion einer Gateisolation. Danach wird eine leitende Schicht 12 aufgebracht, beispielsweise eine Polysiliziums­ schicht. Die Schicht 12 wird auf hohe Leitfähigkeit mittels Ofenbelegung dotiert. Aus dieser Schicht werden das Gate ei­ nes MOS-Transistors, ein Widerstand oder eine Leitbahn er­ zeugt.
Im nächsten Schritt wird auf die Halbleiterschicht eine zwei­ te Isolierschicht 13 bevorzugt eine thermische Siliziumoxid­ schicht aufgebracht. Auf der zweiten Isolierschicht 13 wird dann eine weitere Isolierschicht 14, bevorzugt eine TEOS- Schicht erzeugt. Die Doppelschicht 13, 14 aus dem thermischen Oxid 13 und dem TEOS-Oxid 14, wird anschließend mittels einer Standardfototechnik strukturiert und anisotrop geätzt.
Unter Verwendung der Doppelschicht 13, 14 als Maske wird nachfolgend die Halbleiterschicht 12 anisotrop geätzt. Mög­ lich ist ein anschließend erfolgendes Dünnen der freilie­ genden Isolationsschicht 11 auf Streuoxiddicke mittels einer anisotropen oder isotropen Atzung. Die entstandene Anordnung zeigt Fig. 2.
Mittels einer Standard-Lack-Fototechnik werden in dem Halb­ leitermaterial 3 erste, n⁻-dotierte Zonen 16a niedriger Leit­ fähigkeit implantiert und eingetrieben. Als Elektronendonor wird dabei bevorzugt Arsen verwendet. Daran anschließend wer­ den zweite, n⁺-dotierte Zonen 16b hoher Leitfähigkeit in das Halbleitermaterial 3 implantiert und eingetrieben, Fig. 3. Wiederum wird dabei als Elektronendonor bevorzugt Arsen ver­ wendet. Die n-dotierten Zonen 16a, 16b bilden die Source-/Drainbereiche des NMOS-Transistors. Dabei wird die Zone 16a niedriger Leitfähigkeit so ausgebildet, daß ein Teil der Zone 16a unterhalb der Polysiliziumschicht 12 angeordnet ist, d. h. daß ein sicherer Überlapp der Gate-Elektrode über einem Teil der Zone 16a gewährleistet ist. Die Zone 16a umgibt die Zone Zone 16b in dem Halbleitersubstrat 3 (p-Wanne 3), so daß sich ein sanfterer Übergang der Draindotierung ergibt. Dieser sanftere Übergang der Draindotierung bewirkt eine Absenkung der Feldstärkespitze, die sich an der Drainzone ausbilden kann. Somit wird einer durch "heiße" Elektronen verursachten Degradation der ersten Isolierschicht 11 (Gateoxid) vorge­ beugt.
Im Anschluß an das Eintreiben der n-dotierten Zonen 16a und 16b erfolgt das Aufbringen einer dritten Isolationsschicht 17. Die dritte Isolierschicht ist vorzugsweise ein Phosphor- oder Bor-haltiges Oxid und hat eine ähnliche Dicke wie die erste Isolierschicht bzw. wie die Summe der Sandwichschichten 13 und 14. Anschließend kann die Schicht 17 in einem Ofenpro­ zeß verdichtet werden, wobei die Schicht nicht stark verflie­ ßen sollte.
Im nächsten Verfahrensschritt ist eine Strukturierung der dritten Isolierschicht mit Hilfe einer weiteren Fototechnik und einer anisotropen Ätzung bis zur Halbleiteroberfläche vorgesehen. Das bedeutet, daß der Ätzschritt auf der Oberflä­ che des Halbleitersubstrats 3 (p-Wanne 3) stoppt. Die Foto­ technik ist dabei so ausgewählt, daß nur die Isolations­ schicht 17 über der linksseitig von der Halbleiterschicht 12 angeordneten Zone 16b geätzt wird.
Dabei kann die Ätzung der Isolierschicht 17 so durchgeführt werden, daß die zur Ätzung verwendete Photomaske auf das zu erzeugende Kontaktloch justiert ist. Dies hat jedoch den Nachteil, daß aufgrund von Justierfehlern ein größerer Kon­ taktlochbereich vorgesehen werden muß.
Die Atzung der Isolierschicht 17 wird daher bevorzugt, zumin­ dest teilweise, selbstjustiert durchgeführt. Dadurch können sehr kleine Kontaktlochbereiche realisiert werden.
Durch die Ätzung werden auf dem Halbleiterbereich 15 die Iso­ lationsbereiche 18 gebildet. Die Isolationsbereiche 18 sorgen für eine gute elektrische Isolierung der Halbleiterschicht 12 von der später zu bildenden Metallisierung 19. Darüber hinaus verhindert der Isolationsbereich 18 aus Borphosphorsilikat das Eindringen von Verunreinigungen in Form von Na-Ionen aus der später zu bildenden Metallisierung 19 in die Halbleiter­ schicht 12. Wurde die Ätzung der Isolationsschicht 17 selbst­ justiert durchgeführt, so ist der Isolationsbereich 18 ein Spacer.
Unter Verwendung der so erzeugten Struktur der Schicht 17 im Bereich des zu erzeugenden Kontaktes als Maske wird anschlie­ ßend das Halbleitermaterial auf der linken Seite des Gates geätzt. Der entstehende Graben hat aufgrund des durch die Schicht 17 gebildeten Isolationsbereichs 18 einen festen Ab­ stand zur strukturierten Halbleiterschicht 12, d. h. zur Po­ lysiliziumkante.
Danach wird als dritter Isolierstoff eine p-Dotierung 25 ho­ her Dosis in das Halbleitermaterial, d. h. in den Boden des erzeugten Siliziumgrabens implantiert. Die Funktion dieses Schrittes ist die Reduzierung der Kontaktwiderstände. Die Maskierung bei diesem Schritt erfolgt wiederum durch die zweite Isolierschicht 17.
Im nächsten Verfahrensschritt ist eine weitere Strukturierung der dritten Isolierschicht mit Hilfe einer weiteren Fototech­ nik und einer anisotropen Atzung bis zur Halbleiteroberfläche vorgesehen. Das bedeutet wiederum, daß der Ätzschritt auf der Halbleiteroberfläche stoppt. Die Fototechnik ist dabei so ausgewählt, daß nur die Isolationsschicht 17 über der rechts­ seitig von der Halbleiterschicht 12 angeordneten Zone 16b ge­ ätzt wird. Auch hier ergibt sich über dem Halbleitersubstrat 3 Isolationsbereich 18. Auch dieser Isolationsbereich 18 sorgt für eine gute elektrische Isolierung der Halbleiter­ schicht 12 von der später zu bildenden Metallisierung 19. Darüber hinaus verhindert der Isolationsbereich 18 aus Bor­ phosphorsilikat das Eindringen von Verunreinigungen in Form von Na-Ionen aus der später zu bildenden Metallisierung 19 in die Halbleiterschicht 12.
Im nächsten Schritt gemäß Fig. 4 wird ganzflächig eine Metal­ lisierungsschicht 19, beispielsweise aus Aluminium aufge­ bracht. Die Funktion dieser Schicht ist die Kontaktierung des Halbleitermaterials bzw. die Funktion einer Leitbahn.
Die nachfolgenden Schritte zur Herstellung der Halbleiter­ strukturen entsprechen den aus dem Stand der Technik bekann­ ten Schritten. Nach dem Aufbringen der Metallisierungsschicht wird diese strukturiert, eine Isolationsschicht, typisch TEOS, abgeschieden, planarisiert und strukturiert. Es folgt ein Aufbringen und Strukturieren einer zweiten leitfähigen Schicht unter Bildung von Kontakten zwischen erster und zwei­ ter leitfähiger Schicht. Danach kann eine weitere Isolations­ schicht abgeschieden und strukturiert werden. Eine weitere Isolationsschicht, typisch ein phosphorhaltiges Oxid wird aufgebracht, über der als Passivierungsschicht eine Silizium­ nitridschicht vorgesehen ist.
Das gemäß der Fig. 1 bis 4 erläuterte Verfahren eignet sich zur Herstellung von integrierten Schaltkreisen mit ver­ schiedenen Typen von Bauelementen. Mit Hilfe des erfindungs­ gemäßen Verfahrens sind weiterhin hochsperrende p-Kanal- Transistoren, Widerstände, Kapazitäten und Dioden realisier­ bar. Alle Bauelemente sind voneinander durch pn-Übergänge isoliert.

Claims (17)

1. Verfahren zur Erzeugung eines Transistors, insbesondere eines MOS-Transistors, mit den Schritten:
  • a) auf einem Halbleiterbereich (15) eines ersten Leitfähig­ keitstyps, der in einem Halbleitersubstrat (3) angeordnet ist, wird eine erste Isolierschicht (11) aufgebracht,
  • b) auf die erste Isolierschicht (11) werden eine leitende Schicht (12) und auf die leitende Schicht (12) eine zweite Isolierschicht (13, 14) aufgebracht,
  • c) die leitende Schicht (12) und die zweite Isolierschicht (13, 14) werden mittels anisotroper Ätzung strukturiert,
  • d) ein Dotierstoff eines zweiten Leitfähigkeitstyps wird in den Halbleiterbereich (15) eines ersten Leitfähigkeitstyps implantiert und eingetrieben, wobei eine erste Zone (16a) des zweiten Leitfähigkeitstyps in dem Halbleiterbereich (15) des ersten Leitfähigkeitstyps gebildet wird,
  • e) ein weiterer Dotierstoff des zweiten Leitfähigkeitstyps wird implantiert und eingetrieben, wobei eine zweite Zone (16b) des zweiten Leitfähigkeitstyps gebildet wird, welche gegenüber der erste Zone (16a) eine höhere Konzentration des Dotierstoffes des zweiten Leitfähigkeitstyps aufweist,
  • f) eine dritte Isolierschicht (17) wird aufgebracht und ani­ sotrop bis auf das Halbleitersubstrat (3) zurückgeätzt, wo­ bei auf dem Halbleitersubstrat (3) zumindest ein Isolati­ onsbereich (18) verbleibt, und
  • g) eine Metallisierungsschicht (19) wird aufgebracht.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die dritte Isolierschicht (17) mit einer justierten Photoresistmaske anisotrop geätzt wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Ätzung der dritten Isolierschicht (17) zumindest teilweise, bevor­ zugt vollständig selbstjustiert erfolgt.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß vor dem Aufbringen der Metallisierungsschicht (19) das Halb­ leitersubstrat (3) selbstjustiert unter Verwendung des Isola­ tionsbereichs (18) als Maske anisotrop bis in den Halbleiter­ bereich (15) des ersten Leitfähigkeitstyps geätzt und ein Do­ tierstoff vom ersten Leitfähigkeitstyp mit hoher Konzentrati­ on in den Halbleiterbereich (15) eingebracht wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß zusätzlich zur zweiten Isolierschicht (13) eine weitere Isolierschicht (14) aufgebracht wird und daß beide Schichten etwa gleich strukturiert werden.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die erste Isolationsschicht (11) vor der Implantation des Dotierstoffs gedünnt wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die dritte Isolierschicht (17) im wesentlichen die glei­ che Dicke wie die zweite Isolierschicht (13, 14) hat.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die dritte Isolierschicht (17) vor ihrer Strukturierung verdichtet wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß zur Bildung der zweiten Zone (16b) des zweiten Leitfähig­ keitstyps der gleiche Dotierstoff, bevorzugt Arsen, wie zur Bildung der ersten Zone (16a) des zweiten Leitfähigkeitstyps verwendet wird.
10. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß zur Bildung der zweiten Zone (16b) des zweiten Leitfähig­ keitstyps ein anderer Dotierstoff wie zur Bildung der ersten Zone (16a) des zweiten Leitfähigkeitstyps verwendet wird.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die unterschiedlichen Dotierstoffe des zweiten Leitfähig­ keitstyps gleichzeitig eingetrieben werden.
12. Transistorstruktur, insbesondere MOS-Transistorstruktur, mit
einem Halbleitersubstrat (3), das einen Halbleiterbereich (15) eines ersten Leitfähigkeitstyps und erste Zonen (16a) eines zweiten Leitfähigkeitstyps aufweist,
einer auf der Oberfläche des Halbleiterbereichs (15) zwischen den ersten Zonen (16a) angeordneten ersten Isolierschicht (11)
einer auf der ersten Isolierschicht (11) angeordneten leiten­ den Schicht (12),
einer auf der leitenden Schicht (12) angeordneten zweiten Isolierschicht (13, 14),
zumindest einem Isolationsbereich (18), der auf dem Halblei­ tersubstrat (3) angrenzend an die leitende Schicht (12) ange­ ordnet ist, und
zweiten Zonen (16b) des zweiten Leitfähigkeitstyps, die an der Oberfläche des Halbleitersubtrats (3) angrenzend an die ersten Zonen (16a) angeordnet sind und eine höhere Leitfähig­ keit als die ersten Zonen (16a) aufweisen.
13. Transistorstruktur nach Anspruch 12, dadurch gekennzeichnet, daß in dem Halbleitersubstrat (3) die ersten Zonen (16a) die zweiten Zonen (16b) vollständig umgeben.
14. Transistorstruktur nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß der Isolationsbereich (18) und die zweite Isolierschicht (13, 14) aus unterschiedlichem Material bestehen.
15. Transistorstruktur nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß auf der zweiten Isolierschicht (13) eine weitere Isolier­ schicht (14) angeordnet ist.
16. Transistorstruktur nach Anspruch 15, dadurch gekennzeichnet, daß der Isolationsbereich (18) und die weitere Isolierschicht (14) aus unterschiedlichem Material bestehen.
17. Transistorstruktur nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, daß das Halbleitersubstrat (3) in der ersten und der zweiten Zone (16a, 16b) selbstjustiert unter Verwendung des Isolationsbe­ reichs (18) als Maske anisotrop bis in den Halbleiterbereich (15) des ersten Leitfähigkeitstyps geätzt ist und ein Dotier­ stoff vom ersten Leitfähigkeitstyp mit hoher Konzentration in den Halbleiterbereich (15) eingebracht ist.
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