DE2935254A1

DE2935254A1 - Verfahren zur herstellung einer monolithischen statischen speicherzelle

Info

Publication number: DE2935254A1
Application number: DE19792935254
Authority: DE
Inventors: Armin Wilhelm Dr.-Ing. 8035 Gauting Wieder
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1979-08-31
Filing date: 1979-08-31
Publication date: 1981-04-02
Also published as: JPS5637667A; CA1145041A; US4300279A

Description

SIEMENS AKTIENGESELLSCHAFT Unser Zeichen

Berlin und München VPA 79 ρ _{7 1} 3 ₁

Verfahren zur Herstellung einer monolithischen statisehen Speicherzelle

Die Erfindung bezieht sich auf Verfahren zur Herstellung einer monolithischen statischen Speicherzelle nach dem Oberbegriff des Anspruchs 1.

Die der Erfindung zugrunde liegende Aufgabe besteht darin, ein Verfahren dieser Art anzugeben, mit dem höchstintegrierbare Speicherzellen realisiert werden können. Die Erfindung löst diese Aufgabe durch die im Patentanspruch 1 gekennzeichneten Verfahrensmerkmale.

Der mit der Erfindung erzielbare Vorteil ist insbesondere darin zu sehen, daß die gefertigen statischen Speicherzellen nur eine extrem kleine Halbleiterfläche benötigen, was insbesondere auch darauf zurückzuführen ist, daß die zu ihrer Herstellung erforderlichen Verfahrensschritte selbstjustierend sind. In Verbindung mit dem geringen Platzbedarf der Speicherzellen ergibt sich eine große Bitdichte bei statischen Spei-

St 1 Was / 29.8.1979

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cherbausteinen.

Die Unteransprüche sind -auf bevorzugte Weiterbildungen und Ausgestaltungen des Verfahrens nach der Erfindung gerichtet.

Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert. Dabei zeigen:

Fig. 1 eine schematische Querschnittdarstellung einer statischen Speicherzelle nach der Erfindung,

Fig. 2 die schematische Darstellung eines ersten Betriebs zu Standes der Speicherzelle nach Fig.I₅

Fig. 3 die schematische Darstellung eines zweiten-Betriebszustandes„

Fig. 4 die Darstellung eines zu Fig.2 und Fig.5 gehörenden Potentialverlaufs,

Fig. 5 eine scheaatische Darstelltalg des Zellenquerschnitts, in dem der Potentialverlauf nach Fig. 4 und Fig. 6 auftritt, Fig. 6 die Darstellung eines zu den Fig. 3 und 5 gehörenden Potentialverlaufs,

Fig. 7 ein Funktionsdiagramm zu einer Teilschaltung von Fig. 1,

Fig. 8 einzelne Zwischenstufen der Speicherzelle wäh-

1K 4 es Ί O

rend des erfindungsgemäßen Herstellungsverfah rens ,

Fig,13 einen Querschnitt durch einen Teil der nach dem Verfahren gemäß Anspruch 1 hergestellten Speicherzelle,
Fig.14 eine Darstellung der Masken, die bei einzelnen

Verfahrensschritten benötigt werden, und Fig.15 einen Querschnitt durch einen Teil der nach dem Verfahren gemäß Anspruch 2 hergestellten Speicherzelle.

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. VPA 79 P 7 1 3 1 BRO Die Speicherzelle nach Fig. 1 ist auf einem dotierten Halbleiterkörper 1, z.B. aus η-leitendem Silizium, aufgebaut, der mit einer Halbleiterschicht 2 entgegengesetzter Leitfähigkeit, z.B. aus p-leitendem Silizium, abgedeckt ist. An der Grenzfläche 2a dieser Schicht befindet sich ein zu dieser entgegengesetzt dotiertes Gebiet 3, das bei dem genannten Beispiel η-leitend ist. Eine erste Ansteuerleitung (Bitleitung), die als eine leitende Belegung 4 mit einem Anschluß 5 dargestellt ist, kontaktiert das Gebiet 3. Neben dem Gebiet 3 ist eine Gate 6 angeordnet, das durch eine Gateisolierung 7 von der Grenzfläche 2a getrennt ist und durch seitliche Teile der die Gateisolierung darstellenden Schicht, die z.B. aus SiO₂ besteht, auch in lateraler Richtung gegenüber den angrenzenden Schaltungsteilen elektrisch isoliert ist. Das Gate 6 stellt einen Teil einer zweiten Ansteuerleitung (Wortleiturig) dar, die einen endseitigen Anschluß 8 aufweist, oder ist über diesen Anschluß 8 mit einer Wortleitung verbunden, Neben dem Gate 6 ist eine elektrisch leitende Belegung 9 vorgesehen, die durch eine sehr dünne elektrisch isolierende Schicht 10, z.B. aus SiO₂, von der Oberfläche 2a getrennt ist. Die Dicke der Schicht 10 ist dabei so gewählt, daß sie einen Tunnelstrom zwischen der Grenzfläche 2a und der leitenden Belegung 9 zuläßt. Letztere ist über ein Lastelement, das in Fig. 1 durch ein Widerstandssymbol angedeutet ist, mit einem Anschluß 12 verbunden, der mit einer Spannung V_Q beschaltet ist. Der Halbleiterkörper ist mit einem Anschluß 13 versehen, dem eine Spannung V-, zugeführt wird. Die Speicherzelle ist von einer grabenförmigen Ausnehmung 14 umgeben, die sich auf der Grenzfläche 2a bis in den Halbleiterkörper 1 hinein erstreckt und mit einer elektrisch isolierenden Schicht, insbesondere Oxidschicht 15, ausgefüllt ist. Die Schaltungsteile 14,15 können auch durch eine in vertikaler Richtung von der

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233525 ".χ- _¥PA ^7S Ρ? 13 1 BRQ ^V

Grenzfläche 2a bis zur Grenzfläche 1a reichende und in lateraler Richtung etwa den Abmessungen der Ausnehmung 14 entsprechende Halbleit'erzone ersetzt sein, deren Leitfähigkeitstyp dem des Halbleiterkörpers 1 entspricht.

Fig. 2 zeigt zunächst einen ersten Betriebszustand der in Fig. 1 schematised dargestellten Speicherzelle ο Die dem Anschluß 12 ständig zugeführte Spannung V^

bewirkt den Aufbau einer Raumladungszone 16 unterhalb der leitenden Belegung 9. Die in dieser Zone 16 thermisch erzeugten negativen Ladungsträger gelangen unter dem Einfluß des in der Zone herrschenden elektrischen Feldes zur Grenzfläche 2a, während die positiven Ladungsträger 18 dem Anschluß 13 zugeführt werden. Die sehr dünne isolierende Schicht 10 erlaubt das Hindurchtreten der negativen Ladungsträger 17, die dann weiterhin dem Anschluß 12 zugeführt werden, so daß zwischen den Anschlüssen 12 und 13 ein auf die Ladungsträger 17 und 18 zurückgehender Generationsstrom fließt.

Der in Fig, 3 dargestellte Betriebszustand unterscheidet sich von dem nach Fig. 2 dadurch, daß sich an der Grenzfläche 2a unterhalb der leitenden Belegung 9 eine Inversionsschicht bzw. Inversionsladung 19 befindet, unter deren Einfluß sich die Raumladungszone 16_verringert. Die Schaltungsteile 19, 2 und 1 stellen einen bipolaren Transistor dar, dessen Emitterzone durch den Halbleiterkörper 1 und dessen Basiszone durch die - Halbleitersciiicht 2 gebildet werden. Der Kollektor . dieses Transistors wird durch die Inversionschicht 19 dargestellt. Unter dem Einfluß der Spannung V« entsteht ein durch den Pfeil 20 angedeuteter Xnjektions-

-35 strom aus negativen Ladungsträgern, die vom Halbleiterkörper 1 über die Grenzfläche la in die Schicht 2

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injiziert werden und zum Inversionskollektor 19 gelangen. Es entsteht ein wesentlich größerer Tunnelstrom durch die isolierende Schicht 10 als bei dem Betriebszustand nach Fig. 2, wobei die negativen Ladungsträger wieder zum Anschluß 12 gelangen. Zwischen den Anschlüssen 12 und 13 besteht somit ein Injektionsstrom, dessen Größe durch den Tunnelstrom bestimmt ist.

Fig. 4 zeigt einen Potentialverlauf 0 entlang der Linie A - A in Fig. 2, Fig. 5 im oberen Teil einen diese Linie enthaltenden Querschnitt durch die Anordnung nach Fig. 2, der senkrecht zur Bildebene von Fig. 2 verläuft. Die Schaltungsteile 1, 2 und 9 bis 13 der Fig. 5 sind bereits anhand der Figuren 1 und 2 beschrieben. Der in Fig. 4 über der Entfernung ζ von dem oberen Ende des Lastelements 11 aufgetragene Potentialverlauf 0 läßt erkennen, daß der kleine Generationsstrom an dem Lastelement 11 einen sehr kleinen Potentialabfall bewirkt. Der an der Isolierschicht entstehende Potentialabfall ist mit 20 bezeichnet. In der Raumladungszone 16 fällt das Potential 0 bis auf das Potential 01 der Halbleiterschicht 2 ab, während es in der Raumladungszone 21, die sich zusammen mit der Raumladungszone 22 an der Grenzfläche 1a aufbaut, einen Potentialanstieg 23 etwa auf den Wert 24 gibt, der dem Potential des Halbleiterkörpers 1 entspricht.

Fig. 6 zeigt den Potentialverlauf 0 entlang der Linie B - B in Fig. 3 in einem Fig. 4 entsprechenden Diagramm, wobei nunmehr eine kleinere Raumladungszone 16' zu berücksichtigen ist, was in Fig. 5 angedeutet ist. Der wesentlich größere Injektionsstrom ergibt dabei einen Spannungsabfall 25 am Lastelement 11, einen vergrößerten Spannungsabfall 20' an der

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.. VPA 79 Ρ 7 ί 3 1 BRQ

Isolierschicht 10, einen verringerten Spannungsabfall innerhalb von 16" auf den nunmehr tun die Fluß spannung FS erhöhten ¥ert 01' der Schicht 2 und einen verkleinerten .Potentialanstieg -23' etwa, auf den Wert . 24j, der wieder dem Potential des Halbreiterkörpers 1 entspricht«

In Fig. 7 ist die Strom-Spannungs-ICennlinie eines aus den Teilen 2_S 16, 10 und 9 "bestehenden bistabilen EIements dargestellt«, In diesem Diagramm ist der durch das -Element fließende Strom I über der an die Teile 2 und 9 angelegten Spannung ¥ aufgetragen. Die Kennlinie besitzt zwei Aste 25 und 26, die zusammen mit . einer dem Lastelement 11 -entsprechenden Widerstand-. linie 27 zwei Schnittpunkte 28 und 29 ergeben. Jeder dieser Schnittpunkte stellt einen stabilen Arbeite- " punkt des Elements. dar. "~ "'"""

Das bistabile Element 10, 9₉ 16 und -2 bildet zusam» men mit dem Lastelement 11 und dem Halbleiterkörper 1 eine Teilschaltung, die in zwei-stabilen, durch die Arbeitspunkte 23 und 29 definierten Schaltzuständen betrieben wird, wobei die Auswahl zwischen den Arbeitspunkten 23 und 29 durch die Größe des zwischen den Anschlüssen 12 und 15 fließenden Stroms erfolgt. Ist keine Inversionsladung 19 vorhanden (FIg.2)_s so _fließt ein kleiner Generationsstrom, der über die Kennlinie nach Fig. 7 eine Einstellung auf die Span- - nung 20- an der Isolierschicht 10 bzw. auf den Arbeitspunkt 28 bewirkt. Bei einer gemäß Fig. 3 vorhandenen Inversionsladung stellt sich durch den vorhandenen großen Injektionsstrom, der eine Spannung 20' über der Isolierschicht 10 abfallen läßt«, der Arbeitspunkt 29 ein. Hierbei verhindert der Injektionsstrom einen Abbau der Inversionsladung 19» -während im ersten Fall der dem Generationsstrom entsprechende kleine Tunnel-

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VPA ⁷⁹PnSI strom den Aufbau einer unerwünschten Inversionsladung an der Grenzfläche 2a unterhalb der leitenden Belegung 9 verhindert.

Eine den Teilen 1,2,9,10,11 und 12 entsprechende An-Ordnung ist in "Solid State Electronics", 1978, Vol. 21, Seiten 643-654, beschrieben.

Das Speicherelement wird nun sabetrieben, daß zum Einschreiben einer ersten digitalen Information, die z.B. durch eine logische "0ⁿ gegeben ist, die Bitleitung 4 über den Anschluß 5 auf ein hohes Potential V₀ gelegt wird. Die Wortleitung 6 wird über ihren Anschluß 8 mit einer Gatespannung V^ beschaltet, die die Halbleiterschicht unterhalb von 6 invertiert und den Aufbau eines Transferkanals an der Grenzfläche 2a zur Folge hat. Die am Anschluß 12 liegende Spannung V_D erzeugt ein Oberflächenpotential an der Grenzfläche 2a unterhalb der Belegung 9, das kleiner ist als das Potential des mit der Bitleitung 4 verbundenen Gebiets 3. Daher werden keine Ladungsträger aus dem Gebiet 3 an die Grenzfläche 2a unterhalb von 10 transportiert und es bildet sich dort keine Inversionsladung aus. Damit entsteht der anhand von Fig. 2 erläuterte Betriebszustand, in dem ein kleiner Generationsstrom fließt und der Arbeitspunkt 28 eingestellt ist. Nach dem Einschreiben der digitalen Information wird V_G abgeschaltet und die Bitleitung 4 damit vom Speicherelement getrennt.

Zum Einschreiben der zweiten digitalen Information, die z.B. durch eine logische "1" gegeben ist, wird die Bitleitung 4 über den Anschluß 5 mit einer niedrigen Spannung V^ beschaltet. Dem Anschluß 8 wird wieder die einen Transferkanal erzeugende Gatespannung V_G zugeführt. Dabei werden Ladungsträger aus dem Gebiet 3 in die Halbleiterschicht 2 injiziert und

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j " 79 P? 13 1 BRO

sammeln sich unter der mit Y^ beschalteten Belegung 9 in Form einer Inversionsladung an. Es ergibt sich der Betriebszustand gemäß Fig. 5, In dem ein großer Injektionsstrom fließt, der dem Arbeitspunkt 29 ent™ spricht. Durch diesen Injektionsstrom wird die.Inversionsladung nach dem Abschalten von, V^bzw. dem- Abtrennen der Bitleitung 4 vom Speicherelement aufrecht erhalten.

Die gespeicherte digitale Information, die sich aus dem Vorhandensein oder Wichtvorhandensein der Inversionsladung 19 ergibtj wird nunmehr durch die stationären Arbeitspunkte 28 und 29 aufrecht erhalten, ohne periodisch regeneriert werden zu müssen.

Zum Auslesen der gespeicherten Information wird die Bitleitung 4 zunächst auf ein Referenzpotential rückgesetzt und anschließend von äußeren Potentialen freigeschaltet, so daß sie sich in einem Zustand des "floating" befindet« Anschließend wird das Gate 6 wieder mit der Gatespannung V« beaufschlagt« Unterschiedliche Potentialänderungen, die auf der Bitleitung 4 in Abhängigkeit vom Vorhandensein oder NichtVorhandensein einer Inversionsladung 19 entstehen, werden als Aüslesesignale für unterschiedliche gespeicherte digitale Informationen bewertet, in dem sie dem Gate eines ein-, gangsseitigen- Feldeffekttransistors einer Bewerterstufe zugeführt werden und den-durch diesen fließenden Strom beeinflussen,, dessen an einem Lasteleaent entstehender Spannungsabfall einer weiteren logischen Verarbeitung zugrundegelegt werden kann. Zweckmäßigerweise wird die Bitleitung 4 zum Auslesen auf ein hohes Referenzpotential rückgesetzt, sodaß beim Auslesen einer logischen "1" durch die in 5 eindringenden Ladungsträger ein deutlicher Spannungsabfall auf der Bitleitung "4 entsteht, während beim Auslesen einer

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79 P 7 1 Q ι ddp VPA · ' ι ο ι ΰχ\}

logischen ^u0ⁿ. mangels einer Inversionsladung 19 das Rücksetzpotential auf der Bitleitung 4 erhalten bleibt.

Bei der erfindungsgemäßen Herstellung der Speicherzelle wird, wie Fig. 8 zeigt, von einem Halbleiterkörper 1 ausgegangen, auf dem eine Halbleiterschicht 2 angeordnet ist. Der Halbleiterkörper 1 besteht z.B. aus η-leitendem Silizium mit einer Dotierungskonzentration von etwa 10 ^ cm , wobei die Halbleiterschicht 2 dann aus p-leitendem Silizium besteht, das eine Dotierungskonzentration von etwa 5*10 ^ cm ^J aufweist. In dieser werden durch eine erste Maske 941 definierte grabenförmige Ausnehmungen 14 vorgesehen, was vorzugsweise mit einer selektiven, vertikal ausgerichteten, reaktiven Plasma-Ätzung geschieht. Diese Ausnehmungen 14 werden anschließend mit einem Isolationsmaterial 15 aufgefüllt, beispielsweise im Verlauf einer thermischen Oxidation mit SlO₂, wobei das über die Grenzfläche 2a hinausragende Material wieder entfernt wird, beispielsweise durch einen weiteren Ätzvorgang. Es folgt ein Oxidationsschritt zum Aufbringen einer Si0₂-Gateoxidschicht 7 (Fig. 9). Anschließend wird eine polykristalline Siliziumschicht 94 ganzzflächig aufgebracht, mit Donatoren hoch dotiert und durch eine Zwischenoxidschicht 91 aus SiO₂ abgedeckt. Durch eine zweite Maske 92, z.B. aus Fotolack, werden die lateralen Begrenzungen des Gate 6 und der angeschlossenen Wortleitung definiert und durch eine selekt ive, vertikal ausgerichtete, reaktive Plasma-Ätzung strukturiert. Vor dem Entfernen der zweiten Maske folgt eine Implantation von Donatorionen, z.B. Arsen, um das η-leitende Gebiet 3 zu bilden, und gegebenenfalls eine Implantation von Akzeptorionen, um unterhalb des Gebietes 3 die Dotierung der Schicht 2 in einer Zone 93 zu erhöhen. In einem isotropen Ätzschritt werden

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^{?3 P7131} BRO

■ anschließend die endseitigen Abschnitte 94a der polykristallinen SiIi ziums chi cht 94 herausgeätzt und in einem thermischen Oxidationsschritt mit SiO₉" wieder aufgefüllt» In einem vertikal ausgerichteten reaktiven _ Plasma-Ätzschritt wird die Gateoxidschicht 7 entfernt, wobei eine Struktur -gemäß Fig. 10 entsteht.

. Es folgt- eine weitere Abscheidung einer polykristallinen Siliziumschicht "111., die stark mit Donatoren; do- tiert und anschließend mit einer Zwischenoxidschicht 112 aus SiOp"abgedeckt wird. Mittels einer-selektiven, "■ vertikal ausgerichteten, reaktiven Plasma-Ätzung, durch die gemäß einer dritten Maske 35 die "erste An steuerleitung "einschließlich ihres das Gebiet 3 kon» taktierenden" Teils 4-strukturiert wird.- Es folgt eine reaktive Plasma-Atzung, bei der die -innerhalb der Öffnung 97 (Fig» 12) einer vierten Maske 9δ liegenden Teile der polykristallinen Siliziumschickten 94 und 111 sowie die Zwischenox/.dschichten und die Gateoxidschicht 7 bis zur Grenzfläche 2a-entfernt werden. In

. _ einein folgenden, isotropen Ätzschritt werden dann die in die Öffnung 97 mündenden endseitigen Abschnitte,der streifenföziaigen polykristallinen Siliziumschichten 94 und 111. entfernt und die entstehenden Ausnehmungen durch eine thermische-Oxidation mit SiO₂ aufgefüllt. -■ "In einer vertikal ausgerichteten, raktiven Plasma-. _ Ätzung wird sodann das innerhalb der Öffnung 97 auf " -der Grenzfläche 2a gebildete SiO₂ entfernt« Es entsteht eine Teilstruktur nach Fig. 12.

Dann folgt eine weitere -Abscheidung einer Schicht 131 aus polykristallinea Silizium, die zunächst nicht dotiert wird, Sie wird mit einer Zwischenoxidschicht 132 -abgedeckt. Auf dieser wird eine fünfte Maske 93"-" angebracht, die eine Öffnung 99- aufweist, die etwas größer sein kann als.die Öffnung 97. Durch eine reak-

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tive Plasma-Ätzung wird der Teil der Zwischenoxidschicht 132, der innerhalb der öffnung 99 liegt, entfernt. Es folgt eine schwache Implantation von Donatorionen, z.B. Arsenionen, in die Oberfläche der Schicht 131, und zwar lediglich innerhalb der öffnung 99. Die beeinflußte Oberfläche von 131 ist in Fig. 13 mit bezeichnet. Nach dem Entfernen der fünften Maske erfolgt schließlich das Auftragen einer leitenden Belegung 134, deren Struktur mittels eines Maskierungs-Schrittes (sechste Maske 100) durchgeführt wird. Der in Fig. 13 eingezeichnete Teil 134 dieser leitenden Belegung kann sich in Form eines Streifens entweder senkrecht zur Bildebene von Fig. 13 oder parallel zu dieser Bildebene fortsetzen. Die einzelnen Masken sind in Fig. 14 übereinanderliegend dargestellt und durch verschiedene Stricharten gekennzeichnet. Die Struktur nach Fig. 13, die durch die Anschlüsse 12, 5 und 8 (Fig. 1) ergänzt wird, bildet dann eine nach der Erfindung hergestellte statische Speicherzelle.

Nach einer Variante des vorstehend beschriebenen Verfahrens kann die oberflächenseitige Implantation der polykristallinen Siliziumschicht 131 mit Donatorionen, die mit 133 bezeichnet ist, auch entfallen.

Wenn die schwache Dotierung 133 erfolgt, so stellt der undotierte Teil der Schicht 131, der innerhalb der öffnung 99 liegt, die dünne isolierende Schicht 10 von Fig. 1 dar, deren Dicke etwa in der Größen-Ordnung von 4000 % liegt. Da die leitende Belegung 134 auf dem Teil der Schicht 131 angeordnet ist, der innerhalb der öffnung 99 liegt, entsteht im Bereich von 133 ein in Durchlaßrichtung betriebener Schottkyübergang, der das Lastelement 11 (Fig. 1) darstellt.

Die leitende Belegung 134 bildet dann die Verbindung zu dem Anschluß 12.

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-^- VPA B Ρ7 13 1 BRO

Nach einer anderen Variante des beschriebenen Verfahrens wird nach der reaktiven Plasma-ätzung mit der die SiOp-Schicht aus dem Innern der öffnung 97 weggeätzt wird} zunächst eine dünne isolierende Schicht 151 $ vorzugsweise aus SiO₂» mit einer Schichtdicke von etwa 30 bis 60 £ durch eine thermische Oxidation auf der Grenzfläche 2a innerhalb der Öffnung 97 aufgebracht. Es folgt der bereits beschriebene Verfahrensschritt zum .Aufbringen der undotierten polykristalli- nen Siliziumschicht 131 und der sie abdeckenden Zwischenoxid schicht 132. Im Anschluß daran wird eine fünfte Maske 98 aufgebracht .und der innerhalb der Öffnung 99 befindliche Teil der Schicht 132 mittels eines reaktiven Plasma-ltzschrittes entfernt, la Unterschied ■ zu deia zuerst beschriebenen Verfahren schließt sich eine Implantation von Donatorionen in den innerhalb der Öffnung 99 liegenden Abschnitt der nicht dotierten polykristallinen Siliziumschicht I31 an, wobei eine solche. Implantationsenergie verwendet wird, daß dieser Abschnitt der Schicht 131 bis zur Grenzfläche gegenüber der Isolierschicht 151 dotiert wird. Darm wird die. metallisch leitende Schicht 134 aufgebracht und mittels der in Fig. 14 dargestellten Maske 100 strukturiert. Schließlich werden wieder die Anschlüsse 12, 5 und -8 angebracht. In der dabei erhaltenen Ausführung der Speicherzelle, die in Fig. 15 gezeigt - ist, wird die dünne, isolierende Schicht 10 von Fig» 1 durch die aufgebrachte SiOg-Schicht 151 gebildet» Der" auch bei dieser Variante des Verfahrens an der Grenzfläche der Schichten 13I und 134 entstandene Schottky-Übergang stellt das Lastelement 11 (Fig. 1) dar.

Die Zone 93 der Halbleiterschicht 2 wird, wie bereits angedeutet, mit einer Zusatzdotierung versehen, sodaß sie.einen stärkeren Dotierungsgrad aufweist als die . übrigen Teile der Schicht 2. Dies geschieht, um eine

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VPA 79P7 13 1 BRO npn-TransiStöraktion zwischen den Teilen 1, 2 und 3 zu unterbinden. Hierbei würden Ladungsträger, die aus dem Halbleiterkörper 1 in die Schicht 2 injiziert werden, in das Gebiet 3 gelangen und das Potential auf der ersten Ansteuerleitung beeinflussen.

In mehreren Verfahrensschritten tritt ein selektiver vertikal ausgerichteter, reaktiver Plasma-Ätzvorgang auf, bei dem das Ätzmittel aus einem schwach inonisier ten Gas besteht, das vor allem in einer durch ein angelegtes elektrisches Feld bestimmten Richtung auf eine Ätzprobe einwirkt. Ein solches Ätzverfahren, mit dem sich vertikale Kanten von einzelnen Strukturen oder Ausnehmungen erzielen lassen, ist beispielsweise aus dem Aufsatz "Some Chemical Aspects of the Fluor Carben Plasma Etching of Silicon and its Compounds" abgedruckt in Solid State Technology, Vol. 4, Seiten 117 - 124, 1979 und dem Aufsatz "Anisotropie Plasma Etching of Semiconductor Materials",^Solid State Technology, Vol. 4, Seiten 125 - 132, 1979, bekannt.

In Abweichung von der Beschreibung zu Fig. 8 kann anstelle der durch die Teile 14, 15 gebildeten Oxidisolation der Speicherzelle auch eine Sperrschicht-Isolation verwendet werden. In diesem Fall stellt 15 ein n⁺-leitendes Gebiet dar, das bis zu der Grenzfläche 1a zwischen den Teilen 1 und 2 reicht. Die Dotierung des Gebietes 15 erfolgt durch Diffusion oder Implantation.

Die Halbleiterschicht 2 kann entweder eine Epitaxieschicht sein, die auf dem Halbleiterkörper abgeschieden wird, oder als Diffusionsgebiet des Halbleiterkörpers aufgefaßt werden.

Die oben angegebenen Spannungen und Potentiale haben

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, 233525.

WA 73 P 7 1 3 1 BRQ gegenüber dem Potential am Anschluß 13 -(Pig.1) ein ■ positives ¥orzeichen_} wenn der Halbleiterkörper 1 η-leitend und die Halbleiterschicht 2 p-leitend ausgebildet sind. Werden die Leitfähigkeitstypen der einzelnen Halbleitergebiete durch die-entgegengesetzten ersetztj so erhalten die auf das Potential am Anschluß 13 bezogenen Spannungen und Potentiale ein negatives YorzeiChen.

6 Patentansprüche
15 Figuren

1 3 O Q 1 k / O O 5 Q

Leerseite

Claims

Patentansprüche

- Vi - VPA

ί 1»/Yerfahren zur Herstellung einer monolithischen sta tischen Speiciierze3.1e, bei der auf eines mit einem ersten Anschluß versehenen Halbleiterkörper eines ersten Leitfähigkeitstyps eine Halbleiterschicht eines zweiten Leitfähigkeitstyps angeordnet ist, bei der an " einer Grenzfläche der letzteren ein Gebiet des ersten Leitfähigkeitstyps vorgesehen ist, das mit einer ersten Ansteuerleitung verbunden ist, "bei der ein neben dem Gebiet liegender erster Bereich der Halbleiter schicht durch ein mit einer zweiten Ansteuerleitung verbundenes Gate überdeckt ist, das durch eine .Gateisolation von der Grenzfläche getrennt ist, bei der ein neben dem ersten Bereich liegender zweiter Bereich der Halbleiterschicht durch eine mit eines zweiten Anschluß in Verbindung stehende ₉ leitende BeIe- gungVöurch eine dünne, einen Tunnelstrom zwischen der Grenzfläche und der leitenden Belegung zulassende, elektrisch isolierende Schicht von der Grenzfläche getrennt.ist, dadurch ge kennzeich.-» net, da8 die Halbleiterschicht (2) mit streifenfBnaigen, sich bis zum Halbleiterkörper (1) erstreckenden, die Speicherzelle eingrenzenden Isolationszonen (14,, 15) verseilen wird, daß auf der Grenzfläche (2a) der Halbleiterschicht (2) eine Gateoxidsehicht (7) aufgebracht wird,- auf der eine Pelysiliziumschicht - (9h) abgeschieden, stark dotiert und ait einer - ersten- Zwischenoxidschicht (91) "bedeckt wird, daß die zweite Ansteuerleitung (9*0 und das Gate durch eine erste selektive!, vertikal ausgerichtete, reaktive Plasmaätzung strukturiert werden, daß in einem isotropen Ätzschritt die endseitigen Abschnitte (9^-a) der zweiten Ansteuerleitung (94) entfernt und "die entstehenden Ausnehmungen mit eine® thermischen Oxidationsschritt ■ aufgefüllt werden, daß dar neben den s-trukturiertenabgedeckt ist und bei der die leitsiide- Belegung

130 0 Ii /00 5 0 CTO₁^₁N₃TCCt=D

Teilen (94) liegende Teil der Gateoxidschicht (7) durch eine zweite selektive, vertikal ausgerichtete, reaktive Plasmaätzung entfernt wird, daß eine zweite Polysiliziumschicht (111) abgeschieden, stark dotiert und mit einer zweiten Zwischenoxidschient (112) abgedeckt wird, daß die erste Ansteuerleitung (4) einschließlich des das, Gebiet (3) kontaktierenden Teils

selektive
durch eine dritte^vertikal ausgerichtete, reaktive Plasmaätzung strukturiert wird, daß eine Dotierung des Gebietes (3) mittels einer Ionenimplantation vorgenommen wird, daß eine vierte vertikal ausgerichtete reaktive Plasmaätzung zur Bildung.einer Ausnehmung (97) erfolgt, wobei sich ein isotroper Ätzschritt zur Entfernung der in die Ausnehmung mündenden Teile der ersten und zweiten Ansteuerleitung (94, 111) und eine thermische.Oxidation zum Auffüllen der entstandenen Ausnehmungen anschließen, daß eine fünfte selektive, vertikal ausgerichtete reaktive Plasmaätzung zur Entfernung der die Grenzfläche 2a bedeckenden Oxidschicht innerhalb der Ausnehmung (97)durchgeführt wird, daß eine dritte Polysiliziumschicht (131) abgeschieden und mit einer dritten Zwischenoxidschient (132) abgedeckt wird, daß mit einer sechsten selekt iven reaktiven Plasmaätzung eine oberhalb der Ausnehmung (97) liegende Ausnehmung (132a) der dritten Zwischenoxidschicht (132) gebildet wird und daß auf der dritten Polysiliziumschicht (131) innerhalb der Ausnehmung (97 eine leitende Belegung (134) aufgebracht wird, die mit dem zweiten Anschluß (12) versehen wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß eine oberflächenseitige Dotierung (133) der dritten Polysiliziumschicht (131) im Bereich der Ausnehmung (132a) mittels einer selektiven Ionenplantation erfolgt.

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, 2935251 -yf- WA ^iSp7i3i_BRo
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet* daß nach der fünften Pias» maätzung eine dünne isolierende Schicht (151) auf der Grenzfläche 2a der Halbleiterschicht 2 innerhalb der Öffnung (97) vorgesehen wird und daß eine Dotierung der dritten Polysiliziumschicht (151) im Bereich der Ausnehmung (132a) mittels einer selekt iven Ionenimplantation mit einer solchen Xmplantationsenergie erfolgt, daß sich die Dotierung auf dem ganzen Querschnitt der dritten Polysiliziumschicht (131) bis zur Grenzfläche gegenüber der isolierenden Schicht (151) erstreckt.
4. Verfahren nach einem der Ansprüche 1 bis 5, d a -

durch gekennzeichnet, daß eine unterhalb des Gebiets (3) liegende Zone (93) der Halbleiterschicht (2) stärker dotiert wird als die übrigen Teile derselben.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Halbleiter schicht (2) epitalrfcisch auf dem Halbleiterkörper (i) abgeschieden wird.
6. Verfahren nach einem der Ansprüche 1 bis 4, d a durch gek. en-nzeichnet-, daß die Halbleiterschicht(2) in den Halbleiterkörper (ij eindiffundiert wird. - ' ."

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